特許 6962382 積層帯域通過フィルタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6962382

(24)【登録日】2021年10月18日

(45)【発行日】2021年11月5日

(54)【発明の名称】積層帯域通過フィルタ

(51)【国際特許分類】

   H03H 7/01 20060101AFI20211025BHJP

   H03H 7/09 20060101ALI20211025BHJP

   H01F 27/00 20060101ALI20211025BHJP

   H01F 27/36 20060101ALI20211025BHJP

   H01F 17/00 20060101ALI20211025BHJP

【ＦＩ】

   H03H7/01 B

   H03H7/09 Z

   H01F27/00 S

   H01F27/36 101

   H01F17/00 D

【請求項の数】6

【全頁数】23

(21)【出願番号】特願2019-550998(P2019-550998)

(86)(22)【出願日】2018年10月12日

(86)【国際出願番号】JP2018038117

(87)【国際公開番号】WO2019087739

(87)【国際公開日】20190509

【審査請求日】2020年3月13日

(31)【優先権主張番号】特願2017-209280(P2017-209280)

(32)【優先日】2017年10月30日

(33)【優先権主張国】JP

【前置審査】

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】今村 光利

【審査官】 ▲高▼橋 徳浩

(56)【参考文献】

【文献】 特開２００８−０１７２４２（ＪＰ，Ａ）

【文献】 国際公開第２０１２／０６６８７３（ＷＯ，Ａ１）

【文献】 特開２０１３−１２８２３２（ＪＰ，Ａ）

【文献】 特開平０６−００６１０４（ＪＰ，Ａ）

【文献】 国際公開第２０１４／１５６７１９（ＷＯ，Ａ１）

【文献】 国際公開第２０１６／１５２２１１（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｆ ２７／００

Ｈ０１Ｆ ２７／３６

Ｈ０１Ｆ １７／００

Ｈ０３Ｈ１／００−Ｈ０３Ｈ３／００

Ｈ０３Ｈ５／００−Ｈ０３Ｈ７／１３

(57)【特許請求の範囲】

【請求項1】

第１および第２誘電体層を含む複数の誘電体層が積層方向に積層された積層体として形成された積層帯域通過フィルタであって、
第１キャパシタおよび第１インダクタを含む第１ＬＣ並列共振器と、
第２キャパシタおよび第２インダクタを含む第２ＬＣ並列共振器と、
互いに異なる誘電体層に形成された第１接地導体パターンおよび第２接地導体パターンとを備え、
前記第１キャパシタは、前記第１接地導体パターンとキャパシタを形成する第１キャパシタ導体パターンを含み、
前記第２キャパシタは、前記第１接地導体パターンとキャパシタを形成する第２キャパシタ導体パターンを含み、
前記第１インダクタは、前記第１誘電体層において第１方向に延在する第１線路導体パターンと、前記第１線路導体パターンから前記第２誘電体層に向かって伸びる第１および第２ビア導体パターンとを含み、
前記第１ビア導体パターンの一端は前記第１キャパシタ導体パターンに接続され、前記第２ビア導体パターンの一端は前記第１接地導体パターンに接続され、
前記第２インダクタは、前記積層方向に延在する第３ビア導体パターンから形成されており、
前記第３ビア導体パターンの一端は前記第２キャパシタ導体パターンに接続され、前記第３ビア導体パターンの他端は前記第２接地導体パターンに接続され、 前記第２キャパシタ導体パターンは、前記第３ビア導体パターンのみと直接接続されている、積層帯域通過フィルタ。

【請求項2】

前記第１誘電体層において前記第１方向に直交する第２方向から平面視したとき、前記第３ビア導体パターンは、前記第１および第２ビア導体パターンの間に配置されている、請求項１に記載の積層帯域通過フィルタ。

【請求項3】

第１および第２端子と、
第３インダクタを含む第３ＬＣ並列共振器とをさらに備え、
前記第１端子に入力された信号は、前記第１ＬＣ並列共振器、前記第２ＬＣ並列共振器、および前記第３ＬＣ並列共振器の順に電磁界結合によって伝達された後、前記第２端子から出力され、
前記第３インダクタは、前記第１誘電体層において前記第１方向に延在する第２線路導体パターンと、前記第２線路導体パターンから前記第２誘電体層に向かって伸びる第４および第５ビア導体パターンとから形成されている、請求項１または２に記載の積層帯域通過フィルタ。

【請求項4】

前記積層帯域通過フィルタは、前記積層体の外部に配置されたシールド電極をさらに備える、請求項１〜３のいずれか１項に記載の積層帯域通過フィルタ。

【請求項5】

前記シールド電極は、前記積層体の前記積層方向に沿う側面の少なくとも一部を覆っている、請求項４に記載の積層帯域通過フィルタ。

【請求項6】

第４インダクタを含む第４ＬＣ並列共振器をさらに備え、
前記第１端子に入力された信号は、前記第１ＬＣ並列共振器、前記第２ＬＣ並列共振器、前記第４ＬＣ並列共振器、および前記第３ＬＣ並列共振器の順に電磁界結合によって伝達された後、前記第２端子から出力され、
前記第４インダクタは、前記積層方向に延在する第６ビア導体パターンから形成されている、請求項３に記載の積層帯域通過フィルタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層帯域通過フィルタに関する。

【背景技術】

【0002】

従来、複数の誘電体層が積層方向に積層された積層体として形成された積層帯域通過フィルタが知られている。たとえば、国際公開第２００７／１１９３５６号（特許文献１）には、隣接するＬＣ並列共振器同士が結合している積層帯域通過フィルタが開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２００７／１１９３５６号

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に開示されている積層帯域通過フィルタに含まれるＬＣ並列共振器は、或る誘電体層に形成された線路電極と、当該線路電極の両端部から積層体の底面（基板に実装される積層体の面）へ向かって伸びる２つのビア電極とにより形成されたループ状のインダクタ（ループビアインダクタ）を含む。

【0005】

線路電極および２つのビア電極によって囲まれた空芯部の面積が大きいほど、ループビアインダクタのインダクタンスは大きくなる。限られた設計空間を効率的に活用するため、ループビアインダクタの線路電極は積層体の上面（底面に対向している積層体の面）に寄せて配置されるとともに、ループビアインダクタのビア電極は側面（積層方向に平行な面）に寄せて配置されることが多い。

【0006】

積層体の上面または側面に導体が配置されると、ループビアインダクタと当該導体との間に不要な電磁界結合が生じる。また、積層帯域通過フィルタの実装位置によっては、上面または側面の近くに導体が近接する場合が想定され、このような場合にもループビアインダクタと当該導体との間に不要な電磁界結合が生じる。設計上想定されていない不要な電磁界結合は、積層帯域通過フィルタの周波数特性を所望の周波数特性から乖離させ得る。

【0007】

本発明は上記のような課題を解決するためになされたものであり、その目的は、積層帯域通過フィルタの周波数特性が所望の周波数特性から乖離することを抑制することである。

【課題を解決するための手段】

【0008】

本発明に係る積層帯域通過フィルタの一態様は、複数の誘電体層が積層方向に積層された積層体として形成されている。複数の誘電体層は、第１および第２誘電体層を含む。積層帯域通過フィルタは、第１および第２ＬＣ並列共振器を備える。第１および第２ＬＣ並列共振器は、第１および第２インダクタをそれぞれ含む。第１インダクタは、第１線路導体パターンと、第１および第２ビア導体パターンとを含む。第１線路導体パターンは、第１誘電体層において第１方向に延在している。第１および第２ビア導体パターンは、第１線路導体パターンから第２誘電体層に向かって延在している。第２インダクタは、積層方向に延在する第３ビア導体パターンから形成されている。

【発明の効果】

【0009】

本発明に係る積層帯域通過フィルタによれば、第１線路導体パターン、第１ビア導体パターン、および第２ビア導体パターンから形成された第１インダクタと、第３ビア導体パターンから形成された第２インダクタとにより、周波数特性が所望の周波数特性から乖離することを抑制することができる。

【図面の簡単な説明】

【0010】

【図1】実施の形態１に係る積層帯域通過フィルタの等価回路図である。

【図2】図１の積層帯域通過フィルタの外観斜視図である。

【図3】図２の積層帯域通過フィルタの積層構造の一例を示す分解斜視図である。

【図4】比較例に係る積層帯域通過フィルタの積層構造の一例を示す分解斜視図である。

【図5】図２の積層帯域通過フィルタをＹ軸方向から平面視した図である。

【図6】実施の形態１に係る積層帯域通過フィルタの挿入損失と比較例に係る積層帯域通過フィルタの挿入損失とを併せて示す図である。

【図7】実施の形態１の変形例１に係る積層帯域通過フィルタをＹ軸方向から平面視した図である。

【図8】実施の形態１の変形例２に係る積層帯域通過フィルタをＹ軸方向から平面視した図である。

【図9】実施の形態２に係る積層帯域通過フィルタの等価回路図である。

【図10】図９の積層帯域通過フィルタの積層構造の一例を示す分解斜視図である。

【図11】実施の形態３に係る積層帯域通過フィルタの等価回路図である。

【図12】図１１の積層帯域通過フィルタの積層構造の一例を示す分解斜視図である。

【図13】実施の形態４に係る積層帯域通過フィルタの等価回路図である。

【図14】図１３の積層帯域通過フィルタの積層構造の一例を示す分解斜視図である。

【発明を実施するための形態】

【0011】

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。

【0012】

［実施の形態１］
図１は、実施の形態１に係る積層帯域通過フィルタ１の等価回路図である。図１は、後に図４を用いて説明する比較例に係る積層帯域通過フィルタ９の等価回路図でもある。図１に示されるように、積層帯域通過フィルタ１は、端子Ｐ１０，Ｐ１００と、ＬＣ並列共振器１１〜１４と、キャパシタ１０３，１０８，１１１とを備える。

【0013】

ＬＣ並列共振器１１〜１４は、端子Ｐ１０とＰ１００との間に、この順に配置されている。ＬＣ並列共振器１１および１２が隣接し、ＬＣ並列共振器１２および１３が隣接し、ＬＣ並列共振器１３および１４が隣接している。

【0014】

端子Ｐ１０に入力された信号は、ＬＣ並列共振器１１，１２，１３，１４の順に伝達されて、端子Ｐ１００から出力される。端子Ｐ１００に入力された信号は、ＬＣ並列共振器１４，１３，１２，１１の順に伝達されて、端子Ｐ１０から出力される。

【0015】

ＬＣ並列共振器１１は、インダクタ１０１とキャパシタ１０２とを含む。ＬＣ並列共振器１２は、インダクタ１０４とキャパシタ１０５とを含む。ＬＣ並列共振器１３は、インダクタ１０６とキャパシタ１０７とを含む。ＬＣ並列共振器１４は、インダクタ１０９とキャパシタ１１０とを含む。

【0016】

インダクタ１０１の一方端は端子Ｐ１０に接続されている。インダクタ１０１の他方端は、接地点ＧＮＤに接続されている。キャパシタ１０３は、インダクタ１０１の一方端とインダクタ１０４の一方端との間に接続されている。インダクタ１０４の他方端は接地点ＧＮＤに接続されている。インダクタ１０１と１０４との間には、磁気結合Ｍ１５が生じる。

【0017】

キャパシタ１０８は、インダクタ１０６の一方端とインダクタ１０９の一方端との間に接続されている。インダクタ１０９の一方端は、端子Ｐ１００に接続されている。インダクタ１０６の他方端およびインダクタ１０９の他方端の各々は、接地点ＧＮＤに接続されている。インダクタ１０４と１０６との間には、磁気結合Ｍ１６が生じる。インダクタ１０６と１０９との間には、磁気結合Ｍ１７が生じる。キャパシタ１１１は、インダクタ１０１の一方端とインダクタ１０９の一方端との間に接続されている。

【0018】

図２は、図１の積層帯域通過フィルタ１の外観斜視図である。積層帯域通過フィルタ１は、複数の誘電体層１２１〜１３１をＺ軸方向（積層方向）に積層した積層体である。座標軸に関して、Ｘ軸およびＹ軸は直交し、Ｚ軸はＸ軸およびＹ軸に直交している。図２〜図５，図７，図８，図１０，図１２，図１４に示される座標軸についても同様である。

【0019】

図２に示されるように、積層帯域通過フィルタ１は、たとえば直方体状である。積層方向に垂直な積層帯域通過フィルタ１の最外層の面を上面ＵＦおよび底面ＢＦとする。積層方向に平行な面のうちＺＸ平面と平行な面を側面ＳＡおよびＳＣとする。積層方向に平行な面のうちＹＺ平面と平行な面を側面ＳＢおよびＳＤとする。

【0020】

上面ＵＦには、方向識別パターンＤＭが配置されている。底面ＢＦには、端子Ｐ１０，Ｐ１００、および接地端子Ｇ１０１が形成されている。接地端子Ｇ１０１は、接地点ＧＮＤを形成している。端子Ｐ１０，Ｐ１００、および接地端子Ｇ１０１は、たとえば底面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land Grid Array）端子である。底面ＢＦは、不図示の基板に接続される。

【0021】

側面ＳＡ〜ＳＤには、シールド電極ＳＨが配置されている。シールド電極ＳＨは、最下層の誘電体層１２１と最上層の誘電体層１３１との間の誘電体層の側面を覆っている。シールド電極ＳＨは、誘電体層１２１〜誘電体層１３１の側面を覆っても構わない。側面ＳＡ〜ＳＤの各部分に形成されているシールド電極ＳＨの部分をそれぞれシールド電極ＳＨＡ〜ＳＨＤとする。

【0022】

図３は、図２の積層帯域通過フィルタ１の積層構造の一例を示す分解斜視図である。誘電体層１２１には、線路導体パターン１３２〜１３５が形成されている。線路導体パターン１３２〜１３５は、それぞれビア導体パターン１６９〜１７２によって接地端子Ｇ１０１に接続されている。

【0023】

誘電体層１２２には、線路導体パターン１３６、キャパシタ導体パターン１３７、および線路導体パターン１３８が形成されている。線路導体パターン１３６は、ビア導体パターン１６８によって端子Ｐ１０に接続されている。線路導体パターン１３８は、ビア導体パターン１７３によって端子Ｐ１００に接続されている。

【0024】

誘電体層１２３には、キャパシタ導体パターン１３９，１４０が形成されている。キャパシタ導体パターン１３９は、ビア導体パターン１７８によって線路導体パターン１３６に接続されている。キャパシタ導体パターン１４０は、ビア導体パターン１７９によって線路導体パターン１３８に接続されている。キャパシタ導体パターン１３７，１３９，１４０は、キャパシタ１１１を形成している。

【0025】

誘電体層１２４には、接地導体パターン１５０が形成されている。接地導体パターン１５０は、シールド電極ＳＨＡ〜ＳＨＤに接続されている。接地導体パターン１５０は、ビア導体パターン１７４〜１７７によって、線路導体パターン１３２〜１３５にそれぞれ接続されている。キャパシタ導体パターン１３９および接地導体パターン１５０は、キャパシタ１０２を形成している。キャパシタ導体パターン１４０および接地導体パターン１５０は、キャパシタ１１０を形成している。

【0026】

誘電体層１２５には、キャパシタ導体パターン１５１，１５２が形成されている。接地導体パターン１５０およびキャパシタ導体パターン１５１は、キャパシタ１０５を形成している。接地導体パターン１５０およびキャパシタ導体パターン１５２は、キャパシタ１０７を形成している。

【0027】

誘電体層１２６には、キャパシタ導体パターン１５３，１５４が形成されている。キャパシタ導体パターン１５３は、ビア導体パターン１７８によってキャパシタ導体パターン１３９に接続されている。キャパシタ導体パターン１５４は、ビア導体パターン１７９によってキャパシタ導体パターン１４０に接続されている。キャパシタ導体パターン１５１，１５３は、キャパシタ１０３を形成している。キャパシタ導体パターン１５２，１５４は、キャパシタ１０８を形成している。

【0028】

誘電体層１２７には、線路導体パターン１５５〜１５８が形成されている。線路導体パターン１５５，１５７は、シールド電極ＳＨＤに接続している。線路導体パターン１５６，１５８は、シールド電極ＳＨＢに接続している。

【0029】

誘電体層１２８には、線路導体パターン１５９、接地導体パターン１６０、および線路導体パターン１６１が形成されている。線路導体パターン１５９，１６１は、Ｘ軸方向に延在している。

【0030】

線路導体パターン１５９は、ビア導体パターン１８０によって接地導体パターン１５０に接続されている。線路導体パターン１５９は、ビア導体パターン１７８によってキャパシタ導体パターン１５３に接続されている。

【0031】

接地導体パターン１６０は、ビア導体パターン１８２によってキャパシタ導体パターン１５１に接続されている。接地導体パターン１６０は、ビア導体パターン１８３によってキャパシタ導体パターン１５２に接続されている。接地導体パターン１６０は、ビア導体パターン１８４〜１８７によって線路導体パターン１５５〜１５８にそれぞれ接続されている。

【0032】

線路導体パターン１６１は、ビア導体パターン１７９によってキャパシタ導体パターン１５４に接続されている。線路導体パターン１６１は、ビア導体パターン１８１によって接地導体パターン１５０に接続されている。

【0033】

誘電体層１２９には、線路導体パターン１６２、接地導体パターン１６３、および線路導体パターン１６４が形成されている。線路導体パターン１６２は、ビア導体パターン１７８，１８０によって線路導体パターン１５９に接続されている。接地導体パターン１６３は、ビア導体パターン１８２〜１８７によって接地導体パターン１６０に接続されている。線路導体パターン１６４は、ビア導体パターン１７９，１８１によって線路導体パターン１６１に接続されている。

【0034】

誘電体層１３０には、線路導体パターン１６５、接地導体パターン１６６、および線路導体パターン１６７が形成されている。線路導体パターン１６５は、ビア導体パターン１７８，１８０によって線路導体パターン１６２に接続されている。接地導体パターン１６６は、ビア導体パターン１８２〜１８７によって接地導体パターン１６３に接続されている。線路導体パターン１６７は、ビア導体パターン１７９，１８１によって線路導体パターン１６４に接続されている。

【0035】

線路導体パターン１５９，１６２，１６５、およびビア導体パターン１７８，１８０は、インダクタ１０１を形成している。インダクタ１０１は、ループビアインダクタである。ビア導体パターン１８２，１８３は、それぞれインダクタ１０４，１０６を形成している。インダクタ１０４，１０６の各々は、Ｚ軸方向に延在する１つのビア導体パターンから形成されたストレートインダクタである。線路導体パターン１６１，１６４，１６７、およびビア導体パターン１７９，１８１は、インダクタ１０９を形成している。インダクタ１０９は、ループビアインダクタである。

【0036】

図４は、比較例に係る積層帯域通過フィルタ９の積層構造の一例を示す分解斜視図である。積層帯域通過フィルタ９の等価回路図は、図１に示される積層帯域通過フィルタ１の等価回路図の端子Ｐ１０，Ｐ１００が端子Ｐ９０，Ｐ９００にそれぞれ置き換えられた等価回路図である。図４に示されるように、積層帯域通過フィルタ９は、複数の誘電体層９０１〜９０９がＺ軸方向に積層された積層体である。

【0037】

底面ＢＦには、端子Ｐ９０，Ｐ９００、および接地端子Ｇ９１０が形成されている。接地端子Ｇ９１０は、接地点ＧＮＤを形成している。端子Ｐ９０，Ｐ９００、および接地端子Ｇ９１０は、たとえば底面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land Grid Array）端子である。

【0038】

誘電体層９０１には、線路導体パターン９１１〜９１６、およびキャパシタ導体パターン９１７が形成されている。線路導体パターン９１１は、ビア導体パターン９４１によって端子Ｐ９０に接続されている。線路導体パターン９１２〜９１５は、それぞれビア導体パターン９４２〜９４５によって接地端子Ｇ９１０に接続されている。線路導体パターン９１６は、ビア導体パターン９４６によって端子Ｐ９００に接続されている。

【0039】

誘電体層９０２には、キャパシタ導体パターン９１８，９１９が形成されている。キャパシタ導体パターン９１８は、ビア導体パターン９４７によって線路導体パターン９１１に接続されている。キャパシタ導体パターン９１９は、ビア導体パターン９５２によって線路導体パターン９１６に接続されている。キャパシタ導体パターン９１７，９１８，９１９は、キャパシタ１１１を形成している。

【0040】

誘電体層９０３には、接地導体パターン９２０が形成されている。接地導体パターン９２０は、ビア導体パターン９４８〜９５１によって、線路導体パターン９１２〜９１５にそれぞれ接続されている。キャパシタ導体パターン９１８および接地導体パターン９２０は、キャパシタ１０２を形成している。キャパシタ導体パターン９１９および接地導体パターン９２０は、キャパシタ１１０を形成している。

【0041】

誘電体層９０４には、キャパシタ導体パターン９２１，９２２が形成されている。接地導体パターン９２０およびキャパシタ導体パターン９２１は、キャパシタ１０５を形成している。接地導体パターン９２０およびキャパシタ導体パターン９２２は、キャパシタ１０７を形成している。

【0042】

誘電体層９０５には、キャパシタ導体パターン９２３，９２４が形成されている。キャパシタ導体パターン９２３は、ビア導体パターン９４７によってキャパシタ導体パターン９１８に接続されている。キャパシタ導体パターン９２４は、ビア導体パターン９５２によってキャパシタ導体パターン９１９に接続されている。キャパシタ導体パターン９２１，９２３は、キャパシタ１０３を形成している。キャパシタ導体パターン９２２，９２４は、キャパシタ１０８を形成している。

【0043】

誘電体層９０６には、線路導体パターン９２６〜９３０が形成されている。線路導体パターン９２６〜９２９は、Ｘ軸方向に延在している。線路導体パターン９３０は、線路導体パターン９２７と９２８とを接続している。線路導体パターン９３０は、ビア導体パターン９５４によって、接地導体パターン９２０に接続されている。

【0044】

線路導体パターン９２６は、ビア導体パターン９５３によって接地導体パターン９２０に接続されている。線路導体パターン９２６は、ビア導体パターン９４７によってキャパシタ導体パターン９２３に接続されている。

【0045】

線路導体パターン９２７は、ビア導体パターン９５６によってキャパシタ導体パターン９２１に接続されている。線路導体パターン９２８は、ビア導体パターン９５７によってキャパシタ導体パターン９２２に接続されている。

【0046】

線路導体パターン９２９は、ビア導体パターン９５２によってキャパシタ導体パターン９２４に接続されている。線路導体パターン９２９は、ビア導体パターン９５５によって接地導体パターン９２０に接続されている。

【0047】

誘電体層９０７には、線路導体パターン９３１〜９３５が形成されている。線路導体パターン９３１〜９３４は、Ｘ軸方向に延在している。線路導体パターン９３５は、線路導体パターン９３２と９３３とを接続している。線路導体パターン９３５は、ビア導体パターン９５４によって線路導体パターン９３０に接続されている。

【0048】

線路導体パターン９３１は、ビア導体パターン９４７，９５３によって線路導体パターン９２６に接続されている。線路導体パターン９３２は、ビア導体パターン９５６，９５８によって線路導体パターン９２７に接続されている。線路導体パターン９３３は、ビア導体パターン９５７，９５９によって線路導体パターン９２８に接続されている。線路導体パターン９３４は、ビア導体パターン９５２，９５５によって線路導体パターン９２９に接続されている。

【0049】

誘電体層９０８には、線路導体パターン９３６〜９４０が形成されている。線路導体パターン９３６〜９３９は、Ｘ軸方向に延在している。線路導体パターン９４０は、線路導体パターン９３７と９３８とを接続している。線路導体パターン９４０は、ビア導体パターン９５４によって線路導体パターン９３５に接続されている。

【0050】

線路導体パターン９３６は、ビア導体パターン９４７，９５３によって線路導体パターン９３１に接続されている。線路導体パターン９３７は、ビア導体パターン９５６，９５８によって線路導体パターン９３２に接続されている。線路導体パターン９３８は、ビア導体パターン９５７，９５９によって線路導体パターン９３３に接続されている。線路導体パターン９３９は、ビア導体パターン９５２，９５５によって線路導体パターン９３４に接続されている。

【0051】

線路導体パターン９２６，９３１，９３６、およびビア導体パターン９４７，９５３は、インダクタ１０１を形成している。線路導体パターン９２７，９３２，９３７、およびビア導体パターン９５６，９５８は、インダクタ１０４を形成している。線路導体パターン９２８，９３３，９３８、およびビア導体パターン９５７，９５９は、インダクタ１０６を形成している。線路導体パターン９２９，９３４，９３９、およびビア導体パターン９５２，９５５は、インダクタ１０９を形成している。インダクタ１０１，１０４，１０６，１０９は、ループビアインダクタである。

【0052】

線路導体パターンおよび２つのビア導体パターンによって囲まれた空芯部の面積が大きいほど、ループビアインダクタのインダクタンスは大きくなる。限られた設計空間を効率的に活用するため、ループビアインダクタの線路導体パターンは上面ＵＦに寄せて配置されるとともに、ループビアインダクタのビア導体パターンは側面に寄せて配置されることが多い。

【0053】

積層帯域通過フィルタ９の上面または側面に導体（たとえばシールド電極）が配置されると、ループビアインダクタと当該導体との間に不要な電磁界結合が生じる。また、積層帯域通過フィルタ９の実装位置によっては、上面ＵＦまたは側面の近くに導体（たとえば筐体）が近接する場合が想定され、このような場合にもループビアインダクタと当該導体との間に不要な電磁界結合が生じる。設計上想定されていない不要な電磁界結合は、積層帯域通過フィルタ９の周波数特性を所望の周波数特性から乖離させ得る。

【0054】

そこで、実施の形態１においては、積層帯域通過フィルタに含まれるインダクタの一部をストレートインダクタとして、ループビアインダクタとストレートインダクタとを混在させる。限られた設計空間の中で、空芯部を形成可能なループビアインダクタによってインダクタンスを確保するとともに、積層体の外部から離間して配置することが可能なストレートインダクタによって不要な電磁界結合の発生を抑制する。実施の形態１に係る積層帯域通過フィルタによれば、通過帯域の形成に必要なインダクタンスの確保および不要な電磁界結合の抑制が両立することができ、積層帯域通過フィルタの周波数特性が所望の周波数特性から乖離することを抑制することができる。

【0055】

図５は、図２の積層帯域通過フィルタ１をＹ軸方向から平面視した図である。図５においては、積層体の内部に形成された導体パターンに関して、実施の形態１の特徴を強調するため、ループビアインダクタであるインダクタ１０１に含まれる導体パターン１６５，１７８，１８０、およびストレートインダクタであるインダクタ１０４を形成するビア導体パターン１８２を示し、これら以外の導体パターンを示していない。

【0056】

図５に示されるように、ビア導体パターン１８２は、ビア導体パターン１８０と１７８との間に配置されている。そのため、ビア導体パターン１８２とシールド電極ＳＨＢとの距離ＤｓｔＸは、ビア導体パターン１７８とシールド電極ＳＨＢとの距離ＤｓｔＺよりも大きい。また、ビア導体パターン１８２とシールド電極ＳＨＤとの距離ＤｓｔＹは、ビア導体パターン１８０とシールド電極ＳＨＤとの距離ＤｓｔＷより大きい。すなわち、インダクタ１０４は、インダクタ１０１よりもシールド電極ＳＨから離間して配置されることができる。したがって、インダクタ１０４とシールド電極ＳＨとの間に生じる電磁界結合を、インダクタ１０１とシールド電極ＳＨとの間に生じる電磁界結合よりも抑制することができる。

【0057】

図６は、実施の形態１に係る積層帯域通過フィルタ１の挿入損失ＩＬ５０と比較例に係る積層帯域通過フィルタ９の挿入損失ＩＬ９０とを併せて示す図である。挿入損失ＩＬ９０は、積層帯域通過フィルタ９を金属製の筐体で覆った場合の挿入損失を示している。積層帯域通過フィルタ１および９の通過帯域は、周波数帯ｆ５２〜ｆ５３であるとする。

【0058】

図６において縦軸の減衰量（ｄＢ）はマイナスの値である。減衰量の絶対値が大きいほど挿入損失は大きい。挿入損失とは、電子部品の或る端子に入力された信号のうち、電子部品の他の端子に伝達された信号の割合を示す指標である。挿入損失が大きい程、電子部品に入力された信号のうち当該電子部品の内部で失われた信号の割合が大きいことを意味する。

【0059】

図６に示されるように、挿入損失ＩＬ９０においては周波数ｆ４１で生じていた減衰極が、挿入損失ＩＬ５０においては周波数ｆ４１よりも高い周波数ｆ５１（＜ｆ５２）で生じている。その結果、周波数帯ｆ５１〜ｆ５２の減衰量の変化の態様に関して、挿入損失ＩＬ９０よりも挿入損失ＩＬ５０の方が急峻となっている。また、挿入損失ＩＬ９０においては周波数ｆ４４で生じていた減衰極が、挿入損失ＩＬ５０においては周波数ｆ４４よりも低い周波数ｆ５４（＞ｆ５３）で生じている。その結果、周波数帯ｆ５３〜ｆ５４の減衰量の変化の態様に関して、挿入損失ＩＬ９０よりも挿入損失ＩＬ５０の方が急峻になっている。さらに、通過帯域ｆ５２〜ｆ５３における挿入損失ＩＬ５０は、ほぼ一定であり、挿入損失ＩＬ９０よりも平坦化されている。

【0060】

積層帯域通過フィルタ１においては、通過帯域ｆ５２〜ｆ５３の挿入損失と通過帯域以外の挿入損失とに大きな隔たりが形成されるため、通過可能な信号の周波数を或る周波数帯に限定するという積層帯域通過フィルタの機能が積層帯域通過フィルタ９よりも改善されている。

【0061】

再び図１を参照して、端子Ｐ１０から信号が入力された場合に、複数のＬＣ並列共振器１１〜１４のうち、ＬＣ並列共振器１１に当該信号が最初に伝達される。また、端子Ｐ１００から信号が入力された場合に、複数のＬＣ並列共振器１１〜１４のうち、ＬＣ並列共振器１４に当該信号が最初に伝達される。そのため、ＬＣ並列共振器１１および１４のインピーダンスは、積層帯域通過フィルタ１の通過帯域の形成に支配的な影響を与える。そこで積層帯域通過フィルタ１においては、ＬＣ並列共振器１１に含まれるインダクタ１０１、およびＬＣ並列共振器１４に含まれるインダクタ１０４をループビアインダクタとして通過帯域の形成に必要なインダクタンスを確保している。

【0062】

実施の形態１においては、側面にシールド電極が配置されている場合について説明した。シールド電極は、積層体の上面に形成されてもよい。図７は、実施の形態１の変形例１に係る積層帯域通過フィルタ１ＡをＹ軸方向から平面視した図である。実施の形態１と変形例１との違いは、変形例１においては側面ＳＡ〜ＳＤにシールド電極が形成されておらず、上面ＵＦにシールド電極ＳＨＵが形成されている点である。シールド電極ＳＨＵは、積層帯域通過フィルタ１Ａの側面ＳＡ〜ＳＤに形成された導体パターンまたは積層体の内部に形成された導体パターンを介して、接地端子Ｇ１０１に電気的に接続される。それ以外の構成は同様であるため、説明を繰り返さない。

【0063】

図７に示されるように、ビア導体パターン１８２とシールド電極ＳＨＵとの距離および線路導体パターン１６５とシールド電極ＳＨＵとの距離は、いずれも距離ＤｓｔＵである。しかし、シールド電極ＳＨＵと対向するビア導体パターン１８２の部分の幅ＤｓｔＷは、シールド電極ＳＨＵと対向する線路導体パターン１６５の部分の幅ＤｓｔＶよりも小さい。そのため、インダクタ１０４とシールド電極ＳＨＵの間に生じる電磁界結合を、インダクタ１０１とシールド電極ＳＨＵの間に生じる電磁界結合よりも抑制することができる。

【0064】

シールド電極は、積層体の側面および上面のいずれにも形成されていなくてもよい。図８は、実施の形態１の変形例２に係る積層帯域通過フィルタ１ＢをＹ軸方向から平面視した図である。図８においては、積層帯域通過フィルタが筐体ＨＳに覆われている様子が示されている。実施の形態１と変形例２との違いは、変形例２においては側面ＳＡ〜ＳＤにシールド電極が形成されていない点である。それ以外の構成は同様であるため、説明を繰り返さない。

【0065】

図８に示されるように、インダクタ１０４は、インダクタ１０１よりも筐体ＨＳから離間して配置されることができる。また、Ｚ軸方向から平面視したとき、筐体ＨＳと重なるインダクタ１０４の部分を、筐体ＨＳと重なるインダクタ１０１の部分よりも小さくすることができる。したがって、インダクタ１０４と筐体ＨＳとの間に生じる電磁界結合を、インダクタ１０１と筐体ＨＳとの間に生じる電磁界結合よりも抑制することができる。

【0066】

以上、実施の形態１および変形例１，２に係る積層帯域通過フィルタによれば、周波数特性が所望の周波数特性から乖離することを抑制することができる。

【0067】

実施の形態１においては、ＬＣ並列共振器を４つ備える積層帯域通過フィルタについて説明した。実施の形態に係る積層帯域通過フィルタが含むＬＣ並列共振器の数は、３以下であってもよいし、５以上であってもよい。以下では、実施の形態２において５つのＬＣ並列共振器を備える積層帯域通過フィルタについて説明し、実施の形態３において３つのＬＣ並列共振器を備える積層帯域通過フィルタについて説明する。

【0068】

［実施の形態２］
図９は、実施の形態２に係る積層帯域通過フィルタ２の等価回路図である。図９に示されるように、積層帯域通過フィルタ２は、端子Ｐ２０，Ｐ２００と、ＬＣ並列共振器２１〜２５と、キャパシタ２０３，２１０，２１３〜２１５とを備える。

【0069】

ＬＣ並列共振器２１〜２５は、端子Ｐ２０とＰ２００との間に、この順に配置されている。ＬＣ並列共振器２１および２２が隣接し、ＬＣ並列共振器２２および２３が隣接し、ＬＣ並列共振器２３および２４が隣接し、ＬＣ並列共振器２４および２５が隣接している。

【0070】

端子Ｐ２０に入力された信号は、ＬＣ並列共振器２１，２２，２３，２４，２５の順に伝達されて、端子Ｐ２００から出力される。端子Ｐ２００に入力された信号は、ＬＣ並列共振器２５，２４，２３，２２，２１の順に伝達されて、端子Ｐ２０から出力される。

【0071】

ＬＣ並列共振器２１は、インダクタ２０１とキャパシタ２０２とを含む。ＬＣ並列共振器２２は、インダクタ２０４とキャパシタ２０５とを含む。ＬＣ並列共振器２３は、インダクタ２０６とキャパシタ２０７とを含む。ＬＣ並列共振器２４は、インダクタ２０８とキャパシタ２０９とを含む。ＬＣ並列共振器２５は、インダクタ２１１とキャパシタ２１２とを含む。

【0072】

インダクタ２０１の一方端は端子Ｐ２０に接続されている。インダクタ２０１の他方端は、接地点ＧＮＤに接続されている。キャパシタ２０３は、インダクタ２０１の一方端とインダクタ２０４の一方端との間に接続されている。インダクタ２０４の他方端は、接地点ＧＮＤに接続されている。インダクタ２０１と２０４との間には、磁気結合Ｍ２６が生じる。

【0073】

キャパシタ２１４は、インダクタ２０１の一方端とインダクタ２０６の一方端との間に接続されている。インダクタ２０６の他方端は、接地点ＧＮＤに接続されている。インダクタ２０４と２０６との間には、磁気結合Ｍ２７が生じる。

【0074】

キャパシタ２１５は、インダクタ２０６の一方端とインダクタ２１１の一方端との間に接続されている。インダクタ２１１の一方端は、端子Ｐ２００に接続されている。インダクタ２１１の他方端は、接地点ＧＮＤに接続されている。

【0075】

キャパシタ２１０は、インダクタ２０８の一方端とインダクタ２１１の一方端との間に接続されている。インダクタ２０８に他方端は、接地点ＧＮＤに接続されている。インダクタ２０６と２０８との間には、磁気結合Ｍ２８が生じる。インダクタ２０８と２１１との間には、磁気結合Ｍ２９が生じる。キャパシタ２１３は、インダクタ２０１の一方端とインダクタ２１１の一方端との間に接続されている。

【0076】

図１０は、図９の積層帯域通過フィルタ２の積層構造の一例を示す分解斜視図である。積層帯域通過フィルタ２の外観斜視図は、図２に示される積層帯域通過フィルタ１の外観斜視図と同様である。図１０に示されるように、積層帯域通過フィルタ２は、複数の誘電体層２２１〜２３１がＺ軸方向に積層された積層体である。

【0077】

底面ＢＦには、端子Ｐ２０，Ｐ２００、および接地端子Ｇ２０１が形成されている。接地端子Ｇ２０１は、接地点ＧＮＤを形成している。端子Ｐ２０，Ｐ２００、および接地端子Ｇ２０１は、たとえば底面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land Grid Array）端子である。

【0078】

誘電体層２２１には、線路導体パターン２３２〜２３５が形成されている。線路導体パターン２３２〜２３５は、それぞれビア導体パターン２７０〜２７３によって接地端子Ｇ２０１に接続されている。

【0079】

誘電体層２２２には、線路導体パターン２３６、キャパシタ導体パターン２３７、および線路導体パターン２３８が形成されている。線路導体パターン２３６は、ビア導体パターン２６９によって端子Ｐ２０に接続されている。線路導体パターン２３８は、ビア導体パターン２７４によって端子Ｐ２００に接続されている。

【0080】

誘電体層２２３には、キャパシタ導体パターン２３９，２４０が形成されている。キャパシタ導体パターン２３９は、ビア導体パターン２７９によって線路導体パターン２３６に接続されている。キャパシタ導体パターン２４０は、ビア導体パターン２８０によって線路導体パターン２３８に接続されている。キャパシタ導体パターン２３７，２３９，２４０は、キャパシタ２１３を形成している。

【0081】

誘電体層２２４には、接地導体パターン２５０が形成されている。接地導体パターン２５０は、シールド電極ＳＨＡ〜ＳＨＤに接続している。接地導体パターン２５０は、ビア導体パターン２７５〜２７８によって、線路導体パターン２３２〜２３５にそれぞれ接続されている。キャパシタ導体パターン２３９および接地導体パターン２５０は、キャパシタ２０２を形成している。キャパシタ導体パターン２４０および接地導体パターン２５０は、キャパシタ２１２を形成している。

【0082】

誘電体層２２５には、キャパシタ導体パターン２５１〜２５３が形成されている。接地導体パターン２５０およびキャパシタ導体パターン２５１は、キャパシタ２０５を形成している。接地導体パターン２５０およびキャパシタ導体パターン２５２は、キャパシタ２０７を形成している。接地導体パターン２５０およびキャパシタ導体パターン２５３は、キャパシタ２０９を形成している。

【0083】

誘電体層２２６には、キャパシタ導体パターン２５４，２５５が形成されている。キャパシタ導体パターン２５４は、ビア導体パターン２７９によってキャパシタ導体パターン２３９に接続されている。キャパシタ導体パターン２５５は、ビア導体パターン２８０によってキャパシタ導体パターン２４０に接続されている。キャパシタ導体パターン２５１，２５４は、キャパシタ２０３を形成している。キャパシタ導体パターン２５２，２５４は、キャパシタ２１４を形成している。キャパシタ導体パターン２５２，２５５は、キャパシタ２１５を形成している。キャパシタ導体パターン２５３，２５５は、キャパシタ２１０を形成している。

【0084】

誘電体層２２７には、線路導体パターン２５６〜２５９が形成されている。線路導体パターン２５６，２５８は、シールド電極ＳＨＤに接続されている。線路導体パターン２５７，２５９は、シールド電極ＳＨＢに接続されている。

【0085】

誘電体層２２８には、線路導体パターン２６０、接地導体パターン２６１、および線路導体パターン２６２が形成されている。線路導体パターン２６０，２６２は、Ｘ軸方向に延在している。

【0086】

線路導体パターン２６０は、ビア導体パターン２８１によって接地導体パターン２５０に接続されている。線路導体パターン２６０は、ビア導体パターン２７９によってキャパシタ導体パターン２５４に接続されている。

【0087】

接地導体パターン２６１は、ビア導体パターン２８３によってキャパシタ導体パターン２５１に接続されている。接地導体パターン２６１は、ビア導体パターン２８４によってキャパシタ導体パターン２５２に接続されている。接地導体パターン２６１は、ビア導体パターン２８５によってキャパシタ導体パターン２５３に接続されている。接地導体パターン２６１は、ビア導体パターン２８６〜２８９によって線路導体パターン２５６〜２５９にそれぞれ接続されている。

【0088】

線路導体パターン２６２は、ビア導体パターン２８０によってキャパシタ導体パターン２５５に接続されている。線路導体パターン２６２は、ビア導体パターン２８２によって接地導体パターン２５０に接続されている。

【0089】

誘電体層２２９には、線路導体パターン２６３、接地導体パターン２６４、および線路導体パターン２６５が形成されている。線路導体パターン２６３は、ビア導体パターン２７９，２８１によって線路導体パターン２６０に接続されている。接地導体パターン２６４は、ビア導体パターン２８３〜２８９によって接地導体パターン２６１に接続されている。線路導体パターン２６５は、ビア導体パターン２８０，２８２によって線路導体パターン２６２に接続されている。

【0090】

誘電体層２３０には、線路導体パターン２６６、接地導体パターン２６７、および線路導体パターン２６８が形成されている。線路導体パターン２６６は、ビア導体パターン２７９，２８１によって線路導体パターン２６３に接続されている。接地導体パターン２６７は、ビア導体パターン２８３〜２８９によって接地導体パターン２６４に接続されている。線路導体パターン２６８は、ビア導体パターン２８０，２８２によって線路導体パターン２６５に接続されている。

【0091】

線路導体パターン２６０，２６３，２６６、およびビア導体パターン２７９，２８１は、インダクタ２０１を形成している。インダクタ２０１は、ループビアインダクタである。ビア導体パターン２８３〜２８５は、それぞれインダクタ２０４，２０６，２０８を形成している。インダクタ２０４，２０６，２０８の各々は、ストレートインダクタである。線路導体パターン２６２，２６５，２６８、およびビア導体パターン２８０，２８２は、インダクタ２１１を形成している。インダクタ２１１は、ループビアインダクタである。

【0092】

以上、実施の形態２に係る積層帯域通過フィルタによれば、周波数特性が所望の周波数特性から乖離することを抑制することができる。

【0093】

［実施の形態３］
図１１は、実施の形態３に係る積層帯域通過フィルタ３の等価回路図である。図１１に示されるように、積層帯域通過フィルタ３は、端子Ｐ３０，Ｐ３００と、ＬＣ並列共振器３１〜３３と、キャパシタ３０３，３０６，３０９とを備える。

【0094】

ＬＣ並列共振器３１〜３３は、端子Ｐ３０とＰ３００との間に、この順に配置されている。ＬＣ並列共振器３１および３２が隣接し、ＬＣ並列共振器３２および３３が隣接している。

【0095】

端子Ｐ３０に入力された信号は、ＬＣ並列共振器３１，３２，３３の順に伝達されて、端子Ｐ３００から出力される。端子Ｐ３００に入力された信号は、ＬＣ並列共振器３３，３２，３１の順に伝達されて、端子Ｐ３０から出力される。

【0096】

ＬＣ並列共振器３１は、インダクタ３０１とキャパシタ３０２とを含む。ＬＣ並列共振器３２は、インダクタ３０４とキャパシタ３０５とを含む。ＬＣ並列共振器３３は、インダクタ３０７とキャパシタ３０８とを含む。

【0097】

インダクタ３０１の一方端は、端子Ｐ３０に接続されている。インダクタ３０１の他方端は、接地点ＧＮＤに接続されている。キャパシタ３０３は、インダクタ３０１の一方端とインダクタ３０４の一方端との間に接続されている。インダクタ３０４の他方端は、接地点ＧＮＤに接続されている。インダクタ３０１と３０４との間には、磁気結合Ｍ３４が生じる。

【0098】

キャパシタ３０６は、インダクタ３０４の一方端とインダクタ３０７の一方端との間に接続されている。インダクタ３０７の一方端は、端子Ｐ３００に接続されている。インダクタ３０７の他方端は、接地点ＧＮＤに接続されている。インダクタ３０４と３０７との間には、磁気結合Ｍ３５が生じる。キャパシタ３０９の一方端は、インダクタ３０１の一方端とインダクタ３０７の一方端との間に接続されている。

【0099】

図１２は、図１１の積層帯域通過フィルタ３の積層構造の一例を示す分解斜視図である。積層帯域通過フィルタ３の外観斜視図は、図２に示される積層帯域通過フィルタ１の外観斜視図と同様である。図１２に示されるように、積層帯域通過フィルタ３は、複数の誘電体層３１１〜３２１がＺ軸方向に積層された積層体である。

【0100】

底面ＢＦには、端子Ｐ３０，Ｐ３００、および接地端子Ｇ３０１が形成されている。接地端子Ｇ３０１は、接地点ＧＮＤを形成している。端子Ｐ３０，Ｐ３００、および接地端子Ｇ３０１は、たとえば底面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land Grid Array）端子である。

【0101】

誘電体層３１１には、線路導体パターン３３２〜３３５が形成されている。線路導体パターン３３２〜３３５は、それぞれビア導体パターン３６７〜３７０によって接地端子Ｇ３０１に接続されている。

【0102】

誘電体層３１２には、線路導体パターン３３６、キャパシタ導体パターン３３７、および線路導体パターン３３８が形成されている。線路導体パターン３３６は、ビア導体パターン３８５によって端子Ｐ３０に接続されている。線路導体パターン３３８は、ビア導体パターン３７１によって端子Ｐ３００に接続されている。

【0103】

誘電体層３１３には、キャパシタ導体パターン３３９，３４０が形成されている。キャパシタ導体パターン３３９は、ビア導体パターン３７８によって線路導体パターン３３６に接続されている。キャパシタ導体パターン３４０は、ビア導体パターン３７７によって線路導体パターン３３８に接続されている。キャパシタ導体パターン３３７，３３９，３４０は、キャパシタ３０９を形成している。

【0104】

誘電体層３１４には、接地導体パターン３５０が形成されている。接地導体パターン３５０は、シールド電極ＳＨＡ〜ＳＨＤに接続している。接地導体パターン３５０は、ビア導体パターン３７２〜３７５によって、線路導体パターン３３２〜３３５にそれぞれ接続されている。

【0105】

接地導体パターン３５０およびキャパシタ導体パターン３３９は、キャパシタ３０２を形成している。接地導体パターン３５０およびキャパシタ導体パターン３４０は、キャパシタ３０８を形成している。

【0106】

誘電体層３１５には、キャパシタ導体パターン３５１が形成されている。キャパシタ導体パターン３５１および接地導体パターン３５０は、キャパシタ３０５を形成している。

【0107】

誘電体層３１６には、キャパシタ導体パターン３５２，３５３が形成されている。キャパシタ導体パターン３５１，３５２は、キャパシタ３０３を形成している。キャパシタ導体パターン３５１，３５３は、キャパシタ３０６を形成している。

【0108】

誘電体層３１７には、線路導体パターン３５４〜３５７が形成されている。線路導体パターン３５４，３５６は、シールド電極ＳＨＤに接続している。線路導体パターン３５５，３５７の各々は、シールド電極ＳＨＢに接続している。

【0109】

誘電体層３１８には、線路導体パターン３５８、接地導体パターン３５９、および線路導体パターン３６０が形成されている。線路導体パターン３５８，３６０は、Ｘ軸方向に延在している。

【0110】

線路導体パターン３５８は、ビア導体パターン３７６によって接地導体パターン３５０に接続されている。線路導体パターン３５８は、ビア導体パターン３７８によってキャパシタ導体パターン３３９に接続されている。

【0111】

接地導体パターン３５９は、ビア導体パターン３８０によってキャパシタ導体パターン３５１に接続されている。接地導体パターン３５９は、ビア導体パターン３８１〜３８４によって線路導体パターン３５４〜３５７にそれぞれ接続されている。

【0112】

線路導体パターン３６０は、ビア導体パターン３７７によってキャパシタ導体パターン３４０に接続されている。線路導体パターン３６０は、ビア導体パターン３７９によって接地導体パターン３５０に接続されている。

【0113】

誘電体層３１９には、線路導体パターン３６１、接地導体パターン３６２、および線路導体パターン３６３が形成されている。線路導体パターン３６１，３６３は、Ｘ軸方向に延在している。

【0114】

線路導体パターン３６１は、ビア導体パターン３７６および３７８によって線路導体パターン３５８に接続されている。接地導体パターン３６２は、ビア導体パターン３８０〜３８４によって接地導体パターン３５９に接続されている。線路導体パターン３６３は、ビア導体パターン３７７および３７９によって線路導体パターン３６０に接続されている。

【0115】

誘電体層３２０には、線路導体パターン３６４、接地導体パターン３６５、および線路導体パターン３６６が形成されている。線路導体パターン３６４，３６６は、Ｘ軸方向に延在している。

【0116】

線路導体パターン３６４は、ビア導体パターン３７６および３７８によって線路導体パターン３６１に接続されている。接地導体パターン３６５は、ビア導体パターン３８０〜３８４によって接地導体パターン３６２に接続されている。線路導体パターン３６６は、ビア導体パターン３７７および３７９によって線路導体パターン３６３に接続されている。

【0117】

線路導体パターン３５８，３６１，３６４、およびビア導体パターン３７６，３７８は、インダクタ３０１を形成している。インダクタ３０１は、ループビアインダクタである。ビア導体パターン３８０は、インダクタ３０４を形成している。インダクタ３０４は、ストレートインダクタである。線路導体パターン３６０，３６３，３６６、およびビア導体パターン３７７，３７９は、インダクタ３０７を形成している。インダクタ３０７は、ループビアインダクタである。

【0118】

以上、実施の形態３に係る積層帯域通過フィルタによれば、周波数特性が所望の周波数特性から乖離することを抑制することができる。

【0119】

［実施の形態４］
実施の形態１〜３においては、積層帯域通過フィルタが、１つのストレートインダクタを含むＬＣ並列共振器を備える場合について説明した。実施の形態に係る積層帯域通過フィルタは、複数のストレートインダクタを含むＬＣ並列共振器を備えてもよい。実施の形態４においては、積層帯域通過フィルタが２つのストレートインダクタを含むＬＣ並列共振器を備える場合について説明する。

【0120】

図１３は、実施の形態４に係る積層帯域通過フィルタ４の等価回路図である。図１３に示されるように、積層帯域通過フィルタ４は、端子Ｐ４０，Ｐ４００と、ＬＣ並列共振器４１〜４４と、キャパシタ４０３，４０８，４１１とを備える。

【0121】

ＬＣ並列共振器４１〜４４は、端子Ｐ４０とＰ４００との間に、この順に配置されている。ＬＣ並列共振器４１および４２が隣接し、ＬＣ並列共振器４２および４３が隣接し、ＬＣ並列共振器４３および４４が隣接している。

【0122】

端子Ｐ４０に入力された信号は、ＬＣ並列共振器４１，４２，４３，４４の順に伝達されて、端子Ｐ４００から出力される。端子Ｐ４００に入力された信号は、ＬＣ並列共振器４４，４３，４２，４１の順に伝達されて、端子Ｐ４０から出力される。

【0123】

ＬＣ並列共振器４１は、インダクタ４０１とキャパシタ４０２とを含む。ＬＣ並列共振器４２は、インダクタ４０４，４１４とキャパシタ４０５とを含む。インダクタ４０４および４１４は、キャパシタ４０５の一方電極と他方電極との間において並列に接続されている。インダクタ４０４，４１４は、同電位である。

【0124】

ＬＣ並列共振器４３は、インダクタ４０６，４１６とキャパシタ４０７とを含む。インダクタ４０６および４１６は、キャパシタ４０７の一方電極と他方電極との間において並列に接続されている。インダクタ４０６，４１６は、同電位である。ＬＣ並列共振器４４は、インダクタ４０９とキャパシタ４１０とを含む。

【0125】

インダクタ４０１の一方端は端子Ｐ４０に接続されている。インダクタ４０１の他方端は、接地点ＧＮＤに接続されている。キャパシタ４０３は、インダクタ４０１の一方端とインダクタ４０４の一方端との間に接続されている。インダクタ４０４の他方端は接地点ＧＮＤに接続されている。インダクタ４０１、４０４、および４１４の間には、磁気結合Ｍ４５が生じる。

【0126】

キャパシタ４０８は、インダクタ４０６の一方端とインダクタ４０９の一方端との間に接続されている。インダクタ４０９の一方端は、端子Ｐ４００に接続されている。インダクタ４０６の他方端およびインダクタ４０９の他方端の各々は、接地点ＧＮＤに接続されている。インダクタ４０４、４１４、４０６、および４１６の間には、磁気結合Ｍ４６が生じる。インダクタ４０６、４１６、および４０９の間には、磁気結合Ｍ４７が生じる。キャパシタ４１１は、インダクタ４０１の一方端とインダクタ４０９の一方端との間に接続されている。

【0127】

図１４は、図１３の積層帯域通過フィルタ４の積層構造の一例を示す分解斜視図である。積層帯域通過フィルタ４の外観斜視図は、図２に示される積層帯域通過フィルタ１の外観斜視図と同様である。図１４に示されるように、積層帯域通過フィルタ４は、複数の誘電体層４２１〜４３１がＺ軸方向に積層された積層体である。

【0128】

底面ＢＦには、端子Ｐ４０，Ｐ４００、および接地端子Ｇ４０１が形成されている。接地端子Ｇ４０１は、接地点ＧＮＤを形成している。端子Ｐ４０，Ｐ４００、および接地端子Ｇ４０１は、たとえば底面ＢＦに平面電極が規則的に配置されたＬＧＡ（Land Grid Array）端子である。

【0129】

誘電体層４２１には、線路導体パターン４３２〜４３５が形成されている。線路導体パターン４３２〜４３５は、それぞれビア導体パターン４６９〜４７２によって接地端子Ｇ４０１に接続されている。

【0130】

誘電体層４２２には、線路導体パターン４３６、キャパシタ導体パターン４３７、および線路導体パターン４３８が形成されている。線路導体パターン４３６は、ビア導体パターン４６８によって端子Ｐ４０に接続されている。線路導体パターン４３８は、ビア導体パターン４７３によって端子Ｐ４００に接続されている。

【0131】

誘電体層４２３には、キャパシタ導体パターン４３９，４４０が形成されている。キャパシタ導体パターン４３９は、ビア導体パターン４７８によって線路導体パターン４３６に接続されている。キャパシタ導体パターン４４０は、ビア導体パターン４７９によって線路導体パターン４３８に接続されている。キャパシタ導体パターン４３７，４３９，４４０は、キャパシタ４１１を形成している。

【0132】

誘電体層４２４には、接地導体パターン４５０が形成されている。接地導体パターン４５０は、シールド電極ＳＨＡ〜ＳＨＤに接続されている。接地導体パターン４５０は、ビア導体パターン４７４〜４７７によって、線路導体パターン４３２〜４３５にそれぞれ接続されている。キャパシタ導体パターン４３９および接地導体パターン４５０は、キャパシタ４０２を形成している。キャパシタ導体パターン４４０および接地導体パターン４５０は、キャパシタ４１０を形成している。

【0133】

誘電体層４２５には、キャパシタ導体パターン４５１，４５２が形成されている。接地導体パターン４５０およびキャパシタ導体パターン４５１は、キャパシタ４０５を形成している。接地導体パターン４５０およびキャパシタ導体パターン４５２は、キャパシタ４０７を形成している。

【0134】

誘電体層４２６には、キャパシタ導体パターン４５３，４５４が形成されている。キャパシタ導体パターン４５３は、ビア導体パターン４７８によってキャパシタ導体パターン４３９に接続されている。キャパシタ導体パターン４５４は、ビア導体パターン４７９によってキャパシタ導体パターン４４０に接続されている。キャパシタ導体パターン４５１，４５３は、キャパシタ４０３を形成している。キャパシタ導体パターン４５２，４５４は、キャパシタ４０８を形成している。

【0135】

誘電体層４２７には、線路導体パターン４５５〜４５８が形成されている。線路導体パターン４５５，４５７は、シールド電極ＳＨＤに接続している。線路導体パターン４５６，４５８は、シールド電極ＳＨＢに接続している。

【0136】

誘電体層４２８には、線路導体パターン４５９、接地導体パターン４６０、および線路導体パターン４６１が形成されている。線路導体パターン４５９，４６１は、Ｘ軸方向に延在している部分を有する。

【0137】

線路導体パターン４５９は、ビア導体パターン４８０によって接地導体パターン４５０に接続されている。線路導体パターン４５９は、ビア導体パターン４７８によってキャパシタ導体パターン４５３に接続されている。

【0138】

接地導体パターン４６０は、ビア導体パターン４８２，４８８によってキャパシタ導体パターン４５１に接続されている。接地導体パターン４６０は、ビア導体パターン４８３，４８９によってキャパシタ導体パターン４５２に接続されている。接地導体パターン４６０は、ビア導体パターン４８４〜４８７によって線路導体パターン４５５〜４５８にそれぞれ接続されている。

【0139】

線路導体パターン４６１は、ビア導体パターン４７９によってキャパシタ導体パターン４５４に接続されている。線路導体パターン４６１は、ビア導体パターン４８１によって接地導体パターン４５０に接続されている。

【0140】

誘電体層４２９には、線路導体パターン４６２、接地導体パターン４６３、および線路導体パターン４６４が形成されている。線路導体パターン４６２は、ビア導体パターン４７８，４８０によって線路導体パターン４５９に接続されている。接地導体パターン４６３は、ビア導体パターン４８２〜４８９によって接地導体パターン４６０に接続されている。線路導体パターン４６４は、ビア導体パターン４７９，４８１によって線路導体パターン４６１に接続されている。

【0141】

誘電体層４３０には、線路導体パターン４６５、接地導体パターン４６６、および線路導体パターン４６７が形成されている。線路導体パターン４６５は、ビア導体パターン４７８，４８０によって線路導体パターン４６２に接続されている。接地導体パターン４６６は、ビア導体パターン４８２〜４８９によって接地導体パターン４６３に接続されている。線路導体パターン４６７は、ビア導体パターン４７９，４８１によって線路導体パターン４６４に接続されている。

【0142】

線路導体パターン４５９，４６２，４６５、およびビア導体パターン４７８，４８０は、インダクタ４０１を形成している。インダクタ４０１は、ループビアインダクタである。ビア導体パターン４８２，４８８，４８３，４８９は、それぞれインダクタ４０４，４１４，４０６，４１６を形成している。インダクタ４０４，４１４，４０６，４１６の各々は、Ｚ軸方向に延在する１つのビア導体パターンから形成されたストレートインダクタである。線路導体パターン４６１，４６４，４６７、およびビア導体パターン４７９，４８１は、インダクタ４０９を形成している。インダクタ４０９は、ループビアインダクタである。

【0143】

ストレートインダクタの数を増やすことにより、複数のストレートインダクタの各々に電流が分散されるため、積層帯域通過フィルタの挿入損失が改善される。積層帯域通過フィルタのサイズおよび所望の特性に応じて、ストレートインダクタの数を適宜選択することができる。

【0144】

以上、実施の形態４に係る積層帯域通過フィルタによれば、周波数特性が所望の周波数特性から乖離することを抑制することができる。

【0145】

今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わされて実施されることも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0146】

１〜３，１Ａ，１Ｂ，９ 積層帯域通過フィルタ、１０，２０，３０，Ｐ１０，Ｐ２０，Ｐ３０，Ｐ４０，Ｐ９０，Ｐ１００，Ｐ２００，Ｐ３００，Ｐ４００，Ｐ９００ 端子、１１〜１４，２１〜２５，３１〜３３，４１〜４４ ＬＣ並列共振器、１０１，１０４，１０６，１０９，２０１，２０４，２０６，２０８，２１１，３０１，３０４，３０７，４０１，４０４，４０６，４０９，４１４，４１６ インダクタ、１０２，１０３，１０５，１０７，１０８，１１０，１１１，２０２，２０３，２０５，２０７，２０９，２１０，２１２〜２１４，２１５，３０２，３０３，３０５，３０６，３０８，３０９，４０２，４０３，４０５，４０７，４０８ キャパシタ、１２１〜１３１，２２１〜２３１，３１１〜３２１，４２１〜４３１，９０１〜９０９ 誘電体層、１３２，１３５，１３６，１３８，１５５〜１５９，１６１，１６２，１６４，１６５，１６７，２３２，２３５，２３６，２３８，２５６〜２５９，２６０〜２６３，２６５，２６６，２６８，３３２，３３５，３３６，３３８，３５４〜３５８，３６０，３６１，３６３，３６４，３６６，４３２，４３５，４３６，４３８，４５５〜４５９，４６１，４６２，４６４，４６５，４６７，９１１，９１２，９１５，９１６，９２６〜９４０ 線路導体パターン、１３７，１３９，１４０，１５１〜１５４，２３７，２３９，２４０，２５１〜２５５，３３７，３３９，３４０，３５１〜３５３，４３７，４３９，４４０，４５１〜４５４，９１７〜９１９，９２１〜９２４ キャパシタ導体パターン、１５０，１６０，１６３，１６６，２５０，２６１，２６４，２６７，３５０，３５９，３６２，３６５，４５０，４６０，４６３，４６６，９２０ 接地導体パターン、１６８〜１８７，２６９〜２８９，３６７〜３８５，４６８〜４８９，９４１〜９５９ ビア導体パターン、ＤＭ 方向識別パターン、Ｇ１０１，Ｇ２０１，Ｇ３０１，Ｇ４０１，Ｇ９１０ 接地端子、ＨＳ 筐体、ＳＨ，ＳＨＡ，ＳＨＢ，ＳＨＤ，ＳＨＵ シールド電極。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】