【図1】本発明の一半導体素子の製造方法を示すフローチャートである。

【図2A】本発明の一実施形態における第１ウェーハを示す平面図である。

【図2B】図２Ａに示す第１方向に沿った部分端面図である。

【図2C】図２Ａに示す第２方向に沿った部分端面図である。

【図3A】実施形態における第１ウェーハ及び半導体層を示す平面図である。

【図3B】図３Ａに示す第１方向に沿った部分端面図である。

【図3C】図３Ａに示す第２方向に沿った部分端面図である。

【図4A】半導体層の結晶方位を示す平面図である。

【図4B】半導体層の結晶方位を示す斜視図である。

【図5】本発明の一実施形態における第２ウェーハを示す下面図である。

【図6A】本発明の一実施形態における第１ウェーハ、半導体層及び第２ウェーハを示す平面図である。

【図6B】図６Ａに示す第１方向に沿った部分端面図である。

【図6C】図６Ａに示す第２方向に沿った部分端面図である。

【図7A】比較例に係る半導体素子の製造方法を示す平面図である。

【図7B】比較例に係る半導体素子の製造方法を示す部分端面図である。

【図8A】参考例に係る半導体素子の製造方法を示す平面図である。

【図8B】参考例に係る半導体素子の製造方法を示す部分端面図である。

【図9A】試験例における第１ウェーハ及び半導体層を示す平面図である。

【図9B】横軸に半径方向の位置をとり、縦軸に半導体層の上面の高さをとって、図９Ａに示す線分Ａ−Ａ’に沿った半導体層の形状を示すグラフである。

【図9C】横軸に角度θをとり、縦軸に凸量Ｈをとって、図９Ａに示す円Ｂに沿った半導体層の形状を示すグラフである。