特許 6963480 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6963480

(24)【登録日】2021年10月19日

(45)【発行日】2021年11月10日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03K 17/16 20060101AFI20211028BHJP

   H03K 17/687 20060101ALI20211028BHJP

   H03K 19/0185 20060101ALI20211028BHJP

   G11C 8/08 20060101ALI20211028BHJP

   G11C 7/10 20060101ALI20211028BHJP

   H01L 27/10 20060101ALI20211028BHJP

【ＦＩ】

   H03K17/16 J

   H03K17/687 A

   H03K19/0185

   G11C8/08

   G11C7/10 505

   H01L27/10 481

【請求項の数】5

【全頁数】22

(21)【出願番号】特願2017-231556(P2017-231556)

(22)【出願日】2017年12月1日

(65)【公開番号】特開2019-102962(P2019-102962A)

(43)【公開日】2019年6月24日

【審査請求日】2020年3月13日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】武田 晃一

(72)【発明者】

【氏名】岩瀬 貴司

【審査官】 工藤 一光

(56)【参考文献】

【文献】 特開２００９−８８７６６（ＪＰ，Ａ）

【文献】 特開２００９−２３０８０５（ＪＰ，Ａ）

【文献】 特開２０１１−１６６２６０（ＪＰ，Ａ）

【文献】 特開昭５４−４００６７（ＪＰ，Ａ）

【文献】 特開平４−２２７３２０（ＪＰ，Ａ）

【文献】 特開昭５０−８７７４６（ＪＰ，Ａ）

【文献】 特開昭５７−１１５３６（ＪＰ，Ａ）

【文献】 特開平２−３５０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ７／００−８／２０

Ｇ１１Ｃ１１／００

Ｇ１１Ｃ１４／００

Ｈ０１Ｌ２１／８２２９

Ｈ０１Ｌ２１／８２３９−８２４６

Ｈ０１Ｌ２７／１０−２７／１１５９７

Ｈ０３Ｋ１７／００−１７／７０

Ｈ０３Ｋ１９／００−１９／０９６

(57)【特許請求の範囲】

【請求項1】

アドレス信号をデコードして複数のデコード信号を生成するアドレスデコーダと、
前記複数のデコード信号のそれぞれをドライブして複数のワード線に対して出力する複数の駆動回路と、
前記複数のワード線、及び、複数のビット線のそれぞれの活性化状態に基づいて、指定されたアドレスのメモリセルに記憶されたデータが読み出されるメモリセルアレイと、
を備えた半導体装置であって、
各前記駆動回路は、
第１電源電圧によって駆動され、対応する前記デコード信号を反転させて出力する第１インバータと、
前記第１電源電圧よりも高い第２電源電圧によって駆動され、前記デコード信号を反転させて出力する第２インバータと、
前記第２インバータの出力信号に基づいて、前記第２電源電圧が供給される電源電圧端子から外部出力端子に流れる電流を制御する第１ＰＭＯＳトランジスタと、
前記第１インバータの出力信号に基づいて、前記外部出力端子から基準電圧端子に流れる電流を制御する第１ＮＭＯＳトランジスタと、
前記第２電源電圧が供給される電源電圧端子と、前記第１ＰＭＯＳトランジスタのゲートと、の間に設けられ、前記デコード信号の立ち下がりに同期して一時的にオンする第２ＰＭＯＳトランジスタと、
を備え、
前記アドレスデコーダは、
前記アドレス信号を構成する複数ビットのうちの上位ビットにより表される上位アドレス信号をデコードして複数の第１プリデコード信号を生成する第１プリデコーダと、
前記アドレス信号を構成する前記複数ビットのうち残りのビットにより表される下位アドレス信号をデコードして複数の第２プリデコード信号を生成する第２プリデコーダと、
前記複数の第１プリデコード信号と、前記複数の第２プリデコード信号と、に基づいて前記複数のデコード信号を生成する、デコード信号生成部と、を有し、
前記半導体装置は、
前記複数の第１プリデコード信号のそれぞれの立ち下がりに同期して一時的に立ち下がる複数の第２入力信号を生成する複数の信号生成回路をさらに備え、
前記複数の駆動回路のそれぞれに設けられた複数の前記第２ＰＭＯＳトランジスタのゲートには、前記複数のデコード信号の立ち下がりに同期して一時的に立ち下がる複数の第２入力信号がそれぞれ供給され、
共通の前記第１プリデコード信号に基づいて生成された複数の前記デコード信号が入力される複数の前記駆動回路には、共通の前記第２入力信号が入力される、
半導体装置。

【請求項2】

前記複数の信号生成回路の各々は、
前記デコード信号の反転信号を遅延させて出力する遅延回路と、
前記デコード信号と、前記遅延回路の出力信号と、の論理和を前記第２入力信号として出力する論理和回路と、を有する、
請求項１に記載の半導体装置。

【請求項3】

前記複数の駆動回路の各々は、
前記第１ＮＭＯＳトランジスタに並列に設けられ、前記デコード信号の立ち下がりに同期して一時的にオンする第２ＮＭＯＳトランジスタをさらに備えた、
請求項１に記載の半導体装置。

【請求項4】

前記第１ＮＭＯＳトランジスタのサイズは、前記第２ＮＭＯＳトランジスタのサイズよりも小さい、請求項３に記載の半導体装置。

【請求項5】

前記複数の駆動回路のそれぞれに設けられた複数の前記第２ＮＭＯＳトランジスタのゲートには、前記複数のデコード信号の立ち下がりに同期して一時的に立ち上がる複数の第３入力信号が供給される、
請求項３に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、駆動回路、それを備えた半導体装置、及び、駆動回路の制御方法に関し、例えば消費電力を増大させることなく信頼性を向上させるのに適した駆動回路、それを備えた半導体装置、及び、駆動回路の制御方法に関する。

【背景技術】

【0002】

一般的に、メモリセルアレイのワード線を駆動するワード線ドライバは、高速動作性や低消費電力性に優れるＣＭＯＳゲートを用いて構成されている。

【0003】

ここで、ワード線ドライバは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や不揮発性メモリ等のワード線を駆動する場合、メモリセルに記憶されたデータを正確に読み出すために、ワード線に対してできるだけ高い電圧を印加する必要がある。そこで、ワード線ドライバは、ＤＲＡＭや不揮発性メモリ等のワード線を駆動する場合、定格電圧よりも高い電源電圧によって駆動されることにより、当該ワード線に対して高電圧を印加している。

【0004】

しかしながら、ＣＭＯＳゲートを用いて構成されたワード線ドライバでは、特定の複数のＭＯＳトランジスタに定常的に高電圧が印加されるため、これらのＭＯＳトランジスタが絶縁破壊してしまう可能性がある。それにより、このワード線ドライバが搭載された半導体装置は、信頼性を低下させてしまうという問題があった。

【0005】

このような問題に対する解決策が、特許文献１に開示されている。特許文献１に開示されたドライバは、出力段インバータと、高電圧ＶＤＨにより駆動され、出力段インバータに設けられたＰＭＯＳトランジスタのゲートに対して入力信号Ｖｉｎの反転信号を出力する第１のインバータと、低電圧ＶＤＬ（＜高電圧ＶＤＨ）によって駆動され、出力段インバータに設けられたＮＭＯＳトランジスタのゲートに対して入力信号Ｖｉｎの反転信号を出力する第２のインバータと、を備える。

【0006】

ここで、第２のインバータが低電圧ＶＤＬによって駆動されているため、第２のインバータを構成する各ＭＯＳトランジスタには、定常的に高電圧が印加されることはない。そのため、第２のインバータを構成する各ＭＯＳトランジスタが絶縁破壊する可能性は低い。それにより、特許文献１に開示されたドライバは、絶縁破壊されるＭＯＳトランジスタの数を減らすことができるため、信頼性を向上させることができる。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開平１１−１６３７１３号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、特許文献１に開示されたドライバでは、第１のインバータの駆動電圧（高電圧ＶＤＨ）と、第２のインバータの駆動電圧（低電圧ＶＤＬ）と、が異なるため、第１のインバータの出力信号の立ち上がりに要する時間と、第２のインバータの出力信号の立ち上がりに要する時間と、が異なってしまう。それにより、出力段のインバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが意図せず同時にオンしてしまうため、貫通電流が増大し、その結果、消費電力が増大してしまうという問題があった。

【0009】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0010】

一実施の形態によれば、駆動回路は、第１電源電圧によって駆動され、第１入力信号を反転させて出力する第１インバータと、前記第１電源電圧よりも高い第２電源電圧によって駆動され、前記第１入力信号を反転させて出力する第２インバータと、前記第２インバータの出力信号に基づいて、前記第２電源電圧が供給される電源電圧端子から外部出力端子に流れる電流を制御する第１ＰＭＯＳトランジスタと、前記第１インバータの出力信号に基づいて、前記外部出力端子から基準電圧端子に流れる電流を制御する第１ＮＭＯＳトランジスタと、前記第２電源電圧が供給される電源電圧端子と、前記第１ＰＭＯＳトランジスタのゲートと、の間に設けられ、前記第１入力信号の立ち下がりに同期して一時的にオンする第２ＰＭＯＳトランジスタと、を備える。

【0011】

他の実施の形態によれば、駆動回路の制御方法は、第１電源電圧によって駆動される第１インバータを用いて、第１入力信号を反転させて出力し、前記第１電源電圧よりも高い第２電源電圧によって駆動される第２インバータを用いて、前記第１入力信号を反転させて出力し、前記第２インバータの出力信号に基づいて、前記第２電源電圧が供給される電源電圧端子と外部出力端子との間に設けられた第１ＰＭＯＳトランジスタに流れる電流を制御し、前記第１インバータの出力信号に基づいて、前記外部出力端子と基準電圧端子との間に設けられた第１ＮＭＯＳトランジスタに流れる電流を制御し、前記第２電源電圧が供給される電源電圧端子と、前記第１ＰＭＯＳトランジスタのゲートと、の間に設けられた第２ＰＭＯＳトランジスタを、前記第１入力信号の立ち下がりに同期して一時的にオンする。

【発明の効果】

【0012】

前記一実施の形態によれば、消費電力を増大させることなく信頼性を向上させることが可能な駆動回路、それを備えた半導体装置、及び、駆動回路の制御方法を提供することができる。

【図面の簡単な説明】

【0013】

【図1】実施の形態１にかかる半導体装置の構成例を示すブロック図である。

【図2】図１に示すパルス信号生成部の具体的な構成例を示す回路図である。

【図3】図２に示すパルス信号生成部の動作を示すタイミングチャートである。

【図4】図１に示す半導体装置に設けられたワード線ドライバの具体的な構成例を示す回路図である。

【図5】図４に示すワード線ドライバの動作を示すタイミングチャートである。

【図6】実施の形態２にかかる半導体装置に設けられたワード線ドライバの具体的な構成例を示す回路図である。

【図7】図６に示すワード線ドライバの動作を示すタイミングチャートである。

【図8】実施の形態３にかかる半導体装置の構成例を示すブロック図である。

【図9】図８に示す半導体装置に設けられたアドレスデコーダの構成例を示す図である。

【図10】実施の形態４にかかる半導体装置に設けられたワード線ドライバの具体的な構成例を示す回路図である。

【図11】バイアス生成回路の構成例を示す図である。

【図12】実施の形態に至る前の構想にかかる半導体装置の構成例を示すブロック図である。

【図13】図１２に示す半導体装置に設けられたワード線ドライバの具体的な構成例を示す回路図である。

【図14】図１３に示すワード線ドライバの動作を示すタイミングチャートである。

【図15】実施の形態に至る前の構想にかかる半導体装置に設けられたワード線ドライバの具体的な構成例を示す回路図である。

【図16】図１５に示すワード線ドライバの動作を示すタイミングチャートである。

【発明を実施するための形態】

【0014】

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、重複説明は適宜省略されている。

【0015】

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

【0016】

＜発明者らによる事前検討＞
実施の形態１にかかる半導体装置の詳細について説明する前に、本発明者らが事前検討した半導体装置について説明する。

【0017】

図１２は、実施の形態に至る前の構想に係る半導体装置５の構成例を示すブロック図である。半導体装置５は、例えばＤＲＡＭや不揮発性メモリ等であって、メモリセルアレイを構成する複数のメモリセルのうち、アドレス信号によって指定されたアドレスのメモリセルに記憶されたデータを読み出して出力する。

【0018】

具体的には、半導体装置５は、アドレスデコーダ５１と、ｎ（ｎは自然数）行のワード線ＷＬ１〜ＷＬｎに対応して設けられたｎ個のワード線ドライバ５２と、メモリセルアレイ５３と、センスアンプ５４と、を少なくとも備える。なお、以下の説明では、ｎ個のワード線ドライバ５２を、それぞれワード線ドライバ５２＿１〜５２＿ｎとも称す。

【0019】

アドレスデコーダ５１は、アドレス信号ＡＤ１をデコードしてｎ本のデコード信号Ｄ１〜Ｄｎを生成する。ワード線ドライバ５２＿１〜５２＿ｎは、それぞれ、デコード信号Ｄ１〜Ｄｎをドライブしてワード線ＷＬ１〜ＷＬｎに対して出力する。以下、ワード線ＷＬ１〜ＷＬｎに対して出力された信号を、それぞれワード線信号Ｗ１〜Ｗｎと称す。

【0020】

メモリセルアレイ５３は、例えば、ｎ行×ｍ列（ｎ，ｍは自然数）の行列状に配置された複数のメモリセルによって構成されている。データ読み出し時、ｎ本のワード線ＷＬ１〜ＷＬｎのうち、アドレス信号ＡＤ１によって指定されたワード線が活性化される（即ち、Ｈレベルを示す）。また、それ以外の全てのワード線が非活性化される（即ち、Ｌレベルを示す）。それにより、活性化されたワード線に対応して設けられたｍ列のメモリセルに記憶されたデータは、それぞれ、ｍ本のビット線を伝搬する。

【0021】

センスアンプ５４は、ｍ本のビット線を伝搬するデータのうち、アドレス信号ＡＤ１によって指定（選択）されたビット線を伝搬するデータを増幅して、読み出しデータとして出力する。

【0022】

（ワード線ドライバ５２の具体的な構成例）
図１３は、ワード線ドライバ５２の具体的な構成例を示す回路図である。図１３の例では、ワード線ドライバ５２が１行目のワード線ドライバ５２＿１である場合について説明するが、ワード線ドライバ５２＿２〜５２＿ｎの場合も同様である。

【0023】

図１３に示すように、ワード線ドライバ５２＿１は、高速動作性や低消費電力性に優れるＣＭＯＳゲートを用いて構成されている。ここで、ＤＲＡＭや不揮発性メモリ等では、メモリセルに記憶されたデータを正確に読み出すために、ワード線に対してできるだけ高い電圧を印加する必要がある。そのため、ワード線ドライバ５２＿１は、定格電圧である電源電圧ＶＤＤ１よりも高い電源電圧ＶＤＤ２によって駆動されることにより、ワード線ＷＬ１に対して高電圧を印加している。

【0024】

具体的には、ワード線ドライバ５２＿１は、ＰＭＯＳトランジスタＭＰ０，ＭＰ３と、ＮＭＯＳトランジスタＭＮ０，ＭＮ３と、を備える。トランジスタＭＰ０，ＭＮ０により前段のインバータが構成される。トランジスタＭＰ３，ＭＮ３により後段のインバータが構成される。

【0025】

トランジスタＭＰ０では、電源電圧ＶＤＤ２が供給される電源電圧端子（以下、電源電圧端子ＶＤＤ２と称す）にソースが接続され、ノードＮ５１にドレインが接続され、基準電圧ＶＳＳ〜電源電圧ＶＤＤ１の電圧範囲を示すデコード信号Ｄ１が供給される入力端子ＩＮ１にゲートが接続されている。

【0026】

トランジスタＭＮ０では、基準電圧ＶＳＳが供給される基準電圧端子（以下、基準電圧端子ＶＳＳと称す）にソースが接続され、ノードＮ５１にドレインが接続され、入力端子ＩＮ１にゲートが接続されている。

【0027】

トランジスタＭＰ３では、ソースが電源電圧ＶＤＤ２に接続され、ドレインが出力端子ＯＵＴ１に接続され、ゲートにノードＮ５１の電圧（即ち、前段のインバータの出力）が印加される。トランジスタＭＮ３では、ソースが基準電圧ＶＳＳに接続され、ドレインが出力端子ＯＵＴ１に接続され、ゲートにノードＮ５１の電圧（即ち、前段のインバータの出力）が印加される。そして、出力端子ＯＵＴ１の電圧が、ワード線信号Ｗ１として出力される。

【0028】

このように、ワード線ドライバ５２＿１は、電源電圧ＶＤＤ１よりも高い電源電圧ＶＤＤ２によって駆動されている。それにより、ワード線ドライバ５２＿１は、デコード信号Ｄ１の活性化を受けてワード線信号Ｗ１を活性化する場合、ワード線ＷＬ１に対して電源電圧ＶＤＤ１よりも高い電源電圧ＶＤＤ２をワード線信号Ｗ１として印加することができる。

【0029】

（ワード線ドライバ５２の動作）
図１４は、ワード線ドライバ５２の動作を示すタイミングチャートである。図１４の例では、ワード線ドライバ５２が１行目のワード線ドライバ５２＿１である場合について説明するが、ワード線ドライバ５２＿２〜５２＿ｎの場合も同様である。

【0030】

データの読み出し動作が行われる場合、アドレスデコーダ５１から出力されたｎ本のデコード信号Ｄ１〜Ｄｎの何れかが立ち上がる。図１４の例では、デコード信号Ｄ１が立ち上がる（時刻ｔ５１）。それにより、ワード線信号Ｗ１が活性化される。つまり、ワード線信号Ｗ１が立ち上がる（時刻ｔ５２）。データの読み出し動作が完了すると、デコード信号Ｄ１は立ち下がる（時刻ｔ５３）。それにより、ワード線信号Ｗ１が非活性化される。つまり、ワード線信号Ｗ１が立ち下がる（時刻ｔ５４）。なお、デコード信号Ｄ１が活性化されている期間中（時刻ｔ５１〜ｔ５３）、トランジスタＭＰ０は、ゲート−ソース間の電位差がＶＤＤ２−ＶＤＤ１となるため完全にはオフしない。そのため、トランジスタＭＰ０，ＭＮ０には若干の貫通電流が流れる。しかしながら、電源電圧ＶＤＤ２が、電源電圧ＶＤＤ１にＰＭＯＳトランジスタの閾値電圧（絶対値）を加えた電圧値以内であれば、当該貫通電流は小さくなる。また、デコード信号Ｄ１が活性化されている期間は限定的である。したがって、ここでは、当該貫通電流は無視できるほどに小さいものとする。

【0031】

ここで、ワード線ドライバ５２には、高速動作性及び低消費電力性が求められるとともに、高信頼性が求められる。以下、高速動作性、低消費電力性、及び、高信頼性のそれぞれに影響を与える要因について具体的に説明する。

【0032】

まず、高速動作性に影響を与える要因としては、選択ワード線ドライバがワード線を活性化させるのに伴う遅延、及び、選択ワード線ドライバがワード線を非活性化させるのに伴う遅延、の２つが挙げられる。前者は、メモリセルアレイへのアクセス時間（アドレス信号やクロック信号等のアクセス信号を送信してから記憶データが読み出されるまでの時間）及びアクセス周期（あるアクセス信号を送信してから次のアクセス信号を送信するまでの時間）に影響を与え、後者は、メモリセルアレイへのアクセス周期に影響を与える。

【0033】

次に、低消費電力性に影響を与える要因としては、主に、選択ワード線ドライバによるワード線の負荷容量への充放電の電流、及び、選択ワード線ドライバにおいて発生する貫通電流、の２つが挙げられる。

【0034】

さらに、高信頼性に影響を与える要因としては、ＴＤＤＢ（Ｔｉｍｅ ｄｅｐｅｎｄｅｎｔ ｄｉｅｌｅｃｔｒｉｃ ｂｒｅａｋｄｏｗｎ）が挙げられる。ＴＤＤＢとは、非選択ワード線ドライバに設けられたトランジスタに定常的に高電圧が印加されることにより、当該トランジスタが絶縁破壊する現象のことである。ＴＤＤＢは、印加電圧の上昇、及び、高電圧が印加されるトランジスタのサイズの拡大により、発生しやすくなる。

【0035】

ここで、非選択のワード線上に設けられた各ワード線ドライバ５２のトランジスタＭＰ０，ＭＮ３では、それぞれのゲート−ソース間に高電圧の電源電圧ＶＤＤ２が定常的に印加されるため、ＴＤＤＢが発生する可能性が高くなる。その結果、半導体装置５は、信頼性を低下させてしまうという問題があった。この問題は、メモリセル電流を高めるために、また、ワード線ドライバ５２の駆動能力を高めるために、電源電圧ＶＤＤ２の値を大きくするほど顕著になる。

【0036】

なお、トランジスタＭＰ０，ＭＮ３のサイズを縮小すれば、ＴＤＤＢの発生は抑制されるが、活性化状態のワード線を非活性化させるのに要する遅延時間が増大するため、データの読み出しサイクルが長くなってしまう。

【0037】

このような問題を解決するため、発明者らは次にワード線ドライバ６２を検討した。

【0038】

（ワード線ドライバ６２の具体的な構成例）
図１５は、実施の形態に至る前の構想に係る半導体装置６に設けられたワード線ドライバ６２の具体的な構成例を示す回路図である。図１５の例では、ワード線ドライバ６２が１行目のワード線ドライバ６２＿１である場合について説明するが、ワード線ドライバ６２＿２〜６２＿ｎの場合も同様である。

【0039】

図１５に示すように、ワード線ドライバ６２＿１は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３と、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３と、を備える。トランジスタＭＰ１，ＭＮ１により、インバータＩＮＶ１が構成される。トランジスタＭＰ２，ＭＮ２により、インバータＩＮＶ２が構成される。

【0040】

インバータＩＮＶ１を構成するトランジスタＭＰ１では、電源電圧ＶＤＤ１の供給される電源電圧端子（以下、電源電圧端子ＶＤＤ１と称す）にソースが接続され、ノードＮ６１にドレインが接続され、デコード信号Ｄ１の供給される入力端子ＩＮ１にゲートが接続されている。トランジスタＭＮ１では、基準電圧端子ＶＳＳにソースが接続され、ノードＮ６１にドレインが接続され、入力端子ＩＮ１にゲートが接続されている。

【0041】

インバータＩＮＶ２を構成するトランジスタＭＰ２では、電源電圧端子ＶＤＤ２にソースが接続され、ノードＮ６２にドレインが接続され、入力端子ＩＮ１にゲートが接続されている。トランジスタＭＮ２では、基準電圧端子ＶＳＳにソースが接続され、ノードＮ６２にドレインが接続され、入力端子ＩＮ１にゲートが接続されている。

【0042】

トランジスタＭＰ３は、プルアップ素子であって、インバータＩＮＶ２の出力電圧に基づいて、電源電圧端子ＶＤＤ２から出力端子ＯＵＴ１に流れる電流を制御する。具体的には、トランジスタＭＰ３では、ソースが電源電圧端子ＶＤＤ２に接続され、ドレインが出力端子ＯＵＴ１に接続され、ゲートがインバータＩＮＶ２の出力に接続されている。

【0043】

トランジスタＭＮ３は、プルダウン素子であって、インバータＩＮＶ１の出力電圧に基づいて、出力端子ＯＵＴ１から基準電圧端子ＶＳＳに流れる電流を制御する。具体的には、トランジスタＭＮ３では、ソースが基準電圧端子ＶＳＳに接続され、ドレインが出力端子ＯＵＴ１に接続され、ゲートがインバータＩＮＶ１の出力に接続されている。

【0044】

ここで、上述の通り、ワード線ドライバ５２では、２つのトランジスタＭＰ０，ＭＮ３の何れにもＴＤＤＢが発生する可能性があった。それに対し、ワード線ドライバ６２では、インバータＩＮＶ１が電源電圧ＶＤＤ１によって駆動されているため、非選択時、ゲート−ソース間に電源電圧ＶＤＤ２が定常的に印加されるのは、トランジスタＭＰ２のみである。つまり、ワード線ドライバ６２では、ＴＤＤＢが発生する可能性があるのはトランジスタＭＰ２のみであり、トランジスタＭＮ３は除外される。そのため、ワード線ドライバ６２は、ワード線ドライバ５２の場合よりも、ＴＤＤＢの発生を低減させることができる。

【0045】

また、一般的に、トランジスタＭＮ３のゲートサイズは、トランジスタＭＰ２のゲートサイズの３倍以上である。したがって、ワード線ドライバ６２は、トランジスタＭＮ３をＴＤＤＢの発生対象から除外することにより、ＴＤＤＢの発生確率を大幅に低減させることができる。その結果、半導体装置６は、信頼性を向上させることができる。

【0046】

なお、ＴＤＤＢの発生確率が低下するため、ワード線ドライバ６２は、ワード線ドライバ５２の場合よりも電源電圧ＶＤＤ２の値を大きく設定して駆動能力を高めることも可能となる。

【0047】

しかしながら、ワード線ドライバ６２では、インバータＩＮＶ１，ＩＮＶ２のそれぞれに供給される駆動電圧が異なるため、インバータＩＮＶ１の出力信号の立ち上がりに要する時間と、インバータＩＮＶ２の出力信号の立ち上がりに要する時間と、が異なってしまう。それにより、出力段に設けられたトランジスタＭＰ３及びトランジスタＭＮ３が意図せず同時にオンしてしまうため、貫通電流が増大し、その結果、消費電力が増大してしまうという問題があった。

【0048】

（ワード線ドライバ６２の動作）
図１６は、ワード線ドライバ６２の動作を示すタイミングチャートである。図１６の例では、ワード線ドライバ６２が１行目のワード線ドライバ６２＿１である場合について説明するが、ワード線ドライバ６２＿２〜６２＿ｎの場合も同様である。

【0049】

データの読み出し動作では、まず、デコード信号Ｄ１が立ち上がる（時刻ｔ６１）。それにより、インバータＩＮＶ１，ＩＮＶ２のそれぞれの出力信号が立ち下がる（時刻ｔ６２）。それにより、トランジスタＭＰ３がオンし、トランジスタＭＮ３がオフするため、ワード線信号Ｗ１が活性化される。つまり、ワード線信号Ｗ１が立ち上がる（時刻ｔ６３）。

【0050】

その後、データの読み出し動作が完了すると、デコード信号Ｄ１は立ち下がる（時刻ｔ６４）。それにより、インバータＩＮＶ１，ＩＮＶ２のそれぞれの出力信号が立ち上がりを開始する（時刻ｔ６５）。インバータＩＮＶ１，ＩＮＶ２のそれぞれの出力信号が立ち上がると（時刻ｔ６６，時刻ｔ６７）、トランジスタＭＰ３がオフし、トランジスタＭＮ３がオンするため、ワード線信号Ｗ１が非活性化される。つまり、ワード線信号Ｗ１が立ち下がる（時刻ｔ６８）。

【0051】

ここで、インバータＩＮＶ１は電源電圧ＶＤＤ１によって駆動され、インバータＩＮＶ２は電源電圧ＶＤＤ１より高い電源電圧ＶＤＤ２によって駆動されている。そのため、インバータＩＮＶ２の出力信号が電源電圧ＶＤＤ２レベルにまで立ち上がる時刻（時刻ｔ６７）は、インバータＩＮＶ１の出力信号が電源電圧ＶＤＤ１レベルにまで立ち上がる時刻（時刻ｔ６６）よりも遅くなる。それにより、トランジスタＭＰ３がオフする前に、トランジスタＭＮ３がフルオンしてしまう。それにより、インバータＩＮＶ１の出力信号が電源電圧ＶＤＤ１レベルにまで立ち上がることによってトランジスタＭＮ３がフルオンしてから、インバータＩＮＶ２の出力信号が電源電圧ＶＤＤ２レベルにまで立ち上がることによってトランジスタＭＰ３がオフするまで、の期間（時刻ｔ６６〜ｔ６７）、トランジスタＭＰ３，ＭＮ３が同時にオンしてしまうため、貫通電流が増大し、その結果、消費電力が増大してしまう。

【0052】

なお、トランジスタＭＰ２のサイズを拡大すれば、トランジスタＭＰ３がオフする時刻（時刻ｔ６７）を、トランジスタＭＮ３がフルオンする時刻（時刻ｔ６６）付近まで早めることができるため、貫通電流の増大は抑制される。しかしながら、トランジスタＭＰ２のサイズを拡大することは、トランジスタＭＰ２におけるＴＤＤＢの発生確率を上昇させてしまう。

【0053】

あるいは、トランジスタＭＰ１のサイズを縮小すれば、トランジスタＭＮ３がフルオンする時刻（時刻ｔ６６）を、トランジスタＭＰ３がオフする時刻（時刻ｔ６７）付近まで遅らせることができるため、貫通電流の増大は抑制される。しかしながら、トランジスタＭＰ１のサイズを縮小することは、ワード線ドライバ６２の動作速度を遅らせてしまう。

【0054】

そこで、消費電力の増大を抑制しつつ、信頼性を向上させることが可能な、実施の形態１にかかる半導体装置１が見いだされた。

【0055】

＜実施の形態１＞
図１は、実施の形態１にかかる半導体装置１の構成例を示すブロック図である。半導体装置１は、例えばＤＲＡＭや不揮発性メモリ等であって、メモリセルアレイを構成する複数のメモリセルのうち、アドレス信号によって指定されたアドレスのメモリセル、に記憶されたデータを読み出して出力する。

【0056】

具体的には、半導体装置１は、アドレスデコーダ１１と、ｎ（ｎは自然数）個のワード線ドライバ１２と、メモリセルアレイ１３と、センスアンプ１４と、ｎ個のパルス信号生成部１５と、を少なくとも備える。ｎ個のワード線ドライバ１２及びｎ個のパルス信号生成部１５は、何れも、ｎ行のワード線ＷＬ１〜ＷＬｎに対応して設けられている。以下の説明では、ｎ個のワード線ドライバ１２を、それぞれワード線ドライバ１２＿１〜１２＿ｎとも称す。また、ｎ個のパルス信号生成部１５を、それぞれパルス信号生成部１５＿１〜１５＿ｎとも称す。

【0057】

アドレスデコーダ１１は、アドレス信号ＡＤ１をデコードしてｎ本のデコード信号Ｄ１〜Ｄｎを生成する。

【0058】

パルス信号生成部１５＿１〜１５＿ｎは、ぞれぞれ、デコード信号Ｄ１〜Ｄｎの立ち下がりに同期して、一時的に立ち下がるパルス信号Ｐ１〜Ｐｎを生成する。これらパルス信号Ｐ１〜Ｐｎは、それぞれ、ワード線ドライバ１２＿１〜１２＿ｎに供給される。

【0059】

（パルス信号生成部１５の具体的な構成）
図２は、パルス信号生成部１５の具体的な構成例を示す回路図である。図２の例では、パルス信号生成部１５が１行目のパルス信号生成部１５＿１である場合について説明するが、パルス信号生成部１５＿２〜１５＿ｎの場合も同様である。

【0060】

図２に示すように、パルス信号生成部１５＿１は、遅延素子１５１と、論理和回路（以下、ＯＲ回路と称す）１５２と、を備える。遅延素子１５１は、デコード信号Ｄ１の反転信号を出力する。ＯＲ回路１５２は、デコード信号Ｄ１と、遅延素子１５１の出力信号と、の論理和をパルス信号Ｐ１として出力する。

【0061】

図３は、パルス信号生成部１５＿１の動作を示すタイミングチャートである。
図３に示すように、デコード信号Ｄ１が立ち上がると（時刻ｔ２１）、それに遅れて遅延素子１５１の出力信号が立ち下がる（時刻ｔ２２）。このとき、パルス信号Ｐ１はＨレベルに維持される。その後、デコード信号Ｄ１が立ち下がると（時刻ｔ２３）、それに遅れて遅延素子１５１の出力信号が立ち上がる（時刻ｔ２５）。このとき、パルス信号Ｐ１は、デコード信号Ｄ１の立ち下がりに応じて立ち下がり（時刻ｔ２４）、かつ、遅延素子１５１の出力信号の立ち上がりに応じて立ち上がる（時刻ｔ２６）。つまり、パルス信号Ｐ１は、一時的に立ち下がる（時刻ｔ２４〜ｔ２６）。

【0062】

図１に戻って説明を続ける。
ワード線ドライバ１２＿１〜１２＿ｎは、それぞれ、デコード信号Ｄ１〜Ｄｎをドライブしてワード線ＷＬ１〜ＷＬｎに対して出力する。以下、ワード線ＷＬ１〜ＷＬｎに対して出力された信号を、それぞれワード線信号Ｗ１〜Ｗｎと称す。

【0063】

メモリセルアレイ１３は、例えば、ｎ行×ｍ列（ｎ，ｍは自然数）の行列状に配置された複数のメモリセルによって構成されている。データ読み出し時、ｎ本のワード線ＷＬ１〜ＷＬｎのうち、アドレス信号ＡＤ１によって指定されたワード線が活性化され（Ｈレベルを示し）、それ以外の全てのワード線が非活性化される（Ｌレベルを示す）。それにより、活性化されたワード線に対応して設けられたｍ列のメモリセルに記憶されたデータは、それぞれ、ｍ本のビット線を伝搬する。

【0064】

センスアンプ１４は、ｍ本のビット線を伝搬するデータのうち、アドレス信号ＡＤ１によって指定（選択）されたビット線を伝搬するデータを増幅して、読み出しデータとして出力する。

【0065】

（ワード線ドライバ１２の具体的な構成）
図４は、ワード線ドライバ１２の具体的な構成例を示す回路図である。図４の例では、ワード線ドライバ１２が１行目のワード線ドライバ１２＿１である場合について説明するが、ワード線ドライバ１２＿２〜１２＿ｎの場合でも同様である。

【0066】

図４に示すように、ワード線ドライバ１２＿１は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４と、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３と、を備える。トランジスタＭＰ１，ＭＮ１により、インバータＩＮＶ１が構成される。トランジスタＭＰ２，ＭＮ２により、インバータＩＮＶ２が構成される。

【0067】

インバータＩＮＶ１を構成するトランジスタＭＰ１では、電源電圧端子ＶＤＤ１にソースが接続され、ノードＮ１１にドレインが接続され、デコード信号Ｄ１の供給される入力端子ＩＮ１にゲートが接続されている。トランジスタＭＮ１では、基準電圧端子ＶＳＳにソースが接続され、ノードＮ１１にドレインが接続され、入力端子ＩＮ１にゲートが接続されている。

【0068】

インバータＩＮＶ２を構成するトランジスタＭＰ２では、電源電圧端子ＶＤＤ２にソースが接続され、ノードＮ１２にドレインが接続され、入力端子ＩＮ１にゲートが接続されている。トランジスタＭＮ２では、基準電圧端子ＶＳＳにソースが接続され、ノードＮ１２にドレインが接続され、入力端子ＩＮ１にゲートが接続されている。

【0069】

トランジスタＭＰ３は、プルアップ素子であって、インバータＩＮＶ２の出力電圧に基づいて、電源電圧端子ＶＤＤ２から出力端子ＯＵＴ１に流れる電流を制御する。具体的には、トランジスタＭＰ３では、ソースが電源電圧端子ＶＤＤ２に接続され、ドレインが出力端子ＯＵＴ１に接続され、ゲートがインバータＩＮＶ２の出力に接続されている。

【0070】

トランジスタＭＮ３は、プルダウン素子であって、インバータＩＮＶ１の出力電圧に基づいて、出力端子ＯＵＴ１から基準電圧端子ＶＳＳに流れる電流を制御する。具体的には、トランジスタＭＮ３では、ソースが基準電圧端子ＶＳＳに接続され、ドレインが出力端子ＯＵＴ１に接続され、ゲートがインバータＩＮＶ１の出力に接続されている。

【0071】

トランジスタＭＰ４は、トランジスタＭＰ３のオフ操作を速めるために設けられたプルアップ素子であって、デコード信号Ｄ１の立ち下がりに同期して一時的に立ち下がるパルス信号Ｐ１によって一時的にオンする。具体的には、トランジスタＭＰ４では、ソースが電源電圧端子ＶＤＤ２に接続され、ドレインがトランジスタＭＰ３のゲートに接続され、ゲートが、パルス信号Ｐ１の供給される入力端子ＩＮ２に接続されている。

【0072】

ここで、ワード線ドライバ１２＿１では、インバータＩＮＶ１が電源電圧ＶＤＤ１によって駆動されているため、非選択時、ゲート−ソース間に電源電圧ＶＤＤ２が定常的に印加されるのは、トランジスタＭＰ２のみである。つまり、ワード線ドライバ１２＿１では、ＴＤＤＢが発生する可能性があるのはトランジスタＭＰ２のみであり、トランジスタＭＮ３は除外される。そのため、ワード線ドライバ１２＿１は、ワード線ドライバ５２＿１の場合よりも、ＴＤＤＢの発生を低減させることができる。

【0073】

また、一般的に、トランジスタＭＮ３のゲートサイズは、トランジスタＭＰ２のゲートサイズの３倍以上である。したがって、ワード線ドライバ１２＿１は、トランジスタＭＮ３をＴＤＤＢの発生対象から除外することにより、ＴＤＤＢの発生確率を大幅に低減させることができる。その結果、半導体装置１は、信頼性を向上させることができる。

【0074】

なお、ＴＤＤＢの発生確率が低下するため、ワード線ドライバ１２＿１は、ワード線ドライバ５２＿１の場合よりも電源電圧ＶＤＤ２の値を大きく設定して駆動能力を高めることも可能となる。

【0075】

（ワード線ドライバ１２の動作）
図５は、ワード線ドライバ１２の動作を示すタイミングチャートである。図５の例では、ワード線ドライバ１２が１行目のワード線ドライバ１２＿１である場合を例に説明するが、ワード線ドライバ１２＿２〜１２＿ｎの場合も同様である。

【0076】

データの読み出し動作が行われる場合、アドレスデコーダ１１から出力されたｎ本のデコード信号Ｄ１〜Ｄｎの何れかが立ち上がる。図５の例では、デコード信号Ｄ１が立ち上がる（時刻ｔ１１）。それにより、インバータＩＮＶ１，ＩＮＶ２のそれぞれの出力信号が立ち下がる（時刻ｔ１２）。それにより、トランジスタＭＰ３がオンし、トランジスタＭＮ３がオフするため、ワード線信号Ｗ１が活性化される。つまり、ワード線信号Ｗ１が立ち上がる（時刻ｔ１３）。

【0077】

その後、データの読み出し動作が完了すると、デコード信号Ｄ１が立ち下がる（時刻ｔ１４）。それにより、インバータＩＮＶ１，ＩＮＶ２のそれぞれの出力信号が立ち上がりを開始する（時刻ｔ１５）。インバータＩＮＶ１，ＩＮＶ２のそれぞれの出力信号が立ち上がると（時刻ｔ１６）、トランジスタＭＰ３がオフし、トランジスタＭＮ３がオンするため、ワード線信号Ｗ１が非活性化される。つまり、ワード線信号Ｗ１が立ち下がる（時刻ｔ１７）。なお、デコード信号Ｄ１が活性化されている期間中（時刻ｔ１１〜ｔ１４）、トランジスタＭＰ４，ＭＰ２は、何れもゲート−ソース間の電位差がＶＤＤ２−ＶＤＤ１となるため完全にはオフしない。そのため、トランジスタＭＰ４，ＭＮ２及びトランジスタＭＰ２，ＭＮ２には何れも若干の貫通電流が流れる。しかしながら、電源電圧ＶＤＤ２が、電源電圧ＶＤＤ１にＰＭＯＳトランジスタの閾値電圧（絶対値）を加えた電圧値以内であれば、当該貫通電流は小さくなる。また、デコード信号Ｄ１が活性化されている期間は限定的である。したがって、ここでは、当該貫通電流は無視できるほどに小さいものとする。また、ワード線信号Ｗ１が非活性化された後（時刻ｔ１７以降）も、トランジスタＭＰ４は完全にはオフしない。しかしながら、このときは、トランジスタＭＰ２がオンしてトランジスタＭＰ３のゲート電圧（ノード１２の電圧）が電源電圧ＶＤＤ２レベルまで上昇している状態であるため、トランジスタＭＰ４が完全にオフしていなくても問題ない。

【0078】

ここで、インバータＩＮＶ１は電源電圧ＶＤＤ１によって駆動され、インバータＩＮＶ２は電源電圧ＶＤＤ１より高い電源電圧ＶＤＤ２によって駆動されている。そのため、何も対策しなければ、インバータＩＮＶ２の出力信号が電源電圧ＶＤＤ２レベルにまで立ち上がる時刻（時刻ｔ１６’）は、インバータＩＮＶ１の出力信号が電源電圧ＶＤＤ１レベルにまで立ち上がる時刻（時刻ｔ１６）よりも遅くなる。それにより、トランジスタＭＰ３がオフする前に、トランジスタＭＮ３がフルオンしてしまう。それにより、トランジスタＭＮ３がフルオンしてからトランジスタＭＰ３がオフするまでの期間（時刻ｔ１６〜ｔ１６’）、トランジスタＭＰ３，ＭＮ３が同時にオンしてしまうため、貫通電流が増大し、その結果、消費電力が増大してしまう。

【0079】

そこで、本実施の形態にかかるワード線ドライバ１２＿１では、トランジスタＭＰ４が、デコード信号Ｄ１の立ち下がりに同期して一時的に立ち下がるパルス信号Ｐ１によって、一時的にオンする。それにより、電源電圧端子ＶＤＤ２からトランジスタＭＰ４を介してトランジスタＭＰ３のゲートに対して急速に電荷が蓄積され、当該トランジスタＭＰ３のゲート電圧が急速に上昇するため、当該トランジスタＭＰ３は速やかにオンからオフに切り替わる。

【0080】

それにより、トランジスタＭＰ３がオフする時刻を、トランジスタＭＮ３がフルオンする時刻（時刻ｔ１６）付近まで早めることができる。それにより、トランジスタＭＮ３がフルオンしてからトランジスタＭＰ３がオフするまでの期間を短くする（理想的には無くす）ことができるため、貫通電流の増大が抑制され、その結果、消費電力の増大が抑制される。

【0081】

なお、パルス信号Ｐ１は、トランジスタＭＰ３のゲート電圧が十分に上昇した後、ＬレベルからＨレベル（電源電圧ＶＤＤ１レベル）に変化する。それにより、トランジスタＭＰ４のゲート−ソース間に電源電圧ＶＤＤ２が定常的に印加されるのを防ぐことができる。その結果、トランジスタＭＰ３においてＴＤＤＢが発生するのを防ぐことができる。

【0082】

また、パルス信号Ｐ１の立ち下がり時刻は、デコード信号Ｄ１の立ち下がり時刻にできるだけ近い（理想的には一致している）ことが好ましい。例えば、パルス信号Ｐ１の立ち下がり時刻がデコード信号Ｄ１の立ち下がり時刻より早くなるほど、トランジスタＭＮ２がオフする前にトランジスタＭＰ４がオンしてしまうため、トランジスタＭＰ４，ＭＮ２に流れる貫通電流が増大してしまう。他方、パルス信号Ｐ１の立ち下がり時刻がデコード信号Ｄ１の立ち下がり時刻より遅くなるほど、トランジスタＭＰを速やかにオフすることができなくなるため、トランジスタＭＰ３，ＭＮ３に流れる貫通電流が増大してしまう。

【0083】

なお、貫通電流の増大が抑制されるため、トランジスタＭＰ２のサイズを拡大したり、トランジスタＭＰ１のサイズを縮小したりする必要はなくなる。そのため、高信頼性及び高速動作性は維持される。

【0084】

このように、本実施の形態にかかる半導体装置１は、各ワード線ドライバが、電源電圧端子ＶＤＤ２と出力段のトランジスタＭＰ３のゲートとの間に設けられ、かつ、デコード信号の立ち下がりに同期して一時的にオンする、トランジスタＭＰ４を備える。それにより、本実施の形態にかかる半導体装置１は、出力段のトランジスタＭＰ３を速やかにオフさせることができるため、出力段のトランジスタＭＰ３，ＭＮ３が同時にオンする期間を短縮させることができ、その結果、出力段のトランジスタＭＰ３，ＭＮ３に流れる貫通電流の増大を抑制することができる。つまり、本実施の形態にかかる半導体装置１は、消費電力を増大させることなく、信頼性を向上させることができる。

【0085】

＜実施の形態２＞
図６は、実施の形態２にかかる半導体装置２に設けられたワード線ドライバ２２の構成例を示す図である。なお、ワード線ドライバ２２は、半導体装置１のワード線ドライバ１２に対応する。図６の例では、ワード線ドライバ２２が１行目のワード線ドライバ２２＿１である場合について説明するが、ワード線ドライバ２２＿２〜２２＿ｎの場合でも同様である。

【0086】

図６に示すように、ワード線ドライバ２２＿１は、ワード線ドライバ１２＿１と比較して、ＮチャネルＭＯＳトランジスタＭＮ４をさらに備える。ワード線ドライバ２２＿１のその他の構成については、ワード線ドライバ１２＿１と同様であるため、その説明を省略する。

【0087】

トランジスタＭＮ４は、出力端子ＯＵＴ１の電荷の引き抜きを速めるために設けられたプルダウン素子であって、デコード信号Ｄ１の立ち下がりに同期して一時的に立ち上がるパルス信号Ｐ１ｂによって一時的にオンする。パルス信号Ｐ１ｂは、例えばパルス信号Ｐ１の反転信号である。具体的には、トランジスタＭＮ４では、ソースが基準電圧端子ＶＳＳに接続され、ドレインが出力端子ＯＵＴ１に接続され、ゲートが、パルス信号Ｐ１ｂの供給される入力端子ＩＮ３に接続されている。

【0088】

なお、トランジスタＭＮ４，ＭＮ３のサイズ比は特に限定されないが、トランジスタＭＮ３のサイズは、トランジスタＭＮ４のサイズよりも小さいことが望ましい。具体的には、トランジスタＭＮ３のサイズは、トランジスタＭＮ４のサイズの３分の１程度である

【0089】

（ワード線ドライバ２２の動作）
図７は、ワード線ドライバ２２の動作を示すタイミングチャートである。図７の例では、ワード線ドライバ２２が１行目のワード線ドライバ２２＿１である場合を例に説明するが、ワード線ドライバ２２＿２〜２２＿ｎの場合も同様である。

【0090】

データの読み出し動作が行われる場合、アドレスデコーダ１１から出力されたｎ本のデコード信号Ｄ１〜Ｄｎの何れかが立ち上がる。図７の例では、デコード信号Ｄ１が立ち上がる（時刻ｔ３１）。それにより、インバータＩＮＶ１，ＩＮＶ２のそれぞれの出力信号が立ち下がる（時刻ｔ３２）。それにより、トランジスタＭＰ３がオンし、トランジスタＭＮ３がオフするため、ワード線信号Ｗ１が活性化される。つまり、ワード線信号Ｗ１が立ち上がる（時刻ｔ３３）。

【0091】

その後、データの読み出し動作が完了すると、デコード信号Ｄ１は立ち下がる（時刻ｔ３４）。それにより、インバータＩＮＶ１，ＩＮＶ２のそれぞれの出力信号が立ち上がりを開始する（時刻ｔ３５）。インバータＩＮＶ１，ＩＮＶ２のそれぞれの出力信号が立ち上がると（時刻ｔ３６）、トランジスタＭＰ３がオフし、トランジスタＭＮ３がオンするため、ワード線信号Ｗ１が非活性化される。つまり、ワード線信号Ｗ１が立ち下がる（時刻ｔ３７）。

【0092】

ここで、本実施の形態にかかるワード線ドライバ２２＿１では、トランジスタＭＰ４が、デコード信号Ｄ１の立ち下がりに同期して一時的に立ち下がるパルス信号Ｐ１によって、一時的にオンする。それにより、電源電圧端子ＶＤＤ２からトランジスタＭＰ４を介してトランジスタＭＰ３のゲートに対して急速に電荷が蓄積され、当該トランジスタＭＰ３のゲート電圧が急速に上昇するため、当該トランジスタＭＰ３は速やかにオンからオフに切り替わる。

【0093】

それにより、トランジスタＭＰ３がオフする時刻を、トランジスタＭＮ３がフルオンする時刻（時刻ｔ３６）付近まで早めることができる。それにより、トランジスタＭＮ３がフルオンしてからトランジスタＭＰ３がオフするまでの期間を短くする（理想的には無くす）ことができるため、貫通電流の増大が抑制され、その結果、消費電力の増大が抑制される。

【0094】

なお、実際には、トランジスタＭＰ３がオフする時刻をトランジスタＭＮ３がフルオンする時刻に完全に一致させることは困難な場合がある。そこで、本実施の形態にかかるワード線ドライバ２２＿１では、トランジスタＭＮ４が、デコード信号Ｄ１の立ち下がりに同期して一時的に立ち上がるパルス信号Ｐ１ｂによって、一時的にオンする。それにより、出力端子ＯＵＴ１の電荷が、トランジスタＭＮ３だけでなくトランジスタＭＮ４を介しても引き抜かれる。それにより、貫通電流が流れるトランジスタＭＮ３のサイズを小さくすることができるため、貫通電流が低減される。例えば、トランジスタＭＮ３のサイズがトランジスタＭＮ４のサイズの３分の１の場合、貫通電流は約４分の１に低減される。

【0095】

＜実施の形態３＞
図８は、実施の形態３にかかる半導体装置３の構成例を示すブロック図である。半導体装置３では、半導体装置１と比較して、アドレスデコーダの構造が異なるとともに、パルス信号生成部１５の数が異なる。以下、具体的に説明する。

【0096】

具体的には、半導体装置３は、アドレスデコーダ３１と、ｎ個のワード線ドライバ１２と、メモリセルアレイ１３と、センスアンプ１４と、ｐ（ｐはｎより小さい自然数）個のパルス信号生成部１５と、を少なくとも備える。

【0097】

以下の説明では、ｐ個のパルス信号生成部１５を、それぞれパルス信号生成部１５＿１〜１５＿ｐとも称す。また、ｎ個のワード線ドライバ１２のうち、パルス信号生成部１５＿ｉ（ｉは１〜ｐの自然数）からのパルス信号Ｐｉが供給されるｑ（ｑはｎ／ｐ）個のワード線ドライバ１２を、ワード線ドライバ１２＿ｉ＿１〜１２＿ｉ＿ｑとも称す。なお、ワード線ドライバ１２＿１＿１は、ワード線ドライバ１２＿１に相当し、ワード線ドライバ１２＿ｐ＿ｑは、ワード線ドライバ１２＿ｎに相当する。

【0098】

（アドレスデコーダ３１の具体的な構成例）
図９は、アドレスデコーダ３１の具体的な構成例を示す図である。なお、図９には、アドレスデコーダ３１に加えてｐ個のパルス信号生成部１５＿１〜１５＿ｐも示されている。

【0099】

図９に示すように、アドレスデコーダ３１は、プリデコーダ３１１，３１２と、ｐ個の論理積回路群３１３＿１〜３１３＿ｐと、を備える。

【0100】

プリデコーダ３１１は、例えば、アドレス信号ＡＤ１を構成する複数のビットのうち、上位のビットにより構成されたアドレス信号（以下、上位アドレス信号と称す）をデコードしてプリデコード信号Ｄｈ＿１〜Ｄｈ＿ｐを出力する。プリデコーダ３１２は、例えば、アドレス信号ＡＤ１を構成する複数のビットのうち、残りの下位のビットにより構成されたアドレス信号（以下、下位アドレス信号と称す）をデコードしてプリデコード信号Ｄｌ＿１〜Ｄｌ＿ｑを出力する。

【0101】

各論理積回路群３１３＿１〜３１３＿ｐは、ｑ個のＡＮＤ回路により構成されている。論理積回路群３１３＿ｉ（ｉは１〜ｐの自然数）は、プリデコーダ３１１から出力されたプリデコード信号Ｄｈ＿ｉを、プリデコーダ３１２から出力されたプリデコード信号Ｄｌ＿１〜Ｄｌ＿ｑで乗じて、それぞれデコード信号Ｄ１＿ｉ＿１〜Ｄ１＿ｉ＿ｑとして出力する。なお、デコード信号Ｄ１＿１＿１は、デコード信号Ｄ１に相当し、デコード信号Ｄ１＿ｐ＿ｑは、デコード信号Ｄｎに相当する。

【0102】

プリデコーダ３１１から出力されたプリデコード信号Ｄｈ＿１〜Ｄｈ＿ｐは、それぞれパルス信号生成部１５＿１〜１５＿ｐにも供給される。

【0103】

図８に戻って説明を続ける。
パルス信号生成部１５＿１〜１５＿ｐは、それぞれプリデコード信号Ｄｈ＿１〜Ｄｈ＿ｐの立ち下がりに同期して一時的に立ち下がるパルス信号Ｐ１〜Ｐｐを出力する。パルス信号Ｐｉ（ｉは１〜ｐの自然数）は、ｑ個のワード線ドライバ１２＿ｉ＿１〜１２＿ｉ＿ｑに供給される。

【0104】

ワード線ドライバ１２＿ｉ＿１〜１２＿ｉ＿ｑは、それぞれ、デコード信号Ｄ１＿ｉ＿１〜Ｄ１＿ｉ＿ｑをドライブして、ワード線ＷＬ１＿ｉ＿１〜ＷＬ１＿ｉ＿ｑに対して出力する。なお、ワード線ＷＬ１＿１＿１は、ワード線ＷＬ１に相当し、ワード線ＷＬ１＿ｐ＿ｑは、ワード線ＷＬｎに相当する。

【0105】

半導体装置３のその他の構成については、半導体装置１の場合と同様であるため、その説明を省略する。

【0106】

このように、本実施の形態にかかる半導体装置３は、アドレス信号ＡＤ１をデコードすることにより生成されたｎ本のデコード信号に基づいてｎ本のパルス信号Ｐ１〜Ｐｎを生成する代わりに、上位アドレス信号をデコードすることにより生成されたｐビット幅分（ｐ＜ｎ）のプリデコード信号に基づいてｐビット幅分のパルス信号Ｐ１〜Ｐｐのみを生成している。それにより、本実施の形態にかかる半導体装置３は、パルス信号生成部１５の数を減らすことができるため、回路規模の増大を抑制することができる。

【0107】

また、本実施の形態にかかる半導体装置３では、デコード信号Ｄ１〜Ｄｎと、パルス信号Ｐ１〜Ｐｐと、が何れも、上位アドレス信号をデコードすることにより生成されたｐビット幅分のプリデコード信号に基づいて生成されている。それにより、デコード信号Ｄ１〜Ｄｎの立ち下がりタイミングと、パルス信号Ｐ１〜Ｐｐの立ち下がりタイミングと、が揃えやすくなるため、各ワード線ドライバ１２に設けられたトランジスタＭＰ３，ＭＮ３に流れる貫通電流の増大は抑制される。

【0108】

本実施の形態では、半導体装置３がワード線ドライバ１２＿１〜１２＿ｎを備えた場合を例に説明したがこれに限られず、半導体装置３は、ワード線ドライバ２２＿１〜２２＿ｎを備えていてもよい。

【0109】

＜実施の形態４＞
図１０は、実施の形態４にかかる半導体装置４に設けられたワード線ドライバ４２の構成例を示す図である。なお、ワード線ドライバ４２は、半導体装置１のワード線ドライバ１２に対応する。図１０の例では、ワード線ドライバ４２が１行目のワード線ドライバ４２＿１である場合について説明するが、ワード線ドライバ４２＿２〜４２＿ｎの場合でも同様である。

【0110】

図１０に示すように、ワード線ドライバ４２＿１は、ワード線ドライバ１２＿１と比較して、インバータＩＮＶ２に代えてインバータＩＮＶ２ａを備える。インバータＩＮＶ２ａでは、トランジスタＭＰ２のゲートが、バイアス信号Ｂ１の供給される入力端子ＩＮ４に接続されている。インバータＩＮＶ２ａのその他の構成については、インバータＩＮＶ２の場合と同様であるため、その説明を省略する。

【0111】

バイアス信号Ｂ１は、例えばスタンバイモードから通常動作モードにモードが切り替わることによって内部電源回路が起動した場合に、活性化される。

【0112】

図１１は、バイアス生成回路ＢＧ１の構成例を示す図である。なお、図１１には、インバータＩＮＶ２ａも示されている。

【0113】

図１１に示すように、バイアス生成回路ＢＧ１は、ＰチャネルＭＯＳトランジスタＭＰ５と、定電流源Ｉ１と、を備える。トランジスタＭＰ５では、ソースが電源電圧端子ＶＤＤ２に接続され、ドレイン及びゲートがバイアス生成回路ＢＧ１の出力端子に接続されている。定電流源Ｉ１の入力端子は、バイアス生成回路ＢＧ１の出力端子に接続され、定電流源Ｉ１の出力端子は、基準電圧端子ＶＳＳに接続されている。

【0114】

ここで、バイアス生成回路ＢＧ１に設けられたトランジスタＭＰ５と、インバータＩＮＶ２ａに設けられたトランジスタＭＰ２とは、カレントミラー接続されている。そのため、トランジスタＭＰ２のソース及びドレイン間には、トランジスタＭＰ５のソース及びドレイン間に流れる電流（定電流源Ｉ１に流れる電流）に比例する電流が常時流れる。

【0115】

それに対し、トランジスタＭＮ２のソース−ドレイン間に流れる電流は、入力信号Ｄ１の電圧レベルによって異なる。例えば、入力信号Ｄ１が活性化されてＨレベルを示す場合、トランジスタＭＮ２のソース−ドレイン間には一定の電流が流れる。このとき、ノードＮ１２（トランジスタＭＰ３のゲート）は、トランジスタＭＮ２によって放電されるため、Ｌレベルを示す。なお、安定動作性及び高速動作性を維持するため、トランジスタＭＰ２のソース−ドレイン間に流れる電流は、トランジスタＭＮ２のソース−ドレイン間に流れる電流よりも十分に小さくなるように調整されている。

【0116】

他方、入力信号Ｄ１が非活性化されてＬレベルを示す場合、トランジスタＭＮ２のソース−ドレイン間に流れる電流は停止する。このとき、ノードＮ１２（トランジスタＭＰ３のゲート）は、駆動能力の大きなトランジスタＭＰ４によって充電されるため、Ｈレベルを示す。なお、ノードＮ１２の充電完了後、トランジスタＭＰ４はオフするが、トランジスタＭＰ３は高抵抗でオンしているため、ノードＮ１２はＨレベルに維持される。

【0117】

ここで、バイアス生成回路ＢＧ１に設けられたトランジスタＭＰ５のゲート−ソース間には、トランジスタＭＰ５の閾値電圧が印加されるに過ぎず、高電圧の電源電圧ＶＤＤ２が定常的に印加されることはない。同様に、各ワード線ドライバのインバータＩＮＶ２ａに設けられたトランジスタＭＰ２のゲート−ソース間には、トランジスタＭＰ５の閾値電圧が印加されるに過ぎず、高電圧の電源電圧ＶＤＤ２が定常的に印加されることはない。そのため、トランジスタＭＰ５，ＭＰ２におけるＴＤＤＢの発生が抑制される。

【0118】

なお、バイアス生成回路ＢＧ１は、複数のワード線ドライバによって共用されることができるため、消費電流の増大に与える影響は少ない。

【0119】

以上のように、上記実施の形態１〜４にかかる半導体装置１〜４では、各ワード線ドライバが、電源電圧端子ＶＤＤ２と出力段のトランジスタＭＰ３のゲートとの間に設けられ、かつ、デコード信号の立ち下がりに同期して一時的にオンする、トランジスタＭＰ４を備える。それにより、上記実施の形態１〜４にかかる半導体装置１〜４は、出力段のトランジスタＭＰ３を速やかにオフさせることができるため、出力段のトランジスタＭＰ３，ＭＮ３が同時にオンする期間を短縮させることができ、その結果、出力段のトランジスタＭＰ３，ＭＮ３に流れる貫通電流の増大を抑制することができる。つまり、上記実施の形態１〜４にかかる半導体装置１〜４は、消費電力を増大させることなく、信頼性を向上させることができる。

【0120】

このとき、貫通電流の増大を抑制するために、トランジスタＭＰ２のサイズを拡大したり、トランジスタＭＰ１のサイズを縮小したりする必要はない。そのため、半導体装置１〜３の高信頼性及び高速動作性は維持される。

【0121】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

【0122】

例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

【符号の説明】

【0123】

１〜４ 半導体装置
１１ アドレスデコーダ
１２ ワード線ドライバ
１２＿１〜１２＿ｎ ワード線ドライバ
１３ メモリセルアレイ
１４ センスアンプ
１５ パルス信号生成部
１５＿１〜１５＿ｎ パルス信号生成部
２２ ワード線ドライバ
３１ アドレスデコーダ
４２ ワード線ドライバ
１５１ 遅延素子
１５２ 論理和回路（ＯＲ回路）
３１１，３１２ プリデコーダ
３１３＿１〜３１３＿ａ 論理積回路群
ＢＧ１ バイアス生成回路
Ｉ１ 定電流源
ＩＮＶ１，ＩＮＶ２ インバータ
ＩＮＶ２ａ インバータ
ＭＰ１〜ＭＰ５ ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ４ ＮＭＯＳトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】