特許6963994 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

▶ ルネサスエレクトロニクス株式会社の特許一覧

特許6963994半導体装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6963994

(24)【登録日】2021年10月20日

(45)【発行日】2021年11月10日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

H01L 21/8244 20060101AFI20211028BHJP

H01L 27/11 20060101ALI20211028BHJP

G11C 11/418 20060101ALI20211028BHJP

G11C 8/14 20060101ALI20211028BHJP

G11C 7/10 20060101ALI20211028BHJP

【ＦＩ】

H01L27/11

G11C11/418 110

G11C8/14

G11C7/10 480

【請求項の数】8

【全頁数】27

(21)【出願番号】特願2017-246745(P2017-246745)

(22)【出願日】2017年12月22日

(65)【公開番号】特開2019-114652(P2019-114652A)

(43)【公開日】2019年7月11日

【審査請求日】2020年5月15日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】石井雄一郎

【審査官】西出隆二

(56)【参考文献】

【文献】特開２００４−３３５５３５（ＪＰ，Ａ）

【文献】特開昭５９−０６０７９５（ＪＰ，Ａ）

【文献】特開２００２−１５８２９５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ２１／８２４４

Ｇ１１Ｃ１１／４１８

Ｇ１１Ｃ８／１４

Ｇ１１Ｃ７／１０

(57)【特許請求の範囲】

【請求項1】

行列状に配置されたメモリセルと、
メモリセル行にそれぞれ対応して配置された第１および第２ポート用の複数の第１および第２のワード線と、
前記複数の第１のワード線にそれぞれ対応して上層に設けられた複数の第１のダミーワード線と、
前記複数の第２のワード線にそれぞれ対応して上層に設けられた複数の第２のダミーワード線と、
各々が、前記複数の第１および第２のワード線をそれぞれ駆動する複数のワード線ドライバと、
各前記ワード線ドライバにより前記複数の第１および第２のワード線のうちの第１のワード線の駆動に従って、当該第１のワード線に隣接する第２のワード線に対応する第２のダミーワード線あるいは、各前記ワード線ドライバにより前記複数の第１および第２のワード線のうちの第２のワード線の駆動に従って、当該第２のワード線に隣接する第１のワード線に対応する第１のダミーワード線を逆相に駆動するためのダミーワード線ドライバとを備える、半導体装置。

【請求項2】

各前記第１および第２のダミーワード線は、各前記第１および第２のワード線よりも線幅が広い、請求項１記載の半導体装置。

【請求項3】

各前記第１および第２のダミーワード線は、各前記第１および第２のワード線と同一方向に延在して配置され、
各前記第１および第２のダミーワード線は、所定の長さで分割されて配置される、請求項１記載の半導体装置。

【請求項4】

各前記ワード線ドライバは、前記複数の第１および第２のワード線を第１の電圧で駆動し、
前記ダミーワード線ドライバは、前記複数の第１および第２のダミーワード線を前記第１の電圧よりも高い第２の電圧で駆動する、請求項１記載の半導体装置。

【請求項5】

各前記ワード線ドライバは、前記複数の第１および第２のワード線を第１の電圧で駆動し、
前記ダミーワード線ドライバは、前記複数の第１および第２のダミーワード線を前記第１の電圧よりも低い第２の電圧で駆動する、請求項１記載の半導体装置。

【請求項6】

各前記第１および第２のワード線は、互いに交互に配置される、請求項１記載の半導体装置。

【請求項7】

各前記第１および第２のワード線は、一方のワード線が２本ずつ隣接して配置され、他方のワード線が２本ずつ隣接するように交互に配置される、請求項１記載の半導体装置。

【請求項8】

行列状に配置されたメモリセルと、
メモリセル行にそれぞれ対応して配置された第１および第２ポート用の複数の第１および第２のワード線と、
メモリセル行にそれぞれ対応して設けられ、対応する第１および第２のワード線の上層に設けられた複数のダミーワード線と、
各々が、前記複数の第１および第２のワード線をそれぞれ駆動する複数のワード線ドライバと、
各前記ワード線ドライバにより前記複数の第１および第２のワード線のうちの第１のワード線の駆動に従って、当該第１のワード線に隣接する第２のワード線に対応するダミーワード線あるいは、各前記ワード線ドライバにより前記複数の第１および第２のワード線のうちの第２のワード線の駆動に従って、当該第２のワード線に隣接する第１のワード線に対応するダミーワード線を逆相に駆動するためのダミーワード線ドライバとを備える、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関するものであり、特にマルチポートメモリを有するＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の半導体装置に関する。

【背景技術】

【0002】

マルチポートメモリセルにおいては、各ポートのビット線同士またはワード線同士が互いに隣合って配線されやすい。そのため、各配線間のカップリング容量が原因でクロストークが発生し、誤動作してしまう危険性がある。

【0003】

たとえば、特開２０００−１２７０４号公報では、書込み用のワード線と読出し用のワード線のＧＮＤ配線を設けて、互いのワード線の干渉を避ける方法が提案されている。同じように、特開２０００−２３６０２９号公報では、隣合うメモリセルの行と行との間にＧＮＤ配線を設けて、ワード線間の干渉を避ける方法が提案されている。

【0004】

しかし、これらの手法は共にシールド用配線をワード線間に設けるため、ワード線とワード線との間の間隔に余裕が必要となる。元々のメモリセルにおいてワード線間に隙間があれば、シールド配線を設けることによる面積増加は起こらない。

【0005】

また、特開２００９−７６９３１号公報においては、ワード線の並びを工夫することで、非選択のワード線に隣接するワード線２本が同時に選択（活性化）される状態を無くし、非選択ワード線へのカップリングノイズを低減する技術が示されている。

【0006】

しかしながら、上記構成においても両ポートのワード線が隣接して配線されることは変わらないため、選択ワード線間のカップリングノイズを低減する効果は低い。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０００−１２７０４号公報

【特許文献2】特開２０００−２３６０２９号公報

【特許文献3】特開２００９−７６９３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

本開示は、上記の課題を解決するためのものであって、面積増加を抑制しつつ、カップリングノイズを低減することが可能な半導体装置を提供する。

【課題を解決するための手段】

【0009】

半導体装置であって、行列状に配置されたメモリセルと、メモリセル行にそれぞれ対応して配置された第１および第２ポート用の複数の第１および第２のワード線とを設ける。さらに、半導体装置は、複数の第１のワード線にそれぞれ対応して上層に設けられた複数の第１のダミーワード線と、複数の第２のワード線にそれぞれ対応して上層に設けられた複数の第２のダミーワード線と、複数の第１および第２のワード線を駆動するワード線ドライバとを設ける。半導体装置は、ワード線ドライバにより複数の第１および第２のワード線のうちの第１のワード線の駆動に従って隣接する第２のワード線に対応する第２のダミーワード線あるいは、ワード線ドライバにより複数の第１および第２のワード線のうちの第２のワード線の駆動に従って隣接する第１のワード線に対応する第１のダミーワード線を逆相に駆動するためのダミーワード線ドライバを設ける。

【発明の効果】

【0010】

一実施例によれば、半導体装置は、面積増加を抑制しつつ、カップリングノイズを低減することが可能である。

【図面の簡単な説明】

【0011】

【図1】実施形態１に従う半導体装置の構成を説明するブロック図である。

【図2】実施形態１に従うメモリセルＭＣの構成例を示す回路図である。

【図3】実施形態１に従う半導体装置のメモリアレイを説明する図である。

【図4】実施形態１に従うワード線のみを抽出したレイアウト構成を示す平面図である。

【図5】図３における２行目および３行目のメモリセルＭＣ２，ＭＣ３を含んだレイアウト構成例を示す平面図である。

【図6】上層の配線レイアウト構成図である。

【図7】図５と図６（Ａ）を組み合わせた場合の断面構成図である。

【図8】実施形態１に従うダミーワード線の構成を説明する図である。

【図9】実施形態１に従うダミーワード線が配置される上層の配線レイアウト構成図である。

【図10】実施形態１に従うワード線ＷＬＡ，ＷＬＢと、ダミーワード線ＤＷＬＡ，ＤＷＬＢの断面図である。

【図11】実施形態１に従うデコード信号に基づくワード線およびダミーワード線の駆動について説明するタイミングチャート図である。

【図12】実施形態１の変形例１に従うワード線ＷＬＡ，ＷＬＢと、ダミーワード線ＤＷＬＡ，ＤＷＬＢの断面図である。

【図13】実施形態１の変形例２に従うワード線ＷＬＡ，ＷＬＢと、ダミーワード線ＤＷＬＡ，ＤＷＬＢのレイアウトについて説明する図である。

【図14】実施形態２に従うダミーワード線ドライバ回路の構成を説明する図である。

【図15】実施形態２の変形例に従うダミーワード線ドライバ回路の構成を説明する図である。

【図16】実施形態３に従うダミーワード線の構成を説明する図である。

【図17】実施形態３に従うワード線ＷＬＡ，ＷＬＢと、ダミーワード線ＤＷＬＡ，ＤＷＬＢの断面図である。

【図18】実施形態４に従うダミーワード線の構成を説明する図である。

【図19】実施形態４に従うワード線ＷＬＡ，ＷＬＢと、ダミーワード線ＤＷＬＣの断面図である。

【発明を実施するための形態】

【0012】

実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

【0013】

（実施形態１）
図１は、実施形態１に従う半導体装置の構成を説明するブロック図である。

【0014】

図１を参照して、図１に示す半導体装置は、行列状（マトリクス状）に配置された複数のメモリセルＭＣと、第１および第２ポート（ポートＡ，ポートＢ）用のワードドライバ部ＷＤ、コントロール部ＣＴＬＡ並びに入出力回路部ＩＯＣ＿Ａと、コントロール部ＣＴＬＢ並びに入出力回路部ＩＯＣ＿Ｂを含む。

【0015】

ワードドライバ部ＷＤは、それぞれ行方向に並んで配置された複数のワード線ＷＬＡを駆動する。また、ワードドライバ部ＷＤは、それぞれ行方向に並んで配置された複数のワード線ＷＬＢを駆動する。

【0016】

入出力回路部ＩＯＣ＿Ａは、メモリセルＭＣに接続されるポートＡ用のビット線対（ＢＬＡ，／ＢＬＡ）を対象として情報の読み出しや書き込みなどを行い、入出力回路部ＩＯＣ＿Ｂは、ＭＣに接続されるポートＢ用のビット線対（ＢＬＢ，／ＢＬＢ）を対象として情報の読み出しや書き込みなどを行う。なお、図１においては、便宜上、各ビット線対の記載は省略している。

【0017】

コントロール部ＣＴＬＡは、外部より入力されたポートＡ用のアドレス信号を受けて、第１ポート用のワードドライバ部ＷＤ内に含まれる複数のワードドライバ回路を制御する。

【0018】

また、入力回路部ＩＯＣ＿Ａ内に含まれ複数の読み出し用回路（センスアンプ回路等）や書き込み用回路などを制御する。

【0019】

コントロール部ＣＴＬＢは、外部より入力されたポートＢ用のアドレス信号を受けて、第２ポート用のワードドライバ部ＷＤ内に含まれる複数のワードドライバ回路を制御する。

【0020】

また、入力回路部ＩＯＣ＿Ｂ内に含まれる図示しない複数の読み出し用回路や書き込み用回路などを制御する。

【0021】

このような構成において、実施形態１に従う半導体装置は、複数のワード線ＷＬＡ，ＷＬＢが、ＷＬＡ０、ＷＬＢ０、ＷＬＢ１、ＷＬＡ１、ＷＬＡ２、…といったように、各行毎にワード線ＷＬＡとＷＬＢの並び順を入れ替えたような配置となっている。

【0022】

ある行のワード線ＷＬＡが、その右隣（または左隣）の行のワード線ＷＬＡと隣接配置され、ある行のワード線ＷＬＢが、その左隣（または右隣）の行のワード線ＷＬＢと隣接配置される。

【0023】

図２は、実施形態１に従うメモリセルＭＣの構成例を示す回路図である。
図２に示されるように、各メモリセルＭＣは、ＳＲＡＭメモリセルとなっている。

【0024】

２つのドライバトランジスタＤＲ１，ＤＲ２と、２つの負荷トランジスタＬＤ１、ＬＤ２と、４つのアクセストランジスタＡＣ１ａ，ＡＣ１ｂ，ＡＣ２ａ，ＡＣ２ｂとを含む。ここでは、ドライバトランジスタＤＲ１，ＤＲ２およびアクセストランジスタＡＣ１ａ，ＡＣ１ｂ，ＡＣ２ａ，ＡＣ２ｂは、ＮＭＯＳトランジスタで構成され、負荷トランジスタＬＤ１，ＬＤ２は、ＰＭＯＳトランジスタで構成される。

【0025】

負荷トランジスタＬＤ１とドライバトランジスタＤＲ１とは、第１のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータＩ１を構成する。負荷トランジスタＬＤ２とドライバトランジスタＤＲ２とは、第２のＣＭＯＳインバータＩ２を構成する。

【0026】

第１および第２のインバータＩ１，Ｉ２の一方の出力端子は、他方の入力端子に互いに接続される。これによって、第１および第２のインバータＩ１およびＩ２は、１ビットのラッチ回路を構成し、記憶ノードＮｔと反転記憶ノードＮｂにそれぞれ相補の記憶情報を保持する。ドライバトランジスタＤＲ１，ＤＲ２の各ソースは、接地電圧ＧＮＤに接続され、負荷トランジスタＬＤ１，ＬＤ２の各ソースは、電源電圧ＶＤＤに接続される。

【0027】

アクセストランジスタＡＣ１ａは、ポートＡ用のワード線ＷＬＡが活性化された際に記憶ノードＮｔとポートＡ用のビット線ＢＬＡを接続し、アクセストランジスタＡＣ２ａは、ＷＬＡが活性化された際に反転記憶ノードＮｂとポートＡ用の反転ビット線／ＢＬＡを接続する。

【0028】

同様に、アクセストランジスタＡＣ１ｂは、ポートＢ用のワード線ＷＬＢが活性化された際に記憶ノードＮｔとポートＢ用のビット線ＢＬＢを接続し、アクセストランジスタＡＣ２ｂは、ＷＬＢが活性化された際に反転記憶ノードＮｂとポートＢ用の反転ビット線／ＢＬＢを接続する。

【0029】

ビット線ＢＬＡおよび／ＢＬＡは、ポートＡ用のビット線対を構成し、ビット線ＢＬＢおよび／ＢＬＢは、ポートＢ用のビット線対を構成する。

【0030】

ワード線ＷＬＡ，ＷＬＢは、それぞれ行方向に並んで配置され、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢは、それぞれ列方向に並んで配置される。そして、１行が２本のワード線ＷＬＡ，ＷＬＢを含むワード線群によって構成される。

【0031】

１列が４本のビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢを含むビット線群によって構成される。

【0032】

各メモリセルＭＣは、この各行（ワード線群）と各列（ビット線群）の交点にそれぞれ配置されることになる。

【0033】

図３は、実施形態１に従う半導体装置のメモリアレイを説明する図である。
図３を参照して、同一列（ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）上で順に配置された３行分のメモリセルＭＣ１〜ＭＣ３が示されている。

【0034】

メモリセルＭＣ１にはワード線ＷＬＡ１，ＷＬＢ１が接続される。
メモリセルＭＣ２にはワード線ＷＬＡ２，ＷＬＢ２が接続される。

【0035】

メモリセルＭＣ３にはワード線ＷＬＡ３，ＷＬＢ３が接続される。
各ワード線の行方向の配置は、ワード線ＷＬＢ１、ＷＬＡ１、ＷＬＡ２、ＷＬＢ２、ＷＬＢ３、ＷＬＡ３の順となっている。

【0036】

例えば、ワード線ＷＬＡ１は、寄生容量（カップリング容量）ＣＣ１によってＷＬＢ１と干渉し、寄生容量ＣＣ２によってＷＬＡ２と干渉する。

【0037】

ワード線ＷＬＡ１とＷＬＢ１は、非同期動作に伴い、同一サイクル内で共に信号の遷移（活性化または非活性化）が生じることがある。

【0038】

一方、ワード線ＷＬＡ１とＷＬＡ２は、同一サイクル内で共に信号の遷移が生じることはない。

【0039】

図４は、実施形態１に従うワード線のみを抽出したレイアウト構成を示す平面図である。

【0040】

図４を参照して、１ビットのセルを行方向に３ビット並べたような構成となる。
この場合、セル内のワード線（ＷＬＡとＷＬＢ）の間隔は広く、セル間のワード線（ＷＬＡとＷＬＡ又はＷＬＢとＷＬＢ）の間隔は狭くなる。

【0041】

図５は、図３における２行目および３行目のメモリセルＭＣ２，ＭＣ３を含んだレイアウト構成例を示す平面図である。

【0042】

図６は、上層の配線レイアウト構成図である。
図６（Ａ）には、図５の更に上層のレイアウト構成例が示されている。

【0043】

図６（Ｂ）には、図５と図６（Ａ）を組み合わせた場合におけるレイアウトイメージの等価回路図が示されている。

【0044】

図６（Ａ）には、具体的には、第１ビアホールから第３メタル配線層までのレイアウト構成例が示されている。まず、１ビット分のメモリセルＭＣ２のレイアウト構成例について説明する。

【0045】

また、図５においては、トランジスタ形成層から第１メタル配線層までのレイアウト構成例が示されている。

【0046】

当該図５を参照して、半導体基板の表面には、１つのＮ型ウェル領域ＮＷと、そのＮ型ウェル領域ＮＷを挟む２つのＰ型ウェル領域ＰＷ０，ＰＷ１とが形成される。Ｎ型ウェル領域ＮＷ内には、ＰＭＯＳトランジスタとなる負荷トランジスタＬＤ１，ＬＤ２が形成される。

【0047】

Ｐ型ウェル領域ＰＷ０内には、ＮＭＯＳトランジスタとなるドライバトランジスタＤＲ１およびアクセストランジスタＡＣ１ａ，ＡＣ２ａが形成される。Ｐ型ウェル領域ＰＷ１内には、ＮＭＯＳトランジスタとなるドライバトランジスタＤＲ２およびアクセストランジスタＡＣ１ｂ，ＡＣ２ｂが形成される。

【0048】

負荷トランジスタＬＤ１は、ポリシリコンＰＯ１からなるゲートと、その両脇に形成されたＰ型拡散領域ＤＰ１からなるソースおよびドレインとを有している。ソースは、コンタクトＣ１０１を介して電源電圧ＶＤＤが供給される第１メタル配線層Ｍ１０１に接続される。ドレインは、コンタクトＣ１０２を介して第１メタル配線層Ｍ１０２に接続される。

【0049】

負荷トランジスタＬＤ２は、ポリシリコンＰＯ２からなるゲートとその両脇に形成されたＰ型拡散領域ＤＰ２からなるソースおよびドレインを有している。ソースは、コンタクトＣ１０３を介して電源電圧ＶＤＤが供給される第１メタル配線層Ｍ１０３に接続される。ドレインは、コンタクトＣ１０４を介して第１メタル配線層Ｍ１０４に接続される。

【0050】

ドライバトランジスタＤＲ１は、負荷トランジスタＬＤ１のゲートにも繋がるポリシリコンＰＯ１からなるゲートと、その両脇に形成されたＮ型拡散領域ＤＮ１からなるソースおよびドレインとを有している。ソースは、２つのコンタクトＣ１０５ａ，Ｃ１０５ｂを介して接地電圧ＧＮＤが供給される第１メタル配線層Ｍ１０５に接続される。ドレインは、コンタクトＣ１０６を介して負荷トランジスタＬＤ１のドレインにも繋がる第１メタル配線層Ｍ１０２に接続される。

【0051】

アクセストランジスタＡＣ１ａは、ポリシリコンＰＯ３からなるゲートと、その両脇に形成されたＮ型拡散領域ＤＮ２からなるソースおよびドレインとを有している。ソースおよびドレインの一方は、コンタクトＣ１０７を介して負荷トランジスタＬＤ１およびドライバトランジスタＤＲ１のドレインにも繋がる第１メタル配線層Ｍ１０２に接続される。ソースおよびドレインの他方は、コンタクトＣ１０８を介してビット線ＢＬＡに接続される第１メタル配線層Ｍ１０６に接続される。

【0052】

アクセストランジスタＡＣ２ａは、アクセストランジスタＡＣ１ａのゲートにも繋がるポリシリコンＰＯ３からなるゲートと、その両脇に形成されたＮ型拡散領域ＤＮ３からなるソースおよびドレインとを有している。ソースおよびドレインの一方は、コンタクトＣ１０９を介してＬＤ２のドレイン等にも繋がる第１メタル配線層Ｍ１０４に接続される。ソースおよびドレインの他方は、コンタクトＣ１１０を介して反転ビット線／ＢＬＡに接続される第１メタル配線層Ｍ１０７に接続される。

【0053】

また、アクセストランジスタＡＣ１ａおよびＡＣ２ａのゲートとなるポリシリコンＰＯ３は、コンタクトＣ１１１を介してワード線ＷＬＡに接続される第１メタル配線層Ｍ１０８に接続される。

【0054】

一方、ドライバトランジスタＤＲ２は、負荷トランジスタＬＤ２のゲートにも繋がるポリシリコンＰＯ２からなるゲートと、その両脇に形成されたＮ型拡散領域ＤＮ４からなるソースおよびドレインとを有している。ソースは、２つのコンタクトＣ１１２ａ，Ｃ１１２ｂを介して接地電圧ＧＮＤが供給される第１メタル配線層Ｍ１０９に接続される。ドレインは、コンタクトＣ１１３を介してＬＤ２のドレイン等にも繋がる第１メタル配線層Ｍ１０４に接続される。

【0055】

アクセストランジスタＡＣ１ｂは、ポリシリコンＰＯ４からなるゲートと、その両脇に形成されたＮ型拡散領域ＤＮ５からなるソースおよびドレインとを有している。ソースおよびドレインの一方は、コンタクトＣ１１４を介して負荷トランジスタＬＤ１およびドライバトランジスタＤＲ１のドレインにも繋がる第１メタル配線層Ｍ１０２に接続される。ソースおよびドレインの他方は、コンタクトＣ１１５を介してビット線ＢＬＢに接続される第１メタル配線層Ｍ１１０に接続される。

【0056】

アクセストランジスタＡＣ２ｂは、アクセストランジスタＡＣ１ｂのゲートにも繋がるポリシリコンＰＯ４からなるゲートと、その両脇に形成されたＮ型拡散領域ＤＮ６からなるソースおよびドレインとを有している。ソースおよびドレインの一方は、コンタクトＣ１１６を介して負荷トランジスタＬＤ２のドレイン等にも繋がる第１メタル配線層Ｍ１０４に接続される。ソースおよびドレインの他方は、コンタクトＣ１１７を介して反転ビット線／ＢＬＢに接続される第１メタル配線層Ｍ１１１に接続される。

【0057】

また、アクセストランジスタＡＣ１ｂおよびＡＣ２ｂのゲートとなるポリシリコンＰＯ４は、コンタクトＣ１１８を介してワード線ＷＬＢに接続される第１メタル配線層Ｍ１１２に接続される。

【0058】

ドライバトランジスタＤＲ１および負荷トランジスタＬＤ１のゲートとなるポリシリコンＰＯ１は、コンタクトＣ１１９を介して負荷トランジスタＬＤ２のドレイン等に導通する第１メタル配線層Ｍ１０４に接続される。ドライバトランジスタＤＲ２および負荷トランジスタＬＤ２のゲートとなるポリシリコンＰＯ２は、コンタクトＣ１２０を介して負荷トランジスタＬＤ１のドレイン等に導通する第１メタル配線層Ｍ１０２に接続される。

【0059】

なお、各Ｐ型拡散領域ＤＰ１，ＤＰ２は、それぞれ対応するポリシリコンのゲートをマスクとしてＮ型ウェル領域ＮＷにＰ型不純物を注入することにより形成され、各Ｎ型拡散領域ＤＮ１〜ＤＮ６も、それぞれ対応するポリシリコンのゲートをマスクとしてＰ型ウェル領域ＰＷ０，ＰＷ１内にＮ型不純物を注入することにより形成される。

【0060】

次いで、図６（Ａ）を参照して、図５の上層には、左右両側に第２メタル配線層Ｍ２１ａおよびＭ２１ｂが形成され、その間で、ライン状に並んで配置された第２メタル配線層Ｍ２３〜Ｍ２９が形成される。第２メタル配線層Ｍ２３およびＭ２５は、それぞれ、ビット線ＢＬＡおよび反転ビット線／ＢＬＡに該当し、その間に配置された第２メタル配線層Ｍ２４には、接地電圧ＧＮＤが供給される。

【0061】

第２メタル配線層Ｍ２７およびＭ２９は、それぞれ、ビット線ＢＬＢおよび反転ビット線／ＢＬＢに該当し、その間に配置された第２メタル配線層Ｍ２８には、接地電圧ＧＮＤが供給される。

【0062】

そして、第２メタル配線層Ｍ２５とＭ２７の間に配置された第２メタル配線層Ｍ２６には、電源電圧ＶＤＤが供給される。

【0063】

第２メタル配線層Ｍ２１ａは、第１ビアホールＶ１０１を介して図５の第１メタル配線層Ｍ１０８に接続される。第２メタル配線層Ｍ２１ｂは、第１ビアホールＶ１０６を介して図５の第１メタル配線層Ｍ１１２に接続される。第２メタル配線層Ｍ２３は、第１ビアホールＶ１０２を介して図５の第１メタル配線層Ｍ１０６に接続される。第２メタル配線層Ｍ２５は、第１ビアホールＶ１０３を介して図５の第１メタル配線層Ｍ１０７に接続される。第２メタル配線層Ｍ２４は、第１ビアホールＶ１０７を介して図５の第１メタル配線層Ｍ１０５に接続される。第２メタル配線層Ｍ２７は、第１ビアホールＶ１０９を介して図５の第１メタル配線層Ｍ１１０に接続される。第２メタル配線層Ｍ２９は、第１ビアホールＶ１１０を介して図５の第１メタル配線層Ｍ１１１に接続される。第２メタル配線層Ｍ２８は、第１ビアホールＶ１０５を介して図５の第１メタル配線層Ｍ１０９に接続される。そして、第２メタル配線層Ｍ２６は、第１ビアホールＶ１０４を介して図５の第１メタル配線層Ｍ１０３に接続されると共に、第１ビアホールＶ１０８を介して図５の第１メタル配線層Ｍ１０１にも接続される。

【0064】

このように、第２メタル配線層においては、ビット線ＢＬＡ（又はＢＬＢ）と反転ビット線／ＢＬＡ（又は／ＢＬＢ）の間が接地電圧ＧＮＤの配線（ＧＮＤライン）によってシールドされ、ポートＡ用の反転ビット線／ＢＬＡとポートＢ用のビット線ＢＬＢの間が電源電圧ＶＤＤの配線（ＶＤＤライン）によってシールドされた構成となっている。

【0065】

また、第２メタル配線層の上層には互いにライン状に並んで配置された第３メタル配線層Ｍ３１，Ｍ３２が形成される。第３メタル配線層Ｍ３１は、ワード線ＷＬＡ２に該当し、第３メタル配線層Ｍ３２は、ワード線ＷＬＢ２に該当する。第３メタル配線層Ｍ３１は、第２ビアホールＶ２１を介して第２メタル配線層Ｍ２１ａに接続され、第３メタル配線層Ｍ３２は、第２ビアホールＶ２２を介して第２メタル配線層Ｍ２１ｂに接続される。

【0066】

次に、メモリセルＭＣ２と隣接するメモリセルＭＣ３に関しては、図５に示すように、メモリセルＭＣ２とＭＣ３の境界線を基準に線対称となるレイアウト構成を備えている。

【0067】

したがって、この境界部に位置し、メモリセルＭＣ２のドライバトランジスタＤＲ１のソースとなる拡散領域（ＤＮ１）、コンタクト（Ｃ１０５ａ，Ｃ１０５ｂ）および第１メタル配線層（Ｍ１０５）は、メモリセルＭＣ３のドライバトランジスタＤＲ１のソースとしても共通に用いられる。同様に、負荷トランジスタＬＤ１のソースや、アクセストランジスタＡＣ１ｂ，ＡＣ２ｂのソース・ドレインの一方も、メモリセルＭＣ２とＭＣ３で共通に用いられる。なお、図示はしないが、例えばメモリセルＭＣ２とＭＣ１の境界部に関しても同様に、この境界部に位置する拡散領域、コンタクトおよび第１メタル配線層が、メモリセルＭＣ２とＭＣ１とで共通に用いられる。

【0068】

また、図６（Ａ）においても同様に、メモリセルＭＣ２とＭＣ３は、その境界線を基準に線対称となるレイアウト構成を備えている。メモリセルＭＣ３においては、メモリセルＭＣ２の場合と同様に、ワード線ＷＬＡ接続用の第２メタル配線層Ｍ２２ａとワード線ＷＬＢ接続用の第２メタル配線層Ｍ２２ｂが、前述した境界線を挟んでメモリセルＭＣ２内の第２メタル配線層Ｍ２１ａおよびＭ２１ｂと線対称に配置されている。

【0069】

図７は、図５と図６（Ａ）を組み合わせた場合の断面構成図である。
図７（Ａ）には、図５および図６（Ａ）のＡ−Ａ＃間の断面図、図７（Ｂ）には、図５および図６（Ａ）のＢ−Ｂ＃間の断面図が示されている。

【0070】

図７（Ａ）を参照して、半導体基板ＳＵＢ内にＰ型ウェル領域ＰＷが形成され、Ｐ型ウェル領域ＰＷ内に、ＮＭＯＳトランジスタのソース又はドレインとなるＮ型拡散領域ＤＮ４，ＤＮ５が形成される。半導体基板ＳＵＢ上には、ＭＯＳトランジスタのゲートとなるポリシリコンＰＯ２，ＰＯ４が形成され、その上部に第１メタル配線層Ｍ１０９，Ｍ１１０，Ｍ１０２が形成される。第１メタル配線層Ｍ１０９，Ｍ１１０，Ｍ１０２は、対応するコンタクトＣ１１２ａ，Ｃ１１４，Ｃ１１５を介してＮ型拡散領域ＤＮ４，ＤＮ５に接続される。

【0071】

第１メタル配線層の上部には、第２メタル配線層Ｍ２からなるビット線ＢＬＢが形成される。

【0072】

ビット線ＢＬＢは、第１ビアホールＶ１０９を介して第１メタル配線層Ｍ１１０に接続される。第２メタル配線層Ｍ２の上部には、ビット線ＢＬＢと直交する方向（紙面を貫く方向）に延伸する第３メタル配線層Ｍ３が形成される。第３メタル配線層Ｍ３においては、ワード線ＷＬＡとワード線ＷＬＢが形成される。ここで、ワード線ＷＬＡ−ＷＬＢ間のピッチが、ワード線ＷＬＡ−ＷＬＡ間およびＷＬＢ−ＷＬＢ間のピッチよりも大きく形成されている。

【0073】

図７（Ｂ）においては、半導体基板ＳＵＢ内にＰ型ウェル領域ＰＷ０，ＰＷ１およびＮ型ウェル領域ＮＷが形成され、ＳＵＢ上にＭＯＳトランジスタのゲートとなるポリシリコンＰＯ２，ＰＯ３が形成される。

【0074】

Ｐ型ウェル領域ＰＷ０内にはＮ型拡散領域ＤＮ２，ＤＮ３が形成され、ＮＷ内にはＰ型拡散領域ＤＰ２が形成される。

【0075】

Ｐ型ウェル領域ＰＷ１内にはＮ型拡散領域ＤＮ４が形成される。
なお、これらの拡散領域は、便宜上示したものであり、実際には図５から判るように、当該拡散領域を両側に備えたＭＯＳトランジスタのチャネルの部分に該当することになる。

【0076】

ポリシリコンの上部には、第２メタル配線層Ｍ２が形成される。第２メタル配線層Ｍ２においては、両側にワード線ＷＬＡ接続用の第２メタル配線層Ｍ２１ａとワード線ＷＬＢ接続用の第２メタル配線層Ｍ２１ｂが形成され、その間に、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢおよびＧＮＤラインならびにＶＤＤラインが形成される。

【0077】

ＧＮＤラインは、ビット線ＢＬＡと／ＢＬＡの間およびビット線ＢＬＢと／ＢＬＢの間にそれぞれ配置される。ＶＤＤラインは、ビット線／ＢＬＡとＢＬＢの間に配置される。

【0078】

また、第２メタル配線層Ｍ２の上部には第３メタル配線層Ｍ３となるワード線ＷＬＡ２が形成され、ワード線ＷＬＡ２は、第２ビアホールＶ２１を介して第２メタル配線層Ｍ２１ａに接続される。

【0079】

（ワード線のカップリングノイズを低減する構成）
図８は、実施形態１に従うダミーワード線の構成を説明する図である。

【0080】

図８を参照して、実施形態１においては、ワード線ＷＬＡに対応してダミーワード線ＤＷＬＡを設ける。また、ワード線ＷＬＢに対応してダミーワード線ＤＷＬＢを設ける。

【0081】

具体的には、メモリセル行にそれぞれ対応して配置された第１ポート用の複数のワード線ＷＬＡにそれぞれ対応して上層に複数の第１のダミーワード線ＤＷＬＡを設ける。また、メモリセル行にそれぞれ対応して配置された第２ポート用の複数のワード線ＷＬＢにそれぞれ対応して上層に複数の第２のダミーワード線ＤＷＬＢを設ける。

【0082】

本例においては、一例としてワード線ＷＬＡｎ−１に対応してダミーワード線ＤＷＬＡｎ−１が設けられる。ワード線ＷＬＡｎに対応してダミーワード線ＤＷＬＡｎが設けられる。一例としてワード線ＷＬＢｎ−１に対応してダミーワード線ＤＷＬＢｎ−１が設けられる。一例としてワード線ＷＬＢｎに対応してダミーワード線ＤＷＬＢｎが設けられる。

【0083】

また、それぞれのワード線ＷＬＡ，ＷＬＢおよびダミーワード線ＤＷＬＡ，ＤＷＬＢを駆動するドライバ回路が設けられる。

【0084】

本例においては、ワード線ＷＬＡ，ＷＬＢを駆動するワード線ドライバ回路と、ダミーワード線ＤＷＬＡ，ＤＷＬＢを駆動するダミーワード線ドライバ回路とが設けられる。

【0085】

インバータ３Ａｎ，３Ａｎ−1，３Ｂｎ，３Ｂｎ−１は、ワード線ＷＬＡｎ，ＷＬＡｎ−１，ＷＬＢｎ，ＷＬＢｎ−１を駆動し、ワード線ドライバ回路を構成する。

【0086】

２段のインバータで構成されるインバータ群４Ａｎ，４Ａｎ−1，４Ｂｎ，４Ｂｎ−１は、ダミーワード線ＤＷＬＡｎ，ＤＷＬＡｎ−１，ＤＷＬＢｎ，ＤＷＬＢｎ−１を駆動し、ダミーワード線ドライバ回路を構成する。

【0087】

インバータ群４Ａｎは、インバータ３Ｂｎと同一のデコード信号ＸＢｎに従って動作する。

【0088】

具体的には、インバータ３Ｂｎがデコード信号ＸＢｎ（「Ｌ」レベル）に従ってワード線ＷＬＢｎを「Ｈ」レベルに駆動する場合には、インバータ群４Ａｎは、ダミーワード線ＤＷＬＡｎを逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ｂｎがデコード信号ＸＢｎ（「Ｈ」レベル）に従ってワード線ＷＬＢｎを「Ｌ」レベルに設定する場合には、インバータ群４Ａｎは、ダミーワード線ＤＷＬＡｎを逆相の「Ｈ」レベルに駆動する。

【0089】

同様に、インバータ群４Ｂｎは、インバータ３Ａｎと同一のデコード信号ＸＡｎに従って動作する。

【0090】

具体的には、インバータ３Ａｎがデコード信号ＸＡｎ（「Ｌ」レベル）に従ってワード線ＷＬＡｎを「Ｈ」レベルに駆動する場合には、インバータ群４Ｂｎは、ダミーワード線ＤＷＬＢｎを逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ａｎがデコード信号ＸＡｎ（「Ｈ」レベル）に従ってワード線ＷＬＡｎを「Ｌ」レベルに設定する場合には、インバータ群４Ｂｎは、ダミーワード線ＤＷＬＢｎを逆相の「Ｈ」レベルに駆動する。

【0091】

インバータ群４Ａｎ−１は、インバータ３Ｂｎ−１と同一のデコード信号ＸＢｎ−１に従って動作する。

【0092】

具体的には、インバータ３Ｂｎ−１がデコード信号ＸＢｎ−１（「Ｌ」レベル）に従ってワード線ＷＬＢｎ−１を「Ｈ」レベルに駆動する場合には、インバータ群４Ａｎ−１は、ダミーワード線ＤＷＬＡｎ−１を逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ｂｎ−１がデコード信号ＸＢｎ−１（「Ｈ」レベル）に従ってワード線ＷＬＢｎ−１を「Ｌ」レベルに設定する場合には、インバータ群４Ａｎ−１は、ダミーワード線ＤＷＬＡｎ−１を逆相の「Ｈ」レベルに駆動する。

【0093】

同様に、インバータ群４Ｂｎ−１は、インバータ３Ａｎ−１と同一のデコード信号ＸＡｎ−１に従って動作する。

【0094】

具体的には、インバータ３Ａｎ−１がデコード信号ＸＡｎ−１（「Ｌ」レベル）に従ってワード線ＷＬＡｎ−１を「Ｈ」レベルに駆動する場合には、インバータ群４Ｂｎ−１は、ダミーワード線ＤＷＬＢｎ−１を逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ａｎ−１がデコード信号ＸＡｎ−１（「Ｈ」レベル）に従ってワード線ＷＬＡｎ−１を「Ｌ」レベルに設定する場合には、インバータ群４Ｂｎ−１は、ダミーワード線ＤＷＬＢｎ−１を逆相の「Ｈ」レベルに駆動する。

【0095】

図９は、実施形態１に従うダミーワード線が配置される上層の配線レイアウト構成図である。

【0096】

図９に示されるように、ワード線ＷＬＡ，ＷＬＢの上層にダミーワード線ＤＷＬＡ，ＤＷＬＢが配置される。本例においては第３メタル配線層を用いてワード線ＷＬＡ，ＷＬＢが形成される。また、第４メタル配線層を用いてダミーワード線ＤＷＬＡ，ＤＷＬＢが形成される場合が示されている。

【0097】

図１０は、実施形態１に従うワード線ＷＬＡ，ＷＬＢと、ダミーワード線ＤＷＬＡ，ＤＷＬＢの断面図である。

【0098】

図１０を参照して、図９のＣ−Ｃ＃間の断面図が示されている。
具体的には、左からワード線ＷＬＡｎ−１，ＷＬＢn−１，ＷＬＢｎ，ＷＬＡｎの順番に配置されている場合が示されている。

【0099】

また、ワード線ＷＬＡ，ＷＬＢに対応して上層にダミーワード線ＤＷＬＡ，ＤＷＬＢが配置される。

【0100】

具体的には、左からダミーワード線ＤＷＬＡｎ−１，ＤＷＬＢn−１，ＤＷＬＢｎ，ＤＷＬＡｎの順番に配置されている場合が示されている。

【0101】

ここで、ワード線ＷＬＡ，ＷＬＢは互いに非同期で動作する。
したがって、例えば、ワード線ＷＬＡｎ−１が駆動した場合には、カップリングノイズによりワード線ＷＬＢn−１は、ワード線ＷＬＡｎ−１の影響を受けることになる。

【0102】

本例においては、ワード線ＷＬＡｎ−１が駆動した際に、ワード線ＷＬＢn−１に与えるカップリングノイズの影響をダミーワード線ＤＷＬＢｎ−１がキャンセルする方式である。

【0103】

図１１は、実施形態１に従うデコード信号に基づくワード線およびダミーワード線の駆動について説明するタイミングチャート図である。

【0104】

図９を参照して、時刻Ｔ０において、Ａポート用のデコード信号が「Ｌ」レベルに設定される。これに従いワード線ＷＬＡｎ−１を「Ｈ」レベルに駆動する。

【0105】

一方で、Ａポート用のデコード信号（「Ｌ」レベル）に従いダミーワード線ＤＷＬＢｎ−１を「Ｌ」レベルに駆動する。

【0106】

また、時刻Ｔ２において、Ａポート用のデコード信号が「Ｈ」レベルに設定される。これに従いワード線ＷＬＡｎ−１を「Ｌ」レベルに立ち下げる。この際、Ａポート用のデコード信号（「Ｈ」レベル）に従いダミーワード線ＤＷＬＢｎ−１を「Ｈ」レベルに駆動する。

【0107】

当該構成により、ワード線ＷＬＡｎ−１を「Ｈ」レベルに駆動する際に隣接する他方のダミーワード線ＤＷＬＢｎ−１を「Ｌ」レベルに駆動する。また、ワード線ＷＬＡｎ−１を「Ｌ」レベルに立ち下げる際に隣接する他方のダミーワード線ＤＷＬＢｎ−１を「Ｈ」レベルに駆動する。

【0108】

したがって、ワード線ＷＬＡｎ−１が駆動した場合には、結合容量に従うカップリングノイズによりワード線ＷＬＢn−１は、ワード線ＷＬＡｎ−１の影響を受けることになる。

【0109】

しかしながら、ワード線ＷＬＡｎ−１が駆動した際に、隣接する他方のワード線ＷＬＢn−１に対応して設けられるダミーワード線ＤＷＬＢｎ−１が逆相に駆動される。

【0110】

これにより、ワード線ＷＬＡｎ−１と、ダミーワード線ＤＷＬＢｎ−１をそれぞれ逆相に駆動させることによりワード線ＷＬＢｎ−１に対する結合容量に従うカップリングノイズの影響をキャンセルすることが可能となる。

【0111】

同様に、非同期で動作するＢポートについても同様である。
具体的には、時刻Ｔ１において、Ｂポート用のデコード信号が「Ｌ」レベルに設定される。これに従いワード線ＷＬＢｎを「Ｈ」レベルに駆動する。

【0112】

一方で、Ｂポート用のデコード信号（「Ｌ」レベル）に従いダミーワード線ＤＷＬＡｎを「Ｌ」レベルに駆動する。

【0113】

また、時刻Ｔ３において、Ｂポート用のデコード信号が「Ｈ」レベルに設定される。これに従いワード線ＷＬＢｎを「Ｌ」レベルに立ち下げる。この際、Ｂポート用のデコード信号（「Ｈ」レベル）に従いダミーワード線ＤＷＬＡｎを「Ｈ」レベルに駆動する。

【0114】

当該構成により、ワード線ＷＬＢｎを「Ｈ」レベルに駆動する際に隣接する他方のダミーワード線ＤＷＬＡｎを「Ｌ」レベルに駆動する。また、ワード線ＷＬＢｎを「Ｌ」レベルに立ち下げる際に隣接する他方のダミーワード線ＤＷＬＡｎを「Ｈ」レベルに駆動する。

【0115】

したがって、ワード線ＷＬＢｎが駆動した場合には、結合容量に従うカップリングノイズによりワード線ＷＬＡｎは、ワード線ＷＬＢｎの影響を受けることになる。

【0116】

しかしながら、ワード線ＷＬＢｎが駆動した際に、隣接する他方のワード線ＷＬＡｎに対応して設けられるダミーワード線ＤＷＬＡｎが逆相に駆動される。

【0117】

これにより、ワード線ＷＬＢｎと、ダミーワード線ＤＷＬＡｎをそれぞれ逆相に駆動させることによりワード線ＷＬＡｎに対する結合容量に従うカップリングノイズの影響をキャンセルすることが可能となる。

【0118】

すなわち、面積増加を抑制しつつ、カップリングノイズを低減することが可能な半導体装置を実現することが可能となる。

【0119】

（変形例１）
図１２は、実施形態１の変形例１に従うワード線ＷＬＡ，ＷＬＢと、ダミーワード線ＤＷＬＡ，ＤＷＬＢの断面図である。

【0120】

図１２を参照して、図１０の構成と比較して、ダミーワード線ＤＷＬＡ，ＤＷＬＢの線幅を調整した場合が示されている。

【0121】

ワード線ＷＬＡ，ＷＬＢとダミーワード線ＤＷＬＡ，ＤＷＬＢの線幅を同じにする必要はなく、線幅を調整するようにしても良い。

【0122】

具体的には、ワード線ＷＬＡ，ＷＬＢとのピッチと、ワード線ＷＬＢと、ダミーワード線ＤＷＬＢとのピッチとが異なる場合も考えられる。

【0123】

したがって、ワード線ＷＬＡ，ＷＬＢとのピッチと、ワード線ＷＬＢと、ダミーワード線ＤＷＬＢとのピッチとを比較して、ワード線ＷＬＢと、ダミーワード線ＤＷＬＢとのピッチの方が互いに隣接するワード線ＷＬＡ，ＷＬＢとのピッチよりも距離がある場合について考える。当該場合には、本図に示されるように、ダミーワード線ＤＷＬＡ，ＤＷＬＢが結合容量によりワード線ＷＬＡ，ＷＬＢに与える結合容量に従うカップリングノイズの影響が互いに隣接するワード線ＷＬＢ，ＷＬＡのカップリングノイズの影響と等しくなるようにダミーワード線ＤＷＬＡ，ＤＷＬＢの線幅をワード線ＷＬＡ，ＷＬＢよりも大きくしても良い。

【0124】

あるいは、反対にワード線ＷＬＡ，ＷＬＢとのピッチと、ワード線ＷＬＢと、ダミーワード線ＤＷＬＢとのピッチとを比較して、互いに隣接するワード線ＷＬＡ，ＷＬＢのピッチの方が、ワード線ＷＬＢと、ダミーワード線ＤＷＬＢとのピッチよりも距離がある場合について考える。当該場合には、ダミーワード線ＤＷＬＡ，ＤＷＬＢがワード線ＷＬＡ，ＷＬＢに与える結合容量に従うカップリングノイズの影響が互いに隣接するワード線ＷＬＢ，ＷＬＡのカップリングノイズの影響と等しくなるようにダミーワード線ＤＷＬＡ，ＤＷＬＢの線幅をワード線ＷＬＡ，ＷＬＢよりも小さくしても良い。

【0125】

（変形例２）
上記の変形例１においては、線幅を調整する場合について説明した。

【0126】

図１３は、実施形態１の変形例２に従うワード線ＷＬＡ，ＷＬＢと、ダミーワード線ＤＷＬＡ，ＤＷＬＢのレイアウトについて説明する図である。

【0127】

図１３を参照して、図９の構成と比較して、ダミーワード線ＤＷＬＡ，ＤＷＬＢの線の長さを調整した場合が示されている。

【0128】

ここでは、同一方向に配線されたダミーワード線ＤＷＬＡ，ＤＷＬＢの長さを分割にすることにより短くした場合が示されている。これにより結合容量を調整することが可能である。

【0129】

具体的には、ワード線ＷＬＡ，ＷＬＢとのピッチと、ワード線ＷＬＢと、ダミーワード線ＤＷＬＢとのピッチとが異なる場合も考えられる。

【0130】

したがって、ワード線ＷＬＡ，ＷＬＢとのピッチと、ワード線ＷＬＢと、ダミーワード線ＤＷＬＢとのピッチとを比較して、ワード線ＷＬＢと、ダミーワード線ＤＷＬＢとのピッチの方が互いに隣接するワード線ＷＬＡ，ＷＬＢとのピッチよりも距離がある場合について考える。当該場合には、本図に示されるように、ダミーワード線ＤＷＬＡ，ＤＷＬＢが結合容量によりワード線ＷＬＡ，ＷＬＢに与える結合容量に従うカップリングノイズの影響が互いに隣接するワード線ＷＬＢ，ＷＬＡのカップリングノイズの影響と等しくなるようにダミーワード線ＤＷＬＡ，ＤＷＬＢの線長をワード線ＷＬＡ，ＷＬＢよりも短くしても良い。あるいは、反対に結合容量を調整するためにダミーワード線ＤＷＬＡ，ＤＷＬＢの長さを調整して長くするようにしても良い。

【0131】

また、上記の変形例１と組み合わせて結合容量を調整することも可能である。
（実施形態２）
上記の実施形態１においては、ダミーワード線ＤＷＬＡ，ＤＷＬＢの線幅や長さを調整することにより結合容量によるカップリングノイズの影響を調整することが可能な方式について説明した。

【0132】

実施形態２においては、別の方式でダミーワード線ＤＷＬＡ，ＤＷＬＢの線幅や長さを調整することにより結合容量によるカップリングノイズの影響を調整する場合について説明する。

【0133】

図１４は、実施形態２に従うダミーワード線ドライバ回路の構成を説明する図である。
図１４を参照して、実施形態２に従うダミーワード線ドライバ回路は、図８で説明したダミーワード線ドライバ回路と比較して、ダミーワード線ドライバ回路を構成するインバータ群４Ａ，４Ｂの最終段のインバータの構成が異なる。

【0134】

具体的には、インバータ群４Ａ，４Ｂの最終段のインバータが電源電圧ＶＤＤの代わりに他の電源線ＡＤＬＣＶＤＤ，ＢＤＬＣＶＤＤの電圧の供給を受ける。

【0135】

すなわち、インバータ群４Ａ，４Ｂの最終段のインバータは、ダミーワード線ＤＷＬＡ，ＤＷＬＢを電源線ＡＤＬＣＶＤＤ，ＢＤＬＣＶＤＤの電圧に従って駆動する。

【0136】

電源線ＡＤＬＣＶＤＤは、昇圧回路１００と接続される。
昇圧回路１００は、ＰチャネルＭＯＳトランジスタ１０１と、コンデンサ１０２と、インバータ群１０３とを含む。

【0137】

昇圧回路１００は、制御信号ＣＬＫＡの入力を受けて動作し、電源電圧ＶＤＤを昇圧した昇圧電圧を電源線ＡＤＬＣＶＤＤに供給する。

【0138】

ＰチャネルＭＯＳトランジスタ１０２は、電源電圧ＶＤＤと電源線ＡＤＬＣＶＤＤとの間に設けられ、そのゲートは制御信号ＣＬＫＡの入力を受ける。

【0139】

制御信号ＣＬＫＡが「Ｈ」レベルの場合には、ＰチャネルＭＯＳトランジスタ１０１はオフである。一方、制御信号ＣＬＫＡが「Ｌ」レベルの場合には、ＰチャネルＭＯＳトランジスタはオンする。コンデンサ１０２は、ＰチャネルＭＯＳトランジスタ１０１と並列に接続され、インバータ群１０３と接続される。インバータ群１０３は、制御信号ＣＬＫＡの入力を受ける。

【0140】

初期状態においては、制御信号ＣＬＫＡは、「Ｌ」レベルに設定されている。これに伴い、電源電圧ＶＤＤと電源線ＡＤＬＣＶＤＤが接続される。そして、制御信号ＣＬＫＡが「Ｈ」レベルに設定されるに従い、ＰチャネルＭＯＳトランジスタ１０１がオフする。そして、インバータ群１０３により「Ｈ」レベルの信号がコンデンサ１０２に出力される。

【0141】

インバータ群１０３からの信号に従いコンデンサ１０２にチャージされていた電荷が押し出されて電源線ＡＤＬＣＶＤＤの電圧が昇圧する。

【0142】

当該昇圧電圧を用いてダミーワード線ＤＷＬＡを駆動する。
これにより、ダミーワード線ＤＷＬＡからワード線ＷＬＡへのカップリングのノイズの影響を大きくすることが可能となる。

【0143】

すなわち、例えば、ワード線ＷＬＡ，ＷＬＢとのピッチと、ワード線ＷＬＡと、ダミーワード線ＤＷＬＡとのピッチとを比較して、ワード線ＷＬＡと、ダミーワード線ＤＷＬＡとのピッチの方が、互いに隣接するワード線ＷＬＡ，ＷＬＢのピッチよりも距離がある場合について考える。当該場合には、ダミーワード線ＤＷＬＡがワード線ＷＬＡに与える結合容量に従うカップリングノイズの影響が大きくなるように、互いに隣接するワード線ＷＬＢ，ＷＬＡのカップリングノイズの影響と等しくなるようにダミーワード線ＤＷＬＡを駆動する電圧を大きくすることが可能である。

【0144】

なお、電源線ＡＤＬＣＶＤＤは、ダミーワード線ＤＷＬＡに対応して設けられており、電源線ＡＤＬＣＶＤＤの電圧を昇圧する場合について説明したが、電源線ＢＤＬＣＶＤＤについても同様に適用可能である。すなわち、ダミーワード線ＤＷＬＢに対応して設けられた電源線ＢＤＬＣＶＤＤの電圧を昇圧して、ダミーワード線ＤＷＬＢを昇圧した電圧により駆動する。

【0145】

なお、上記においては、昇圧した電圧を用いてダミーワード線ＤＷＬＡ，ＤＷＬＢを駆動する場合について説明したが、昇圧した電圧に限られず、降圧した電圧を用いることも可能である。

【0146】

（変形例）
図１５は、実施形態２の変形例に従うダミーワード線ドライバ回路の構成を説明する図である。

【0147】

図１５を参照して、実施形態２の変形例に従うダミーワード線ドライバ回路は、図１４で説明したダミーワード線ドライバ回路と比較して、昇圧回路１００の代わりに降圧回路１１０を設けた点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。

【0148】

降圧回路１１０は、ＰチャネルＭＯＳトランジスタ１１１，１１２と、インバータ１１３とを含む。

【0149】

電源電圧ＶＤＤと電源線ＡＤＬＣＶＤＤとの間にＰチャネルＭＯＳトランジスタ１１１が設けられる。また、電源線ＡＤＬＣＶＤＤと接地電圧ＧＮＤとの間にＰチャネルＭＯＳトランジスタ１１２が設けられる。ＰチャネルＭＯＳトランジスタ１１１のゲートは接地電圧ＧＮＤと接続されている。したがって、ＰチャネルＭＯＳトランジスタ１１１は常にオンしている。一方、ＰチャネルＭＯＳトランジスタ１１２のゲートは、インバータ１１３を介する制御信号ＣＬＫＡの入力を受ける。

【0150】

制御信号ＣＬＫＡが「Ｈ」レベルの場合に、ＰチャネルＭＯＳトランジスタ１１２はオンする。一方、制御信号ＣＬＫＡが「Ｌ」レベルの場合に、ＰチャネルＭＯＳトランジスタ１１２はオフする。

【0151】

したがって、制御信号ＣＬＫＡの「Ｈ」レベルの期間を調整することにより電源線ＡＤＬＣＶＤＤの電圧レベルを調整することが可能である。

【0152】

制御信号ＣＬＫＡの「Ｈ」レベルの期間が長いほど電源線ＡＤＬＣＶＤＤの電圧を降圧することが可能である。

【0153】

初期状態においては、制御信号ＣＬＫＡは、「Ｌ」レベルに設定されている。これに伴い、電源電圧ＶＤＤと電源線ＡＤＬＣＶＤＤが接続される。そして、制御信号ＣＬＫＡが「Ｈ」レベルに設定されるに従い、ＰチャネルＭＯＳトランジスタ１１２がオンする。これに伴い、電源線ＡＤＬＣＶＤＤの電圧が降圧される。

【0154】

例えば、ワード線ＷＬＡ，ＷＬＢとのピッチと、ワード線ＷＬＡと、ダミーワード線ＤＷＬＡとのピッチとを比較して、互いに隣接するワード線ＷＬＡ，ＷＬＢのピッチの方がワード線ＷＬＡと、ダミーワード線ＤＷＬＡとのピッチよりも距離がある場合について考える。当該場合には、ダミーワード線ＤＷＬＡがワード線ＷＬＡに与える結合容量に従うカップリングノイズの影響が小さくなるように、互いに隣接するワード線ＷＬＢ，ＷＬＡのカップリングノイズの影響と等しくなるようにダミーワード線ＤＷＬＡを駆動する電圧を小さくすることが可能である。

【0155】

なお、電源線ＡＤＬＣＶＤＤは、ダミーワード線ＤＷＬＡに対応して設けられており、電源線ＡＤＬＣＶＤＤの電圧を降圧する場合について説明したが、電源線ＢＤＬＣＶＤＤについても同様に適用可能である。すなわち、ダミーワード線ＤＷＬＢに対応して設けられた電源線ＢＤＬＣＶＤＤの電圧を降圧して、ダミーワード線ＤＷＬＢを降圧した電圧により駆動する。

【0156】

（実施形態３）
図１６は、実施形態３に従うダミーワード線の構成を説明する図である。

【0157】

図１６を参照して、実施形態３においては、ワード線の配列順序が実施形態１の構成と異なる。

【0158】

具体的には、一方のワード線ＷＬＡに隣接して、他方の２本のワード線ＷＬＢが設けられる。すなわち、ワード線ＷＬＡ，ＷＬＢがそれぞれ交互に設けられる構成である。

【0159】

当該構成においても、ワード線のカップリングノイズを低減する構成について説明する。

【0160】

実施形態３においては、ワード線ＷＬＡに対応してダミーワード線ＤＷＬＡを設ける。また、ワード線ＷＬＢに対応してダミーワード線ＤＷＬＢを設ける。

【0161】

実施形態３に従うダミーワード線は、合成回路により駆動される。具体的には、インバータ群４Ａ，４Ｂの代わりに合成回路５Ａ，５Ｂが設けられる。

【0162】

合成回路５Ａ，５Ｂは、ダミーワード線ドライバ回路を構成する。
合成回路５Ａ，５Ｂは、ＮＯＲ回路と、インバータとで構成される。

【0163】

具体的には、合成回路５Ａ，５Ｂは、隣接するそれぞれのワード線を駆動するためのデコード信号の入力を受ける。合成回路５Ａ，５Ｂは、当該デコード信号に従って隣接するそれぞれのワード線ＷＬＡ，ＷＬＢと逆相にダミーワード線ＤＷＬＡ，ＤＷＬＢをそれぞれ駆動する。

【0164】

合成回路５Ａｎは、インバータ３Ｂｎと同一のデコード信号ＸＢｎあるいは隣接するワード線に対応して設けられたインバータと同一のデコード信号に従って動作する。

【0165】

具体的には、インバータ３Ｂｎがデコード信号ＸＢｎ（「Ｌ」レベル）に従ってワード線ＷＬＢｎを「Ｈ」レベルに駆動する場合には、合成回路５Ａｎは、ダミーワード線ＤＷＬＡｎを逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ｂｎがデコード信号ＸＢｎ（「Ｈ」レベル）に従ってワード線ＷＬＢｎを「Ｌ」レベルに設定する場合には、合成回路５Ａｎは、ダミーワード線ＤＷＬＡｎを逆相の「Ｈ」レベルに駆動する。

【0166】

合成回路５Ｂｎは、隣接するワード線ＷＬＡｎに対応して設けられたインバータ３Ａｎと同一のデコード信号ＸＡｎあるいは隣接するワード線ＷＬＢｎ−１に対応して設けられたインバータ３Ｂｎ−１と同一のデコード信号ＸＢｎ−１に従って動作する。

【0167】

具体的には、インバータ３Ａｎがデコード信号ＸＡｎ（「Ｌ」レベル）に従ってワード線ＷＬＡｎを「Ｈ」レベルに駆動する場合には、合成回路５Ｂｎは、ダミーワード線ＤＷＬＢｎを逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ａｎがデコード信号ＸＡｎ（「Ｈ」レベル）に従ってワード線ＷＬＡｎを「Ｌ」レベルに設定する場合には、合成回路５Ｂｎは、ダミーワード線ＤＷＬＢｎを逆相の「Ｈ」レベルに駆動する。

【0168】

また、インバータ３Ｂｎ−１がデコード信号ＸＢｎ−１（「Ｌ」レベル）に従ってワード線ＷＬＢｎ−１を「Ｈ」レベルに駆動する場合には、合成回路５Ｂｎは、ダミーワード線ＤＷＬＢｎを逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ｂｎ−１がデコード信号ＸＢｎ−１（「Ｈ」レベル）に従ってワード線ＷＬＢｎ−１を「Ｌ」レベルに設定する場合には、合成回路５Ｂｎは、ダミーワード線ＤＷＬＢｎを逆相の「Ｈ」レベルに駆動する。

【0169】

合成回路５Ｂｎ−１は、隣接するワード線ＷＬＡｎ−１に対応して設けられたインバータ３Ａｎ−１と同一のデコード信号ＸＡｎ−１あるいは隣接するワード線ＷＬＢｎに対応して設けられたインバータ３Ｂｎと同一のデコード信号ＸＢｎに従って動作する。

【0170】

具体的には、インバータ３Ａｎ−１がデコード信号ＸＡｎ−１（「Ｌ」レベル）に従ってワード線ＷＬＡｎ−１を「Ｈ」レベルに駆動する場合には、合成回路５Ｂｎ−１は、ダミーワード線ＤＷＬＢｎ−１を逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ａｎ−１がデコード信号ＸＡｎ−１（「Ｈ」レベル）に従ってワード線ＷＬＡｎ−１を「Ｌ」レベルに設定する場合には、合成回路５Ｂｎ−１は、ダミーワード線ＤＷＬＢｎ−１を逆相の「Ｈ」レベルに駆動する。

【0171】

また、インバータ３Ｂｎがデコード信号ＸＢｎ（「Ｌ」レベル）に従ってワード線ＷＬＢｎを「Ｈ」レベルに駆動する場合には、合成回路５Ｂｎ−１は、ダミーワード線ＤＷＬＢｎ−１を逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ｂｎがデコード信号ＸＢｎ（「Ｈ」レベル）に従ってワード線ＷＬＢｎを「Ｌ」レベルに設定する場合には、合成回路５Ｂｎ−１は、ダミーワード線ＤＷＬＢｎ−１を逆相の「Ｈ」レベルに駆動する。

【0172】

合成回路５Ａｎ−１は、隣接するワード線ＷＬＢｎ−１に対応して設けられたインバータ３Ｂｎ−１と同一のデコード信号ＸＢｎ−１あるいは隣接するワード線に対応して設けられたインバータと同一のデコード信号に従って動作する。

【0173】

具体的には、インバータ３Ｂｎ−１がデコード信号ＸＢｎ−１（「Ｌ」レベル）に従ってワード線ＷＬＢｎ−１を「Ｈ」レベルに駆動する場合には、合成回路５Ａｎ−１は、ダミーワード線ＤＷＬＡｎ−１を逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ｂｎ−１がデコード信号ＸＢｎ−１（「Ｈ」レベル）に従ってワード線ＷＬＢｎ−１を「Ｌ」レベルに設定する場合には、合成回路５Ａｎ−１は、ダミーワード線ＤＷＬＡｎ−１を逆相の「Ｈ」レベルに駆動する。

【0174】

図１７は、実施形態３に従うワード線ＷＬＡ，ＷＬＢと、ダミーワード線ＤＷＬＡ，ＤＷＬＢの断面図である。

【0175】

図１７を参照して、左からワード線ＷＬＡｎ−１，ＷＬＢn−１，ＷＬＡｎ，ＷＬＢｎの順番に配置されている場合が示されている。

【0176】

また、ワード線ＷＬＡ，ＷＬＢに対応して上層にダミーワード線ＤＷＬＡ，ＤＷＬＢが配置される。

【0177】

具体的には、左からダミーワード線ＤＷＬＡｎ−１，ＤＷＬＢn−１，ＤＷＬＡｎ，ＤＷＬＢｎの順番に配置されている場合が示されている。

【0178】

ここで、ワード線ＷＬＡ，ＷＬＢは互いに非同期で動作する。
したがって、例えば、ワード線ＷＬＢｎ−１が駆動した場合には、カップリングノイズにより隣接する他方の２本のワード線ＷＬＡｎ−１とワード線ＷＬＡｎとが、ワード線ＷＬＢｎ−１の影響を受けることになる。

【0179】

したがって、本例においては、ワード線ＷＬＢｎ−１が駆動した際に、隣接する２本の他方のワード線ＷＬＡｎとワード線ＷＬＡｎ−１に与えるカップリングノイズの影響をダミーワード線ＤＷＬＡｎとダミーワード線ＤＷＬＡｎ−１とがそれぞれキャンセルする方式である。

【0180】

当該構成により、ワード線ＷＬＢｎ−１を「Ｈ」レベルに駆動する際に隣接する他方の２本のダミーワード線ＤＷＬＡｎ，ＤＷＬＡｎ−１を「Ｌ」レベルに駆動する。また、ワード線ＷＬＢｎ−１を「Ｌ」レベルに立ち下げる際に隣接する他方の２本のダミーワード線ＤＷＬＡｎ，ＤＷＬＡｎ−１を「Ｈ」レベルに駆動する。

【0181】

したがって、ワード線ＷＬＢｎ−１が駆動した場合には、結合容量に従うカップリングノイズによりワード線ＷＬＡｎ，ＷＬＡｎ−１は、それぞれワード線ＷＬＢｎ−１の影響を受けることになる。

【0182】

しかしながら、ワード線ＷＬＢｎ−１が駆動した際に、隣接する他方の２本のワード線ＷＬＡｎ，ＷＬＡｎ−１にそれぞれ対応して設けられるダミーワード線ＤＷＬＡｎ，ＤＷＬＡｎ−１が逆相に駆動される。

【0183】

これにより、ワード線ＷＬＢｎ−１と、ダミーワード線ＤＷＬＡｎ，ＤＷＬＡｎ−１をそれぞれ逆相に駆動させることによりワード線ＷＬＡｎ，ＷＬＡｎ−１に対する結合容量に従うカップリングノイズの影響をキャンセルすることが可能となる。

【0184】

他のワード線ＷＬＡについても同様である。
（実施形態４）
上記の構成においては、ワード線ＷＬＡ，ＷＬＢにそれぞれ対応してダミーワード線を設ける構成について説明した。

【0185】

一方で、ダミーワード線を共通に設けた構成とすることも可能である。
図１８は、実施形態４に従うダミーワード線の構成を説明する図である。

【0186】

図１８を参照して、実施形態４においては、ダミーワード線を共通に設けた点が実施形態１の構成と異なる。

【0187】

具体的には、２本のワード線に対応して共通のダミーワード線を設ける。
本例においては、ワード線ＷＬＢｎ，ＷＬＢｎ−１に対応して共通のダミーワード線ＤＷＬＣｎ−１が設けられる。

【0188】

また、ワード線ＷＬＡｎ−２，ＷＬＡｎ−１に対応して共通のダミーワード線ＤＷＬＣｎ−２が設けられる。

【0189】

また、ワード線ＷＬＡｎ，ＷＬＡｎ＋１に対応して共通のダミーワード線ＤＷＬＣｎが設けられる。

【0190】

当該構成においても、ワード線のカップリングノイズを低減する構成について説明する。

【0191】

実施形態４に従うダミーワード線は、合成回路により駆動される。具体的には、合成回路５Ａ，５Ｂの代わりに合成回路６Ｃが設けられる。

【0192】

合成回路６Ｃは、ダミーワード線ドライバ回路を構成する。
合成回路６Ｃは、ＮＯＲ回路と、インバータとで構成される。

【0193】

具体的には、合成回路６Ｃは、隣接する他方のそれぞれのワード線を駆動するためのデコード信号の入力を受ける。合成回路６Ｃは、当該デコード信号に従って隣接する他方のそれぞれのワード線と逆相にダミーワード線ＤＷＬＣを駆動する。

【0194】

合成回路６Ｃｎ−１は、２本のワード線ＷＬＢｎ，ＷＬＢｎ−１にそれぞれ隣接するワード線ＷＬＡｎに対応して設けられたインバータ３Ａｎと同一のデコード信号ＸＡｎあるいはワード線ＷＬＡｎ−１に対応して設けられたインバータ３Ａｎ−１と同一のデコード信号ＸＡｎ−１に従って動作する。

【0195】

合成回路６Ｃｎは、２本のワード線ＷＬＡｎ，ＷＬＡｎ＋１にそれぞれ隣接するワード線ＷＬＢｎに対応して設けられたインバータ３Ｂｎと同一のデコード信号ＸＢｎあるいはワード線ＷＬＢｎ＋１に対応して設けられたインバータと同一のデコード信号ＸＡｎ＋１に従って動作する。

【0196】

合成回路６Ｃｎ−２は、２本のワード線ＷＬＡｎ−１，ＷＬＡｎ−２にそれぞれ隣接するワード線ＷＬＢｎ−１に対応して設けられたインバータ３Ｂｎ−１と同一のデコード信号ＸＢｎ−１あるいはワード線ＷＬＢｎ−２に対応して設けられたインバータと同一のデコード信号ＸＢｎ−２に従って動作する。

【0197】

具体的には、インバータ３Ｂｎがデコード信号ＸＢｎ（「Ｌ」レベル）に従ってワード線ＷＬＢｎを「Ｈ」レベルに駆動する場合には、合成回路６Ｃｎは、ダミーワード線ＤＷＬＣｎを逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ｂｎがデコード信号ＸＢｎ（「Ｈ」レベル）に従ってワード線ＷＬＢｎを「Ｌ」レベルに設定する場合には、合成回路６Ｃｎは、ダミーワード線ＤＷＬＣｎを逆相の「Ｈ」レベルに駆動する。

【0198】

具体的には、インバータ３Ａｎがデコード信号ＸＡｎ（「Ｌ」レベル）に従ってワード線ＷＬＡｎを「Ｈ」レベルに駆動する場合には、合成回路６Ｃｎ−１は、ダミーワード線ＤＷＬＣｎ−１を逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ａｎがデコード信号ＸＡｎ（「Ｈ」レベル）に従ってワード線ＷＬＡｎを「Ｌ」レベルに設定する場合には、合成回路６Ｃｎ−１は、ダミーワード線ＤＷＬＣｎ−１を逆相の「Ｈ」レベルに駆動する。

【0199】

また、インバータ３Ｂｎ−１がデコード信号ＸＢｎ−１（「Ｌ」レベル）に従ってワード線ＷＬＢｎ−１を「Ｈ」レベルに駆動する場合には、合成回路６Ｃｎ−２は、ダミーワード線ＤＷＬＣｎ−２を逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ｂｎ−１がデコード信号ＸＢｎ−１（「Ｈ」レベル）に従ってワード線ＷＬＢｎ−１を「Ｌ」レベルに設定する場合には、合成回路６Ｃｎ−２は、ダミーワード線ＤＷＬＣｎ−２を逆相の「Ｈ」レベルに駆動する。

【0200】

具体的には、インバータ３Ａｎ−１がデコード信号ＸＡｎ−１（「Ｌ」レベル）に従ってワード線ＷＬＡｎ−１を「Ｈ」レベルに駆動する場合には、合成回路６Ｃｎ−１は、ダミーワード線ＤＷＬＣｎ−１を逆相の「Ｌ」レベルに駆動する。一方で、インバータ３Ａｎ−１がデコード信号ＸＡｎ−１（「Ｈ」レベル）に従ってワード線ＷＬＡｎ−１を「Ｌ」レベルに設定する場合には、合成回路６Ｃｎ−１は、ダミーワード線ＤＷＬＣｎ−１を逆相の「Ｈ」レベルに駆動する。

【0201】

図１９は、実施形態４に従うワード線ＷＬＡ，ＷＬＢと、ダミーワード線ＤＷＬＣの断面図である。

【0202】

図１９を参照して、左からワード線ＷＬＡｎ−２，ＷＬＡn−１，ＷＬＢｎ−１，ＷＬＢｎ，ＷＬＡｎ，ＷＬＡｎ−１の順番に配置されている場合が示されている。

【0203】

また、ワード線ＷＬＡｎ−２，ＷＬＡｎ−１に対応して共通にダミーワード線ＤＷＬＣｎ−２が配置される。

【0204】

また、ワード線ＷＬＢｎ−１，ＷＬＢｎに対応して共通にダミーワード線ＤＷＬＣｎ−１が配置される。

【0205】

また、ワード線ＷＬＡｎ，ＷＬＡｎ＋１に対応して共通にダミーワード線ＤＷＬＣｎが配置される。

【0206】

【0207】