特許 6971869 力率改善回路及び力率改善回路の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6971869

(24)【登録日】2021年11月5日

(45)【発行日】2021年11月24日

(54)【発明の名称】力率改善回路及び力率改善回路の制御方法

(51)【国際特許分類】

   H02M 7/12 20060101AFI20211111BHJP

【ＦＩ】

   H02M7/12 Q

【請求項の数】7

【全頁数】27

(21)【出願番号】特願2018-11691(P2018-11691)

(22)【出願日】2018年1月26日

(65)【公開番号】特開2019-129670(P2019-129670A)

(43)【公開日】2019年8月1日

【審査請求日】2020年12月1日

(73)【特許権者】

【識別番号】000002037

【氏名又は名称】新電元工業株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】岩尾 健一

(72)【発明者】

【氏名】押方 哲也

(72)【発明者】

【氏名】村田 雅昭

(72)【発明者】

【氏名】佐藤 英輝

【審査官】 遠藤 尊志

(56)【参考文献】

【文献】 特開平０５−１７６５２６（ＪＰ，Ａ）

【文献】 特開２０１６−０３９６８０（ＪＰ，Ａ）

【文献】 特開２０１７−１２３７４０（ＪＰ，Ａ）

【文献】 特開２０１１−１６６９０３（ＪＰ，Ａ）

【文献】 特開２０１３−０４８５１４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ７／００−７／４０

Ｈ０２Ｍ ３／００−３／４４

(57)【特許請求の範囲】

【請求項1】

交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアーム回路と、
前記第１から第４のスイッチ素子のスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第４のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第４のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする力率改善回路。

【請求項2】

交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
一端が第１のノードに接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された整流素子、及び、前記第１のノードと前記第２の出力端子との間に接続されたスイッチ素子を少なくとも有する１以上のアーム回路と、
前記交流電圧を全波整流した電圧を、前記第１のインダクタの他端と前記第２の出力端子との間に出力する全波整流回路と、
前記スイッチ素子のスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記直流電圧と、前記全波整流回路で全波整流された電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記スイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記スイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする力率改善回路。

【請求項3】

交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、
前記第１から第６のスイッチ素子のスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第６のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第６のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする力率改善回路。

【請求項4】

前記制御部は、
前記差が第１の閾値よりも小さくなった場合には、前記スイッチング動作停止制御を行い、前記直流電圧と、前記差が第２の閾値以上になった場合には、前記スイッチング動作再開制御を行う、
ことを特徴とする請求項１から３のいずれか１項に記載の力率改善回路。

【請求項5】

交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアーム回路と、前記第１から第４のスイッチ素子のスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第４のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第４のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする、力率改善回路の制御方法。

【請求項6】

交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、一端が第１のノードに接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された整流素子、及び、前記第１のノードと前記第２の出力端子との間に接続されたスイッチ素子を少なくとも有する１以上のアーム回路と、前記交流電圧を全波整流した電圧を、前記第１のインダクタの他端と前記第２の出力端子との間に出力する全波整流回路と、前記スイッチ素子のスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記直流電圧と、前記全波整流回路で全波整流された電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記スイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記スイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする、力率改善回路の制御方法。

【請求項7】

交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、前記第１から第６のスイッチ素子のスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第６のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第６のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする力率改善回路の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、力率改善回路及び力率改善回路の制御方法に関する。

【背景技術】

【0002】

特許文献１には、チョッパ制御方式のスイッチングレギュレータが記載されている。特許文献１記載のスイッチングレギュレータは、電源投入時に、所定の変化率で徐々にゼロに戻るランプ電圧を発生させ、このランプ電圧によって、スイッチング動作のパルス幅のゲインを抑制する。これにより、特許文献１記載のスイッチングレギュレータは、電源投入直後のオーバーシュートによる過電流を抑制する。

【0003】

しかし、特許文献１記載のスイッチングレギュレータは、電源投入直後のオーバーシュートによる過電流を抑制するものではあるが、インダクタに流れる電流が累積的に増加する場合については考慮されていない。従って、特許文献１記載のスイッチングレギュレータでは、インダクタに流れる電流が累積的に増加することによる、インダクタの磁気飽和や、スイッチ素子の破壊を招く可能性がある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平４−１５６２７５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、インダクタに流れる電流が累積的に増加することを抑制できる力率改善回路及び力率改善回路の制御方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一態様の力率改善回路は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアーム回路と、
前記第１から第４のスイッチ素子のスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第４のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第４のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする。

【0007】

本発明の一態様の力率改善回路は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
一端が第１のノードに接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された整流素子、及び、前記第１のノードと前記第２の出力端子との間に接続されたスイッチ素子を少なくとも有する１以上のアーム回路と、
前記交流電圧を全波整流した電圧を、前記第１のインダクタの他端と前記第２の出力端子との間に出力する全波整流回路と、
前記スイッチ素子のスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記直流電圧と、前記全波整流回路で全波整流された電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記スイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記スイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする。

【0008】

本発明の一態様の力率改善回路は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、
前記第１から第６のスイッチ素子のスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第６のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第６のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする。

【0009】

前記力率改善回路において、
前記制御部は、
前記差が第１の閾値よりも小さくなった場合には、前記スイッチング動作停止制御を行い、前記差が第２の閾値以上になった場合には、前記スイッチング動作再開制御を行う、
ことを特徴とする。

【0010】

本発明の一態様の力率改善回路の制御方法は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアーム回路と、前記第１から第４のスイッチ素子のスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第４のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第４のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする。

【0011】

本発明の一態様の力率改善回路の制御方法は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、一端が第１のノードに接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された整流素子、及び、前記第１のノードと前記第２の出力端子との間に接続されたスイッチ素子を少なくとも有する１以上のアーム回路と、前記交流電圧を全波整流した電圧を、前記第１のインダクタの他端と前記第２の出力端子との間に出力する全波整流回路と、前記スイッチ素子のスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記直流電圧と、前記全波整流回路で全波整流された電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記スイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記スイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする。

【0012】

本発明の一態様の力率改善回路の制御方法は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、前記第１から第６のスイッチ素子のスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記直流電圧と、前記交流電圧の絶対値と、の差が閾値よりも小さくなった場合には、前記第１から第６のスイッチ素子のスイッチング動作を停止させるスイッチング動作停止制御を行い、前記差が前記閾値以上になった場合には、前記第１から第６のスイッチ素子のスイッチング動作を再開させるスイッチング動作再開制御を行う、
ことを特徴とする。

【発明の効果】

【0013】

本発明の一態様の力率改善回路及び力率改善回路の制御方法は、インダクタに流れる電流が累積的に増加することを抑制できるという効果を奏する。

【図面の簡単な説明】

【0014】

【図1】図１は、第１の実施の形態の力率改善回路の回路構成を示す図である。

【図2】図２は、第１の実施の形態の力率改善回路の波形の一例を示す図である。

【図3】図３は、第１の実施の形態の力率改善回路の波形の一例を示す図である。

【図4】図４は、第１の実施の形態の力率改善回路の等価回路を示す図である。

【図5】図５は、第１の実施の形態の力率改善回路の等価回路の波形の一例を示す図である。

【図6】図６は、第１の実施の形態の力率改善回路の等価回路を示す図である。

【図7】図７は、第１の実施の形態の力率改善回路の等価回路の波形の一例を示す図である。

【図8】図８は、比較例の波形を示す図である。

【図9】図９は、第１の実施の形態の力率改善回路の波形の一例を示す図である。

【図10】図１０は、第１の実施の形態の力率改善回路の波形の一例を示す図である。

【図11】図１１は、第１の実施の形態の力率改善回路の波形の一例を示す図である。

【図12】図１２は、第１の実施の形態の力率改善回路の波形の一例を示す図である。

【図13】図１３は、第１の実施の形態の力率改善回路の波形の一例を示す図である。

【図14】図１４は、第２の実施の形態の力率改善回路の回路構成を示す図である。

【図15】図１５は、第３の実施の形態の力率改善回路の回路構成を示す図である。

【図16】図１６は、第３の実施の形態の力率改善回路の波形の一例を示す図である。

【発明を実施するための形態】

【0015】

以下に、本発明の力率改善回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。

【0016】

（第１の実施の形態）
図１は、第１の実施の形態の力率改善回路の回路構成を示す図である。力率改善回路１は、交流（例えば、５０Ｈｚ又は６０Ｈｚ）の入力電圧Ｖ_ｉｎの供給を電源２から受けて、入力電圧Ｖ_ｉｎより高い直流の出力電圧Ｖ_ｏｕｔを負荷４に出力する、昇圧回路である。本実施の形態では、入力電圧Ｖ_ｉｎの実効値が２００Ｖであるとし、出力電圧Ｖ_ｏｕｔの目標電圧が４００Ｖであるとする。つまり、力率改善回路１は、実効値２００Ｖの入力電圧Ｖ_ｉｎの供給を受けて、４００Ｖの出力電圧Ｖ_ｏｕｔを出力するものとする。

【0017】

電源２と力率改善回路１との間には、ノイズフィルタ３が設けられている。ノイズフィルタ３は、主にコモンモードノイズを抑制するフィルタである。ノイズフィルタ３は、第１のアクロスザラインコンデンサ３１と、コモンモードフィルタ３２と、第２のアクロスザラインコンデンサ３３と、を含む。コモンモードフィルタ３２は、第１の巻線３２ａ及び第２の巻線３２ｂを、コア３２ｃ（例えば、フェライトコア又はアモルファスコア）に、同じ方向に巻いたものである。

【0018】

第１のアクロスザラインコンデンサ３１の両端は、電源２の両端に夫々接続されている。コモンモードフィルタ３２の第１の巻線３２ａの一端は、第１のアクロスザラインコンデンサ３１の一端に接続されている。コモンモードフィルタ３２の第２の巻線３２ｂの一端は、第１のアクロスザラインコンデンサ３１の他端に接続されている。第２のアクロスザラインコンデンサ３３の一端は、コモンモードフィルタ３２の第１の巻線３２ａの他端に接続されている。第２のアクロスザラインコンデンサ３３の他端は、コモンモードフィルタ３２の第２の巻線３２ｂの他端に接続されている。

【0019】

コモンモードノイズは、第１の巻線３２ａ及び第２の巻線３２ｂを、同方向に流れる。従って、コア３２ｃ内部に発生する磁束も、同方向になり、互いに強め合う。その結果、コモンモードフィルタ３２のインピーダンスが、大きくなる。これにより、ノイズフィルタ３は、コモンモードノイズを抑制できる。

【0020】

力率改善回路１は、入力電圧Ｖ_ｉｎが供給される第１の入力端子１１及び第２の入力端子１２を含む。力率改善回路１は、入力電圧Ｖ_ｉｎを検出する第１の電圧検出器１３を含む。第１の電圧検出器１３は、第１の入力端子１１と第２の入力端子１２との間に接続されている。

【0021】

力率改善回路１は、出力電圧Ｖ_ｏｕｔを出力する第１の出力端子１４及び第２の出力端子１５を含む。力率改善回路１は、出力電圧Ｖ_ｏｕｔを平滑するための出力コンデンサＣ_１を含む。出力コンデンサＣ_１は、第１の出力端子１４と第２の出力端子１５との間に接続されている。また、力率改善回路１は、出力電圧Ｖ_ｏｕｔを検出する第２の電圧検出器１６を含む。第２の電圧検出器１６は、第１の出力端子１４と第２の出力端子１５との間に接続されている。

【0022】

第１の出力端子１４と第２の出力端子１５との間には、負荷４が、接続されている。負荷４は、出力電圧Ｖ_ｏｕｔを異なる直流電圧に変換するＤＣ−ＤＣコンバータが例示されるが、これに限定されない。

【0023】

力率改善回路１は、第１のインダクタＬ_１を含む。第１のインダクタＬ_１の一端は、第１の入力端子１１に接続されている。第１のインダクタＬ_１の他端は、第１のノードＮ_１に接続されている。

【0024】

力率改善回路１は、第１及び第２のスイッチ素子（例えば、Ｎチャネル型電界効果トランジスタ（ＭＯＳＦＥＴ））Ｑ_１及びＱ_２を含む。第１のノードＮ_１は、第１のスイッチ素子Ｑ_１のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第１のノードＮ_１は、第２のスイッチ素子Ｑ_２のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。

【0025】

第１のインダクタＬ_１、並びに、第１及び第２のスイッチ素子Ｑ_１及びＱ_２が、アーム回路１７を構成する。

【0026】

本実施の形態では、力率改善回路１が１個のアーム回路１７を含むこととしたが、これに限定されない。力率改善回路１は、並列接続され、第１及び第２のゲートパルス信号Ｐ_１及びＰ_２で制御される、２個以上のアーム回路１７を含んでいても良い。

【0027】

また、アーム回路１７は、ハイサイドの１個の第１のスイッチ素子Ｑ_１を含んでいるが、これに限定されない。アーム回路１７は、ソース−ドレイン経路が並列接続され、第１のゲートパルス信号Ｐ_１で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、アーム回路１７は、ローサイドの１個の第２のスイッチ素子Ｑ_２を含んでいるが、これに限定されない。アーム回路１７は、ソース−ドレイン経路が並列接続され、第２のゲートパルス信号Ｐ_２で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。

【0028】

力率改善回路１は、第３及び第４のスイッチ素子Ｑ_３及びＱ_４を含む。第２の入力端子１２は、第３のスイッチ素子Ｑ_３のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第２の入力端子１２は、第４のスイッチ素子Ｑ_４のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。

【0029】

第３及び第４のスイッチ素子Ｑ_３及びＱ_４が、極性切り替えアーム回路１８を構成する。

【0030】

極性切り替えアーム回路１８は、ハイサイドの１個の第３のスイッチ素子Ｑ_３を含んでいるが、これに限定されない。極性切り替えアーム回路１８は、ソース−ドレイン経路が並列接続され、第３のゲートパルス信号Ｐ_３で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、極性切り替えアーム回路１８は、ローサイドの１個の第４のスイッチ素子Ｑ_４を含んでいるが、これに限定されない。極性切り替えアーム回路１８は、ソース−ドレイン経路が並列接続され、第４のゲートパルス信号Ｐ_４で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。

【0031】

なお、本実施の形態では、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までがＮチャネル型ＭＯＳＦＥＴであることとしたが、これに限定されない。第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までは、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイス、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などでも良い。

【0032】

第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までは、第１の寄生ダイオード（ボディダイオード）Ｄ_１から第４の寄生ダイオードＤ_４までを、夫々有する。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。第１の寄生ダイオードＤ_１から第４の寄生ダイオードＤ_４までは、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。

【0033】

力率改善回路１は、制御部５０を含む。制御部５０は、ＣＰＵ（Central Processing Unit）とプログラムを利用して、実現可能である。

【0034】

制御部５０は、入力電圧Ｖ_ｉｎの極性に応じて、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのゲート−ソース間の電圧を制御することにより、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのスイッチング動作を制御する。制御部５０は、ＰＷＭ（Pulse Width Modulation）信号である、第１のゲートパルス信号Ｐ_１から第４のゲートパルス信号Ｐ_４までを、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのゲートに、夫々出力する。なお、第１のゲートパルス信号Ｐ_１から第４のゲートパルス信号Ｐ_４までには、デッドタイムｔ_ｄ（図２参照）が設定されている。デッドタイムｔ_ｄは、１ｎｓから１０ｎｓ程度が例示されるが、これに限定されない。

【0035】

制御部５０は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第１の閾値Ｖ_{ｄｅｆｆ１}よりも小さくなった場合には、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのスイッチング動作を停止させるスイッチング動作停止制御を行う。また、制御部５０は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第２の閾値Ｖ_{ｄｅｆｆ２}以上になった場合には、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのスイッチング動作を再開させるスイッチング動作再開制御を行う。

【0036】

制御部５０は、第１閾値記憶部５１と、第２閾値記憶部５２と、判定部５３と、駆動部５４と、を含む。

【0037】

第１閾値記憶部５１は、第１の閾値Ｖ_{ｄｅｆｆ１}を記憶する。第１の閾値Ｖ_{ｄｅｆｆ１}は、有線通信又は無線通信経由で書き換え可能であっても良い。第１の閾値Ｖ_{ｄｅｆｆ１}は、５０Ｖが例示されるが、これに限定されない。

【0038】

第２閾値記憶部５２は、第２の閾値Ｖ_{ｄｅｆｆ２}を記憶する。第２の閾値Ｖ_{ｄｅｆｆ２}は、有線通信又は無線通信経由で書き換え可能であっても良い。第２の閾値Ｖ_{ｄｅｆｆ２}は、第１の閾値Ｖ_{ｄｅｆｆ１}より大きい値であることが好ましい。第２の閾値Ｖ_{ｄｅｆｆ２}は、６０Ｖが例示されるが、これに限定されない。

【0039】

判定部５３は、力率改善回路１の起動時に、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのスイッチング動作を行わせるための、ハイレベルの判定信号Ｓ_１を駆動部５４に出力する。

【0040】

判定部５３は、出力電圧Ｖ_ｏｕｔと、入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜と、の差を計算する。そして、判定部５３は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差と、第１の閾値Ｖ_{ｄｅｆｆ１}と、を比較する。判定部５３は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第１の閾値Ｖ_{ｄｅｆｆ１}よりも小さくなった場合には、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのスイッチング動作を停止させるための、ローレベルの判定信号Ｓ_１を駆動部５４に出力する。

【0041】

また、判定部５３は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差と、第２の閾値Ｖ_{ｄｅｆｆ２}と、を比較する。判定部５３は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第２の閾値Ｖ_{ｄｅｆｆ２}以上になった場合には、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのスイッチング動作を再開させるための、ハイレベルの判定信号Ｓ_１を駆動部５４に出力する。

【0042】

駆動部５４は、判定部５３から供給される判定信号Ｓ_１がハイレベルの場合には、出力電圧Ｖ_ｏｕｔが目標電圧（４００Ｖ）になるように、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までを制御する。具体的には、駆動部５４は、第１のゲートパルス信号Ｐ_１から第４のゲートパルス信号Ｐ_４までを、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのゲートに、夫々出力する。

【0043】

詳しくは、駆動部５４は、第１の電圧検出器１３で検出された入力電圧Ｖ_ｉｎと、第２の電圧検出器１６で検出された出力電圧Ｖ_ｏｕｔと、に基づいて、第１及び第２のゲートパルス信号Ｐ_１及びＰ_２の周波数（スイッチング周波数）と、オン時間と、を計算する。駆動部５４は、計算した周波数と、オン時間と、に基づいて、第１及び第２のゲートパルス信号Ｐ_１及びＰ_２を、第１及び第２のスイッチ素子Ｑ_１及びＱ_２のゲートに、夫々出力する。

【0044】

駆動部５４は、判定部５３から供給される判定信号Ｓ_１がローレベルの場合には、ローレベルの第１のゲートパルス信号Ｐ_１から第４のゲートパルス信号Ｐ_４までを、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのゲートに、夫々出力する。これにより、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までは、オフ状態になる。

【0045】

制御部５０のスイッチング動作時の制御について、説明する。

【0046】

アーム回路１７は、昇圧チョッパ回路と同様の回路構成を有する。従って、力率改善回路１は、昇圧チョッパ回路と同様の動作を行う。

【0047】

具体的には、制御部５０は、入力電圧Ｖ_ｉｎの極性が正相（Ｖ_ｉｎ≧０）である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ_３をオフし且つ第４のスイッチ素子Ｑ_４をオンする。

【0048】

そして、制御部５０は、第３のスイッチ素子Ｑ_３をオフし且つ第４のスイッチ素子Ｑ_４をオンした状態で、第１及び第２のスイッチ素子Ｑ_１及びＱ_２を相補的にオン／オフを切り替えるように制御する。

【0049】

例えば、制御部５０は、入力電圧Ｖ_ｉｎが正相である場合において、第２及び第４のスイッチ素子Ｑ_２及びＱ_４をオンし且つ第１及び第３のスイッチ素子Ｑ_１及びＱ_３をオフした第１の状態から、第２のスイッチ素子Ｑ_２をオフした第２の状態に制御する。

【0050】

次に、制御部５０は、第２の状態から、第１のスイッチ素子Ｑ_１をオンした第３の状態に制御する。

【0051】

次に、制御部５０は、第３の状態から、第１のスイッチ素子Ｑ_１をオフした第４の状態に制御する。

【0052】

次に、制御部５０は、第４の状態から、第２のスイッチ素子Ｑ_２をオンした第５の状態に制御する。

【0053】

一方、制御部５０は、入力電圧Ｖ_ｉｎの極性が逆相（Ｖ_ｉｎ＜０）である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ_３をオンし且つ第４のスイッチ素子Ｑ_４をオフする。

【0054】

そして、制御部５０は、第３のスイッチ素子Ｑ_３をオンし且つ第４のスイッチ素子Ｑ_４をオフした状態で、第１及び第２のスイッチ素子Ｑ_１及びＱ_２を相補的にオン／オフを切り替えるように制御する。

【0055】

なお、入力電圧Ｖ_ｉｎの極性が逆相である場合の、第１及び第２のスイッチ素子Ｑ_１及びＱ_２を相補的にオン／オフを切り替えるように制御する具体的な動作は、上述の入力電圧Ｖ_ｉｎが正相である場合の第１の状態から第５の状態までの制御と同様である。

【0056】

図２は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図２は、入力電圧Ｖ_ｉｎの極性が正相である場合の、力率改善回路１のスイッチング動作制御時の、第２のスイッチ素子Ｑ_２のゲートに供給される第２のゲートパルス信号Ｐ_２及び第１のスイッチ素子Ｑ_１のゲートに供給される第１のゲートパルス信号Ｐ_１の波形の一例を示す図である。

【0057】

制御部５０は、入力電圧Ｖ_ｉｎが正相である場合において、第２及び第４のスイッチ素子Ｑ_２及びＱ_４をオンし且つ第１及び第３のスイッチ素子Ｑ_１及びＱ_３をオフした第１の状態に制御する。

【0058】

次に、制御部５０は、第１の状態から、第２のスイッチ素子Ｑ_２をオフした第２の状態に制御する。第１の状態から第２の状態までの時間Ｔ_０が、第２のスイッチ素子Ｑ_２のオン時間である。

【0059】

次に、制御部５０は、第２の状態からデッドタイムｔ_ｄ経過後に、第１のスイッチ素子Ｑ_１をオンした第３の状態に制御する。

【0060】

次に、制御部５０は、第３の状態から、第１のスイッチ素子Ｑ_１をオフした第４の状態に制御する。第３の状態から第４の状態までの時間Ｔ_１が、第１のスイッチ素子Ｑ_１のオン時間である。

【0061】

次に、制御部５０は、第４の状態からデッドタイムｔ_ｄ経過後に、第２のスイッチ素子Ｑ_２をオンした第５の状態に制御する。

【0062】

制御部５０は、以降同様の制御を実行する。

【0063】

再び図１を参照すると、入力電圧Ｖ_ｉｎが正相である場合には、第１のスイッチ素子Ｑ_１は、第１のノードＮ_１から第１の出力端子１４に向かう方向の電流Ｉ_Ｑ１を流し、第１の出力端子１４から第１のノードＮ_１に向かう方向の電流を遮断する、整流素子と等価である。

【0064】

図３は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図３は、第２のスイッチ素子Ｑ_２のゲートに供給される第２のゲートパルス信号Ｐ_２と、第２のスイッチ素子Ｑ_２のドレイン−ソース間電圧Ｖ_Ｑ２と、第１のインダクタＬ_１を流れる電流Ｉ_Ｌ１と、第２のスイッチ素子Ｑ_２のドレイン電流Ｉ_Ｑ２と、第１のスイッチ素子Ｑ_１を流れる電流Ｉ_Ｑ１と、の波形を示す図である。

【0065】

なお、図３では、デッドタイムｔ_ｄの図示を省略している。

【0066】

第２のスイッチ素子Ｑ_２がオン状態の場合は、電源２→第１のインダクタＬ_１→第２のスイッチ素子Ｑ_２→電源２という経路に電流が流れる。従って、Ｉ_Ｌ１＝Ｉ_Ｑ２である。

【0067】

第２のスイッチ素子Ｑ_２がオフ状態の場合は、電源２→第１のインダクタＬ_１→第１のスイッチ素子Ｑ_１→第１の出力端子１４という経路に電流が流れる。従って、Ｉ_Ｌ１＝Ｉ_Ｑ１である。

【0068】

図４は、第１の実施の形態の力率改善回路の等価回路を示す図である。図４は、入力電圧Ｖ_ｉｎが正相であり且つ第２のスイッチ素子Ｑ_２がオン状態の場合の、力率改善回路１の等価回路を示す図である。

【0069】

第１のインダクタＬ_１の電圧Ｖ_Ｌ１と電流Ｉ_Ｌ１との関係は、次の式（１）で表される。式（１）において、ｔは時間である。

【0070】

【数1】

【0071】

図４に示す場合では、Ｖ_Ｌ１＝Ｖ_ｉｎである。そして、電圧Ｖ_Ｌ１と電流Ｉ_Ｌ１との向きを考慮すると、電流Ｉ_Ｌ１は、次の式（２）で表される。

【0072】

【数2】

【0073】

従って、電流Ｉ_Ｌ１の波形は、傾きがＶ_ｉｎ／Ｌ_１の直線状になる。つまり、電流Ｉ_Ｌ１の波形は、入力電圧Ｖ_ｉｎに依存し、出力電圧Ｖ_ｏｕｔに依存しない。

【0074】

図５は、第１の実施の形態の力率改善回路の等価回路の波形の一例を示す図である。図５は、入力電圧Ｖ_ｉｎが正相であり且つ第２のスイッチ素子Ｑ_２がオン状態の場合の、第１のインダクタＬ_１の電流Ｉ_Ｌ１の波形を示す図である。電流Ｉ_Ｌ１の波形は、傾きがＶ_ｉｎ／Ｌ_１の直線状になる。

【0075】

図６は、第１の実施の形態の力率改善回路の等価回路を示す図である。図６は、入力電圧Ｖ_ｉｎが正相であり且つ第２のスイッチ素子Ｑ_２がオフ状態の場合の、力率改善回路１の等価回路を示す図である。

【0076】

図６に示す場合では、Ｖ_Ｌ１＝Ｖ_ｏｕｔ−Ｖ_ｉｎである。そして、電圧Ｖ_Ｌ１と電流Ｉ_Ｌ１との向きを考慮すると、電流Ｉ_Ｌ１は、次の式（３）で表される。式（３）において、Ｉ_ｐは、第２のスイッチ素子Ｑ_２がオフ状態になったときの、電流Ｉ_Ｌ１の初期値である。

【0077】

【数3】

【0078】

従って、電流Ｉ_Ｌ１の波形は、傾きが−（Ｖ_ｏｕｔ−Ｖ_ｉｎ）／Ｌ_１の直線状になる。つまり、電流Ｉ_Ｌ１の波形は、入力電圧Ｖ_ｉｎ及び出力電圧Ｖ_ｏｕｔに依存する。

【0079】

図７は、第１の実施の形態の力率改善回路の等価回路の波形の一例を示す図である。図７は、入力電圧Ｖ_ｉｎが正相であり且つ第２のスイッチ素子Ｑ_２がオフ状態の場合の、第１のインダクタＬ_１の電流Ｉ_Ｌ１の波形を示す図である。電流Ｉ_Ｌ１の波形は、傾きが−（Ｖ_ｏｕｔ−Ｖ_ｉｎ）／Ｌ_１の直線状になる。

【0080】

再び図３を参照すると、第２のスイッチ素子Ｑ_２がオン状態の場合は、電流Ｉ_Ｌ１（＝Ｉ_Ｑ２）は、傾きがＶ_ｉｎ／Ｌ_１の直線状に増加する。一方、第２のスイッチ素子Ｑ_２がオフ状態の場合は、電流Ｉ_Ｌ１（＝Ｉ_Ｑ１）は、傾きが−（Ｖ_ｏｕｔ−Ｖ_ｉｎ）／Ｌ_１の直線状に減少する。

【0081】

図３に示すように、制御部５０は、電流臨界モードの制御を行う。電流臨界モードは、電流Ｉ_Ｌ１が途切れずに連続する電流連続モードと、電流Ｉ_Ｌ１が途切れる電流断続モードと、の境界のモードである。但し、制御部５０は、電流Ｉ_Ｌ１が０Ａに至らなくても、第２のスイッチ素子Ｑ_２のオフから所定時間経過したら、第２のスイッチ素子Ｑ_２を強制的にオンにする。電流Ｉ_Ｌ１が０Ａに至るのを待ち続けていると、待ち続けている期間は昇圧動作が停止してしまうことになるからである。

【0082】

［比較例］
式（３）に示すように、（Ｖ_ｏｕｔ−Ｖ_ｉｎ）が小さい場合、即ちＶ_ｏｕｔ≒Ｖ_ｉｎの場合には、電流Ｉ_Ｌ１が減少する傾きが小さい。つまり、電流Ｉ_Ｌ１が減少するのに長い時間がかかる。（Ｖ_ｏｕｔ−Ｖ_ｉｎ）が小さい場合は、力率改善回路１の起動時が例示されるが、これに限定されない。

【0083】

図８は、比較例の波形を示す図である。図８は、Ｖ_ｏｕｔ≒Ｖ_ｉｎである場合の、第２のスイッチ素子Ｑ_２のゲートに供給される第２のゲートパルス信号Ｐ_２と、第２のスイッチ素子Ｑ_２のドレイン−ソース間電圧Ｖ_Ｑ２と、第１のインダクタＬ_１を流れる電流Ｉ_Ｌ１と、第２のスイッチ素子Ｑ_２のドレイン電流Ｉ_Ｑ２と、第１のスイッチ素子Ｑ_１を流れる電流Ｉ_Ｑ１と、の波形を示す図である。

【0084】

なお、図８では、デッドタイムｔ_ｄの図示を省略している。

【0085】

第２のスイッチ素子Ｑ_２がオン状態である第１の状態では、Ｉ_Ｌ１＝Ｉ_Ｑ２である。また、電流Ｉ_Ｌ１（＝Ｉ_Ｑ２）の波形の傾きは、Ｖ_ｉｎ／Ｌ_１である。

【0086】

第１の状態になってから時間Ｔ_２経過後の、第２のスイッチ素子Ｑ_２がオフ状態である第３の状態では、Ｉ_Ｌ１＝Ｉ_Ｑ１である。また、電流Ｉ_Ｌ１（＝Ｉ_Ｑ１）の波形の傾きは、−（Ｖ_ｏｕｔ−Ｖ_ｉｎ）／Ｌ_１である。

【0087】

（Ｖ_ｏｕｔ−Ｖ_ｉｎ）が小さい場合、即ちＶ_ｏｕｔ≒Ｖ_ｉｎの場合には、電流Ｉ_Ｌ１が殆ど減少しない。しかしながら、前述した通り、制御部５０は、電流Ｉ_Ｌ１が０Ａに至らなくても、第２のスイッチ素子Ｑ_２のオフから所定の時間Ｔ_３が経過したら、第２のスイッチ素子Ｑ_２を強制的にオンにする。

【0088】

なお、時間Ｔ_３は、第２のスイッチ素子Ｑ_２がオンになってから次に第２のスイッチ素子Ｑ_２がオンになるまでのスイッチング周期の時間Ｔ_４から計算しても良い。つまり、時間Ｔ_４を予め定めておいて、Ｔ_３＝Ｔ_４−Ｔ_２で時間Ｔ_３を計算しても良い。時間Ｔ_４は、数十ｍｓ（ミリ秒）から数百ｍｓ程度が例示されるが、これに限定されない。一例として、時間Ｔ_４は、４０ｍｓから１００ｍｓ程度が例示される。

【0089】

第３の状態になってから時間Ｔ_３経過後の、第２のスイッチ素子Ｑ_２がオン状態である第１の状態では、Ｉ_Ｌ１＝Ｉ_Ｑ２である。また、電流Ｉ_Ｌ１（＝Ｉ_Ｑ２）の波形の傾きは、Ｖ_ｉｎ／Ｌ_１である。このように、時間Ｔ_３内において電流Ｉ_Ｌ１が充分に減少する前に、第２のスイッチ素子Ｑ_２が時間Ｔ_５の間オン状態にされると、電流Ｉ_Ｌ１が更に増加する。以降同様に、第２のスイッチ素子Ｑ_２のオンオフが繰り返されることにより、電流Ｉ_Ｌ１が累積的に増加し、第１のインダクタＬ_１の磁気飽和や、第２のスイッチ素子Ｑ_２の破壊を招く可能性がある。

【0090】

［第１の実施の形態の動作］
本発明者は、入力電圧Ｖ_ｉｎの実効値が２００Ｖであり且つ第１及び第２のスイッチ素子Ｑ_１及びＱ_２のスイッチング周期が４０ｍｓである場合に、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が５０Ｖ程度以上であれば、電流Ｉ_Ｌ１を好適に減少させることができることを見出した。換言すると、入力電圧Ｖ_ｉｎの実効値が２００Ｖであり且つ第１及び第２のスイッチ素子Ｑ_１及びＱ_２のスイッチング周期が４０ｍｓである場合に、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が５０Ｖ程度より小さければ、電流Ｉ_Ｌ１を好適に減少させることができないことを見出した。

【0091】

そこで、制御部５０は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第１の閾値Ｖ_{ｄｅｆｆ１}（＝５０Ｖ）よりも小さくなった場合には、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのスイッチング動作を停止させるスイッチング動作停止制御を行う。また、制御部５０は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第２の閾値Ｖ_{ｄｅｆｆ２}（＝６０Ｖ）以上になった場合には、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのスイッチング動作を再開させるスイッチング動作再開制御を行う。

【0092】

なお、制御部５０は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第１の閾値Ｖ_{ｄｅｆｆ１}（＝５０Ｖ）以上になった場合に、スイッチング動作再開制御を行うこととしても良い。この場合、第２閾値記憶部５２は、不要になる。但し、この場合、入力電圧Ｖ_ｉｎ及び出力電圧Ｖ_ｏｕｔのリップルや、第１の電圧検出器１３及び第２の電圧検出器１６の検出精度などに起因して、スイッチング動作の停止と再開とが、小刻みに繰り返されてしまう可能性がある。そのため、制御部５０は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第２の閾値Ｖ_{ｄｅｆｆ２}（＝６０Ｖ）以上になった場合に、スイッチング動作再開制御を行うことが、好適である。

【0093】

図９は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図９は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第１の閾値Ｖ_{ｄｅｆｆ１}（＝５０Ｖ）以上である場合の、第２のスイッチ素子Ｑ_２のゲートに供給される第２のゲートパルス信号Ｐ_２と、第２のスイッチ素子Ｑ_２のドレイン−ソース間電圧Ｖ_Ｑ２と、第１のインダクタＬ_１を流れる電流Ｉ_Ｌ１と、第２のスイッチ素子Ｑ_２のドレイン電流Ｉ_Ｑ２と、第１のスイッチ素子Ｑ_１を流れる電流Ｉ_Ｑ１と、の波形を示す図である。

【0094】

なお、図９では、デッドタイムｔ_ｄの図示を省略している。

【0095】

第２のスイッチ素子Ｑ_２がオン状態である第１の状態では、Ｉ_Ｌ１＝Ｉ_Ｑ２である。また、電流Ｉ_Ｌ１（＝Ｉ_Ｑ２）の波形の傾きは、Ｖ_ｉｎ／Ｌ_１である。

【0096】

第１の状態になってから時間Ｔ_６経過後の、第２のスイッチ素子Ｑ_２がオフ状態である第３の状態では、Ｉ_Ｌ１＝Ｉ_Ｑ１である。また、電流Ｉ_Ｌ１（＝Ｉ_Ｑ１）の波形の傾きは、−（Ｖ_ｏｕｔ−Ｖ_ｉｎ）／Ｌ_１である。

【0097】

図９に示すように、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第１の閾値Ｖ_{ｄｅｆｆ１}（＝５０Ｖ）以上である場合、即ち（Ｖ_ｏｕｔ−Ｖ_ｉｎ）≧５０である場合には、電流Ｉ_Ｌ１が好適に減少する。第３の状態になってから時間Ｔ_７経過後において、電流Ｉ_Ｌ１は、０Ａに到達する。これにより、制御部５０は、電流臨界モードを行うことができる。時間Ｔ_６と時間Ｔ_７との和が、スイッチング周期Ｔ_８（例えば、４０ｍｓから１００ｍｓ程度）である。

【0098】

図１０は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図１０は、入力電圧Ｖ_ｉｎの正相期間において、入力電圧Ｖ_ｉｎのピーク値（例えば、２８３Ｖ）と出力電圧Ｖ_ｏｕｔとが略等しい場合の、入力電圧Ｖ_ｉｎと、出力電圧Ｖ_ｏｕｔと、第１のインダクタＬ_１を流れる電流Ｉ_Ｌ１と、の波形を示す図である。

【0099】

入力電圧Ｖ_ｉｎの立ち上がり始めの期間７１は、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までにスイッチング動作を行わせるスイッチング動作期間である。期間７１は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第１の閾値Ｖ_{ｄｅｆｆ１}以上である期間である。

【0100】

期間７１の次の期間７２は、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までにスイッチング動作を行わせないスイッチング非動作期間である。期間７２の開始時において、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差Ｖ_０は、第１の閾値Ｖ_{ｄｅｆｆ１}より小さい。期間７２の終了時において、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差は、第２の閾値Ｖ_{ｄｅｆｆ２}より小さい。

【0101】

期間７２の次の第２番目の期間７１は、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までにスイッチング動作を再開させるスイッチング動作期間である。第２番目の期間７１は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第２の閾値Ｖ_{ｄｅｆｆ２}以上である期間である。第２番目の期間７１の開始時において、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差Ｖ_１は、第２の閾値Ｖ_{ｄｅｆｆ２}以上である。

【0102】

図１１は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図１１は、入力電圧Ｖ_ｉｎの正相期間において、入力電圧Ｖ_ｉｎのピーク値と出力電圧Ｖ_ｏｕｔとの差が第１の閾値Ｖ_{ｄｅｆｆ１}より小さい場合（例えば、Ｖ_ｏｕｔ＝３００Ｖ）の、入力電圧Ｖ_ｉｎと、出力電圧Ｖ_ｏｕｔと、第１のインダクタＬ_１を流れる電流Ｉ_Ｌ１と、の波形を示す図である。

【0103】

入力電圧Ｖ_ｉｎの立ち上がり始めの期間７１は、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までにスイッチング動作を行わせるスイッチング動作期間である。期間７１は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第１の閾値Ｖ_{ｄｅｆｆ１}以上である期間である。

【0104】

期間７１の次の期間７２は、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までにスイッチング動作を行わせないスイッチング非動作期間である。期間７２の開始時において、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差Ｖ_２は、第１の閾値Ｖ_{ｄｅｆｆ１}より小さい。期間７２の終了時において、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差は、第２の閾値Ｖ_{ｄｅｆｆ２}より小さい。

【0105】

期間７２の次の第２番目の期間７１は、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までにスイッチング動作を再開させるスイッチング動作期間である。第２番目の期間７１は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第２の閾値Ｖ_{ｄｅｆｆ２}である期間である。第２番目の期間７１の開始時において、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差Ｖ_３は、第２の閾値Ｖ_{ｄｅｆｆ２}以上である。

【0106】

図１１では、図１０と比較して、スイッチング非動作期間である期間７２が、短くなっている。これは、出力電圧Ｖ_ｏｕｔが高くなっているからである。

【0107】

図１２は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図１２は、入力電圧Ｖ_ｉｎの正相期間において、入力電圧Ｖ_ｉｎのピーク値と出力電圧Ｖ_ｏｕｔとの差が第１の閾値Ｖ_{ｄｅｆｆ１}以上である場合（例えば、Ｖ_ｏｕｔ＝４００Ｖ）の、入力電圧Ｖ_ｉｎと、出力電圧Ｖ_ｏｕｔと、第１のインダクタＬ_１を流れる電流Ｉ_Ｌ１と、の波形を示す図である。

【0108】

入力電圧Ｖ_ｉｎの正相期間の全体である期間７１は、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までにスイッチング動作を行わせるスイッチング動作期間である。期間７１は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第１の閾値Ｖ_{ｄｅｆｆ１}以上である期間である。入力電圧Ｖ_ｉｎのピーク時において、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差Ｖ_４は、第１の閾値Ｖ_{ｄｅｆｆ１}以上である。

【0109】

図１２では、図１０及び図１１と比較して、スイッチング非動作期間である期間７２が、無くなっている。これは、出力電圧Ｖ_ｏｕｔが高くなっているので、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が、第１の閾値Ｖ_{ｄｅｆｆ１}より小さくなることがないからである。

【0110】

図１３は、第１の実施の形態の力率改善回路の波形の一例を示す図である。図１３は、力率改善回路１の起動時の、入力電圧Ｖ_ｉｎと、第２のスイッチ素子Ｑ_２のゲートに供給される第２のゲートパルス信号Ｐ_２と、第２のスイッチ素子Ｑ_２のドレイン−ソース間電圧Ｖ_Ｑ２と、の波形を示す図である。

【0111】

入力電圧Ｖ_ｉｎの周期数が進むに従って出力電圧Ｖ_ｏｕｔが上昇するので、図１３に示すように、スイッチング非動作期間である期間７２が減少し、スイッチング動作期間である期間７１が増大する。そして、入力電圧Ｖ_ｉｎの第３周期目の後半（第３周期目の逆相期間）からは、スイッチング非動作期間である期間７２が無くなっている。

【0112】

上記の通り、力率改善回路１は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第１の閾値Ｖ_{ｄｅｆｆ１}よりも小さくなった場合には、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのスイッチング動作を停止させるスイッチング動作停止制御を行う。

【0113】

これにより、力率改善回路１は、第１のインダクタＬ_１の電流Ｉ_Ｌ１が累積的に増加し、第１のインダクタＬ_１の磁気飽和や、第２のスイッチ素子Ｑ_２の破壊を招く可能性を抑制できる。

【0114】

また、力率改善回路１は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第２の閾値Ｖ_{ｄｅｆｆ２}以上になった場合には、第１のスイッチ素子Ｑ_１から第４のスイッチ素子Ｑ_４までのスイッチング動作を再開させるスイッチング動作再開制御を行う。

【0115】

これにより、力率改善回路１は、入力電圧Ｖ_ｉｎ及び出力電圧Ｖ_ｏｕｔのリップルや、第１の電圧検出器１３及び第２の電圧検出器１６の検出精度などに起因して、スイッチング動作の停止と再開とが小刻みに繰り返されてしまう可能性を抑制できる。

【0116】

（第２の実施の形態）
図１４は、第２の実施の形態の力率改善回路の回路構成を示す図である。なお、第１の実施の形態と同一の構成要素については、同一の参照番号を付して、説明を省略する。

【0117】

力率改善回路１Ａは、入力電圧Ｖ_ｉｎを全波整流する全波整流回路６１を含む。全波整流回路６１は、ダイオードブリッジが例示されるが、これに限定されない。全波整流回路６１は、入力電圧Ｖ_ｉｎを全波整流した電圧を、第１のインダクタＬ_１の一端と、第２の出力端子１５と、の間に出力する。第１のインダクタＬ_１の他端は、第１のノードＮ_１に接続されている。

【0118】

第１の電圧検出器１３は、全波整流回路６１で全波整流された電圧を検出する。

【0119】

力率改善回路１Ａは、整流素子Ｄ_７を含む。整流素子Ｄ_７は、第１のノードＮ_１から第１の出力端子１４に向かう電流を通過させ、第１の出力端子１４から第１のノードＮ_１に向かう電流を遮断する。整流素子Ｄ_７は、ダイオードが例示されるが、これに限定されない。

【0120】

力率改善回路１Ａは、第２のスイッチ素子Ｑ_２を含む。第１のノードＮ_１は、第２のスイッチ素子Ｑ_２のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。

【0121】

第１のインダクタＬ_１、整流素子Ｄ_７及び第２のスイッチ素子Ｑ_２が、アーム回路１７Ａを構成する。

【0122】

アーム回路１７Ａは、昇圧チョッパ回路と同様の回路構成を有する。

【0123】

本実施の形態では、力率改善回路１Ａが１個のアーム回路１７Ａを含むこととしたが、これに限定されない。力率改善回路１Ａは、並列接続され、第２のゲートパルス信号Ｐ_２で制御される、２個以上のアーム回路１７Ａを含んでいても良い。

【0124】

また、アーム回路１７Ａは、ハイサイドの１個の整流素子Ｄ_７を含んでいるが、これに限定されない。アーム回路１７Ａは、並列接続された２個以上の整流素子を含んでいても良い。また、アーム回路１７Ａは、ローサイドの１個の第２のスイッチ素子Ｑ_２を含んでいるが、これに限定されない。アーム回路１７Ａは、ソース−ドレイン経路が並列接続され、第２のゲートパルス信号Ｐ_２で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドの整流素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。

【0125】

力率改善回路１Ａは、制御部５０を含む。制御部５０は、ＣＰＵとプログラムを利用して、実現可能である。

【0126】

制御部５０は、第２のスイッチ素子Ｑ_２のゲート−ソース間の電圧を制御することにより、第２のスイッチ素子Ｑ_２のスイッチング動作を制御する。制御部５０は、ＰＷＭ信号である、第２のゲートパルス信号Ｐ_２を、第２のスイッチ素子Ｑ_２のゲートに、夫々出力する。

【0127】

力率改善回路１Ａは、出力電圧Ｖ_ｏｕｔと全波整流された電圧の絶対値との差が第１の閾値Ｖ_{ｄｅｆｆ１}よりも小さくなった場合には、第２のスイッチ素子Ｑ_２のスイッチング動作を停止させるスイッチング動作停止制御を行う。

【0128】

これにより、力率改善回路１Ａは、第１の実施の形態の力率改善回路１と同様に、第１のインダクタＬ_１の電流Ｉ_Ｌ１が累積的に増加し、第１のインダクタＬ_１の磁気飽和や、第２のスイッチ素子Ｑ_２の破壊を招く可能性を抑制できる。

【0129】

また、力率改善回路１Ａは、出力電圧Ｖ_ｏｕｔと全波整流された電圧の絶対値との差が第２の閾値Ｖ_{ｄｅｆｆ２}以上になった場合には、第２のスイッチ素子Ｑ_２のスイッチング動作を再開させるスイッチング動作再開制御を行う。

【0130】

これにより、力率改善回路１Ａは、第１の実施の形態の力率改善回路１と同様に、入力電圧Ｖ_ｉｎ及び出力電圧Ｖ_ｏｕｔのリップルや、第１の電圧検出器１３及び第２の電圧検出器１６の検出精度などに起因して、スイッチング動作の停止と再開とが小刻みに繰り返されてしまう可能性を抑制できる。

【0131】

（第３の実施の形態）
図１５は、第３の実施の形態の力率改善回路の回路構成を示す図である。なお、第１の実施の形態と同一の構成要素については、同一の参照番号を付して、説明を省略する。

【0132】

力率改善回路１Ｂは、第１の実施の形態の力率改善回路１と比較して、第２のインダクタＬ_２と、第５及び第６のスイッチ素子Ｑ_５及びＱ_６と、を更に含む。

【0133】

第２のインダクタＬ_２の一端は、第１の入力端子１１に接続されている。第２のインダクタＬ_２の他端は、第２のノードＮ_２に接続されている。第２のノードＮ_２は、第５のスイッチ素子Ｑ_５のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第２のノードＮ_２は、第６のスイッチ素子Ｑ_６のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。

【0134】

第２のインダクタＬ_２、並びに、第５及び第６のスイッチ素子Ｑ_５及びＱ_６が、第２のアーム回路１９を構成する。

【0135】

第１のアーム回路１７は、マスターアームと称されても良いし、スレーブアームと称されても良い。第２のアーム回路１９は、スレーブアームと称されても良いし、マスターアームと称されても良い。

【0136】

本実施の形態では、力率改善回路１Ｂが１個の第２のアーム回路１９を含むこととしたが、これに限定されない。力率改善回路１Ｂは、並列接続され、第５及び第６のゲートパルス信号Ｐ_５及びＰ_６で制御される、２個以上の第２のアーム回路１９を含んでいても良い。第２のアーム回路１９の個数と、第１のアーム回路１７の個数は、同数が好適である。

【0137】

また、第２のアーム回路１９は、ハイサイドの１個の第５のスイッチ素子Ｑ_５を含んでいるが、これに限定されない。第２のアーム回路１９は、ソース−ドレイン経路が並列接続され、第５のゲートパルス信号Ｐ_５で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、第２のアーム回路１９は、ローサイドの１個の第６のスイッチ素子Ｑ_６を含んでいるが、これに限定されない。第２のアーム回路１９は、ソース−ドレイン経路が並列接続され、第６のゲートパルス信号Ｐ_６で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。

【0138】

第５のスイッチ素子Ｑ_５及び第６のスイッチ素子Ｑ_６は、第５の寄生ダイオードＤ_５及び第６の寄生ダイオードＤ_６を、夫々有する。第５の寄生ダイオードＤ_５及び第６の寄生ダイオードＤ_６は、第５のスイッチ素子Ｑ_５及び第６のスイッチ素子Ｑ_６のオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。

【0139】

第１の入力端子１１に入力される入力電流Ｉ_ｉｎは、第１のアーム回路１７に流れる電流Ｉ_Ｌ１と、第２のアーム回路１９に流れる電流Ｉ_Ｌ２と、の和である。

【0140】

力率改善回路１Ｂは、制御部５０を含む。制御部５０は、入力電圧Ｖ_ｉｎの極性に応じて、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までのゲート−ソース間の電圧を制御することにより、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までのスイッチング動作を制御する。制御部５０は、ＰＷＭ信号である、第１のゲートパルス信号Ｐ_１から第６のゲートパルス信号Ｐ_６までを、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までのゲートに、夫々出力する。なお、第１のゲートパルス信号Ｐ_１から第６のゲートパルス信号Ｐ_６までには、デッドタイムｔ_ｄが設定されている。

【0141】

制御部５０は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第１の閾値Ｖ_{ｄｅｆｆ１}（＝５０Ｖ）よりも小さくなった場合には、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までのスイッチング動作を停止させるスイッチング動作停止制御を行う。また、制御部５０は、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第２の閾値Ｖ_{ｄｅｆｆ２}（＝６０Ｖ）以上になった場合には、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までのスイッチング動作を再開させるスイッチング動作再開制御を行う。

【0142】

駆動部５４は、スイッチング動作を行う場合は、第１の電圧検出器１３で検出された入力電圧Ｖ_ｉｎと、第２の電圧検出器１６で検出された出力電圧Ｖ_ｏｕｔと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ_１、Ｐ_２、Ｐ_５及びＰ_６の周波数（スイッチング周波数）と、オン時間Ｔ_ｏｎ−ｄ（図１６参照）と、第１のアーム回路１７と第２のアーム回路１９との位相差時間ｔ_ｄｉｆｆ（図１６参照）と、を計算する。駆動部５４は、計算した周波数と、オン時間Ｔ_ｏｎ−ｄと、位相差時間ｔ_ｄｉｆｆと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ_１、Ｐ_２、Ｐ_５及びＰ_６を、第１、第２、第５及び第６のスイッチ素子Ｑ_１、Ｑ_２、Ｑ_５及びＱ_６のゲートに、夫々出力する。

【0143】

制御部５０のスイッチング動作時の制御について、説明する。

【0144】

制御部５０は、入力電圧Ｖ_ｉｎの極性が正相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ_３をオフし且つ第４のスイッチ素子Ｑ_４をオンする。

【0145】

そして、制御部５０は、第３のスイッチ素子Ｑ_３をオフし且つ第４のスイッチ素子Ｑ_４をオンした状態で、第１及び第２のスイッチ素子Ｑ_１及びＱ_２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ_５及びＱ_６を相補的にオン／オフを切り替えるように制御する。

【0146】

例えば、制御部５０は、入力電圧Ｖ_ｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ_２、Ｑ_４及びＱ_６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ_１、Ｑ_３及びＱ_５をオフした第１の状態から、第２のスイッチ素子Ｑ_２をオフし且つ第１のスイッチ素子Ｑ_１をオンした第２の状態に制御する。

【0147】

さらに、制御部５０は、第２の状態に制御した後、第２の状態から、第６のスイッチ素子Ｑ_６をオフした第３の状態に制御する。

【0148】

そして、制御部５０は、第３の状態に制御した後、第３の状態から、第５のスイッチ素子Ｑ_５をオンした第４の状態に制御する。

【0149】

また、制御部５０は、第４の状態に制御した後、第４の状態から、第１のスイッチ素子Ｑ_１をオフした第５の状態に制御する。

【0150】

そして、制御部５０は、第５の状態に制御した後、第５の状態から、第２のスイッチ素子Ｑ_２をオンした第６の状態に制御する。

【0151】

また、制御部５０は、第６の状態に制御した後、第６の状態から、第５のスイッチ素子Ｑ_５をオフした第７の状態に制御する。

【0152】

そして、制御部５０は、第７の状態に制御した後、第７の状態から、第６のスイッチ素子Ｑ_６をオンした第８の状態に制御する。

【0153】

また、制御部５０は、第８の状態に制御した後、第８の状態から、第２のスイッチ素子Ｑ_２をオフした第９の状態に制御する。

【0154】

そして、制御部５０は、第９の状態に制御した後、第９の状態から、第１のスイッチ素子Ｑ_１をオンした第１０の状態に制御する。

【0155】

以上の制御により、入力電圧Ｖ_ｉｎの極性が正相である場合には、電流Ｉ_Ｌ１及びＩ_Ｌ２が、第４のスイッチ素子Ｑ_４を介して、第２の入力端子１２に流れることとなる。

【0156】

一方、制御部５０は、入力電圧Ｖ_ｉｎの極性が逆相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ_３をオンし且つ第４のスイッチ素子Ｑ_４をオフする。

【0157】

そして、制御部５０は、第３のスイッチ素子Ｑ_３をオンし且つ第４のスイッチ素子Ｑ_４をオフした状態で、第１及び第２のスイッチ素子Ｑ_１及びＱ_２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ_５及びＱ_６を相補的にオン／オフを切り替えるように制御する。

【0158】

この制御により、入力電圧Ｖ_ｉｎの極性が逆相である場合には、電流Ｉ_Ｌ１及びＩ_Ｌ２が、第３のスイッチ素子Ｑ_３を介して第２の入力端子１２に流れることとなる。

【0159】

なお、入力電圧Ｖ_ｉｎの極性が逆相である場合の、第１及び第２のスイッチ素子Ｑ_１及びＱ_２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ_５及びＱ_６を相補的にオン／オフを切り替えるように制御する具体的な動作は、上述の入力電圧Ｖ_ｉｎが正相である場合の第１の状態から第１０の状態までの制御と同様である。

【0160】

図１６は、第３の実施の形態の力率改善回路の波形の一例を示す図である。図１６は、入力電圧Ｖ_ｉｎの極性が正相である場合の、力率改善回路１Ｂの動作波形の一例を示す図である。

【0161】

制御部５０は、入力電圧Ｖ_ｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ_２、Ｑ_４及びＱ_６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ_１、Ｑ_３及びＱ_５をオフした第１の状態に制御する。次に、制御部５０は、タイミングｔ_１において、第２のスイッチ素子Ｑ_２をオフする。次に、制御部５０は、タイミングｔ_１からデッドタイムｔ_ｄ経過後のタイミングｔ_２において、第１のスイッチ素子Ｑ_１をオンした第２の状態に制御する。

【0162】

次に、制御部５０は、タイミングｔ_３において、第２の状態から、第６のスイッチ素子Ｑ_６をオフした第３の状態に制御する。次に、制御部５０は、タイミングｔ_３からデッドタイムｔ_ｄ経過後のタイミングｔ_４において、第５のスイッチ素子Ｑ_５をオンした第４の状態に制御する。タイミングｔ_２からタイミングｔ_４までの期間が、第１のアーム回路１７と第２のアーム回路１９との間の位相差時間ｔ_ｄｉｆｆである。

【0163】

次に、制御部５０は、タイミングｔ_５において、第４の状態から、第１のスイッチ素子Ｑ_１をオフした第５の状態に制御する。タイミングｔ_２からタイミングｔ_５までの期間が、オン時間Ｔ_ｏｎ−ｄである。次に、制御部５０は、タイミングｔ_５からデッドタイムｔ_ｄ経過後のタイミングｔ_６において、第２のスイッチ素子Ｑ_２をオンした第６の状態に制御する。次に、制御部５０は、タイミングｔ_７において、第６の状態から、第５のスイッチ素子Ｑ_５をオフした第７の状態に制御する。タイミングｔ_４からタイミングｔ_７までの期間が、オン時間Ｔ_ｏｎ−ｄである。

【0164】

次に、制御部５０は、タイミングｔ_７からデッドタイムｔ_ｄ経過後のタイミングｔ_８において、第７の状態から、第６のスイッチ素子Ｑ_６をオンした第８の状態に制御する。次に、制御部５０は、タイミングｔ_９において、第８の状態から、第２のスイッチ素子Ｑ_２をオフした第９の状態に制御する。タイミングｔ_６からタイミングｔ_９までの期間が、オン時間Ｔ_ｏｎ−ｄである。次に、制御部５０は、タイミングｔ_９からデッドタイムｔ_ｄ経過後のタイミングｔ_１０において、第９の状態から、第１のスイッチ素子Ｑ_１をオンした第１０の状態に制御する。

【0165】

制御部５０は、以降同様の制御を実行する。

【0166】

なお、第２のスイッチ素子Ｑ_２を制御するための第２のゲートパルス信号Ｐ_２の位相と、第６のスイッチ素子Ｑ_６を制御するための第６のゲートパルス信号Ｐ_６の位相とは、位相差時間ｔ_ｄｉｆｆだけずれている。同様に、第１のスイッチ素子Ｑ_１を制御するための第１のゲートパルス信号Ｐ_１の位相と、第５のスイッチ素子Ｑ_５を制御するための第５のゲートパルス信号Ｐ_５の位相とは、位相差時間ｔ_ｄｉｆｆだけずれている。

【0167】

上記の通り、力率改善回路１Ｂは、インターリーブ方式の力率改善回路である。力率改善回路１Ｂでは、第１のインダクタＬ_１の電流Ｉ_Ｌ１と第２のインダクタＬ_２の電流Ｉ_Ｌ２との位相がずれているので、一方のインダクタの電流が、他方のインダクタの電流を打ち消す方向に流れる。従って、第２のアクロスザラインコンデンサ３３及び出力コンデンサＣ_１のリップル電流を低減できる。

【0168】

力率改善回路１Ｂは、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第１の閾値Ｖ_{ｄｅｆｆ１}よりも小さくなった場合には、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までのスイッチング動作を停止させるスイッチング動作停止制御を行う。

【0169】

これにより、力率改善回路１Ｂは、第１のインダクタＬ_１の電流Ｉ_Ｌ１及び第２のインダクタＬ_２の電流Ｉ_Ｌ２が累積的に増加し、第１のインダクタＬ_１及び第２のインダクタＬ_２の磁気飽和や、第２のスイッチ素子Ｑ_２及び第４のスイッチ素子Ｑ_４の破壊を招く可能性を抑制できる。

【0170】

また、力率改善回路１Ｂは、出力電圧Ｖ_ｏｕｔと入力電圧Ｖ_ｉｎの絶対値｜Ｖ_ｉｎ｜との差が第２の閾値Ｖ_{ｄｅｆｆ２}以上になった場合には、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までのスイッチング動作を再開させるスイッチング動作再開制御を行う。

【0171】

これにより、力率改善回路１は、入力電圧Ｖ_ｉｎ及び出力電圧Ｖ_ｏｕｔのリップルや、第１の電圧検出器１３及び第２の電圧検出器１６の検出精度などに起因して、スイッチング動作の停止と再開とが小刻みに繰り返されてしまう可能性を抑制できる。

【0172】

本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0173】

１、１Ａ、１Ｂ 力率改善回路
２ 電源
３ ノイズフィルタ
４ 負荷
１１ 第１の入力端子
１２ 第２の入力端子
１３ 第１の電圧検出器
１４ 第１の出力端子
１５ 第２の出力端子
１６ 第２の電圧検出器
１７ アーム回路（第１のアーム回路）
１８ 極性切り替えアーム回路
１９ 第２のアーム回路
５０ 制御部
５１ 第１閾値記憶部
５２ 第２閾値記憶部
５３ 判定部
５４ 駆動部
６１ 全波整流回路
Ｄ_７ 整流素子
Ｌ_１ 第１のインダクタ
Ｌ_２ 第２のインダクタ
Ｑ_１ 第１のスイッチ素子
Ｑ_２ 第２のスイッチ素子
Ｑ_３ 第３のスイッチ素子
Ｑ_４ 第４のスイッチ素子
Ｑ_５ 第５のスイッチ素子
Ｑ_６ 第６のスイッチ素子
Ｃ_１ 出力コンデンサ
Ｎ_１ 第１のノード
Ｎ_２ 第２のノード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】