特許 6972680 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6972680

(24)【登録日】2021年11月8日

(45)【発行日】2021年11月24日

(54)【発明の名称】炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20211111BHJP

   H01L 29/12 20060101ALI20211111BHJP

【ＦＩ】

   H01L29/78 652S

   H01L29/78 652T

   H01L29/78 652J

   H01L29/78 653A

   H01L29/78 652C

【請求項の数】11

【全頁数】24

(21)【出願番号】特願2017-114765(P2017-114765)

(22)【出願日】2017年6月9日

(65)【公開番号】特開2019-3966(P2019-3966A)

(43)【公開日】2019年1月10日

【審査請求日】2020年5月14日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】小林 勇介

(72)【発明者】

【氏名】大瀬 直之

(72)【発明者】

【氏名】原田 信介

(72)【発明者】

【氏名】小島 貴仁

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 国際公開第２０１６／００２７６９（ＷＯ，Ａ１）

【文献】 特開２００７−２６６１３３（ＪＰ，Ａ）

【文献】 特開２００７−１２９２５９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

(57)【特許請求の範囲】

【請求項1】

第１導電型の炭化珪素基板のおもて面に設けられた第１導電型の第１半導体層と、
前記第１半導体層の表面に設けられた前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、
前記第２半導体層の表面に設けられた第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、
前記第３半導体層の表面に選択的に設けられた第２導電型の第５半導体層と、
前記第４半導体層および前記第３半導体層を貫通して前記第２半導体層に達するストライプ形状の第１トレンチと、
前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第４半導体層および前記第５半導体層に接する第１電極と、
前記炭化珪素基板の裏面に設けられた第２電極と、
前記第２半導体層の内部に選択的に前記第１トレンチの側壁および前記第３半導体層に接するように配置された第２導電型の第６半導体層と、
前記第６半導体層に接し前記第１トレンチの一部に接し、前記第１トレンチの長手方向と直交する方向に前記第１トレンチを横断するように設けられた第２導電型の第７半導体層と、
を備え、
上面から見た際、前記第７半導体層で前記第６半導体層を含まない面積は前記第６半導体層を含む面積に対して２倍以上広く、
前記第６半導体層は前記第１トレンチの長手方向と並行な線上の前記第７半導体層の上側の面の前記第１トレンチ間に選択的に配置されることを特徴とする炭化珪素半導体装置。

【請求項2】

前記第７半導体層の一部と接し、前記第１トレンチの底部全面と接し、前記第７半導体層よりも前記第２電極側に浅い第２導電型の第８半導体層を備えることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記第６半導体層は前記第１トレンチの側壁に対して菱型状に前記第７半導体層の上側の面に選択的に配置されることを特徴とする請求項１または２に記載の炭化珪素半導体装置。

【請求項4】

前記第６半導体層は前記第１トレンチの側壁に対して斜め状に前記第７半導体層の上側の面に選択的に配置されることを特徴とする請求項１または２に記載の炭化珪素半導体装置。

【請求項5】

前記第６半導体層は前記第１トレンチの垂直方向に１０μｍ以上間隔を空けて繰り返し配置されることを特徴とする請求項１、２または４に記載の炭化珪素半導体装置。

【請求項6】

第１導電型の炭化珪素基板のおもて面に設けられた第１導電型の第１半導体層と、
前記第１半導体層の表面に設けられた前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、
前記第２半導体層の表面に設けられた第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、
前記第３半導体層の表面に選択的に設けられた第２導電型の第５半導体層と、
前記第４半導体層および前記第３半導体層を貫通して前記第２半導体層に達するストライプ形状の第１トレンチと、
前記第１トレンチの側壁に接し、前記第３半導体層に接する第１絶縁膜と、
前記第１トレンチの内部に前記第１絶縁膜を介して設けられたゲート電極と、
前記第５半導体層および前記第４半導体層に接する第１電極と、
前記炭化珪素基板の裏面に設けられた第２電極と、
前記第２半導体層の内部に選択的に前記第１トレンチの側壁および前記第３半導体層に接するように配置された第２導電型の第６半導体層と、
前記第６半導体層に接し前記第１トレンチの一部に接し、前記第１トレンチの長手方向と直交する方向に前記第１トレンチを横断するように設けられた第２導電型の第７半導体層と、
前記第１トレンチの底部の少なくとも一部に接し、前記第１絶縁膜よりも少なくとも１．１倍以上厚い第２絶縁膜と、
を備え、
上面から見た際、前記第７半導体層で前記第６半導体層を含まない面積は前記第６半導体層を含む面積に対して２倍以上広く、
前記第６半導体層は前記第１トレンチの長手方向と並行な線上の前記第７半導体層の上側の面の前記第１トレンチ間に選択的に配置されることを特徴とする炭化珪素半導体装置。

【請求項7】

前記第６半導体層は前記第１トレンチの側壁に対して菱型状に前記第７半導体層の上側の面に選択的に配置されることを特徴とする請求項６に記載の炭化珪素半導体装置。

【請求項8】

前記第６半導体層は前記第１トレンチの側壁に対して斜め状に前記第７半導体層の上側の面に選択的に配置されることを特徴とする請求項６に記載の炭化珪素半導体装置。

【請求項9】

前記第６半導体層は前記第１トレンチの垂直方向に１０μｍ以上間隔を空けて繰り返し配置されることを特徴とする請求項６または８に記載の炭化珪素半導体装置。

【請求項10】

第１導電型の炭化珪素基板のおもて面に第１導電型の第１半導体層を形成する工程と、前記第１半導体層の表面に前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層を形成する工程と、
前記第２半導体層の表面に第２導電型の第３半導体層を形成する工程と、
前記第３半導体層の表面に選択的に第１導電型の第４半導体層を形成する工程と、
前記第３半導体層の表面に選択的に第２導電型の第５半導体層を形成する工程と、
前記第４半導体層および前記第３半導体層を貫通して前記第２半導体層に達するストライプ形状の第１トレンチを形成する工程と、
前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第４半導体層および前記第５半導体層に接する第１電極を形成する工程と、
前記炭化珪素基板の裏面に第２電極を形成する工程と、
前記第２半導体層の内部に選択的に前記第１トレンチの側壁および前記第３半導体層に接するように配置された第２導電型の第６半導体層を形成する工程と、
前記第６半導体層に接し前記第１トレンチの一部に接し、前記第１トレンチの長手方向と直交する方向に前記第１トレンチを横断するように第２導電型の第７半導体層を形成する工程と、を含み、
前記第６半導体層を形成する工程は、上面から見た際、前記第７半導体層で前記第６半導体層を含まない面積を、前記第６半導体層を含む面積に対して２倍以上広く形成し、前記第６半導体層を前記第１トレンチの長手方向と並行な線上の前記第７半導体層の上側の面の前記第１トレンチ間に選択的に形成することを特徴とする炭化珪素半導体装置の製造方法。

【請求項11】

第１導電型の炭化珪素基板のおもて面に第１導電型の第１半導体層を形成する工程と、前記第１半導体層の表面に前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層を形成する工程と、
前記第２半導体層の表面に第２導電型の第３半導体層を形成する工程と、
前記第３半導体層の表面に選択的に第１導電型の第４半導体層を形成する工程と、
前記第３半導体層の表面に選択的に第２導電型の第５半導体層を形成する工程と、
前記第４半導体層および前記第３半導体層を貫通して前記第２半導体層に達するストライプ形状の第１トレンチを形成する工程と、
前記第１トレンチの側壁に接し、前記第３半導体層に接する第１絶縁膜を形成する工程と、
前記第１トレンチの内部に第１絶縁膜を介してゲート電極を形成する工程と、
前記第５半導体層および前記第４半導体層に接する第１電極を形成する工程と、
前記炭化珪素基板の裏面に第２電極を形成する工程と、
前記第２半導体層の内部に選択的に前記第１トレンチの側壁および前記第３半導体層に接するように配置された第２導電型の第６半導体層を形成する工程と、
前記第６半導体層に接し前記第１トレンチの一部に接し、前記第１トレンチの長手方向と直交する方向に前記第１トレンチを横断するように第２導電型の第７半導体層を形成する工程と、
第１トレンチの底部の少なくとも一部に接し、前記第１絶縁膜よりも少なくとも１．１倍以上厚い第２絶縁膜を形成する工程と、を含み、
前記第６半導体層を形成する工程は、上面から見た際、前記第７半導体層で前記第６半導体層を含まない面積を、前記第６半導体層を含む面積に対して２倍以上広く形成し、前記第６半導体層を前記第１トレンチの長手方向と並行な線上の前記第７半導体層の上側の面の前記第１トレンチ間に選択的に形成することを特徴とする炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。

【0003】

しかしながら、縦型ＭＯＳＦＥＴにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。

【0004】

このような問題を解消する方法として、ストライプ状の平面パターンを有するトレンチ構造の縦型ＭＯＳＦＥＴにおいて、トレンチとトレンチの間、トレンチと平行にストライプ状にｐ⁺型ベース領域を設ける技術が提案されている（例えば、下記特許文献１参照）。さらに、トレンチ底に、トレンチと平行にストライプ状にｐ⁺型ベース領域を設ける技術が提案されている。

【0005】

図２９および図３０は、従来の炭化珪素半導体装置の構造を示す断面図である。図２９に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）１００のおもて面（ｐ型ベース層６側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）１００は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１上にｎ^-型ドリフト層２、電流拡散領域であるｎ型領域５およびｐ型ベース層６となる各炭化珪素層を順にエピタキシャル成長させてなる。

【0006】

ｎ型領域５には、トレンチ１８の底面全体を覆うように第１ｐ⁺型領域３が選択的に設けられている。第１ｐ⁺型領域３は、ｎ^-型ドリフト層２に達しない深さで設けられている。また、ｎ型領域５には、隣り合うトレンチ１８間（メサ部）に、下側第２ｐ⁺型ベース領域４ａと上側第２ｐ⁺型ベース領域４ｂが選択的に設けられている。下側第２ｐ⁺型ベース領域４ａと第１ｐ⁺型ベース領域３は同時に形成されてもかまわない。上側第１ｐ⁺型ベース領域４ｂは、ｐ型ベース層６に接するように設けられている。符号７〜１２は、それぞれｎ⁺型ソース領域、ｐ⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜およびソース電極である。

【0007】

図２９の構成の縦型ＭＯＳＦＥＴにおいて、第１ｐ⁺型領域３とｎ型領域５とのｐｎ接合がトレンチ１８よりも深い位置にある。このため、第１ｐ⁺型領域３とｎ型領域５との境界に電界が集中し、トレンチ１８の底部の電界集中を緩和することが可能となる。類似構造として図３０の構成の縦型ＭＯＳＦＥＴにおいて、第１ｐ⁺型領域３の代わりにトレンチ下側の酸化膜１９をトレンチ側壁の酸化膜９よりも厚くすることでもトレンチ１８の底部の電界集中を緩和することが可能となる。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００９−２６０２５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかしながら、上述した従来構造では、セルピッチを４．０μｍより小さくしようとすると、第１ｐ⁺型領域３および下側第２ｐ⁺型領域４ａ、上側第２ｐ⁺型領域４ｂの寸法を１．０μｍより狭くしなければならない。このため、より精度の高いフォトリソグラフィが必要となり、製造難易度が向上する。一方、第１ｐ⁺型領域３および下側第２ｐ⁺型領域４ａ、上側第２ｐ⁺型領域４ｂを設けないと、トレンチの底部の電界集中を緩和できず、目標とする耐圧を実現することができない。

【0010】

この発明は、上述した従来技術による問題点を解消するため、セルピッチを４．０μｍより小さくした場合でも、目標とする耐圧の実現を、従来と同程度の製造難易度で製造可能な炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0011】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素基板のおもて面に設けられた第１導電型の第１半導体層と、前記第１半導体層の表面に設けられた前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、前記第２半導体層の表面に設けられた第２導電型の第３半導体層と、前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、前記第３半導体層の表面に選択的に設けられた第２導電型の第５半導体層と、前記第４半導体層および前記第３半導体層を貫通して前記第２半導体層に達するストライプ形状の第１トレンチと、前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、前記第４半導体層および前記第５半導体層に接する第１電極と、前記炭化珪素基板の裏面に設けられた第２電極と、前記第２半導体層の内部に選択的に前記第１トレンチの側壁および前記第３半導体層に接するように配置された第２導電型の第６半導体層と、前記第６半導体層に接し前記第１トレンチの一部に接し、前記第１トレンチの長手方向と直交する方向に前記第１トレンチを横断するように設けられた第２導電型の第７半導体層と、を備える。上面から見た際、前記第７半導体層で前記第６半導体層を含まない面積は前記第６半導体層を含む面積に対して２倍以上広い。前記第６半導体層は前記第１トレンチの長手方向と並行な線上の前記第７半導体層の上側の面の前記第１トレンチ間に選択的に配置される。

【0012】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第７半導体層の一部と接し、前記第１トレンチの底部全面と接し、前記第７半導体層よりも前記第２電極側に浅いことを特徴とする第２導電型の第８半導体層を備えることを特徴とする。

【0014】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第６半導体層は前記第１トレンチの側壁に対して菱型状に前記第７半導体層の上側の面に選択的に配置されることを特徴とする。

【0015】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第６半導体層は前記第１トレンチの側壁に対して斜め状に前記第７半導体層の上側の面に選択的に配置されることを特徴とする。

【0016】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第６半導体層は前記第１トレンチの垂直方向に１０μｍ以上間隔を空けて繰り返し配置されることを特徴とする。

【0017】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素基板のおもて面に設けられた第１導電型の第１半導体層と、前記第１半導体層の表面に設けられた前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、前記第２半導体層の表面に設けられた第２導電型の第３半導体層と、前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、前記第３半導体層の表面に選択的に設けられた第２導電型の第５半導体層と、前記第４半導体層および前記第３半導体層を貫通して前記第２半導体層に達するストライプ形状の第１トレンチと、前記第１トレンチの側壁に接し、前記第３半導体層に接する第１絶縁膜と、前記第１トレンチの内部に第１絶縁膜を介して設けられたゲート電極と、前記第５半導体層および前記第４半導体層に接する第１電極と、前記炭化珪素基板の裏面に設けられた第２電極と、前記第２半導体層の内部に選択的に前記第１トレンチの側壁および前記第３半導体層に接するように配置された第２導電型の第６半導体層と、前記第６半導体層に接し前記第１トレンチの一部に接し、前記第１トレンチの長手方向と直交する方向に前記第１トレンチを横断するように設けられた第２導電型の第７半導体層と、前記第１トレンチの底部の少なくとも一部に接し、前記第１絶縁膜よりも少なくとも１．１倍以上厚い第２絶縁膜と、を備える。上面から見た際、前記第７半導体層で前記第６半導体層を含まない面積は前記第６半導体層を含む面積に対して２倍以上広い。前記第６半導体層は前記第１トレンチの長手方向と並行な線上の前記第７半導体層の上側の面の前記第１トレンチ間に選択的に配置される。

【0019】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第６半導体層は前記第１トレンチの側壁に対して菱型状に前記第７半導体層の上側の面に選択的に配置されることを特徴とする。

【0020】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第６半導体層は前記第１トレンチの側壁に対して斜め状に前記第７半導体層の上側の面に選択的に配置されることを特徴とする。

【0021】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第６半導体層は前記第１トレンチの垂直方向に１０μｍ以上間隔を空けて繰り返し配置されることを特徴とする。

【0022】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。第１導電型の炭化珪素基板のおもて面に第１導電型の第１半導体層を形成する工程と、前記第１半導体層の表面に前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層を形成する工程と、前記第２半導体層の表面に第２導電型の第３半導体層を形成する工程と、前記第３半導体層の表面に選択的に第１導電型の第４半導体層を形成する工程と、前記第３半導体層の表面に選択的に第２導電型の第５半導体層を形成する工程と、前記第４半導体層および前記第３半導体層を貫通して前記第２半導体層に達するストライプ形状の第１トレンチを形成する工程と、前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程と、前記第４半導体層および前記第５半導体層に接する第１電極を形成する工程と、前記炭化珪素基板の裏面に第２電極を形成する工程と、前記第２半導体層の内部に選択的に前記第１トレンチの側壁および前記第３半導体層に接するように配置された第２導電型の第６半導体層を形成する工程と、前記第６半導体層に接し前記第１トレンチの一部に接し、前記第１トレンチの長手方向と直交する方向に前記第１トレンチを横断するように第２導電型の第７半導体層を形成する工程と、を含む。前記第６半導体層を形成する工程は、上面から見た際、前記第７半導体層で前記第６半導体層を含まない面積を、前記第６半導体層を含む面積に対して２倍以上広く形成し、前記第６半導体層を前記第１トレンチの長手方向と並行な線上の前記第７半導体層の上側の面の前記第１トレンチ間に選択的に形成する。

【0023】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。第１導電型の炭化珪素基板のおもて面に第１導電型の第１半導体層を形成する工程と、前記第１半導体層の表面に前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層を形成する工程と、前記第２半導体層の表面に第２導電型の第３半導体層を形成する工程と、前記第３半導体層の表面に選択的に第１導電型の第４半導体層を形成する工程と、前記第３半導体層の表面に選択的に第２導電型の第５半導体層を形成する工程と、前記第４半導体層および前記第３半導体層を貫通して前記第２半導体層に達するストライプ形状の第１トレンチを形成する工程と、前記第１トレンチの側壁に接し、前記第３半導体層に接する第１絶縁膜を形成する工程と、前記第１トレンチの内部に第１絶縁膜を介してゲート電極を形成する工程と、前記第５半導体層および前記第４半導体層に接する第１電極を形成する工程と、前記炭化珪素基板の裏面に第２電極を形成する工程と、前記第２半導体層の内部に選択的に前記第１トレンチの側壁および前記第３半導体層に接するように配置された第２導電型の第６半導体層を形成する工程と、前記第６半導体層に接し前記第１トレンチの一部に接し、前記第１トレンチの長手方向と直交する方向に前記第１トレンチを横断するように第２導電型の第７半導体層を形成する工程と、第１トレンチの底部の少なくとも一部に接し、前記第１絶縁膜よりも少なくとも１．１倍以上厚い第２絶縁膜を形成する工程と、を含む。前記第６半導体層を形成する工程は、上面から見た際、前記第７半導体層で前記第６半導体層を含まない面積を、前記第６半導体層を含む面積に対して２倍以上広く形成し、前記第６半導体層を前記第１トレンチの長手方向と並行な線上の前記第７半導体層の上側の面の前記第１トレンチ間に選択的に形成する。

【0024】

上述した発明によれば、下側第２ｐ⁺型領域４ａをトレンチの幅方向と垂直に配置することで、上側第２ｐ⁺型領域４ｂを形成した後、トレンチを形成することができる。これにより、上側第２ｐ⁺型領域４ｂおよびトレンチと下側第２ｐ⁺型領域４ａで合わせずれが生じることを防ぐことができる。また、上側第２ｐ⁺型領域４ｂをトレンチ側壁に接するように配置することでセルピッチを４．０μｍより小さくしても、従来と同じ精度のフォトリソグラフィで、下側第２ｐ⁺型領域４ａをソース電極に接続することが容易になる。さらに、トレンチと下側第２ｐ⁺型領域４ａに接しないトレンチ部はトレンチとセルフアラインで形成される第１ｐ⁺型領域３、もしくはトレンチ底部の酸化膜を厚くすることでトレンチの底に高電界が印加されることを抑制することが可能となり、目標とする耐圧を実現した炭化珪素半導体装置を提供できる。ここで、セルピッチとは、隣り合うトレンチにおけるトレンチの中心間の距離である。

【0025】

また、上述した発明によれば、ｐ型ベース層６と下側第２ｐ⁺型領域４ａとの間に上側第２ｐ⁺型領域４ｂが設けられていない領域の面積を、ｐ型ベース層６と下側第ｐ⁺型領域４ａとの間に上側第２ｐ⁺型領域４ｂが設けられている領域の面積の２倍以上大きくしている。ｐ型層ベース６と下側第２ｐ⁺型領域４ａとの間に上側第２ｐ⁺型領域４ｂが設けられていない領域は、オン時に電流が流れる領域であるため、オン時に電流が流れる領域を十分に確保でき、炭化珪素半導体装置の性能が劣化することを防止できる。

【発明の効果】

【0026】

本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、セルピッチを４．０μｍより小さくした場合でも、目標とする耐圧を実現する炭化珪素半導体装置が、従来と同程度の製造難易度で製造できるという効果を奏する。

【図面の簡単な説明】

【0027】

【図1】実施の形態１にかかる炭化珪素半導体装置の構造を示す図６、７のＡ−Ａ’部分の断面図である。

【図2】実施の形態１にかかる炭化珪素半導体装置の構造を示す図６、７のＢ−Ｂ’部分の断面図である。

【図3】実施の形態１にかかる炭化珪素半導体装置の構造を示す図６、７のＣ−Ｃ’部分の断面図である。

【図4】実施の形態１にかかる炭化珪素半導体装置の構造を示す図６、７のＤ−Ｄ’部分の断面図である。

【図5】実施の形態１にかかる炭化珪素半導体装置の構造を示す図６、７のＥ−Ｅ’部分の断面図である。

【図6】実施の形態１にかかる炭化珪素半導体装置の構造を示す図１〜４のａ−ａ’部分の上面図である。

【図7】実施の形態１にかかる炭化珪素半導体装置の構造を示す図１〜４のｂ−ｂ’部分の上面図である。

【図8】実施の形態１にかかる炭化珪素半導体装置の上側第２ｐ⁺型領域の配置の他の例を示す上面図である。

【図9】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。

【図10】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。

【図11】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。

【図12】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。

【図13】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。

【図14】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。

【図15】実施の形態２にかかる炭化珪素半導体装置の構造を示す図６、７のＡ−Ａ’部分の断面図である。

【図16】実施の形態２にかかる炭化珪素半導体装置の構造を示す図６、７のＢ−Ｂ’部分の断面図である。

【図17】実施の形態２にかかる炭化珪素半導体装置の構造を示す図６、７のＣ−Ｃ’部分の断面図である。

【図18】実施の形態２にかかる炭化珪素半導体装置の構造を示す図６、７のＤ−Ｄ’部分の断面図である。

【図19】実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【図20】実施の形態３にかかる炭化珪素半導体装置の構造を示す図６、７のＡ−Ａ’部分の断面図である。

【図21】実施の形態３にかかる炭化珪素半導体装置の構造を示す図６、７のＢ−Ｂ’部分の断面図である。

【図22】実施の形態３にかかる炭化珪素半導体装置の構造を示す図６、７のＣ−Ｃ’部分の断面図である。

【図23】実施の形態３にかかる炭化珪素半導体装置の構造を示す図６、７のＤ−Ｄ’部分の断面図である。

【図24】実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【図25】実施の形態４にかかる炭化珪素半導体装置の構造を示す図６、７のＡ−Ａ’部分の断面図である。

【図26】実施の形態４にかかる炭化珪素半導体装置の構造を示す図６、７のＢ−Ｂ’部分の断面図である。

【図27】実施の形態４にかかる炭化珪素半導体装置の構造を示す図６、７のＥ−Ｅ’部分の断面図である。

【図28】実施の形態１〜４にかかる炭化珪素半導体装置のセルピッチとオン抵抗の関係を示すグラフである。

【図29】従来の炭化珪素半導体装置の構造を示す断面図である（その１）。

【図30】従来の炭化珪素半導体装置の構造を示す断面図である（その２）。

【発明を実施するための形態】

【0028】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0029】

（実施の形態１）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１〜図４は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１は、炭化珪素半導体装置の上面図である図６、７のＡ−Ａ’部分の断面図である。また、図２は、図６、７のＢ−Ｂ’部分の断面図であり、図３は、図６、７のＣ−Ｃ’部分の断面図であり、図４は、図６、７のＤ−Ｄ’部分の断面図である。図１〜図４には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する（図１５〜１８、図２０〜２３においても同様）。図１〜４に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）１００のおもて面（ｐ型ベース層６側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。

【0030】

炭化珪素基体１００は、炭化珪素からなるｎ⁺型支持基板（ｎ⁺型炭化珪素基板）１上にｎ^-型ドリフト層（第１半導体層）２およびｐ型ベース層（第３半導体層）６となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース層６と、ｎ⁺型ソース領域（第４半導体領域）７、ｐ⁺型コンタクト領域８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。具体的には、ｎ^-型ドリフト層２のソース側（ソース電極１２側）の表面層には、ｐ型ベース層６に接するようにｎ型領域５が設けられている。ｎ型領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣｕｒｒｅｎｔＳｐｒｅａｄｉｎｇＬａｙｅｒ：ＣＳＬ）である。このｎ型領域５は、例えば、基体おもて面（炭化珪素基体１００のおもて面）に平行な方向（以下、横方向とする）に一様に設けられている。

【0031】

ｎ型領域５の内部には、第１ｐ⁺型領域３、下側第２ｐ⁺型領域４ａ、上側第２ｐ⁺型領域４ｂがそれぞれ選択的に設けられている。第１ｐ⁺型領域３は、後述するトレンチ１８の底面に接するように設けられている。第１ｐ⁺型領域３は、ｐ型ベース層６とｎ型領域５との界面よりもドレイン側に深い位置から、ｎ型領域５とｎ^-型ドリフト層２との界面に達しない深さで設けられている。第１ｐ⁺型領域３を設けることで、トレンチ１８の底面付近に、第１ｐ⁺型領域３とｎ型領域５との間のｐｎ接合を形成することができる。第１ｐ⁺型領域３は、ｐ型ベース層６よりも不純物濃度が高い。

【0032】

また、第１ｐ⁺型領域３の幅は、トレンチ１８の幅以下である。このため、第１ｐ⁺型領域３は、セルフアライン、つまり、トレンチ１８を形成する際のマスクを使用することで形成することができる。このように、同じマスクで形成されるため、第１ｐ⁺型領域３とトレンチ１８は、形成される位置のずれ（合わせずれ）が生じることがなくなる。

【0033】

下側第２ｐ⁺型領域４ａは、ｎ^-型ドリフト層２と離して、上側第２ｐ⁺型領域４ｂと接するように選択的に設けられている。下側第２ｐ⁺型領域４ａと上側第２ｐ⁺型領域４ｂの界面は、トレンチ１８の底面より、上側に設けられている。なお、上側とは、ソース電極１２側である。また、下側第２ｐ⁺型領域４ａは、トレンチ１８の幅方向と垂直にストライプ状に配置されている。図６は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１〜４のａ−ａ’部分の上面図である。図６において、符号Ｔ１が示す位置が、下側第２ｐ⁺型領域４ａが設けられる領域である。このため、図１、図３では、下側第２ｐ⁺型領域４ａは存在しないが、図２、図４では、下側第２ｐ⁺型領域４ａが存在する。

【0034】

上側第２ｐ⁺型領域４ｂは、ｐ型ベース層６と下側第２ｐ⁺型領域４ａと接するように設けられている。このように、上側第２ｐ⁺型領域４ｂは、トレンチ１８の深さ方向と垂直に設けられている。上側第２ｐ⁺型領域４ｂは、トレンチ１８の深さ方向と垂直方向に１０μｍ以上間隔を空けて繰り返し配置されていてもよい。このため、上側第２ｐ⁺型領域４ｂを形成した後、トレンチ１８を形成することができ、上側第２ｐ⁺型領域４ｂとトレンチ１８の合わせずれが生じることがなくなる。

【0035】

また、上側第２ｐ⁺型領域４ｂは、トレンチ１８と接している。このため、ｐ型ベース層６と第１ｐ⁺型領域３との間に上側第２ｐ⁺型領域４ｂが設けられている領域Ｓ２（図６参照）は、チャネル領域が形成されず、オン状態でも電流が流れなくなる領域となる。このため、ｐ型ベース層６と第１ｐ⁺型領域３との間に上側第２ｐ⁺型領域４ｂが設けられていない、つまり、ｎ型領域５が設けられている領域Ｓ１（図６参照）が設けられる。

【0036】

上面から見た際の領域Ｓ２の面積が大きいとオン時に電流が流れない領域が多くなるため、性能が劣化する。このため、上面から見た際の領域Ｓ１の面積は、上面から見た際の領域Ｓ２の面積の２倍以上であることが好ましい。例えば、図６のように、上面から見た際の領域Ｓ１の面積が、上面から見た際の領域Ｓ２の面積の４倍である。ここで、上面から見た際の領域Ｓ１、Ｓ２の面積とは、炭化珪素基体１００のおもて面から見た領域Ｓ１、Ｓ２の面積である。なお、これ以降の説明で、面積について言及するとき、「上面から見た際」を省略する。

【0037】

また、領域Ｓ１と領域Ｓ２の配置は、図６のように領域Ｓ２を斜め状に配置することに限らない。図８は、実施の形態１にかかる炭化珪素半導体装置の上側第２ｐ⁺型領域の配置の他の例を示す上面図である。図８（ａ）は、トレンチ１８の側壁と垂直な方向（ｘ軸方向）では、領域Ｓ１と領域Ｓ２とを１つおきに配置して、トレンチ１８の側壁と平行な方向（ｙ軸方向）では、領域Ｓ１と領域Ｓ２とを連続して配置している。図８（ａ）では、領域Ｓ１の面積は領域Ｓ２の面積の２倍である。図８（ｂ）は、トレンチ１８と垂直な方向（ｘ軸方向）では、領域Ｓ２を２つおきに配置して、トレンチ１８の側壁と平行な方向（ｙ軸方向）では、領域Ｓ１と領域Ｓ２とを連続して配置している。図８（ｂ）では、領域Ｓ１の面積は領域Ｓ２の面積の４倍である。

【0038】

図８（ｃ）は、トレンチ１８の側壁と垂直な方向（ｘ軸方向）では、領域Ｓ１と領域Ｓ２とを１つおきに配置して、トレンチ１８の側壁と平行な方向（ｙ軸方向）でも、領域Ｓ１と領域Ｓ２とを１つおきに配置することで、領域Ｓ２を千鳥格子状に配置している。図８（ｃ）では、領域Ｓ１の面積は領域Ｓ２の面積の２倍である。図８（ｄ）は、トレンチ１８と垂直な方向（ｘ軸方向）およびトレンチ１８の側壁と平行な方向（ｙ軸方向）で、領域Ｓ１と領域Ｓ２とを１つおきに配置することと、領域Ｓ２を３つおきに配置することを交互に繰り返すことで、領域Ｓ２を大きい千鳥格子状に配置している。図８（ｄ）では、領域Ｓ１の面積は領域Ｓ２の面積の４倍である。

【0039】

ｐ型ベース層６の内部には、互いに接するようにｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８がそれぞれ選択的に設けられている。ｐ⁺型コンタクト領域８の深さは、例えばｎ⁺型ソース領域７と同じ深さでも良いし、より深くてもよい。

【0040】

図７は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１〜４のｂ−ｂ’部分の上面図である。図７に示すように、ｐ⁺型コンタクト領域８は、トレンチ１８の側壁と平行な方向（ｙ軸方向）に部分的に設けられている。

【0041】

なお、図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図６、７のＡ−Ａ’部分の断面図である。このため、図１の断面図には、下側第２ｐ⁺型領域４ａおよび上側第２ｐ⁺型領域４ｂは、存在していなく、ｐ⁺型コンタクト領域も存在していない。また、図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図６、７のＢ−Ｂ’部分の断面図である。このため、図２の断面図には、下側第２ｐ⁺型領域４ａおよび上側第２ｐ⁺型領域４ｂが、存在しているが、ｐ⁺型コンタクト領域８は存在していない。また、図３は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図６、７のＣ−Ｃ’部分の断面図である。このため、図３の断面図には、下側第２ｐ⁺型領域４ａおよび上側第２ｐ⁺型領域４ｂは、存在していないが、ｐ⁺型コンタクト領域８は存在している。また、図４は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図６、７のＤ−Ｄ’部分の断面図である。このため、図４の断面図には、下側第２ｐ⁺型領域４ａおよび上側第２ｐ⁺型領域４ｂが存在し、ｐ⁺型コンタクト領域８も存在している。また、図５は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図６、７のＥ−Ｅ’部分の断面図である。図５は、トレンチ１８が存在する部分の断面図であり、図５の３つの上側第２ｐ⁺型領域４ｂは、図６のＴ１で示される領域の上から３つに対応する。

【0042】

トレンチ１８は、基体おもて面からｎ⁺型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５および下側第２ｐ⁺型領域４ａに達する。トレンチ１８の内部には、トレンチ１８の側壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９の内側にゲート電極１０が設けられている。ゲート電極１０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極１０は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。層間絶縁膜１１は、トレンチ１８に埋め込まれたゲート電極１０を覆うように基体おもて面全面に設けられている。

【0043】

ソース電極（第１電極）１２は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８に接するとともに、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタルを設けても良い。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。炭化珪素基体１０の裏面（ｎ⁺型ドレイン領域となるｎ⁺型炭化珪素基板１の裏面）には、ドレイン電極（第２電極）１３が設けられている。

【0044】

次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図９〜１４は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ⁺型ドレイン領域となるｎ⁺型炭化珪素基板１を用意する。次に、ｎ⁺型炭化珪素基板１のおもて面に、上述したｎ^-型ドリフト層２をエピタキシャル成長させる。例えば、ｎ^-型ドリフト層２を形成するためのエピタキシャル成長の条件を、ｎ^-型ドリフト層２の不純物濃度が３×１０¹⁵／ｃｍ³程度となるように設定してもよい。ここまでの状態が図９に記載される。

【0045】

次に、ｎ^-型ドリフト層２の上に、下側ｎ型領域５ａをエピタキシャル成長させる。例えば、下側ｎ型領域５ａを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度が１×１０¹⁷／ｃｍ³程度となるように設定してもよい。この下側ｎ型領域５ａは、ｎ型領域５の一部である。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、下側ｎ型領域５ａの表面層に、下側第２ｐ⁺型領域４ａを選択的に形成する。例えば、下側第２ｐ⁺型領域４ａを形成するためのイオン注入時のドーズ量を、不純物濃度が５×１０¹⁸／ｃｍ³程度となるように設定してもよい。ここまでの状態が図１０に記載される。

【0046】

次に、下側ｎ型領域５ａ、下側第２ｐ⁺型領域４ａの上に、上側ｎ型領域５ｂをエピタキシャル成長させる。例えば、上側ｎ型領域５ｂを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度と同程度となるように設定してもよい。この上側ｎ型領域５ｂは、ｎ型領域５の一部であり、下側ｎ型領域５ａと上側ｎ型領域５ｂを合わせて、ｎ型領域５となる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、上側ｎ型領域５ｂの表面層に、上側第２ｐ⁺型領域４ｂを選択的に形成する。例えば、上側第２ｐ⁺型領域４ｂを形成するためのイオン注入時のドーズ量を、不純物濃度が下側第２ｐ⁺型領域４ａと同程度となるように設定してもよい。ここまでの状態が図１１に記載される。

【0047】

次に、上側ｎ型領域５ｂおよび上側第２ｐ⁺型領域４ｂの上に、ｐ型ベース層６をエピタキシャル成長させる。例えば、ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、ｐ型ベース層６の不純物濃度が４×１０¹⁷／ｃｍ³程度となるように設定してもよい。

【0048】

次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層６の表面層にｎ⁺型ソース領域７を選択的に形成する。例えば、ｎ⁺型ソース領域７を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０²⁰／ｃｍ³程度となるように設定してもよい。ここまでの状態が図１２に記載される。

【0049】

次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース層６の表面層に、ｎ⁺型ソース領域７に接するようにｐ⁺型コンタクト領域８を選択的に形成する。例えば、ｐ⁺型コンタクト領域８を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０²⁰／ｃｍ³程度となるように設定してもよい。ｎ⁺型ソース領域７とｐ⁺型コンタクト領域８との形成順序を入れ替えてもよい。イオン注入が全て終わった後に、活性化アニールを施す。ここまでの状態が図１３に記載される。

【0050】

次に、フォトリソグラフィおよびエッチングにより、ｎ⁺型ソース領域７およびｐ型ベース層６を貫通して、ｎ型領域５および下側第２ｐ⁺型領域４ａに達するトレンチ１８を形成する。次に、トレンチ形成時のマスクを用いて、ｐ型不純物のイオン注入により、トレンチ１８の底に、第１ｐ⁺型領域３を選択的に形成する。この際、第１ｐ⁺型領域３が下側ｎ型領域５ａに接しないように第１ｐ⁺型領域３を形成する。例えば、第１ｐ⁺型領域３を形成するためのイオン注入時のドーズ量を、不純物濃度が下側第２ｐ⁺型領域４ａと同程度となるように設定してもよい。また、トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。ここまでの状態が図１４に記載される。

【0051】

次に、炭化珪素基体１００のおもて面およびトレンチ１８の内壁に沿ってゲート絶縁膜９を形成する。次に、トレンチ１８に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチ１８の内部にゲート電極１０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。

【0052】

次に、ゲート電極１０を覆うように、炭化珪素基体１００のおもて面全面に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングしてコンタクトホールを形成し、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を露出させる。

【0053】

次に、層間絶縁膜１１を覆うようにバリアメタルを形成してパターニングし、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を再度露出させる。次に、ｎ⁺型ソース領域７に接するように、ソース電極１２を形成する。ソース電極１２は、バリアメタルを覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。

【0054】

次に、コンタクトホールを埋め込むようにソース電極パッドを形成する。ソース電極パッドを形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ⁺型炭化珪素基板１の裏面には、ドレイン電極１３のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、ドレイン電極１３を形成する。

【0055】

上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１〜４に示すＭＯＳＦＥＴが完成する。

【0056】

以上、説明したように、実施の形態１によれば、上側第２ｐ⁺型領域をトレンチの幅方向と垂直に配置することで、上側第２ｐ⁺型領域を形成した後、トレンチを形成することができる。これにより、上側第２ｐ⁺型領域とトレンチの合わせずれが生じることを防ぐことができる。このため、セルピッチを４．０μｍより小さくしても、従来と同じ精度のフォトリソグラフィで、上側第２ｐ⁺型領域を形成することが可能になる。この上側第２ｐ⁺型領域により、トレンチの底に高電界が印加されることを抑制することが可能となり、目標とする耐圧を実現した炭化珪素半導体装置を提供できる。

【0057】

また、実施の形態１によれば、ｐ型ベース層と第１ｐ⁺型領域との間に上側第２ｐ⁺型領域が設けられていない領域の面積を、ｐ型ベース層と第１ｐ⁺型領域との間に上側第２ｐ⁺型領域が設けられている領域の面積の２倍以上大きくしている。これにより、ｐ型ベース層と第１ｐ⁺型領域との間に上側第２ｐ⁺型領域が設けられていない領域は、オン時に電流が流れる領域であるため、オン時に電流が流れる領域を十分に確保でき、炭化珪素半導体装置の性能が劣化することを防止できる。

【0058】

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図１５〜図１８は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置の上面図は、実施の形態１の上面図（図６、７参照）と同様であるため、省略する。図１５は、炭化珪素半導体装置の上面図である図６、７のＡ−Ａ’部分の断面図である。また、図１６は、図６、７のＢ−Ｂ’部分の断面図であり、図１７は、図６、７のＣ−Ｃ’部分の断面図であり、図１８は、図６、７のＤ−Ｄ’部分の断面図である。

【0059】

実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、図１６および図１８に示すように第１ｐ⁺型領域３が下側第２ｐ⁺型領域４ａと離れている点である。これにより、実施の形態２では、下側第２ｐ⁺型領域４ａとｎ型領域５とのｐｎ接合が、実施の形態１より深い位置になる。

【0060】

次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図１９は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、実施の形態１と同様に、ｎ⁺型炭化珪素基板１を用意し、ｐ⁺型コンタクト領域８を形成する形成工程までの工程を順に行う（図９〜図１３参照）。

【0061】

次に、フォトリソグラフィおよびエッチングにより、ｎ⁺型ソース領域７およびｐ型ベース層６を貫通して、ｎ型領域５および上側第２ｐ⁺型領域４ｂに達するトレンチ１８を形成する。次に、トレンチ形成時のマスクを用いて、ｐ型不純物のイオン注入により、トレンチ１８の底に、第１ｐ⁺型領域３を選択的に形成する。この際、第１ｐ⁺型領域３が下側第２ｐ⁺型領域４ａに接しないように第１ｐ⁺型領域３を形成する。ここまでの状態が図１９に記載される。その後、実施の形態１と同様に、ゲート絶縁膜９を形成する形成工程以降の工程を順に行うことで、図１５〜図１８に示すＭＯＳＦＥＴが完成する。

【0062】

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態２では、第１ｐ⁺型領域が下側第２ｐ⁺型領域と離れている。これにより、下側第２ｐ⁺型領域とｎ型領域とのｐｎ接合が、実施の形態１より深い位置になり、トレンチの底からさらに離れることになる。このため、トレンチの底に高電界が印加されることをさらに抑制することが可能となる。また、トレンチを短くすることにより、チャネル長が短くなり、炭化珪素半導体装置のオン抵抗を減少させることができる。

【0063】

（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図２０〜図２３は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置の上面図は、実施の形態１の上面図（図６、７参照）と同様であるため、省略する。図２０は、炭化珪素半導体装置の上面図である図６、７のＡ−Ａ’部分の断面図である。また、図２１は、図６、７のＢ−Ｂ’部分の断面図であり、図２２は、図６、７のＣ−Ｃ’部分の断面図であり、図２３は、図６、７のＤ−Ｄ’部分の断面図である。

【0064】

実施の形態３にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、図２０〜図２３に示すように第１ｐ⁺型領域３が、トレンチ１８の底面および底面コーナー部を覆うように設けられ、第１ｐ⁺型領域３の幅が、トレンチ１８の幅より広いことである。トレンチ１８の底面コーナー部とは、トレンチ１８の底面と側壁との境界である。

【0065】

次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について説明する。図２４は、実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、実施の形態３と同様に、ｎ⁺型炭化珪素基板１を用意し、下側第２ｐ⁺型領域４ａを形成する形成工程までの工程を順に行う（図９〜図１０参照）。

【0066】

次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、下側第２ｐ⁺型領域４ａの表面層に、第１ｐ⁺型領域３を選択的に形成する。例えば、第１ｐ⁺型領域３を形成するためのイオン注入時のドーズ量を、不純物濃度が５×１０¹⁸／ｃｍ³程度となるように設定してもよい。

【0067】

その後、実施の形態１と同様に、上側ｎ型領域５ｂを形成する形成工程から、ｎ⁺型ソース領域７を形成する形成工程までの工程を順に行う。次に、フォトリソグラフィおよびエッチングにより、ｎ⁺型ソース領域７およびｐ型ベース層６を貫通して、ｎ型領域５および下側第２ｐ⁺型領域４ａに達するトレンチ１８を形成する。その後、実施の形態１と同様に、ゲート絶縁膜９を形成する形成工程以降の工程を順に行うことで、図２０〜図２３に示すＭＯＳＦＥＴが完成する。

【0068】

以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態３では、トレンチの幅よりも幅の広い第１ｐ⁺型ベース領域を設けることで、トレンチの底部の電界が集中するコーナー部の電界を緩和させることができる。このため、炭化珪素半導体装置の耐電圧をさらに高くすることができる。

【0069】

（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図２５〜図２７は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。図２７は、実施の形態４にかかる炭化珪素半導体装置の構造を示す図６、７のＥ−Ｅ’部分の断面図である。図２５は、炭化珪素半導体装置の上面図である図６、７のＡ−Ａ’部分の断面図である。また、図２６は、図６、７のＢ−Ｂ’部分の断面図である。

【0070】

実施の形態４にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、図２５〜図２７に示すように第１ｐ⁺型領域３が無く、トレンチ１８の底面の酸化膜厚がトレンチ１８の側壁の酸化膜厚に対して少なくとも１．１倍以上厚くなっていることである。

【0071】

次に、実施の形態４にかかる炭化珪素半導体装置の製造方法について説明する。トレンチ１８を形成後にトレンチ底に酸化膜を堆積しエッチバックを行う。その後にゲート酸化膜を形成することでトレンチ底の酸化膜をトレンチ側壁の酸化膜に対して厚く形成することができる。

【0072】

以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態４では、トレンチの底の酸化膜を厚くすることでトレンチ底部の電界を緩和させることができる。このため、炭化珪素半導体装置の耐電圧をさらに高くすることができる。

【0073】

図２８は、実施の形態１〜４にかかる炭化珪素半導体装置のセルピッチとオン抵抗の関係を示すグラフである。図２８は、ｎ⁺型炭化珪素基板１の厚さを１５０μｍ、ドレイン電流密度Ｊｃを３００Ａ／ｃｍ²とし、順方向電圧Ｖｔｈを５Ｖにしてシミュレーションした結果である。横軸は、炭化珪素半導体装置のセルピッチを示し単位はμｍであり、縦軸は、単位活性面積当たりのオン抵抗（ＲｏｎＡ）を示し、単位はｍΩｃｍ²である。図２８によると、従来技術で実現可能なセルピッチ４μｍ以上の場合、および本発明により実現可能となるセルピッチ４μｍより小さい場合に、セルピッチが縮小するにつれてオン抵抗が減少することが分かる。本発明により、セルピッチ４μｍより小さい炭化珪素半導体装置を提供できるため、オン抵抗がより少ない炭化珪素半導体装置を提供できる。

【0074】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0075】

以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。

【符号の説明】

【0076】

１ ｎ⁺型炭化珪素基板
２ ｎ^-型ドリフト層
３ 第１ｐ⁺型領域
４ 第２ｐ⁺型領域
４ａ 下側第２ｐ⁺型領域
４ｂ 上側第２ｐ⁺型領域
５ ｎ型領域
５ａ 下側ｎ型領域
５ｂ 上側ｎ型領域
６ ｐ型ベース層
７ ｎ⁺型ソース領域
８ ｐ⁺型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１３ ドレイン電極
１８ トレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】