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特許6974446誘電体材料層を使用してチャネル領域に応力を加えるフィン電界効果トランジスタ（ＦＥＴ）（ＦｉｎＦＥＴ）
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6974446
(24)【登録日】2021年11月8日
(45)【発行日】2021年12月1日
(54)【発明の名称】誘電体材料層を使用してチャネル領域に応力を加えるフィン電界効果トランジスタ（ＦＥＴ）（ＦｉｎＦＥＴ）
(51)【国際特許分類】
H01L 21/336 20060101AFI20211118BHJP
H01L 29/78 20060101ALI20211118BHJP
【ＦＩ】
H01L29/78 301H
【請求項の数】13
【全頁数】19
(21)【出願番号】特願2019-513978(P2019-513978)
(86)(22)【出願日】2017年8月11日
(65)【公表番号】特表2019-530227(P2019-530227A)
(43)【公表日】2019年10月17日
(86)【国際出願番号】US2017046525
(87)【国際公開番号】WO2018052591
(87)【国際公開日】20180322
【審査請求日】2020年7月17日
(31)【優先権主張番号】15/266,840
(32)【優先日】2016年9月15日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】507364838
【氏名又は名称】クアルコム，インコーポレイテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100163522
【弁理士】
【氏名又は名称】黒田 晋平
(72)【発明者】
【氏名】ウクジン・ロー
(72)【発明者】
【氏名】ヨン・ソン・チェ
(72)【発明者】
【氏名】シャシャンク・エクボテ
【審査官】
市川 武宜
(56)【参考文献】
【文献】
米国特許出願公開第２０１４／０２２５１６８（ＵＳ，Ａ１）
【文献】
特開２０１４−１１０４３０（ＪＰ，Ａ）
【文献】
特開２０１１−１８１９３１（ＪＰ，Ａ）
【文献】
特開２０１１−０９７０５７（ＪＰ，Ａ）
【文献】
特開２０１４−０１３９０５（ＪＰ，Ａ）
【文献】
特開２０１３−０９３４３８（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
フィン電界効果トランジスタＦｉｎＦＥＴであって、
基板と、
前記基板の上に配設された第１のフィンであって、
第１のソースと、
第１のドレインと、
前記第１のソースと前記第１のドレインとの間に配設された第１のチャネル領域とを備える第１のフィンと、
前記第１のチャネル領域の周りに配設されたゲートと、
前記基板の上にかつ前記第１のフィンの第１の側の前記第１のチャネル領域に隣接するように配設された第１の誘電体材料層であって、前記第１のチャネル領域に応力を加える第１の誘電体材料層と、
前記基板の上にかつ前記第１の側とは異なる前記第１のフィンの第２の側の前記第１のチャネル領域に隣接するように配設された第２の誘電体材料層であって、前記第１のチャネル領域に応力を加える第２の誘電体材料層と、
前記基板の上にかつ前記第１のフィンに平行に配設された第２のフィンであって、
第２のソースと、
第２のドレインと、
前記第２のフィンの前記第２のソースと前記第２のドレインとの間に配設された第２のチャネル領域とを備える第２のフィンと、
前記第２のフィンの前記第２のチャネル領域の周りに配設された前記ゲートと、
前記基板の上にかつ前記第２のフィンの第２の側の前記第２のチャネル領域に隣接するように配設された第３の誘電体材料層であって、前記第２のフィンの前記第２のチャネル領域に応力を加える第３の誘電体材料層と
を備え、
前記第２の誘電体材料層は、前記第２の誘電体材料層が前記第２のフィンの前記第２のチャネル領域に応力を加えるように、前記基板の上にかつ前記第２の側とは異なる前記第２のフィンの第１の側の前記第２のチャネル領域に隣接するように配設され、
前記第１のフィンと前記第２のフィンとの間の距離が、３２ナノメートル以下であり、
前記ＦｉｎＦＥＴの活性層を囲む活性領域境界をさらに備え、前記活性層は、その上に前記ソースおよびドレインが形成された前記基板のドープ領域に対応し、前記第１の誘電体材料層、前記第２の誘電体材料層、および前記第３の誘電体材料層の各々は、前記活性領域境界内のみに配設される、ＦｉｎＦＥＴ。
基板と、
前記基板の上に配設された第１のフィンであって、
第１のソースと、
第１のドレインと、
前記第１のソースと前記第１のドレインとの間に配設された第１のチャネル領域とを備える第１のフィンと、
前記第１のチャネル領域の周りに配設されたゲートと、
前記基板の上にかつ前記第１のフィンの第１の側の前記第１のチャネル領域に隣接するように配設された第１の誘電体材料層であって、前記第１のチャネル領域に応力を加える第１の誘電体材料層と、
前記基板の上にかつ前記第１の側とは異なる前記第１のフィンの第２の側の前記第１のチャネル領域に隣接するように配設された第２の誘電体材料層であって、前記第１のチャネル領域に応力を加える第２の誘電体材料層と、
前記基板の上にかつ前記第１のフィンに平行に配設された第２のフィンであって、
第２のソースと、
第２のドレインと、
前記第２のフィンの前記第２のソースと前記第２のドレインとの間に配設された第２のチャネル領域とを備える第２のフィンと、
前記第２のフィンの前記第２のチャネル領域の周りに配設された前記ゲートと、
前記基板の上にかつ前記第２のフィンの第２の側の前記第２のチャネル領域に隣接するように配設された第３の誘電体材料層であって、前記第２のフィンの前記第２のチャネル領域に応力を加える第３の誘電体材料層と
を備え、
前記第２の誘電体材料層は、前記第２の誘電体材料層が前記第２のフィンの前記第２のチャネル領域に応力を加えるように、前記基板の上にかつ前記第２の側とは異なる前記第２のフィンの第１の側の前記第２のチャネル領域に隣接するように配設され、
前記第１のフィンと前記第２のフィンとの間の距離が、３２ナノメートル以下であり、
前記ＦｉｎＦＥＴの活性層を囲む活性領域境界をさらに備え、前記活性層は、その上に前記ソースおよびドレインが形成された前記基板のドープ領域に対応し、前記第１の誘電体材料層、前記第２の誘電体材料層、および前記第３の誘電体材料層の各々は、前記活性領域境界内のみに配設される、ＦｉｎＦＥＴ。
【請求項2】
前記第１の誘電体材料層の上面は、前記第１のフィンの上面よりも低く、
前記第２の誘電体材料層の上面は、前記第１のフィンの上面よりも低い、請求項１に記載のＦｉｎＦＥＴ。
前記第２の誘電体材料層の上面は、前記第１のフィンの上面よりも低い、請求項１に記載のＦｉｎＦＥＴ。
【請求項3】
前記ＦｉｎＦＥＴはＮ型ＦｉｎＦＥＴを備え、
前記第１および第２の誘電体材料層は、前記第１および第２の誘電体材料層が前記第１のチャネル領域に引張応力を加えるように１つまたは複数の酸化物材料を含む、請求項１に記載のＦｉｎＦＥＴ。
前記第１および第２の誘電体材料層は、前記第１および第２の誘電体材料層が前記第１のチャネル領域に引張応力を加えるように１つまたは複数の酸化物材料を含む、請求項１に記載のＦｉｎＦＥＴ。
【請求項4】
前記ＦｉｎＦＥＴはＰ型ＦｉｎＦＥＴを備え、
前記第１および第２の誘電体材料層は、前記第１および第２の誘電体材料層が前記第１のチャネル領域に圧縮応力を加えるように１つまたは複数の酸化物材料を含む、請求項１に記載のＦｉｎＦＥＴ。
前記第１および第２の誘電体材料層は、前記第１および第２の誘電体材料層が前記第１のチャネル領域に圧縮応力を加えるように１つまたは複数の酸化物材料を含む、請求項１に記載のＦｉｎＦＥＴ。
【請求項5】
集積回路ＩＣに組み込まれる、請求項１に記載のＦｉｎＦＥＴ。
【請求項6】
誘電体材料層を使用してチャネル領域に応力を加えるフィン電界効果トランジスタＦｉｎＦＥＴを製作するための方法であって、
第１のフィンおよび第２のフィンを備える基板を設けるステップであって、前記第１のフィンは、第１のソースと、第１のドレインと、前記第１のソースと前記第１のドレインとの間に配設された第１のチャネル領域とを備え、前記第２のフィンは、第２のソースと、第２のドレインと、前記第２のソースと前記第２のドレインとの間に配設された第２のチャネル領域とを備える、ステップと、
前記基板の上にかつ前記第１のフィンの第１の側の前記チャネル領域に隣接するように第１の誘電体材料層を配設するステップと、
前記基板の上にかつ前記第１のフィンの第２の側の前記チャネル領域に隣接するように第２の誘電体材料層を配設するステップであって、前記第２の側が前記第１の側とは異なる、ステップと、
前記第１のフィン、前記第２のフィン、前記第１の誘電体材料層、および前記第２の誘電体材料層の上のゲート領域内に、前記ＦｉｎＦＥＴのゲート長に等しい幅を有するゲートを配設するステップとを含み、
前記第１のフィンと前記第２のフィンとの間の距離が、３２ナノメートル以下であり、
前記第１の誘電体材料層を配設する前記ステップは、前記基板の上に、かつ前記ＦｉｎＦＥＴの活性層を囲む活性領域境界内のみに、前記第１のフィンの第１の側の前記チャネル領域に隣接するように前記第１の誘電体材料層を配設するステップであって、前記活性層は、その上に前記ソースおよびドレインが形成された前記基板のドープ領域に対応する、ステップを含み、
前記第２の誘電体材料層を配設する前記ステップは、前記基板の上に、かつ前記活性領域境界内のみに、前記第１のフィンの前記第２の側の前記チャネル領域に隣接するように前記第２の誘電体材料層を配設するステップを含む、方法。
第１のフィンおよび第２のフィンを備える基板を設けるステップであって、前記第１のフィンは、第１のソースと、第１のドレインと、前記第１のソースと前記第１のドレインとの間に配設された第１のチャネル領域とを備え、前記第２のフィンは、第２のソースと、第２のドレインと、前記第２のソースと前記第２のドレインとの間に配設された第２のチャネル領域とを備える、ステップと、
前記基板の上にかつ前記第１のフィンの第１の側の前記チャネル領域に隣接するように第１の誘電体材料層を配設するステップと、
前記基板の上にかつ前記第１のフィンの第２の側の前記チャネル領域に隣接するように第２の誘電体材料層を配設するステップであって、前記第２の側が前記第１の側とは異なる、ステップと、
前記第１のフィン、前記第２のフィン、前記第１の誘電体材料層、および前記第２の誘電体材料層の上のゲート領域内に、前記ＦｉｎＦＥＴのゲート長に等しい幅を有するゲートを配設するステップとを含み、
前記第１のフィンと前記第２のフィンとの間の距離が、３２ナノメートル以下であり、
前記第１の誘電体材料層を配設する前記ステップは、前記基板の上に、かつ前記ＦｉｎＦＥＴの活性層を囲む活性領域境界内のみに、前記第１のフィンの第１の側の前記チャネル領域に隣接するように前記第１の誘電体材料層を配設するステップであって、前記活性層は、その上に前記ソースおよびドレインが形成された前記基板のドープ領域に対応する、ステップを含み、
前記第２の誘電体材料層を配設する前記ステップは、前記基板の上に、かつ前記活性領域境界内のみに、前記第１のフィンの前記第２の側の前記チャネル領域に隣接するように前記第２の誘電体材料層を配設するステップを含む、方法。
【請求項7】
前記第１の誘電体材料層および前記第２の誘電体材料層をウェットアニールして前記ＦｉｎＦＥＴの前記チャネル領域に加えられる応力を調整するステップをさらに含む、請求項６に記載の方法。
【請求項8】
前記第１の誘電体材料層および前記第２の誘電体材料層をドライアニールして前記ＦｉｎＦＥＴのチャネル領域に加えられる応力を調整するステップをさらに含む、請求項７に記載の方法。
【請求項9】
前記ゲートを配設する前記ステップは、
前記ＦｉｎＦＥＴのゲート長に等しい幅を有するゲート酸化物層を前記第１のフィンおよび前記第２のフィンの上の前記ゲート領域内に配設するステップと、
前記ゲート酸化物層、前記第１の誘電体材料層、および前記第２の誘電体材料層の上のゲート領域内に、前記ＦｉｎＦＥＴの前記ゲート長に等しい幅を有するゲート誘電体材料層を配設するステップと、
前記ゲート誘電体材料層の上の前記ゲート領域内に、前記ＦｉｎＦＥＴの前記ゲート長に等しい幅を有する仕事関数層を配設するステップと、
前記仕事関数層の上の前記ゲート領域内に、前記ＦｉｎＦＥＴの前記ゲート長に等しい幅を有する導電層を配設するステップとを含む、請求項６に記載の方法。
前記ＦｉｎＦＥＴのゲート長に等しい幅を有するゲート酸化物層を前記第１のフィンおよび前記第２のフィンの上の前記ゲート領域内に配設するステップと、
前記ゲート酸化物層、前記第１の誘電体材料層、および前記第２の誘電体材料層の上のゲート領域内に、前記ＦｉｎＦＥＴの前記ゲート長に等しい幅を有するゲート誘電体材料層を配設するステップと、
前記ゲート誘電体材料層の上の前記ゲート領域内に、前記ＦｉｎＦＥＴの前記ゲート長に等しい幅を有する仕事関数層を配設するステップと、
前記仕事関数層の上の前記ゲート領域内に、前記ＦｉｎＦＥＴの前記ゲート長に等しい幅を有する導電層を配設するステップとを含む、請求項６に記載の方法。
【請求項10】
前記ゲート領域の第１の側の前記ＦｉｎＦＥＴのソース領域に対応する前記第１のフィンをエッチングするステップと、
前記ゲート領域の第１の側とは異なる前記ゲート領域の第２の側の前記ＦｉｎＦＥＴのドレイン領域に対応する前記第１のフィンをエッチングするステップと、
前記ソース領域においてソース材料を成長させるステップと、
前記ドレイン領域内でドレイン材料を成長させるステップとをさらに含む、請求項６に記載の方法。
前記ゲート領域の第１の側とは異なる前記ゲート領域の第２の側の前記ＦｉｎＦＥＴのドレイン領域に対応する前記第１のフィンをエッチングするステップと、
前記ソース領域においてソース材料を成長させるステップと、
前記ドレイン領域内でドレイン材料を成長させるステップとをさらに含む、請求項６に記載の方法。
【請求項11】
前記第１の誘電体材料層を配設する前記ステップは、流動化学気相堆積を使用して前記基板の上にかつ前記第１のフィンの前記第１の側の前記チャネル領域に隣接するように前記第１の誘電体材料層を配設するステップを含み、
前記第２の誘電体材料層を配設する前記ステップは、流動化学気相堆積を使用して前記基板の上にかつ前記第１のフィンの前記第２の側の前記チャネル領域に隣接するように前記第２の誘電体材料層を配設するステップを含む、請求項６に記載の方法。
前記第２の誘電体材料層を配設する前記ステップは、流動化学気相堆積を使用して前記基板の上にかつ前記第１のフィンの前記第２の側の前記チャネル領域に隣接するように前記第２の誘電体材料層を配設するステップを含む、請求項６に記載の方法。
【請求項12】
前記第１の誘電体材料層を配設する前記ステップは、流動化学気相堆積を使用して前記基板の上にかつ前記第１のフィンの前記第１の側に隣接するように１つまたは複数の酸化物材料を配設するステップを含み、
前記第２の誘電体材料層を配設する前記ステップは、流動化学気相堆積を使用して前記基板の上にかつ前記第１のフィンの前記第２の側に隣接するように１つまたは複数の酸化物材料を配設するステップを含む、請求項６に記載の方法。
前記第２の誘電体材料層を配設する前記ステップは、流動化学気相堆積を使用して前記基板の上にかつ前記第１のフィンの前記第２の側に隣接するように１つまたは複数の酸化物材料を配設するステップを含む、請求項６に記載の方法。
【請求項13】
前記第１の誘電体材料層を配設する前記ステップは、高アスペクト比処理を使用して前記基板の上にかつ前記第１のフィンの前記第１の側の前記チャネル領域に隣接するように１つまたは複数の酸化物材料を配設するステップを含み、
前記第２の誘電体材料層を配設する前記ステップは、高アスペクト比処理を使用して前記基板の上にかつ前記第１のフィンの前記第２の側の前記チャネル領域に隣接するように１つまたは複数の酸化物材料を配設するステップを含む、請求項６に記載の方法。
前記第２の誘電体材料層を配設する前記ステップは、高アスペクト比処理を使用して前記基板の上にかつ前記第１のフィンの前記第２の側の前記チャネル領域に隣接するように１つまたは複数の酸化物材料を配設するステップを含む、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
優先権出願本出願は、２０１６年９月１５日に出願された「ＦＩＮ ＦＩＥＬＤ ＥＦＦＥＣＴ ＴＲＡＮＳＩＳＴＯＲＳ（ＦＥＴｓ）（ＦＩＮＦＥＴｓ） ＥＭＰＬＯＹＩＮＧ ＤＩＥＬＥＣＴＲＩＣ ＭＡＴＥＲＩＡＬ ＬＡＹＥＲＳ ＴＯ ＡＰＰＬＹ ＳＴＲＥＳＳ ＴＯ ＣＨＡＮＮＥＬ ＲＥＧＩＯＮＳ」という名称の米国特許出願第１５／２６６，８４０号の優先権を主張する。米国特許出願第１５／２６６，８４０号は、その全体が参照により本明細書に組み込まれる。
【0002】
本開示の技術は、概してフィン電界効果トランジスタ（ＦＥＴ）（ＦｉｎＦＥＴ）に関し、詳細にはＦｉｎＦＥＴのチャネル領域に応力を加えることに関する。
【背景技術】
【0003】
トランジスタは、近代の電子デバイスにおいて本質的な構成要素である。多数のトランジスタが、多くの近代の電子デバイスにおける集積回路（ＩＣ）内に使用される。たとえば、中央処理装置（ＣＰＵ）およびメモリシステムなどの構成要素はそれぞれ、論理回路およびメモリデバイス用に多数のトランジスタを使用する。
【0004】
電子デバイスの機能がより複雑になるにつれて、そのようなデバイスにより多くのトランジスタを含めることが必要になる。しかし、電子デバイスは、たとえば、メモリデバイスなどのますます小形化するパッケージ内に設けることが求められているので、より小形のＩＣチップ内により多くのトランジスタを設ける必要がある。このようなトランジスタの数の増加は、ＩＣ内のトランジスタの小型化（すなわち、同じ空き容量内により多くのトランジスタを配置すること）に継続的に取り組むことによって実現される。具体的には、ＩＣ内の最小金属線幅を小さくすることによって（たとえば、６５ナノメートル（ｎｍ）、４５ｎｍ、２８ｎｍ、２０ｎｍなど）ＩＣにおけるノードサイズがスケールダウンされている。その結果、プレーナトランジスタのゲート長もスケーリング可能に短くされ、それによってトランジスタおよび相互接続部のチャネル長が短くされる。プレーナトランジスタにおけるチャネル長を短くすることには、駆動強度が高くなり（すなわち、ドレイン電流が増大し）、寄生容量が減って回路遅延が短くなるという利点がある。しかし、プレーナトランジスタにおけるチャネル長を、空乏層幅と同様な大きさに近くなるように小さくすると、性能を低下させる短チャネル効果が生じることがある。より具体的には、プレーナトランジスタにおけるＳＣＥは、電流漏れの増大、しきい値電圧の低下、および／またはしきい値電圧ロールオフ（すなわち、より短いゲート長におけるしきい値電圧が低下する）を生じさせる。
【0005】
この点に関して、ＳＣＥを回避または軽減しつつトランジスタにおけるチャネル長をスケールダウンする必要に対処するために、プレーナトランジスタに代わるトランジスタ構成が開発されている。１つのそのような代替トランジスタ構成には、基板から形成された「フィン」を介して伝導チャネルを構成するフィン電界効果トランジスタ（ＦＥＴ）（ＦｉｎＦＥＴ）が含まれる。このフィンの周りを材料で包み込んでデバイスのゲートが形成される。たとえば、図１は例示的なＦｉｎＦＥＴ１００を示す。ＦｉｎＦＥＴ１００は、基板１０２と、基板１０２から形成されたフィン１０４とを含む。フィン１０４のいずれかの側に酸化物層１０６が含まれる。ＦｉｎＦＥＴ１００は、フィン１０４によって相互接続されたソース１０８とドレイン１１０とを含み、それによって、フィン１０４の内部がソース１０８とドレイン１１０との間の伝導チャネル１１２として働く。フィン１０４は、「ラップアラウンド」ゲート１１４によって囲まれる。ゲート１１４のラップアラウンド構造は、チャネル１１２に対するより優れた静電制御を実現し、したがって、漏れ電流を低減させ、他のＳＣＥを解消するのを助ける。
【0006】
ＦｉｎＦＥＴ１００などのＦｉｎＦＥＴは、プレーナトランジスタと比較して漏れ電流を低減させＳＣＥを回避または軽減するが、ＦｉｎＦＥＴを使用するＩＣについては引き続き性能を向上させる必要がある。ＦｉｎＦＥＴ１００を含むＦＥＴの性能を向上させる１つの方法は、チャネル内のキャリア移動度を変更するようにチャネルに応力を加えることである。たとえば、Ｎ型ＦｉｎＦＥＴとして使用されるＦｉｎＦＥＴ１００のチャネル１１２に応力１１６を加えると、対応する電子がより流れやすくなる。さらに、Ｐ型ＦｉｎＦＥＴとして使用されるＦｉｎＦＥＴ１００のチャネル１１２に応力１１６を加えると、対応する正孔がより流れやすくなる。いずれの場合も、チャネル１１２に加えられる応力１１６は、チャネル１１２における伝導性を高め、したがって、対応するＦｉｎＦＥＴ１００の性能を向上させるようにキャリア移動度を変更するように設計される。応力１１６は、圧縮圧力または引張圧力をチャネル１１２に加えることによって実現される。応力１１６を加えるための従来の方法は、ＦｉｎＦＥＴ１００を含むＦｉｎＦＥＴに使用するとより複雑になり、より効果が低くなる。たとえば、ソース１０８およびドレイン１１０に対応するエピタキシャル層（図示せず）を成長させるか、またはＦｉｎＦＥＴ１００を他のデバイスから分離する分離トレンチ（図示せず）の組成を変更することによって、応力１１６をチャネル１１２に加えることができる。さらに、ＦｉｎＦＥＴは引き続き面積が狭くなっているので、これらの従来の方法は特に効果が低い。
【発明の概要】
【課題を解決するための手段】
【0007】
本明細書で開示される態様は、誘電体材料層を使用してチャネル領域に応力を加えるフィン電界効果トランジスタ（ＦＥＴ）（ＦｉｎＦＥＴ）を含む。一態様では、ＦｉｎＦＥＴが提供される。ＦｉｎＦＥＴは、基板と、基板の上に配設されたフィンとを含む。フィンは、ソースと、ドレインと、ソースとドレインとの間のチャネル領域とを含む。チャネル領域の周りにゲートが配設される。ＦｉｎＦＥＴのチャネル領域に応力を加えるために、基板の上にかつフィンの一方の側に隣接するように第１の誘電体材料層が配設される。さらに、基板の上にかつフィンの別の側に隣接するように第２の誘電体材料層が配設される。このようにして、第１の誘電体材料層と第２の誘電体材料層はどちらも、応力をチャネル領域に加えるとともにフィンに沿って加える。さらに、エピタキシャル層を成長させることによって誘起される応力とは異なり、第１および第２の誘電体材料層によって加えられる場合がある応力のレベルは、各層の体積に依存しない。したがって、第１および第２の誘電体材料層は、ＦｉｎＦＥＴの面積が狭くなってもチャネル領域上に一定のレベルの応力を加える場合がある。
【0008】
この点に関して、一態様では、ＦｉｎＦＥＴが提供される。このＦｉｎＦＥＴは基板を含む。ＦｉｎＦＥＴはまた、基板の上に配設されたフィンを含む。フィンは、ソースと、ドレインと、ソースとドレインとの間のチャネル領域とを含む。ＦｉｎＦＥＴはまた、チャネル基板の上に配設されたフィンを含む。ＦｉｎＦＥＴはまた、基板の上にかつフィンの第１の側に隣接するように配設された第１の誘電体材料層を含む。第１の誘電体材料層は、チャネル領域に応力を加える。ＦｉｎＦＥＴはまた、基板の上にかつ第１の側とは異なるフィンの第２の側に隣接するように配設された第２の誘電体材料層を含む。第２の誘電体材料層は、チャネル領域に応力を加える。
【0009】
別の態様では、ＦｉｎＦＥＴが提供される。このＦｉｎＦＥＴは、基板を提供するための手段を含む。ＦｉｎＦＥＴはまた、基板の上にフィンを設けるための手段を含む。フィンは、ソースと、ドレインと、ソースとドレインとの間のチャネル領域とを含む。ＦｉｎＦＥＴはまた、チャネル領域の周りにゲートを設けるための手段を含む。ＦｉｎＦＥＴはまた、基板の上にかつフィンの第１の側に隣接するように配設された第１の誘電体材料層を設けるための手段を含む。第１の誘電体材料層は、チャネル領域に応力を加える。ＦｉｎＦＥＴはまた、基板の上にかつ第１の側とは異なるフィンの第２の側に隣接するように配設された第２の誘電体材料層を向けるための手段を含む。第２の誘電体材料層は、チャネル領域に応力を加える。
【0010】
別の態様では、誘電体材料層を使用してチャネル領域に応力を加えるＦｉｎＦＥＴを製作するための方法が提供される。この方法は、フィンを備える基板を設けるステップを含む。この方法はまた、基板の上にかつフィンの第１の側に隣接するように第１の誘電体材料層を配設するステップを含む。この方法はまた、基板の上にかつフィンの第２の側に隣接するように第２の誘電体材料層を配設するステップであって、第２の側が第１の側とは異なる、ステップを含む。この方法はまた、フィン、第１の誘電体材料層、および第２の誘電体材料層の上のゲート領域内に、ＦｉｎＦＥＴのゲート長にほぼ等しい幅を有するゲートを配設するステップを含む。
【図面の簡単な説明】
【0011】
【図1】例示的なフィン電界効果トランジスタ（ＦＥＴ）（ＦｉｎＦＥＴ）の斜視図である。
【図2A】誘電体材料層を使用してチャネル領域に応力を加える例示的なＦｉｎＦＥＴの断面図である。
【図5A】複数のフィンに対応する誘電体材料層を使用して複数のチャネル領域に応力を加える例示的なＦｉｎＦＥＴの断面図である。
【発明を実施するための形態】
【0012】
ここで図面を参照して、本開示のいくつかの例示的な態様について説明する。「例示的な」という語は、本明細書では「例、事例、または例示として機能すること」を意味するために使用される。本明細書で「例示的」として説明するいかなる態様も、必ずしも他の態様よりも好ましいまたは有利なものと解釈されるべきではない。
【0013】
本明細書で開示される態様は、誘電体材料層を使用してチャネル領域に応力を加えるフィン電界効果トランジスタ（ＦＥＴ）（ＦｉｎＦＥＴ）を含む。一態様では、ＦｉｎＦＥＴが提供される。ＦｉｎＦＥＴは、基板と、基板の上に配設されたフィンとを含む。フィンは、ソースと、ドレインと、ソースとドレインとの間のチャネル領域とを含む。チャネル領域の周りにゲートが配設される。ＦｉｎＦＥＴのチャネル領域に応力を加えるために、基板の上にかつフィンの一方の側に隣接するように第１の誘電体材料層が配設される。さらに、基板の上にかつフィンの別の側に隣接するように第２の誘電体材料層が配設される。このようにして、第１の誘電体材料層と第２の誘電体材料層はどちらも、応力をチャネル領域に加えるとともにフィンに沿って加える。さらに、エピタキシャル層を成長させることによって誘起される応力とは異なり、第１および第２の誘電体材料層によって加えられる場合がある応力のレベルは、各層の体積に依存しない。したがって、第１および第２の誘電体材料層は、ＦｉｎＦＥＴの面積が狭くなってもチャネル領域上に一定のレベルの応力を加える場合がある。
【0014】
この点に関して、図２Ａおよび図２Ｂは、第１および第２の誘電体材料層２０２（１）、２０２（２）を使用してチャネル領域２０６に応力２０４を加える例示的なＦｉｎＦＥＴ ２００を示す。本明細書で説明するＦｉｎＦＥＴ２００は、集積回路（ＩＣ）２０８に組み込むことができる。図２ＡはＦｉｎＦＥＴ２００の断面図であり、図２ＢはＦｉｎＦＥＴ２００の上面図である。ＦｉｎＦＥＴ２００の構成要素は、図２Ａおよび図２Ｂでは共通の要素番号によって参照されている。
【0015】
図２Ａおよび図２Ｂを参照するとわかるように、ＦｉｎＦＥＴ２００は、基板２１０と、基板２１０から形成されたフィン２１２とを含む。この例では、フィン２１２は第１の方向２１４に配設される。図２Ｂに示すように、フィン２１２は、ソース２１６とドレイン２１８とを含む。ＦｉｎＦＥＴ２００のチャネル領域２０６は、フィン２１２においてソース２１６とドレイン２１８との間に配設される。さらに、チャネル領域２０６の周りにゲート２２０が配設される。この例では、ゲート２２０は、高誘電率金属ゲート（ＨＫＭＧ）として形成される。したがって、以下でより詳細に説明するように、ゲート酸化物層２２２、ゲート誘電体材料層２２４、仕事関数層２２６、および導電層２２８を使用してゲート２２０が形成される。しかし、ＦｉｎＦＥＴ２００の他の態様は、本明細書で説明するＨＫＭＧ以外のゲートタイプを使用してもよい。さらに、ＦｉｎＦＥＴ２００はまた、ダミーゲートとして機能するように構成されたゲート構造２３０（１）〜２３０（４）を使用することができる。
【0016】
引き続き図２Ａおよび図２Ｂを参照するとわかるように、チャネル領域２０６に応力２０４を加えるために、第１の誘電体材料層２０２（１）は、基板２１０の上にかつフィン２１２の第１の側２３２（１）に隣接するように配設される。さらに、第２の誘電体材料層２０２（２）は、基板２１０の上にかつ第１の側２３２（１）とは異なるフィン２１２の第２の側２３２（２）に隣接するように配設される。この例では、第１および第２の誘電体材料層２０２（１）、２０２（２）は第１の方向２１４に配設される。さらに、第１および第２の誘電体材料層２０２（１）、２０２（２）のそれぞれ上面２３４（１）、２３４（２）は、ゲート２２０を形成するための空間を残すようにフィン２１２の上面２３６よりも低い。さらに、第１および第２の誘電体材料層２０２（１）、２０２（２）は、ＦｉｎＦＥＴ２００の活性層２４０を囲む活性領域境界２３８内に配設される。本明細書で使用するＦｉｎＦＥＴ２００の活性層２４０は、基板２１０のドープ領域に対応し、ドープ領域上に、ＦｉｎＦＥＴ２００のソースおよびドレインなどの活性要素が形成される場合がある。このようにして、チャネル領域２０６に応力２０４を加え、一方、応力２０４が加えることができない不活性領域または非ドープ領域に材料を配設するのを回避するように、第１および第２の誘電体材料層２０２（１）、２０２（２）を活性領域境界２３８に限定することができる。
【0017】
引き続き図２Ａおよび図２Ｂを参照すると、以下でより詳細に説明するように、この態様における第１および第２の誘電体材料層２０２（１）、２０２（２）は、流動化学気相堆積（ＦＣＶＰ）または高アスペクト比処理（ＨＡＲＰ）などのプロセスを使用して基板２１０の上に配設された（たとえば、堆積された）１つまたは複数の酸化物材料から形成される。第１および第２の誘電体材料層２０２（１）、２０２（２）の酸化物材料は、特定の種類または大きさの応力２０４を加えるように熱アニールされてもよい。たとえば、第１および第２の誘電体材料層２０２（１）、２０２（２）は、二酸化ケイ素またはシリコン窒化物から形成することができる。ＦｉｎＦＥＴ２００がＮ型ＦｉｎＦＥＴである場合、第１および第２の誘電体材料層２０２（１）、２０２（２）は、チャネル領域２０６に加えられる応力２０４が引張応力になるように熱アニールすることができる。ＦｉｎＦＥＴ２００がＰ型ＦｉｎＦＥＴである場合、第１および第２の誘電体材料層２０２（１）、２０２（２）は、チャネル領域２０６に加えられる応力２０４が圧縮応力になるように熱アニールすることができる。
【0018】
図２Ａおよび図２Ｂを引き続き参照するとわかるように、上述のように第１および第２の誘電体材料層２０２（１）、２０２（２）の酸化物材料を配設しアニールすることによって、チャネル領域２０６を含むフィン２１２に沿って応力２０４が加えられる。このようにして、エピタキシャル層を成長させることなど、他の方法によって誘起される応力とは異なり、第１および第２の誘電体材料層２０２（１）、２０２（２）によって加えられる応力２０４のレベルは、第１および第２の誘電体材料層２０２（１）、２０２（２）の体積に依存しない。より詳細には、第１および第２の誘電体材料層２０２（１）、２０２（２）の代わりにエピタキシャル層を使用する例示的なＦｉｎＦＥＴでは、エピタキシャル層によって加えられる応力の大きさはそのような層の体積と相関する。したがって、そのようなＦｉｎＦＥＴの面積が狭くなるにつれて、エピタキシャル層によって誘起される応力も弱くなる。このことは、結晶構造の体積が小さくなるにつれてより弱い応力を誘起するエピタキシャル層の結晶構造の特性に起因する。したがって、応力がエピタキシャル層によって誘起される場合とは異なり、第１および第２の誘電体材料層２０２（１）、２０２（２）は、ＦｉｎＦＥＴ２００の面積が狭くなっても、チャネル領域２０６に一定のレベルの応力２０４を加えることがある。
【0019】
さらに、応力が回路内の他のデバイスからＦｉｎＦＥＴ２００を電気的に絶縁するために使用されるシャロートレンチ分離（ＳＴＩ）構造２４２（１）、２４２（２）を使用することによって誘起される場合とは異なり、第１および第２の誘電体材料層２０２（１）、２０２（２）を使用して応力２０４を加えてもＦｉｎＦＥＴ２００の面積は大きくならない。たとえば、ＳＴＩ構造２４２（１）、２４２（２）は、各ＳＴＩ構造２４２（１）、２４２（２）の幅を大きくすることによって応力を誘起するように設計することができる。ＳＴＩ構造２４２（１）、２４２（２）の幅を小さくすると、ＦｉｎＦＥＴ２００を使用する回路の面積が広くなる。さらに、ＳＴＩ構造２４２（１）、２４２（２）の幅を大きくすると、ＦｉｎＦＥＴ２００に加えられる応力が弱くなる。より詳細には、ＳＴＩ構造２４２（１）、２４２（２）によって加えられる応力の大きさは、ＳＴＩ構造２４２（１）、２４２（２）の幅と反比例する。したがって、ＳＴＩ構造２４２（１）、２４２（２）が拡大すると、その結果加えられる応力が弱くなる。したがって、ＦｉｎＦＥＴ２００の面積が狭くなっても一定の応力２０４を加えることに加えて、第１および第２の誘電体材料層２０２（１）、２０２（２）は、面積を広くすることなく一定の大きさの応力２０４を加える。
【0020】
図３Ａおよび図３Ｂは、図２Ａおよび図２ＢにおけるＦｉｎＦＥ ２００を製作するために使用される例示的な製作プロセス３００を示す。さらに、図４Ａ〜図４Ｄは、製作プロセス３００の間のＦｉｎＦＥＴ２００のそれぞれの段階４００（１）〜４００（４）を示す断面図および上面図である。図４Ａ〜図４ＤにおけるＦｉｎＦＥＴ２００を示す断面図および上面図について、図３Ａおよび図３Ｂにおける製作プロセス３００の例示的な製作ステップの説明に関連して説明する。
【0021】
この点に関して、図３Ａから始まる製作プロセス３００は、フィン２１２を含む基板２１０を設ける（ブロック３０２、図４Ａの段階４００（１））ことを含む。この例では、フィン２１２は第１の方向２１４に配設される。製作プロセス３００はまた、基板２１０の上にかつフィン２１２の第１の側２３２（１）に隣接するように第１の誘電体材料層２０２（１）を配設する（ブロック３０４、図４Ｂの段階４００（２））ことを含む。製作プロセス３００は、基板２１０の上にかつフィン２１２の第２の側２３２（２）に隣接するように第２の誘電体材料層２０２（２）を配設する（ブロック３０６、図４Ｂの段階４００（２））ことをさらに含む。この例では、第１および第２の誘電体材料層２０２（１）、２０２（２）は第１の方向２１４に配設される。前述のように、第１および第２の誘電体材料層２０２（１）、２０２（２）は、ブロック３０４および３０６において流動化学気相堆積（ＦＣＶＰ）または高アスペクト比処理（ＨＡＲＰ）などのプロセスを使用して基板２１０の上に配設することができる。さらに、第１および第２の誘電体材料層２０２（１）、２０２（２）は、活性領域境界２３８に限定されるように配設することができる。
【0022】
引き続き図３Ａおよび図３Ｂを参照するとわかるように、熱アニールを使用して、第１および第２の誘電体材料層２０２（１）、２０２（２）によって加えられる応力２０４を調整することができる。より詳細には、製作プロセス３００は、第１および第２の誘電体材料層２０２（１）、２０２（２）をウェットアニールして、ＦｉｎＦＥＴ２００のチャネル領域２０６に加えられる応力２０４を調整することを含むことができる（ブロック３０８、図４Ｂの段階４００（２））。たとえば、ブロック３０８において約６００℃の低温ウェットアニールが使用されてもよい。製作プロセス３００はまた、第１の誘電体材料層２０２（１）および第２の誘電体材料層２０２（２）をドライアニールして、ＦｉｎＦＥＴ２００のチャネル領域２０６に加えられる応力２０４を調整することを含むことができる（ブロック３１０、図４Ｂの段階４００（２））。たとえば、ブロック３１０において約１０５０℃の高温ウェットアニールを使用することができる。
【0023】
引き続き図３Ａおよび図３Ｂを参照するとわかるように、製作プロセス３００は、ゲート領域４０６の第１の側４０４（１）のＦｉｎＦＥＴ２００のソース領域４０２に対応するフィン２１２をエッチングすることを含むことができる（ブロック３１２、図４Ｂの段階４００（２））。製作プロセス３００はまた、第１の側４０４（１）とは異なるゲート領域４０６の第２の側４０４（２）のＦｉｎＦＥＴ２００のドレイン領域４０８に対応するフィン２１２をエッチングすることを含むことができる（ブロック３１４、図４Ｂの段階４００（２））。さらに、製作プロセス３００は、ソース領域４０２においてソース材料４１０を成長させることを含むことができる（ブロック３１６、図４Ｂの段階４００（２））。製作プロセス３００はまた、ドレイン領域４０８においてドレイン材料４１２を成長させることを含むことができる（ブロック３１８、図４Ｂの段階４００（２））。
【0024】
引き続き図３Ａおよび図３Ｂを参照するとわかるように、製作プロセス３００はまた、ＦｉｎＦＥＴ２００のゲート長にほぼ等しい幅Ｗを有するゲート２２０をゲート領域４０６内に配設することを含む（ブロック３２０、図４Ｃ、図４Ｄにおける段階４００（３）、４００（４））。たとえば、ＦｉｎＦＥＴ２００が１０ナノメートル（ｎｍ）技術において使用される場合、ゲート長はほぼ１０ｎｍに等しい。詳細には、ゲート２２０は、フィン２１２、第１の誘電体材料層２０２（１）、および第２の誘電体材料層２０２（２）の上に配設される。この例では、ゲート２２０は、第１の方向２１４に実質的に直交する第２の方向４１４に配設される。ゲート２２０は、ブロック３２０において、ＦｉｎＦＥＴ２００のゲート長にほぼ等しい幅Ｗを有するゲート酸化物層２２２をフィン２１２の上のゲート領域４０６内に配設することによって配設することができる（ブロック３２２、図４Ｃの段階４００（３））。ブロック３２０においてゲート２２０を配設することは、ＦｉｎＦＥＴ２００のゲート長にほぼ等しい幅Ｗを有するゲート誘電体材料層２２４をゲート領域４０６内に配設することによって配設することができる（ブロック３２４、図４Ｄの段階４００（４））。ゲート誘電体材料層２２４は、ブロック３２４において、ゲート酸化物層２２２、第１の誘電体材料層２０２（１）、および第２の誘電体材料層２０２（２）の上に配設される。ブロック３２０においてゲート２２０を配設することはまた、ＦｉｎＦＥＴ２００のゲート長にほぼ等しい幅Ｗを有する仕事関数層２２６をゲート領域４０６内に配設することを含むことができる（ブロック３２６、図４Ｄの段階４００（４））。仕事関数層２２６は、ゲート誘電体材料層２２４の上に配設される。さらに、ブロック３２０においてゲート２２０を配設することは、ＦｉｎＦＥＴ２００のゲート長にほぼ等しい幅Ｗを有する導電層２２８を仕事関数層２２６の上のゲート領域４０６内に配設することを含むことができる（ブロック３２８、図４Ｄの段階４００（４））。
【0025】
製作プロセス３００を使用してＦｉｎＦＥＴ２００を製造すると、ＦｉｎＦＥＴ２００は、ＦｉｎＦＥＴ２００の面積が狭くなってもチャネル領域２０６に一定のレベルの応力２０４を加えることができる。さらに、製作プロセス３００は、従来のＦｉｎＦＥＴ製作方法に含まれる様々なステップを含む。特定の種類または大きさの応力２０４を誘起するための上記の追加のステップを組み込むと、従来の方法と比較して１つの追加のマスクが含められる場合がある。したがって、上述のように応力２０４を加え、同時に、製造コストおよび複雑さの増大を最小限に抑えるようにＦｉｎＦＥＴ２００を製作することができる。
【0026】
図２Ａおよび図２ＢにおけるＦｉｎＦＥＴ２００に加えて、本明細書で説明する態様はまた、複数のフィンに対応する誘電体材料層を使用して複数のチャネル領域に応力を加えるＦｉｎＦＥＴを含むことができる。この点に関して、図５Ａおよび図５Ｂは、第１、第２、および第３の誘電体材料層２０２（１）〜２０２（３）を使用して第１および第２のチャネル領域２０６（１）、２０６（２）に応力２０４を加える例示的なＦｉｎＦＥＴ５００を示す。図５ＡはＦｉｎＦＥＴ５００の断面図であり、図５ＢはＦｉｎＦＥＴ５００の上面図である。ＦｉｎＦＥＴ５００の構成要素は、図５Ａおよび図５Ｂでは一般的な要素番号によって参照されている。さらに、ＦｉｎＦＥＴ５００は、図２Ａ、図２Ｂと図５Ａ、図５Ｂとの間で同様の要素番号で示されるように、図２Ａおよび図２ＢにおけるＦｉｎＦＥＴ２００と共通のいくつかの構成要素を含み、したがって本明細書で再び説明されることはない。
【0027】
引き続き図５Ａおよび図５Ｂを参照するとわかるように、ＦｉｎＦＥＴ５００は、基板２１０と、基板２１０の上に配設された第１および第２のフィン２１２（１）、２１２（２）とを含む。この例では、第１および第２の誘電体材料層２１２（１）、２１２（２）は第１の方向２１４に配設される。非制限的な例として、ＦｉｎＦＥＴ５００が１０ｎｍ技術（すなわち、１０ｎｍゲート長）において製作される場合、第１および第２のフィン２１２（１）、２１２（２）は、３２ｎｍにほぼ等しい距離Ｄだけ分離される。図５Ｂに示すように、第１および第２のフィン２１２（１）、２１２（２）の各々はそれぞれ、ソース２１６（１）、２１６（２）とドレイン２１８（１）、２１８（２）とを含む。ＦｉｎＦＥＴ５００の第１および第２のチャネル領域２０６（１）、２０６（２）はそれぞれ、第１および第２のフィン２１２（１）、２１２（２）において、それぞれのソース２１６（１）、２１６（２）とドレイン２１８（１）、２１８（２）との間に配設される。さらに、ゲート２２０は、第１および第２のチャネル領域２０６（１）、２０６（２）の周りに配設される。ＦｉｎＦＥＴ２００と同様に、それぞれ第１および第２のフィン２１２（１）、２１２（２）の上のゲート酸化物層２２２（１）、２２２（２）、ゲート誘電体材料層２２４、仕事関数層２２６、および導電層２２８を使用してゲート２２０が形成される。
【0028】
引き続き図５Ａおよび図５Ｂを参照するとわかるように、ＦｉｎＦＥＴ５００は、第１のチャネル領域２０６（１）に応力２０４を加える第１および第２の誘電体材料層２０２（１）、２０２（２）に加えて、チャネル領域２０６（２）にも応力２０４が加えられるように設計される。具体的には、第２のフィン２１２（２）のチャネル領域２０６（２）に応力２０４を加えるために、基板２１０の上にかつ第２のフィン２１２（２）の第２の側５０２（２）に隣接するように第３の誘電体材料層２０２（３）が配設される。さらに、第２の誘電体材料層２０２（２）は、基板２１０の上にかつ第２の側５０２（２）とは異なるフィン２１２（２）の第２の側５０２（１）に隣接するように配設される。この例では、第２および第３の誘電体材料層２０２（２）、２０２（３）は第１の方向２１４に配設される。このようにして、第２の誘電体材料層２０２（２）はまた、チャネル領域２０６（２）に応力２０４を加える。さらに、第１、第２、および第３の誘電体材料層２０２（１）〜２０２（３）は、ＦｉｎＦＥＴ５００の活性層５０６を囲む活性領域境界５０４内に配設される。したがって、第１、第２、および第３の誘電体材料層２０２（１）〜２０２（３）は、ＦｉｎＦＥＴ５００の面積が狭くなっても、第１および第２のチャネル領域２０６（１）、２０６（２）に一定のレベルの応力２０４を加える場合がある。たとえば、ＦｉｎＦＥＴ５００の面積が狭くなると、第１のフィン２１２（１）と第２のフィン２１２（２）との間の距離Ｄも３２ｎｍよりも短くなる。しかし、上述の第１、第２、および第３の誘電体材料層２０２（１）〜２０２（３）の特性に起因して、応力２０４は、エピタキシャル層によって誘起される応力とは異なり、距離Ｄが短くなっても一定のままである。
【0029】
本明細書で説明する要素は、特定の特性を実現するための手段と呼ばれることがある。この点に関して、基板２１０は、本明細書では「基板を設けるための手段」と呼ばれることがある。フィン２１２は、本明細書では、「基板の上にフィンを設けるための手段」と呼ばれることがある。さらに、ゲート２２０は、本明細書では、「チャネル領域の周りにゲートを設けるための手段」と呼ばれることがある。第１の誘電体材料層２０２（１）は、本明細書では、「基板の上にかつフィンの第１の側に隣接するように第１の誘電体材料層を設けるための手段であって、第１の誘電体材料層がチャネル領域に応力を加える手段」と呼ばれることがある。第２の誘電体材料層２０２（２）は、本明細書では、「基板の上にかつ第１の側とは異なるフィンの第２の側に隣接するように第２の誘電体材料層を設けるための手段であって、第２の誘電体材料層がチャネル領域に応力を加える手段」と呼ばれることがある。
【0030】
本明細書で開示する態様による、誘電体材料層を使用してチャネル領域に応力を加えるＦｉｎＦＥＴは、任意のプロセッサベースのデバイス内に設けられるか、またはその中に組み込まれてもよい。例には、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全地球測位システム（ＧＰＳ）デバイス、モバイルフォン、セルラーフォン、スマートフォン、セッション開始プロトコル（ＳＩＰ）フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、装着型コンピューティングデバイス（たとえば、スマートウォッチ、ヘルスまたはフィットネストラッカー、アイウェアなど）、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両構成要素、アビオニクスシステム、ドローン、およびマルチコプターが含まれる。
【0031】
この点に関して、図６は、図２Ａおよび図２Ｂに示すＦｉｎＦＥＴ２００および図５Ａおよび図５Ｂに示すＦｉｎＦＥＴ５００を用いることができる、プロセッサベースのシステム６００の一例を示す。この例では、プロセッサベースシステム６００は、それぞれが１つまたは複数のプロセッサ６０４を含む、１つまたは複数の中央処理装置（ＣＰＵ）６０２を含む。ＣＰＵ６０２は、一時的に記憶されたデータへの高速アクセスのためにプロセッサ６０４に結合されたキャッシュメモリ６０６を有してもよい。ＣＰＵ６０２は、システムバス６０８に結合され、プロセッサベースシステム６００内に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、ＣＰＵ６０２は、アドレス情報、制御情報、およびデータ情報を、システムバス６０８を介して交換することによって、これらの他のデバイスと通信する。たとえば、ＣＰＵ６０２は、スレーブデバイスの一例として、メモリコントローラ６１０にバストランザクション要求を通信することができる。図６には示されていないが、複数のシステムバス６０８を設けることができ、各システムバス６０８は、異なるファブリックを構成する。
【0032】
他のマスタデバイスおよびスレーブデバイスをシステムバス６０８に接続することが可能である。図６に示すように、これらのデバイスは、例として、メモリシステム６１２、１つまたは複数の入力デバイス６１４、１つまたは複数の出力デバイス６１６、１つまたは複数のネットワークインターフェースデバイス６１８、および１つまたは複数のディスプレイコントローラ６２０を含むことができる。入力デバイス６１４は、入力キー、スイッチ、音声プロセッサなどを含むが、これらに限定されない、任意のタイプの入力デバイスを含むことができる。出力デバイス６１６は、オーディオ、ビデオ、他の視覚インジケータなどを含むが、これらに限定されない、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス６１８は、ネットワーク６２２との間のデータの交換を可能にするように構成された任意のデバイスであってもよい。ネットワーク６２２は、限定はしないが、有線ネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（登録商標）ネットワーク、およびインターネットを含む、任意のタイプのネットワークであってもよい。ネットワークインターフェースデバイス６１８は、必要に応じて、任意のタイプの通信プロトコルをサポートするように構成されることが可能である。メモリシステム６１２は、１つまたは複数のメモリユニット６２４（０）〜６２４（Ｍ）を含むことができる。
【0033】
ＣＰＵ６０２はまた、システムバス６０８を介してディスプレイコントローラ６２０にアクセスして、１つまたは複数のディスプレイ６２６に送信される情報を制御するように構成されてもよい。ディスプレイコントローラ６２０は、１つまたは複数のビデオプロセッサ６２８を介して表示されるように情報をディスプレイ６２６へ送り、ビデオプロセッサ６２８は、表示すべき情報を処理してディスプレイ６２６に適したフォーマットにする。ディスプレイ６２６は、限定はしないが、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、発光ダイオード（ＬＥＤ）ディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
【0034】
当業者は、本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリ内もしくは別のコンピュータ可読媒体内に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、または両方の組合せとして実装され得ることをさらに諒解されよう。本明細書で説明するマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路（ＩＣ）、またはＩＣチップにおいて採用され得る。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってよく、任意のタイプの所望の情報を記憶するように構成され得る。この互換性について明確に例示するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能性がどのように実装されるのかは、特定の適用例、設計選択、および／またはシステム全体に課される設計制約によって決まる。当業者は、特定の適用例ごとに様々な方式で記載の機能を実装してもよいが、そのような実装の決定が、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
【0035】
本明細書で開示する態様に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実施されてもよい。プロセッサは、マイクロプロセッサであってもよいが、代替としてプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ（たとえば、ＤＳＰおよびマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）として実装されてもよい。
【0036】
本明細書で開示する態様は、ハードウェアにおいて具現化されてもよく、かつハードウェア内に記憶され、たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体の中に存在し得る命令において具現化されてもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取るとともに記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサと一体化してよい。プロセッサおよび記憶媒体は、ＡＳＩＣの中に存在する場合がある。ＡＳＩＣは、リモート局の中に存在する場合がある。代替として、プロセッサおよび記憶媒体は、個別構成要素としてリモート局、基地局、またはサーバの中に存在する場合がある。
【0037】
本明細書の例示的な態様のいずれかで説明した動作ステップが、例示および説明のために記載されていることにも留意されたい。説明した動作は、図示のシーケンス以外の数多くの異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明する動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な態様で説明した１つまたは複数の動作ステップは、組み合わせられてよい。当業者には容易に明らかになるように、フローチャート図に示される動作ステップが数多くの異なる変更を受ける場合があることを理解されたい。情報および信号が様々な異なる技術および技法のいずれかを使用して表される場合があることも当業者は理解されよう。たとえば、上記の説明全体に渡って参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてもよい。
【0038】
本開示の上記の説明は、あらゆる当業者が本開示を作成または使用することを可能にするために提供されている。本開示の様々な変更が当業者に容易に明らかになり、本明細書で定義する一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用されてもよい。したがって、本開示は、本明細書で説明した例および設計に限定されるものでなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【0039】
１００ ＦｉｎＦＥＴ１０２ 基板
１０４ フィン
１０６ 酸化物層
１０８ ソース
１１０ ドレイン
１１２ 伝導チャネル
１１４ ゲート
１１６ 応力
２００ ＦｉｎＦＥＴ
２０２（１）、２０２（２） 誘電体材料層
２０４ 応力
２０６ チャネル領域
２０８ 集積回路
２１０ 基板
２１２ フィン
２１４ 第１の方向
２１６ ソース
２１８ ドレイン
２２０ ゲート
２２２ ゲート酸化物層
２２４ ゲート誘電体材料層
２２６ 仕事関数層
２２８ 導電層
２３０（１）〜２３０（４） ゲート構造
２３２（１） 第１の側
２３２（２） 第２の側
２３４（１）、２３４（２） 上面
２３６ 上面
２３８ 活性領域境界
２４０ 活性層
２４２（１）、２４２（２） ＳＴＩ構造
４０４（１） 第１の側
４０４（２） 第２の側
４０６ ゲート領域
４０８ ドレイン領域
４１０ ソース材料
４１２ ドレイン材料
４１４ 第２の方向
５００ ＦｉｎＦＥＴ
５０２（１） 第１の側
５０２（２） 第２の側
５０４ 活性領域境界
５０６ 活性層
６００ プロセッサベースシステム
６０２ 中央処理装置（ＣＰＵ）
６０４ プロセッサ
６０６ キャッシュメモリ
６０８ システムバス
６１０ メモリコントローラ
６１２ メモリシステム
６１４ 入力デバイス
６１６ 出力デバイス
６１８ ネットワークインターフェースデバイス
６２０ ディスプレイコントローラ
６２２ ネットワーク
６２４（０）〜６２４（Ｍ） メモリユニット
６２６ ディスプレイ
６２８ ビデオプロセッサ