特許 6976078 素子基板、記録ヘッド、及び記録装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6976078

(24)【登録日】2021年11月11日

(45)【発行日】2021年12月1日

(54)【発明の名称】素子基板、記録ヘッド、及び記録装置

(51)【国際特許分類】

   B41J 2/14 20060101AFI20211118BHJP

【ＦＩ】

   B41J2/14 611

【請求項の数】8

【全頁数】17

(21)【出願番号】特願2017-95844(P2017-95844)

(22)【出願日】2017年5月12日

(65)【公開番号】特開2018-192639(P2018-192639A)

(43)【公開日】2018年12月6日

【審査請求日】2020年4月14日

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】110003281

【氏名又は名称】特許業務法人大塚国際特許事務所

(72)【発明者】

【氏名】梅田 謙吾

【審査官】 中村 博之

(56)【参考文献】

【文献】 特開２０１５−１０１０４８（ＪＰ，Ａ）

【文献】 特開平１０−２１００１８（ＪＰ，Ａ）

【文献】 特開平１０−２４２９５４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１６／００８２７２２（ＵＳ，Ａ１）

【文献】 中国特許出願公開第１６５４２１３（ＣＮ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｂ４１Ｊ ２／０１−２／２１５

(57)【特許請求の範囲】

【請求項1】

素子基板であって、
素子と、
前記素子を駆動する駆動回路と、
第１の信号と第２の信号とを受信する受信回路と、
前記第１の信号と前記第２の信号との位相のずれを補正し、前記駆動回路に出力する補正回路とを有し、
前記補正回路は、
少なくとも、前記第１の信号に対して第１の時間単位で遅延時間が互いに異なる複数の遅延信号を生成する第１の生成回路と、前記第１の信号に対して前記第１の時間単位で遅延時間が互いに異なり且つ前記第１の生成回路で生成された複数の遅延信号に対して前記第１の時間より短い第２の時間単位でそれぞれ遅れた複数の遅延信号を生成する第２の生成回路と、を含む第１の信号遅延回路と、
少なくとも、前記第２の信号に対して前記第１の時間単位で遅延時間が互いに異なる複数の遅延信号を生成する第３の生成回路と、前記第２の信号に対して前記第１の時間単位で遅延時間が互いに異なり且つ前記第３の生成回路で生成された複数の遅延信号に対して前記第２の時間単位でそれぞれ遅れた複数の遅延信号を生成する第４の生成回路と、を含む第２の信号遅延回路と、
前記第１の信号遅延回路で生成された複数の遅延信号をラッチするラッチ回路を含み、前記ラッチ回路でラッチされた遅延信号と前記第２の信号とのタイミングを比較し、当該比較の結果に基づいて前記第１の信号遅延回路で生成された複数の遅延信号の中から前記駆動回路へ出力する遅延信号を選択する第１の選択回路と、
前記第２の信号遅延回路で生成された複数の遅延信号をラッチするラッチ回路を含み、前記ラッチ回路でラッチされた遅延信号と前記第１の選択回路で選択された遅延信号とのタイミングを比較し、当該比較の結果に基づいて第２の信号遅延回路で生成された複数の遅延信号の中から前記駆動回路へ出力する遅延信号を選択する第２の選択回路と、
を有し、
前記第１の時間は前記ラッチ回路の出力遅延時間より大きい
ことを特徴とする素子基板。

【請求項2】

前記第１の選択回路は、少なくとも、前記第１の生成回路によって生成された複数の遅延信号に対応し、前記第１の信号のエッジに近い信号を判定するための複数の判定信号を出力する第１の判定回路と、前記第２の生成回路によって生成された複数の遅延信号に対応し、前記第１の信号のエッジに近い信号を判定するための複数の判定信号で構成を出力する第２の判定回路とを有し、
前記第２の選択回路は、少なくとも、前記第３の生成回路によって生成された複数の遅延信号に対応し、第１の選択回路で選択された遅延信号のエッジに近い信号を判定するための複数の判定信号を出力する第３の判定回路と、前記第４の生成回路によって生成された複数の遅延信号に対応し、前記第１の選択回路で選択された遅延信号のエッジに近い信号を判定するための複数の判定信号を出力する第４の判定回路とを有する
ことを特徴とする請求項１に記載の素子基板。

【請求項3】

前記第１の選択回路は、前記第１の判定回路から出力された複数の判定信号と前記第２の判定回路から出力された複数の判定信号とに基づいて前記第１の信号遅延回路で生成された遅延信号から遅延信号を選択する第１のマルチプレクサを有し、
前記第２の選択回路は、前記第３の判定回路から出力された複数の判定信号と前記第２の判定回路から出力された複数の判定信号とに基づいて前記第１の信号遅延回路で生成された遅延信号から遅延信号を選択する第２のマルチプレクサを有する
ことを特徴とする請求項２に記載の素子基板。

【請求項4】

前記第１の信号は、データ信号であり、
前記第２の信号は、クロック信号である
ことを特徴とする請求項１に記載の素子基板。

【請求項5】

前記補正回路は、外部から受信した第３の信号の周期毎に、前記位相のずれを補正する
ことを特徴とする請求項１に記載の素子基板。

【請求項6】

前記第２の時間は前記第１の時間の２分の１である
ことを特徴とする請求項１に記載の素子基板。

【請求項7】

請求項１乃至６のいずれか一項に記載の素子基板を１または複数備える記録ヘッド。

【請求項8】

請求項７に記載の記録ヘッドを１または複数備える記録装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、素子基板、記録ヘッド、及び記録装置に関する。

【背景技術】

【0002】

半導体集積回路によって構成されるインクジェット記録装置の記録素子基板は、記録装置本体からクロック信号（ＣＬＫ）と画像データ信号（ＤＡＴＡ）を受け取り、その画像データに応じて記録動作を行う。近年の高速印刷化により、クロック信号や画像データ信号の周波数は、数百ＭＨｚ程度となってきている。クロック信号と画像データ信号は送信回路や受信回路のバラツキによって位相にずれが生じるが、高速化に伴い位相ずれの影響を顕著に受けやすくなり、クロック信号とデータ信号の同期を取るのが難しくなる。そのため、クロック信号とデータ信号の位相のずれを補正する手段が必要とされてきている。

【0003】

クロック信号とデータ信号の位相のずれを補正する技術として、受信回路側にＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路やＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を設けたものがある。特許文献１には、送信回路側でクロック信号とデータ信号の位相ずれを補正するインクジェット記録装置の例が開示されている。特許文献１に記載のインクジェット記録装置は、記録装置本体側（送信回路側）にある制御ＩＣが記録素子基板（受信回路側）の受信した画像データ信号を繰り返し読み出し、その受信結果を確認することで、最適な位相補正量を決定している。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】国際公開第２０１２／１０２７０９号

【発明の概要】

【発明が解決しようとする課題】

【0005】

従来技術では、ＤＬＬやＰＬＬが安定動作をするためのトレーニング期間が必要である。特許文献１の技術では、一回の位相補正をするために記録素子基板の受信結果を複数回確認する必要があるため、位相補正量を決定するまでに時間がかかる。そのため、位相の補正を定期的に行うことが難しく、温度変化や経時変化による位相の変化に追随することが難しいという課題がある。
本発明は、上記課題を解決するためになされたものであり、安定動作をさせるためのトレーニング期間が不要で、かつ、温度変化や経時変化による位相の変化に追随することができる位相補正手段を備えた、信頼性の高い回路構成を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決するために本願発明は以下の構成を有する。すなわち、素子基板であって、素子と、前記素子を駆動する駆動回路と、第１の信号と第２の信号とを受信する受信回路と、前記第１の信号と前記第２の信号との位相のずれを補正し、前記駆動回路に出力する補正回路とを有し、前記補正回路は、少なくとも、前記第１の信号に対して第１の時間単位で遅延時間が互いに異なる複数の遅延信号を生成する第１の生成回路と、前記第１の信号に対して前記第１の時間単位で遅延時間が互いに異なり且つ前記第１の生成回路で生成された複数の遅延信号に対して前記第１の時間より短い第２の時間単位でそれぞれ遅れた複数の遅延信号を生成する第２の生成回路と、を含む第１の信号遅延回路と、少なくとも、前記第２の信号に対して前記第１の時間単位で遅延時間が互いに異なる複数の遅延信号を生成する第３の生成回路と、前記第２の信号に対して前記第１の時間単位で遅延時間が互いに異なり且つ前記第３の生成回路で生成された複数の遅延信号に対して前記第２の時間単位でそれぞれ遅れた複数の遅延信号を生成する第４の生成回路と、を含む第２の信号遅延回路と、前記第１の信号遅延回路で生成された複数の遅延信号をラッチするラッチ回路を含み、前記ラッチ回路でラッチされた遅延信号と前記第２の信号とのタイミングを比較し、当該比較の結果に基づいて前記第１の信号遅延回路で生成された複数の遅延信号の中から前記駆動回路へ出力する遅延信号を選択する第１の選択回路と、前記第２の信号遅延回路で生成された複数の遅延信号をラッチするラッチ回路を含み、前記ラッチ回路でラッチされた遅延信号と前記第１の選択回路で選択された遅延信号とのタイミングを比較し、当該比較の結果に基づいて第２の信号遅延回路で生成された複数の遅延信号の中から前記駆動回路へ出力する遅延信号を選択する第２の選択回路と、を有し、前記第１の時間は前記ラッチ回路の出力遅延時間より大きい。

【発明の効果】

【0007】

本発明によれば、回路構成において、トレーニング期間が不要で瞬時に位相差の補正を行うことが可能となる。そのため、温度変化や経時変化による位相の変化に追随することができ、信頼性の高い回路構成を提供することができる。

【図面の簡単な説明】

【0008】

【図1】インクジェット記録装置の構成例を示す外観斜視図。

【図2】本願発明に係るインクジェット記録装置の制御構成の例を示す図。

【図3】第１の実施形態に係る記録装置の構成例を示す図。

【図4】第１の実施形態に係る記録装置のタイミングチャートを示す図。

【図5】第１の実施形態に係る補正回路の構成例を示す図。

【図6】本発明に係る第１の信号補正回路のタイミングチャートを示す図。

【図7】本発明に係る第２の信号補正回路のタイミングチャートを示す図。

【図8】本発明に係る第１の判定回路の回路例を示す図。

【図9】本発明に係る第１のマルチプレクサの回路例を示す図。

【図10】本発明に係る第２の判定回路の回路例を示す図。

【図11】本発明に係る第２のマルチプレクサの回路例を示す図。

【図12】本発明に係る記録ヘッドの構成例を示す斜視図。

【図13】第１の実施形態に係る微小遅延回路の回路例を示す図。

【図14】本発明で遅延回路及び判定回路を複数系統設けた理由を説明するための図。

【図15】第２の実施形態に係る補正回路の構成例を示す図。

【図16】第２の実施形態に係る微小遅延回路の回路例を示す図。

【発明を実施するための形態】

【0009】

なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。さらに人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。

【0010】

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

【0011】

さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。

【0012】

またさらに、「記録要素」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

【0013】

またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

【0014】

以下に用いる記録ヘッド用の素子基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。

【0015】

さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み（ｂｕｉｌｔ−ｉｎ）」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造することを示すものである。

【0016】

本発明に係る記録ヘッドは、その記録幅が記録媒体の幅に相当するようなフルラインタイプの記録ヘッドを備えた記録装置に用いられる。なお、これに限定するものではなく、シリアルタイプの記録ヘッドを備えた記録装置に用いられてもよい。

【0017】

［記録装置の概要説明］
図１はフルラインのインクジェット記録ヘッド（以下、記録ヘッド）１０１Ｋ、１０１Ｃ、１０１Ｍ、１０１Ｙと常に安定したインク吐出を保証するための回復系ユニットを備えた記録装置１００の構造を説明するための斜視透視図である。

【0018】

記録装置１００において、記録媒体１５は、フィーダユニット１７から、これら記録ヘッド１０１による印刷位置に供給され、記録装置１００の筐体１８に具備された搬送ユニット１６によって搬送される。

【0019】

記録媒体１５への画像の印刷は、記録媒体１５を搬送しながら、記録媒体１５の基準位置がブラック（Ｋ）インクを吐出する記録ヘッド１０１Ｋの下に到達したときに、記録ヘッド１０１Ｋからブラックインクを吐出する。同様に、シアン（Ｃ）インクを吐出する記録ヘッド１０１Ｃ、マゼンタ（Ｍ）インクを吐出する記録ヘッド１０１Ｍ、イエロ（Ｙ）インクを吐出する記録ヘッド１０１Ｙの順に、各基準位置に記録媒体１５が到達すると各色のインクを吐出してカラー画像が形成される。こうして画像が印刷された記録媒体１５はスタッカトレイ２０に排出されて堆積される。

【0020】

記録装置１００は、更に搬送ユニット１６、記録ヘッド１０１Ｋ、１０１Ｃ、１０１Ｍ、１０１Ｙにインクを供給するためのインク毎に交換可能なインクカートリッジ（不図示）を有している。またさらに、記録ヘッド１０１へのインク供給や回復動作のためのポンプユニット（不図示）、記録装置１００全体を制御する制御基板（不図示）等を有している。またフロントドア１９は、インクカートリッジの交換用の開閉扉である。

【0021】

［制御構成］
次に、図１を用いて説明した記録装置の記録制御を実行するための制御構成について説明する。

【0022】

図２は、記録装置１００の制御回路の構成を示すブロック図である。図２において、コントローラ３０は、ＭＰＵ３１、ＲＯＭ３２、ゲートアレイ（Ｇ．Ａ．）３３、及びＤＲＡＭ３４を含んで構成される。インタフェース４０は、記録データを入力するインタフェースである。ＲＯＭ３２は、不揮発性の記憶領域であり、ＭＰＵ３１が実行する制御プログラムを格納する。ＤＲＡＭ３４は、記録データや記録ヘッド１０１に供給される記録信号等のデータを保存しておくＤＲＡＭである。ゲートアレイ３３は、記録ヘッド１０１に対する記録信号の供給制御を行うゲートアレイであり、インタフェース４０、ＭＰＵ３１、ＤＲＡＭ３４間のデータ転送制御も行う。キャリッジモータ９０は、記録ヘッド１０１（１０１Ｋ、１０１Ｃ、１０１Ｍ、１０１Ｙ）を搬送するためのモータである。搬送モータ７０は、記録紙搬送のためのモータである。ヘッドドライバ５０は、記録ヘッド１０１を駆動する。モータドライバ６０、８０はそれぞれ、搬送モータ７０、キャリッジモータ９０を駆動するためのモータドライバである。

【0023】

なお、図１に示すようなフルライン記録ヘッドを用いる構成の記録装置では、キャリッジモータ９０やそのモータを駆動するモータドライバ８０は存在しない。このために、図２ではカッコ符号をつけている。

【0024】

上記制御構成の動作を説明すると、インタフェース４０に記録データが入るとゲートアレイ３３とＭＰＵ３１との間で記録データが記録用の記録信号に変換される。そして、モータドライバ６０、８０が駆動されると共に、ヘッドドライバ５０に送られた記録データに従って記録ヘッド１０１が駆動され、記録が行われる。

【0025】

＜第１の実施形態＞
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下の説明にて示す各構成要素に対する第１、第２、・・・、の表記は説明のために便宜上付与しているものであり、特許請求の範囲にて示す表記とは必ずしも一致するものではない。

【0026】

［記録ヘッド構成］
図３は、本発明の第１の実施形態に係る記録装置１００が備える記録ヘッド１０１周りの概略を示す図である。図３では、フルライン型の記録ヘッド１０１の例を示している。記録ヘッド１０１の斜視図を図１２に示す。フルライン型の記録ヘッド１０１は、図１２に示すように、複数の記録素子基板１０３が配置され、記録媒体７００以上の印刷幅を持つ。なお、記録素子基板１０３の配置構成や形状は、図１２に示すものに限定するものではなく、他の構成であってもよい。

【0027】

記録素子基板１０３は、第１の信号１１１（ＤＡＴＡ）を受信する第１の受信回路１０６、第２の信号１１２（ＣＬＫ）を受信する第２の受信回路１０７、および第３の信号１１３を受信する第３の受信回路１０８を備える。第１の信号１１１、第２の信号１１２及び第３の信号１１３は、記録装置本体基板１０２に配置されるヘッド制御ＩＣ１０９から伝送線路１１０を介して、それぞれの記録素子基板１０３へと供給される。図３において、ｎ個の記録素子基板１０３−１〜１０３−ｎが示されており、ここではいずれも同じ構成を備えているものとする。以下、個別に説明を要する場合には添え字を付して示し、説明が共通する場合には添え字を省略して示すものとする。

【0028】

第１の信号１１１、第２の信号１１２、及び第３の信号１１３は、補正回路１０５に入力される。補正回路１０５は、第３の信号１１３の周期毎に、第１の信号１１１（ＤＡＴＡ）と第２の信号１１２（ＣＬＫ）の位相差を補正して、第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）を出力する。第４の信号１１４（Ｄａｄｊ）は、第１の信号１１１（ＤＡＴＡ）の位相を補正した信号である。第５の信号１１５（ＣＫａｄｊ）は、第２の信号１１２（ＣＬＫ）の位相を補正した信号である。補正回路１０５から出力された第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）は、駆動回路１０４に入力される。駆動回路１０４は、位相差が補正された第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）で駆動されるため、画像データ信号とクロック信号の同期を確実に取ることができ、正確な画像データを受信する事が可能となる。駆動回路１０４はそれぞれ記録素子（不図示）に対応し、対応する記録素子を駆動させる。

【0029】

図４は、第１の実施形態に係る記録装置１００のタイミングチャートを示す図である。第１の信号１１１を画像データ信号（ＤＡＴＡ）として、第２の信号１１２をクロック信号（ＣＬＫ）として、第３の信号１１３をラッチ信号（ＬＴ）として説明を行う。ライン時間とは、記録媒体に１列分ないしは１行分の画像を印刷するための時間を指す。記録素子基板１０３は、１ライン時間を所定の数のブロックに分割して、記録素子を順次駆動していく時分割駆動を行っており、ラッチ時間は１ブロックあたりの時間を指す。また、ラッチ信号（ＬＴ）は、１ブロックを識別するための信号である。図４において、１のライン時間は、ｍのラッチ時間に分割される。

【0030】

１ラッチ時間は、テストフラグ信号２００を送信する期間、画像データ信号２０１を送信する期間、及び休止期間２０３から構成される。休止期間２０３は、画像データ信号（ＤＡＴＡ）及びクロック信号（ＣＬＫ）の論理は遷移しない期間となる。第１の実施形態に係る記録装置１００は、休止期間２０３後のテストフラグ信号２００の送信期間で瞬時に画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）の位相ずれの補正を行う。

【0031】

具体的には、休止期間２０３後に送信されるテストフラグ信号２００と、クロック信号（ＣＬＫ）の位相差を把握し、最適な位相補正量を決定する。画像データ信号２０１を送信する期間中、決定した位相補正量を維持し、ラッチ信号（ＬＴ）の立ち上がりで位相補正量をリセットする。このような動作を１ラッチ時間毎に繰り返し行うことで、記録装置１００は、温度変化や経時変化による位相の変化に追随することが可能で、信頼性を確保することが可能となる。

【0032】

図５は、第１の実施形態に係る記録装置１００における補正回路１０５のブロック構成の例を示す図である。補正回路１０５は、第１の信号１１１（ＤＡＴＡ）の位相を補正する第１の信号補正回路３００と、第２の信号１１２（ＣＬＫ）の位相を補正する第２の信号補正回路３０１から構成される。第１の信号補正回路３００は、第１の遅延回路３０２、第２の遅延回路３０３、第１の判定回路３０４、第２の判定回路３０５、第１のマルチプレクサ３０６、第１のタイミング信号生成回路３４０、及び第１の微小遅延回路３３０から構成される。また、第２の信号補正回路３０１は、第３の遅延回路３２０、第４の遅延回路３２１、第３の判定回路３２２、第４の判定回路３２３、第２のマルチプレクサ３２４、第２のタイミング信号生成回路３４１及び第２の微小遅延回路３３１から構成される。遅延回路および微小遅延回路として示す信号遅延回路の動作について以下で説明する。

【0033】

以下に図５を参照して、補正回路１０５の動作を説明する。第１の遅延回路３０２は、第１の信号１１１（ＤＡＴＡ）を遅延させた（ｎ＋１）／２個の第１の遅延信号３０９（Ｄ＿０、Ｄ＿２、Ｄ＿４・・・Ｄ＿ｎ−１）を生成する。第１の判定回路３０４は、第１の遅延信号３０９と第２の信号１１２（ＣＬＫ）の位相を比較する。第１の判定回路３０４は、第１の遅延信号３０９（Ｄ＿０、Ｄ＿２、Ｄ＿４・・・Ｄ＿ｎ−１）のうち、どの遅延信号の立ち上がりエッジが第２の信号１１２（ＣＬＫ）の立ち上がりエッジと同一もしくは最も近いかを判定し、その判定結果に基づき第１の判定信号３０７を出力する。

【0034】

また、第２の遅延回路３０３は、入力側に第１の微小遅延回路３３０が接続される。これにより、第２の遅延回路３０３には第１の信号１１１（ＤＡＴＡ）が第１の微小遅延回路３３０で遅延された信号が入力され、これを、第２の遅延回路３０３でさらに遅延させることで、（ｎ＋１）／２個の第２の遅延信号３１０（Ｄ＿１、Ｄ＿３、Ｄ＿５・・・Ｄ＿ｎ）を生成する。第２の判定回路３０５は、第２の遅延信号３１０と第２の信号１１２（ＣＬＫ）の位相を比較する。第２の判定回路３０５は、第２の遅延信号３１０（Ｄ＿１、Ｄ＿３、Ｄ＿５・・・Ｄ＿ｎ）のうち、どの遅延信号の立ち上がりエッジが第２の信号１１２（ＣＬＫ）の立ち上がりエッジと同一もしくは最も近いかを判定し、その判定結果に基づき第２の判定信号３０８を出力する。なお、補足すると、第２の遅延信号３１０のＤ＿１は、第１の遅延信号３０９のＤ＿０より第１の微小遅延回路３３０の遅延量に相当する時間遅延している。第２の遅延信号３１０のＤ＿３は、第１の遅延信号３０９のＤ＿２より第１の微小遅延回路３３０の遅延量に相当する時間遅延している。このように、第２の遅延信号３１０のそれぞれは、第１の遅延信号３０９のそれぞれと比較すると所定時間遅れている。

【0035】

第１のマルチプレクサ３０６は、第１の判定信号３０７及び第２の判定信号３０８に基づいて、第１の判定回路３０４及び第２の判定回路３０５で判定されたエッジが近い遅延信号を、第１の遅延信号３０９及び第２の遅延信号３１０のうちから一つ選択して第４の信号１１４（Ｄａｄｊ）として出力する選択回路として機能する。つまり、第１のマルチプレクサ３０６は、第１の判定信号３０７及び第２の判定信号３０８に基づいて、ＤＡＴＡ（第１の信号１１１）の位相を特定する。ここでの動作の詳細は後述する。

【0036】

第３の遅延回路３２０は、第２の信号１１２（ＣＬＫ）を遅延させた（ｍ＋１）／２個の第３の遅延信号３２７（ＣＫ＿０、ＣＫ＿２、ＣＫ＿４・・・ＣＫ＿ｍ−１）を生成する。第３の判定回路３２２は、第３の遅延信号３２７と第４の信号１１４の位相を比較する。第３の判定回路３２２は、第３の遅延信号３２７（ＣＫ＿０、ＣＫ＿２、ＣＫ＿４・・・ＣＫ＿ｍ−１）のうち、どの遅延信号の立ち上がりエッジが第４の信号１１４（Ｄａｄｊ）の立下りエッジと同一もしくは最も近いかを判定し、第３の判定信号３２５を出力する。

【0037】

第４の遅延回路３２１は、第２の信号１１２（ＣＬＫ）を第２の微小遅延回路３３１で遅延させた信号をさらに遅延させ、（ｍ＋１）／２個の第４の遅延信号３２８（ＣＫ＿１、ＣＫ＿３、ＣＫ＿５・・・ＣＫ＿ｍ）を生成する。第４の判定回路３２３は、第４の遅延信号３２８と第４の信号１１４の位相を比較する。第４の判定回路３２３は、第４の遅延信号３２８（ＣＫ＿１、ＣＫ＿３、ＣＫ＿５・・・ＣＫ＿ｍ）のうち、どの遅延信号の立ち上がりエッジが第４の信号１１４（Ｄａｄｊ）の立下りエッジと同一もしくは最も近いかを判定し、その判定結果に基づき第４の判定信号３２６を出力する。なお、補足すると、第２の微小遅延回路３３１のために、第４の遅延信号３２８のそれぞれは、第３の遅延信号３２７のそれぞれと比較すると所定時間遅れている。例えば、ＣＫ＿１は、ＣＫ＿０より第２の微小遅延回路３３１の遅延量に相当する時間遅延している。ＣＫ＿３は、ＣＫ＿２より第２の微小遅延回路３３１の遅延量に相当する時間遅延している。

【0038】

第２のマルチプレクサ３２４は、第３の判定信号３２５及び第４の判定信号３２６に基づいて、第３の判定回路３２２及び第４の判定回路３２３で判定されたエッジと同一もしくは最も近い遅延信号の遅延時間に対して、半分の遅延時間である遅延信号を、第３の遅延信号３２７及び第４の遅延信号３２８のうちから一つ選択して、第５の信号１１５（ＣＫａｄｊ）として出力する。つまり、第２のマルチプレクサ３２４は、第３の判定信号３２５及び第４の判定信号３２６に基づいて、ＤＡＴＡ（第１の信号１１１）とＣＬＫ（第２の信号１１２）のずれを特定した上で、補正を行うこととなる。ここでの動作の詳細は後述する。

【0039】

なお、図５において、第１の信号補正回路３００と、第２の信号補正回路３０１における、各遅延回路を構成する単位遅延回路の数を異なる添え字ｎ、ｍを用いて示しているが、ｎとｍは同じ数であってよい。

【0040】

第１の遅延回路３０２、第２の遅延回路３０３、第３の遅延回路３２０、及び第４の遅延回路３２１は、複数段の単位遅延回路３５０で構成される。図１３（ａ）は、単位遅延回路３５０の回路例を示しており、例えば、８段のインバータ回路で構成される。第１の微小遅延回路３３０及び第２の微小遅延回路３３１で発生する遅延時間は、単位遅延回路３５０で発生する遅延時間（ｔｄ）の半分の遅延時間（ｔｄ／２）となるように構成する。図１３（ｂ）は、第１の微小遅延回路３３０及び第２の微小遅延回路３３１の別の回路例を示しており、単位遅延回路３５０の回路例の半分である、４段のインバータ回路で構成された例である。

【0041】

図６は、第１の信号補正回路３００のタイミングチャートを、図７は、第２の信号補正回路３０１のタイミングチャートをそれぞれ示した図である。図８は、第１の判定回路３０４及び第２の判定回路３０５の回路例を、図１０は、第３の判定回路３２２及び第４の判定回路３２３の回路例を示した図である。第１の判定回路３０４、第２の判定回路３０５、第３の判定回路３２２、及び第４の判定回路３２３は、ラッチ回路やフリップフロップ回路などのデジタル回路のみで構成が可能である。

【0042】

図９は、第１のマルチプレクサ３０６の回路を示した図である。第１のマルチプレクサ３０６は、図９に図示される真理値表の通りに、第１の判定信号３０７及び第２の判定信号３０８に基づいて、第１の遅延信号３０９（Ｄ＿０、Ｄ＿２、Ｄ＿４・・・Ｄ＿ｎ−１）及び第２の遅延信号３１０（Ｄ＿１、Ｄ＿３、Ｄ＿５・・・Ｄ＿ｎ）のうちから一つの信号を選択して、第４の信号１１４（Ｄａｄｊ）として出力する。また、図１１は、第２のマルチプレクサ３２４の回路を示した図である。第２のマルチプレクサ３２４は、図１１に図示される真理値表の通りに、第３の判定信号３２５及び第４の判定信号３２６に基づいて、第３の遅延信号３２７（ＣＫ＿０、ＣＫ＿２、ＣＫ＿４・・・ＣＫ＿ｍ−１）及び第４の遅延信号３２８（ＣＫ＿１、ＣＫ＿３、ＣＫ＿５・・・ＣＫ＿ｍ）のうちから一つの信号を選択して、第５の信号１１５（ＣＫａｄｊ）として出力する。真理値表に示す論理は、ＡＮＤゲートやＣＭＯＳスイッチなどのデジタル回路のみで実現が可能である。なお、図９および図１１の真理値表に示す「＊」は、ｄｏｎ‘ｔ ｃａｒｅという意味である。

【0043】

以下に図６、図８、および図９を参照して、第１の信号補正回路３００の詳細な動作を説明する。図６の例では、第２の信号１１２（ＣＬＫ）が第１の信号１１１（ＤＡＴＡ）に対して、理想状態のａの位置から時間ｔｓ分遅れが発生し、位相差が生じた例を示している。またテストフラグ信号２００を２ｂｉｔの信号「１０」とした場合の例である。

【0044】

図８の複数のラッチ回路６００は第１の遅延信号３０９がラッチパルスとして入力されているため、第１の遅延信号３０９（Ｄ＿０、Ｄ＿２、Ｄ＿４・・・Ｄ＿ｎ−１）それぞれに同期して、初段のラッチ６００−０から後段のラッチ６００−ｎ−１へ論理“Ｈｉｇｈ”レベルが転送される。同様に、複数のラッチ回路６０２は第２の遅延信号３１０がラッチパルスとして入力されているため、第２の遅延信号３１０（Ｄ＿１、Ｄ＿３、Ｄ＿５・・・Ｄ＿ｎ）それぞれに同期して、初段のラッチ６０２−１から後段のラッチ６０２−ｎへ論理“Ｈｉｇｈ”レベルが転送される。ここで、第１の遅延信号Ｄ＿０とＤ＿２の間には、単位遅延回路３５０で発生する遅延時間（ｔｄ）分の時間差が発生する。同様に、第２の遅延信号Ｄ＿１とＤ＿３の間には、単位遅延回路３５０で発生する遅延時間（ｔｄ）分の時間差が発生する。さらに、第１の遅延信号Ｄ＿０と第２の遅延信号Ｄ＿１の間には、第１の微小遅延回路３３０で発生する遅延時間（ｔｄ／２）分の時間差が発生する。これにより、第１の遅延信号３０９（Ｄ＿０、Ｄ＿２、Ｄ＿４・・・Ｄ＿ｎ−１）及び第２の遅延信号３１０（Ｄ＿１、Ｄ＿３、Ｄ＿５・・・Ｄ＿ｎ）は、図６に示すように、遅延時間ｔｄ／２ずつ遅延した信号となる。

【0045】

次に、第１のタイミング信号生成回路３４０によって、第２の信号１１２（ＣＬＫ）の立ち上がりに同期した信号ｅｄｇｅ２が生成され、そのｅｄｇｅ２が複数のフリップフロップ回路６０１及び６０３に入力される。フリップフロップ回路６０１及び６０３は、ｅｄｇｅ２の立ち上がり時点で、前述した“Ｈｉｇｈ”レベルの論理がラッチ回路６００、６０２におけるどの段のラッチまで転送されたかを示す、第１の判定信号３０７（Ｑｄ）及び第２の判定信号３０８（Ｑｄ）を出力する。

【0046】

図６の例では、Ｑｄは０ｂｉｔ目から３ｂｉｔ目までが“Ｈｉｇｈ”レベル、４ｂｉｔ目以降は“Ｌｏｗ”レベルであり、遅延信号Ｄ＿３で駆動されるラッチ回路６０２の２段目のラッチ６０２−３まで“Ｈｉｇｈ”レベルが転送されたことを示している。これは、第２の信号１１２（ＣＬＫ）の立ち上がりエッジと一致しているのは、遅延信号Ｄ＿３であるということを意味する。図９のマルチプレクサ３０６は、第１の判定回路３０４及び第２の判定回路３０５から出力された第１の判定信号３０７（Ｑｄ）及び第２の判定信号３０８（Ｑｄ）に従って、Ｄ＿３を第４の信号１１４（Ｄａｄｊ）として出力する。

【0047】

次に、図７、図１０、および図１１を参照して、第２の信号補正回路３０１の詳細な動作を説明する。図１０の複数のラッチ回路８００は第３の遅延信号３２７（ＣＫ＿０，ＣＫ＿２，ＣＫ＿４・・・ＣＫ＿ｍ−１）それぞれに同期して、初段のラッチ８００−０から後段のラッチ８００−ｍ−１へ論理“Ｈｉｇｈ”レベルが転送される。同様に、複数のラッチ回路８０２は第４の遅延信号３２８（ＣＫ＿１，ＣＫ＿３，ＣＫ＿５・・・ＣＫ＿ｍ）それぞれに同期して、初段のラッチ８０２−０から後段のラッチ８０２−ｍへ論理“Ｈｉｇｈ”レベルが転送される。ここで、第３の遅延信号ＣＫ＿０とＣＫ＿２の間には、単位遅延回路３５０で発生する遅延時間（ｔｄ）分の時間差が発生する。同様に、第４の遅延信号ＣＫ＿１とＣＫ＿３の間には、単位遅延回路３５０で発生する遅延時間（ｔｄ）分の時間差が発生する。さらに、第３の遅延信号ＣＫ＿０と第４の遅延信号ＣＫ＿１の間には、第２の微小遅延回路３３０で発生する遅延時間（ｔｄ／２）分の時間差が発生する。これにより、第３の遅延信号３２７（ＣＫ＿０、ＣＫ＿２、ＣＫ＿４・・・ＣＫ＿ｎ−１）及び第４の遅延信号３２８（ＣＫ＿１、ＣＫ＿３、ＣＫ＿５・・・ＣＫ＿ｎ）は、図７に示すように、遅延時間ｔｄ／２ずつ遅延した信号となる。

【0048】

次に、第２のタイミング信号生成回路３４１によって、第４の信号１１４（Ｄａｄｊ）の立下りに同期した信号ｅｄｇｅ４が生成され、そのｅｄｇｅ４が複数のフリップフロップ回路８０１及び８０３に入力される。フリップフロップ回路８０１及び８０３がｅｄｇｅ４の立ち上がり時点で、前述した“Ｈｉｇｈ”レベルの論理がラッチ回路８００、８０２におけるどの段のラッチまで転送されたかを示す、第３の判定信号３２５（Ｑｃ）及び第４の判定信号３２６（Ｑｃ）を出力する。また、信号ｅｄｇｅ５はｅｄｇｅ４をＣＬＫの立ち上がりエッジで取り込んだ信号であり、第２のマルチプレクサ３２４に供給しマスキング信号として使用する。

【0049】

図７の例では、Ｑｃは０ｂｉｔ目から４ｂｉｔ目までが“Ｈｉｇｈ”レベル、５ｂｉｔ目以降は“Ｌｏｗ”レベルであり、遅延信号ＣＫ＿４で駆動されるラッチ回路８００の３段目のラッチ８００−４まで“Ｈｉｇｈ”レベルが転送されたことを示している。これは第４の信号１１４（Ｄａｄｊ）の立下りエッジと一致しているのは、遅延信号ＣＫ＿４であるということを意味する。図１１のマルチプレクサ３２４は、第３の判定信号３２５（Ｑｃ）及び第４の判定信号３２６（Ｑｃ）に従って、ＣＫ＿４に対して半分の遅延時間を持つＣＫ＿２を選択し、ＡＮＤゲート９０１によって信号ｅｄｇｅ５で不要な部分をマスクして第５の信号１１５（ＣＫａｄｊ）として出力する。その結果、時間ｔｓ分が補正され、クロック信号のエッジが理想状態のａの位置に戻り、データ信号との同期が確実に取れるようになる。

【0050】

第１の信号補正回路３００は、第１の信号１１１を遅延させた（ｎ＋１）個の遅延信号を生成するために、第１の遅延回路３０２及び第２の遅延回路３０３の２系統の遅延回路を設けていることが特徴である。また、第１の微小遅延回路３３０によって第２の遅延回路３０３に入力される第１の信号１１１を、（ｔｄ／２）時間分遅延させていることが特徴である。このような構成にすることで、（ｔｄ／２）時間ずつ遅延した（ｎ＋１）個の遅延信号を生成し、（ｔｄ／２）時間の分解能で細かく位相調整ができるようにしている。

【0051】

図１４に示すように、単位遅延回路３５０の遅延時間ｔｄは、ラッチ回路が“Ｈｉｇｈ”レベル論理を次段のラッチ回路に転送するのに必要な出力遅延時間ｔｌａｔよりも、長くする必要がある（ｔｄ＞ｔｌａｔ）。これは正しい位相判定を行うために、ラッチ１段がＨｉｇｈレベルを次段に確実に転送できた後に、ラッチパルス（遅延信号）をラッチ回路に入力する必要があるためである。ラッチ回路の出力遅延時間ｔｌａｔはトランジスタの動作速度によって決まるため、トランジスタの動作速度が遅い半導体プロセスを用いた場合、ｔｄを長くする必要がある。一方、本実施形態では、図１４（ｂ）に示すように遅延回路及び判定回路を２系統にし、微小遅延回路を設けることで（ｔｄ＞ｔｌａｔ）の制約を満たしつつ、（ｔｄ／２）時間の分解能で位相調整ができるような構成になっている。したがって、ｔｄを長くする必要がある場合でも細かい分解能で位相調整が可能となる。

【0052】

尚、単位遅延回路３５０の遅延時間ｔｄは、上述したようにラッチ回路の出力遅延時間ｔｌａｔよりも大きくする必要があるが、なるべく分解能は細かくしたいため、ラッチ回路の２段分の出力遅延時間２ｔｌａｔよりも短くするのが望ましい。つまり（ｔｌａｔ＜ｔｄ＜２ｔｌａｔ）の条件で構成されるのが望ましい。また、本実施形態では微小遅延回路の遅延時間をｔｄ／２で構成されている例を示したが、これに限定するものではなく、単位遅延回路の遅延時間ｔｄよりも小さければ同一の効果を得ることが可能である。

【0053】

第２の信号補正回路３０１の第３の遅延回路３２０、第４の遅延回路３２１、及び第２の微小遅延回路３３１も、上記と同様な理由により設けられている。詳細については、第１の信号補正回路３００と同様であるので説明は割愛する。つまり、本実施形態では、補正回路１０５において、第１の信号補正回路３００および第２の信号補正回路３０１はそれぞれ、２系統の遅延回路を備える。したがって、第１の信号補正回路３００および第２の信号補正回路３０１それぞれの遅延回路の数をｎ個、ｍ個とした場合、それぞれが２個となる。また、各信号補正回路に設けられる微小遅延回路の数は、ｎ−１個、ｍ−１個にて示され、本実施形態において、微小遅延回路の数は、第１の信号補正回路３００および第２の信号補正回路３０１それぞれにおいて１個となる。

【0054】

以上のような構成により、本発明の第１の実施形態に係る記録装置は、回路が安定動作をするためのトレーニング期間が不要で、位相差を瞬時に補正することが可能となる。また位相の補正を定期的（例えば、１ラッチ時間毎）に行うことで、温度変化や経時変化による位相の変化に追随することが可能で、信頼性を確保することが可能となる。

【0055】

また、前述したように本実施形態に係る補正回路は、ＤＬＬ回路やＰＬＬ回路のようなアナログ回路に必要とされる容量（コンデンサ）が不要である。容量（コンデンサ）を基板内に設けるには非常に大きな面積が必要となるが、本実施形態に係る補正回路は、前述したようにデジタル回路のみで構成できるため、省面積化が可能である。

【0056】

また本実施形態に係る補正回路は、デジタル回路のみで実現できるため、ＤＬＬ回路やＰＬＬ回路などのアナログ回路を用いた従来技術に比べ耐ノイズ性に優れる。特に、記録素子基板は記録素子を駆動する際にＡ（アンペア）オーダの電流が瞬時に流れ、電磁ノイズが多く発生するため、本実施形態に係る補正回路は記録素子基板に適する。

【0057】

＜第２の実施形態＞
図１５は、本発明の第２の実施形態に係る記録装置の補正回路１０５の構成例を示す図である。補正回路１０５以外の構成は、第１の実施形態と同様であるため、説明は省略する。また、補正回路１０５においても、第１の実施形態と同じ構成については、同じ参照番号を付して示す。

【0058】

補正回路１０５は、第１の信号１１１（ＤＡＴＡ）の位相を補正する第１の信号補正回路３００と、第２の信号１１２（ＣＬＫ）の位相を補正する第２の信号補正回路３０１から構成される。第１の信号補正回路３００は、第１の遅延回路３０２、第２の遅延回路３０３、第３の遅延回路１３０１、第１の判定回路３０４、第２の判定回路３０５、第３の判定回路１３０２、第１のマルチプレクサ３０６、第１のタイミング信号生成回路３４０、第１の微小遅延回路１３０５、及び第２の微小遅延回路１３０６から構成される。また、第２の信号補正回路３０１は、第４の遅延回路３２０、第５の遅延回路３２１、第６の遅延回路１３０７、第４の判定回路３２２、第５の判定回路３２３、第６の判定回路１３０８、第２のマルチプレクサ３２４、第２のタイミング信号生成回路３４１、第３の微小遅延回路１３１１、及び第４の微小遅延回路１３１２から構成される。第１の実施形態と異なる点は、第１の信号補正回路３００と第２の信号補正回路３０１において、遅延回路及び判定回路がそれぞれ３系統ずつ設けられている点である。更に、第１の微小遅延回路１３０５及び第３の微小遅延回路１３１１の遅延時間が（ｔｄ／３）となっている点と、第２の微小遅延回路１３０６及び第４の微小遅延回路１３１２の遅延時間が（２ｔｄ／３）となっている点が、第１の実施形態と異なる。

【0059】

図１６（ａ）は、第２の実施形態に係る単位遅延回路３５０の回路例を示しており、例えば、６段のインバータ回路で構成される。図１６（ｂ）は、第２の微小遅延回路１３０６及び第４の微小遅延回路１３１２の回路例を示しており、４段のインバータ回路で構成された例である。これにより、単位遅延回路３５０の遅延時間ｔｄの２／３の遅延時間を実現する。また、図１６（ｃ）は、第１の微小遅延回路１３０５及び第３の微小遅延回路１３１１の回路例を示しており、２段のインバータ回路で構成された例である。これにより、単位遅延回路３５０の遅延時間ｔｄの１／３の遅延時間を実現する。

【0060】

上述した構成により、本発明の第２の実施形態では、第１の信号１１１を（ｔｄ／３）時間ずつ遅延した（ｎ＋１）個の遅延信号と、第２の信号１１２を（ｔｄ／３）時間ずつ遅延した（ｍ＋１）個の遅延信号を生成することで、（ｔｄ／３）時間の分解能で細かく位相調整ができる。第２の実施形態は、第１の実施形態に比べ、より細かい分解能で位相調整ができることが優位な点である。動作については第１の実施形態と同等であるので、詳細な説明は割愛する。

【0061】

したがって、第１の信号補正回路３００および第２の信号補正回路３０１それぞれの遅延回路の数をｎ個、ｍ個とした場合、それぞれが３個となる。そして、各信号補正回路に設けられる微小遅延回路の数は、本実施形態において、第１の信号補正回路３００および第２の信号補正回路３０１それぞれにおいて２個となる。

【0062】

なお、上記において、第１、第２の実施形態ではそれぞれ、信号に対する遅延回路と判定回路を多段的（複数の系統）に設けることで、より細かい分解能による位相調整を実現した。しかし、上記の段数に限定するものではなく、更に多くの系統を設けることで、より細かい分解能を実現することも可能である。

【符号の説明】

【0063】

１００…記録装置、１０１…記録ヘッド、１０３…記録素子基板、１０４…駆動回路、１０５…補正回路、３０２…第１の遅延回路、３０３…第２の遅延回路、３０４…第１の判定回路、３０５…第２の判定回路、３０６…第１のマルチプレクサ、３３０…第１の微小遅延回路、３４０…第１のタイミング信号生成回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】