特許 6976196 ボルテージレギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6976196

(24)【登録日】2021年11月11日

(45)【発行日】2021年12月8日

(54)【発明の名称】ボルテージレギュレータ

(51)【国際特許分類】

   G05F 1/56 20060101AFI20211125BHJP

【ＦＩ】

   G05F1/56 320S

【請求項の数】4

【全頁数】9

(21)【出願番号】特願2018-33433(P2018-33433)

(22)【出願日】2018年2月27日

(65)【公開番号】特開2019-149004(P2019-149004A)

(43)【公開日】2019年9月5日

【審査請求日】2020年12月8日

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】黒田 忠克

(72)【発明者】

【氏名】冨岡 勉

【審査官】 佐藤 匡

(56)【参考文献】

【文献】 特開平３−４０７１９（ＪＰ，Ａ）

【文献】 特開２００４−２８２１２１（ＪＰ，Ａ）

【文献】 特開平７−１０４８７１（ＪＰ，Ａ）

【文献】 国際公開第２００４／０９３３１１（ＷＯ，Ａ１）

【文献】 特開２０１７−８３９９２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１７／０２０１１７５（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１７／００６３２２８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／５６

Ｈ０２Ｍ ３／００

Ｈ０３Ｆ ３／４５

(57)【特許請求の範囲】

【請求項1】

入力端子から入力される基準電圧と出力端子から出力する出力電圧に基づいて出力トランジスタのゲート電圧を制御する誤差増幅回路と、
前記誤差増幅回路の第一入力端子と前記入力端子の間に接続された第一スイッチと、
前記誤差増幅回路の第二入力端子と前記出力端子の間に接続された第二スイッチと、
前記第一入力端子と前記第二入力端子の間に接続された第三スイッチと、
前記出力電圧に基づいて出力端子の短絡を検出する短絡検出回路と、を備え、
前記第一〜第三スイッチは、前記短絡検出回路が出力する検出信号に応じてオンオフが制御される
ことを特徴とするボルテージレギュレータ。

【請求項2】

前記短絡検出回路は、前記出力端子の地絡を検出する
ことを特徴とする請求項１に記載のボルテージレギュレータ。

【請求項3】

更に、前記短絡検出回路が前記出力端子の地絡を検出したときの検出信号で動作する起動回路を備えたことを特徴とする請求項２に記載のボルテージレギュレータ。

【請求項4】

前記短絡検出回路は、前記出力端子の天絡を検出する
ことを特徴とする請求項１から３のいずれかに記載のボルテージレギュレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ボルテージレギュレータに関する。

【背景技術】

【0002】

ボルテージレギュレータは、基準電圧源と誤差増幅回路と分圧抵抗と出力トランジスタとを備えている。

【0003】

誤差増幅回路は、分圧抵抗が出力する帰還電圧と基準電圧源の基準電圧とを比較して、出力電圧が一定になるように出力トランジスタのゲートを制御する。出力電圧が一定に保たれている状態であれば、帰還電圧と基準電圧はほぼ等しい電圧になっている。即ち、誤差増幅回路の反転入力端子と非反転入力端子の電圧はほぼ等しい。

【0004】

誤差増幅回路は、反転入力端子と非反転入力端子の入力電圧が長い時間互いに異なった電圧になると、バイアス温度不安定性によって差動入力トランジスタの閾値電圧が変動し、入力オフセット電圧が発生するなど性能が劣化する。

【0005】

図３に、従来の誤差増幅回路３００の回路図を示す。誤差増幅回路３００は、ＰＭＯＳトランジスタ３０１〜３０３と、ＮＭＯＳトランジスタ３０４〜３０５と、スイッチＳＷ１〜８とを備える。誤差増幅回路３００は、省電力モード時に、スイッチＳＷ１をオンしてバイアス電圧Ｖｂｉａｓを停止し、ＰＭＯＳトランジスタ３０１をオフすることによって、動作電流を停止、即ち動作を停止する。また、スイッチＳＷ２及びＳＷ３をオフして入力端子ＩＮＰ及びＩＮＮと入力トランジスタであるＰＭＯＳトランジスタ３０２及び３０３を切り離す。同時に、スイッチＳＷ４〜８をオンして、ＰＭＯＳトランジスタ３０２及び３０３のゲート端子を接地し、ＮＭＯＳトランジスタ３０４及び３０５の全ての端子を接地する。誤差増幅回路３００は、このような回路構成をとることによって、省電力モード時に各トランジスタの各端子を同じ電圧にするので、バイアス温度不安定性に起因する性能劣化を防止している（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００４−２８２１２１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、上記のような従来のボルテージレギュレータでは、通常動作において、出力端子が負荷短絡（天絡または地絡）した場合、帰還電圧が入力される入力端子（例えばＩＮＮ）の電圧が基準電圧よりも高いまたは低い電圧になった状態が続くことになり、入力端子ＩＮＮにゲートが接続されたＰＭＯＳトランジスタ３０３がバイアス温度不安定性に起因する性能劣化が発生するという課題があった。

【0008】

本発明は、以上のような課題を解決するためになされたものであり、省電力モードでない動作においても、バイアス温度不安定性に起因する性能劣化を防止することが可能なボルテージレギュレータを提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明のボルテージレギュレータは、入力端子から入力される基準電圧と出力端子から出力する出力電圧に基づいて出力トランジスタのゲート電圧を制御する誤差増幅回路と、前記誤差増幅回路の第一入力端子と前記入力端子の間に接続された第一スイッチと、前記誤差増幅回路の第二入力端子と前記出力端子の間に接続された第二スイッチと、前記第一入力端子と前記第二入力端子の間に接続された第三スイッチと、前記出力電圧に基づいて出力端子の短絡を検出する短絡検出回路と、を備え、前記第一〜第三スイッチは、前記短絡検出回路が出力する検出信号に応じてオンオフが制御されることを特徴とする。

【発明の効果】

【0010】

本発明のボルテージレギュレータによれば、省電力モードでない動作においても、バイアス温度不安定性に起因する性能劣化を防止することが可能となる。

【図面の簡単な説明】

【0011】

【図1】本発明の第１の実施形態のボルテージレギュレータを示す回路図である。

【図2】本発明の第２の実施形態のボルテージレギュレータを示す回路図である。

【図3】従来のボルテージレギュレータに用いられる誤差増幅回路の回路図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施形態について、図面を参照して説明する。

【0013】

＜第一の実施形態＞
図１は、本発明の第一の実施形態のボルテージレギュレータ１００の回路図である。

【0014】

本実施形態のボルテージレギュレータ１００は、誤差増幅回路１０と、出力回路２０と、負荷の地絡を検出する地絡検出回路３０と、負荷の天絡を検出する天絡検出回路４０と、ＡＮＤ回路５１と、ＯＲ回路５２と、電流源５３と、スイッチＳＷ１１〜１４と、電源端子１と、接地端子２と、入力端子３と、出力端子４と、を備えている。

【0015】

誤差増幅回路１０は、差動入力対であるＮＭＯＳトランジスタ１１及び１２と、ＰＭＯＳトランジスタ１３及び１４と、電流源１５と、を備えている。出力回路２０は、出力トランジスタであるＰＭＯＳトランジスタ２１を備えている。地絡検出回路３０は、ＰＭＯＳトランジスタ３１と、電流源３２及び３４と、ＮＭＯＳトランジスタ３３と、を備えている。天絡検出回路４０は、ダイオード４１と、ＰＭＯＳトランジスタ４２と、電流源４３及び４４と、ＮＭＯＳトランジスタ４５と、ＮＯＴ回路４６と、を備えている。

【0016】

誤差増幅回路１０は、入力端子３に入力される基準電圧Ｖｒｅｆと出力端子４の出力電圧Ｖｏｕｔが等しくなるようにＰＭＯＳトランジスタ２１のゲート端子を制御する。地絡検出回路３０は、入力されるボルテージレギュレータ１００の出力端子の電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ３３のドレイン端子から地絡検出信号ＧＦを出力し、ＮＭＯＳトランジスタ３３のゲート端子から地絡非検出信号ＧＦＸを出力する。天絡検出回路４０は、入力されるボルテージレギュレータ１００の出力端子の電圧Ｖｏｕｔに基づいて、ＮＯＴ回路４６の出力端子から天絡検出信号ＳＦを出力し、ＮＯＴ回路４６の入力端子から天絡非検出信号ＳＦＸを出力する。スイッチＳＷ１１〜１４は、制御端子にロウレベルの信号が入力されるとオフ（開）し、制御端子にハイレベルの信号が入力されるとオン（閉）する。

【0017】

次に第一の実施形態のボルテージレギュレータ１００の接続について説明する。
誤差増幅回路１０は、第一の入力端子であるＮＭＯＳトランジスタ１１のゲート端子にスイッチＳＷ１２を介して入力端子３が接続され、第二の入力端子であるＮＭＯＳトランジスタ１２のゲート端子にスイッチＳＷ１１を介して出力端子４が接続され、出力端子であるＮＭＯＳトランジスタ１１のドレイン端子がＰＭＯＳトランジスタ２１のゲート端子に接続される。ＰＭＯＳトランジスタ２１は、ソース端子に電源端子１が接続され、ドレイン端子が出力端子４に接続される。地絡検出回路３０は、入力端子に出力端子４が接続され、地絡検出信号ＧＦを出力する第一の出力端子がＯＲ回路５２の一方の入力端子に接続され、地絡非検出信号ＧＦＸを出力する第二の出力端子がＡＮＤ回路５１の一方の入力端子に接続される。天絡検出回路４０は、入力端子に出力端子４が接続され、天絡検出信号ＳＦを出力する第一の出力端子がＯＲ回路５２の他方の入力端子に接続され、天絡非検出信号ＳＦＸを出力する第二の出力端子がＡＮＤ回路５１の他方の入力端子に接続される。ＡＮＤ回路５１は、出力端子から短絡非検出信号ＦＤＸを出力する。ＯＲ回路５２は、出力端子から短絡検出信号ＦＤを出力する。

【0018】

スイッチＳＷ１１及びスイッチＳＷ１２の制御端子は、ＡＮＤ回路５１の出力端子が接続される。スイッチＳＷ１３は、誤差増幅回路１０の第一の入力端子と第二の入力端子の間に接続され、制御端子にＯＲ回路５２の出力端子が接続される。

【0019】

電流源５３は、スイッチＳＷ１４を介してＰＭＯＳトランジスタ２１のゲート端子と接地端子２の間に接続される。スイッチＳＷ１４の制御端子は、地絡検出回路３０の出力端子が接続される。電流源５３とスイッチＳＷ１４は、地絡ではない地絡検出状態から復帰するための起動回路を構成する。

【0020】

上記のように構成されたボルテージレギュレータ１００の動作について説明する。

【0021】

ボルテージレギュレータ１００は、電源端子１に電源電圧Ｖｄｄが印加されている通常時には、誤差増幅回路１０が出力電圧Ｖｏｕｔと入力電圧Ｖｒｅｆを比較し、それらが等しくなるようにＰＭＯＳトランジスタ２１のゲート電圧を制御することで、出力端子４に一定の出力電圧Ｖｏｕｔを出力する。このとき、スイッチＳＷ１１とスイッチＳＷ１２はオンして、スイッチＳＷ１３とスイッチＳＷ１４はオフしている。

【0022】

次に、ボルテージレギュレータ１００の出力端子４が負荷短絡により地絡した場合の動作について説明する。

【0023】

出力端子４の出力電圧Ｖｏｕｔは、地絡により接地端子２の電圧レベルに低下していく。

【0024】

地絡検出回路３０は、以下のように動作して出力端子４の地絡を検出する。

【0025】

入力端子の電圧が低下して、即ちゲート端子が接地されたＰＭＯＳトランジスタ３１のソース端子の電圧が低下して、ＰＭＯＳトランジスタ３１がオン出来なくなると、ＮＭＯＳトランジスタ３３は電流源３２によってオフする。従って、地絡検出回路３０は、電流源３４によってハイレベルの地絡検出信号ＧＦを出力し、電流源３２によってロウレベルの地絡非検出信号ＧＦＸを出力する。

【0026】

また、天絡検出回路４０は、入力端子の電圧が低くなると、ＰＭＯＳトランジスタ４２がオフして、電流源４３によってＮＭＯＳトランジスタ４５がオフするので、電流源４４とＮＯＴ回路４６によってロウレベルの天絡検出信号ＳＦを出力し、電流源４４によってハイレベルの天絡非検出信号ＳＦＸを出力する。

【0027】

ＡＮＤ回路５１は、ロウレベルの地絡非検出信号ＧＦＸが入力されるので、出力端子からロウレベルの短絡非検出信号ＦＤＸを出力する。ＯＲ回路５２は、ハイレベルの地絡検出信号ＧＦが入力されるので、出力端子からハイレベルの短絡検出信号ＦＤを出力する。

【0028】

ロウレベルの短絡非検出信号ＦＤＸによってスイッチＳＷ１１とスイッチＳＷ１２はオフする。従って、ＮＭＯＳトランジスタ１１のゲート端子は入力端子３と切り離され、ＮＭＯＳトランジスタ１２のゲート端子は出力端子４から切り離される。ハイレベルの短絡検出信号ＦＤによってスイッチＳＷ１３はオンする。従って、ＮＭＯＳトランジスタ１１のゲート端子とＮＭＯＳトランジスタ１２のゲート端子は短絡される。また、ハイレベルの地絡検出信号ＧＦによってスイッチＳＷ１４はオンする。従って、ＰＭＯＳトランジスタ２１のゲート端子は、電流源５３を介して接地端子２に接続される。

【0029】

誤差増幅回路１０の差動入力対であるＮＭＯＳトランジスタ１１のゲート端子とＮＭＯＳトランジスタ１２のゲート端子は、上述のように制御されることによって、出力端子４が地絡状態であっても常に等しい電圧が印加されるので、バイアス温度不安定性に起因する性能劣化を防止することが可能となる。

【0030】

なお、出力端子４が地絡状態になると、ＰＭＯＳトランジスタ２１のドレイン電流は過電流状態になるが、図示しない過電流保護回路によってＰＭＯＳトランジスタ２１のゲート端子が所望のドレイン電流になるように制御される。このとき、電流源５３は、過電流保護回路の制御に悪影響を与えない程度に、ＰＭＯＳトランジスタ２１のゲート端子を接地端子２へプルダウンしている。

【0031】

次に、ボルテージレギュレータ１００の起動時の動作について説明する。

【0032】

ボルテージレギュレータ１００は、電源端子１に電源電圧Ｖｄｄが印加されると起動するが、この時の出力電圧Ｖｏｕｔは、出力端子４が負荷短絡により地絡した場合と同じく、接地端子２の電圧とほぼ等しい。従って、地絡検出回路３０は、入力端子が接地端子２の電圧になっているので、地絡モードと判定する。

【0033】

地絡検出回路３０及び天絡検出回路４０は、上述の地絡状態と同様の地絡検出信号ＧＦ、地絡非検出信号ＧＦＸ、天絡検出信号ＳＦ、及び天絡非検出信号ＳＦＸを出力する。そして、ＡＮＤ回路５１及びＯＲ回路５２も、同様の短絡非検出信号ＦＤＸ及び短絡検出信号ＦＤを出力する。

【0034】

そして、スイッチＳＷ１１、スイッチＳＷ１２、スイッチＳＷ１３、及びスイッチＳＷ１４も同様に制御され、ＰＭＯＳトランジスタ２１のゲート端子は、電流源５３によって接地端子２にプルダウンされる。即ち、ＰＭＯＳトランジスタ２１は、オン状態になるので、出力端子４の電圧は徐々に上昇する。

【0035】

出力端子４の電圧が徐々に上昇して、従って地絡検出回路３０の入力端子の電圧が徐々に上昇して、ＰＭＯＳトランジスタ３１がオンすると、ＮＭＯＳトランジスタ３３がオンして、ロウレベルの地絡検出信号ＧＦを出力し、ハイレベルの地絡非検出信号ＧＦＸを出力する。このとき、天絡検出回路４０は、天絡を検出していない。従って、短絡非検出信号ＦＤがロウレベル、短絡検出信号ＦＤＸがハイレベルになるので、スイッチＳＷ１１とスイッチＳＷ１２はオンして、スイッチＳＷ１３とスイッチＳＷ１４はオフして、ボルテージレギュレータ１００は通常の動作状態になる、即ち起動する。

【0036】

このようにして、本実施形態のボルテージレギュレータ１００は、起動時の動作を損ねることなく、負荷短絡などによって出力端子４が地絡した時に、誤差増幅回路１０の入力差動対であるＭＯＳトランジスタのゲートを同電位にすることで、バイアス温度不安定性に起因する性能劣化を防止することが可能となる。

【0037】

また、ボルテージレギュレータ１００の出力端子４が負荷短絡などにより天絡した場合の動作についても、上述の地絡の場合とほぼ同様なので、説明は省略する。

【0038】

＜第二の実施形態＞
図２を参照して、第二の実施形態のボルテージレギュレータ２００について説明する。

【0039】

本実施形態のボルテージレギュレータ２００は、第１の実施形態のボルテージレギュレータ１００から、誤差増幅回路１０と出力回路２０が誤差増幅回路１０ｂと出力回路２０ｂに入れ替わり、スイッチＳＷ１４と電流源５３が削除され、スイッチＳＷ１５、１６と電流源５４、５５が追加された構成となっている。

【0040】

その他の構成については、図１のボルテージレギュレータ２００と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

【0041】

誤差増幅回路１０ｂは、差動入力対であるＰＭＯＳトランジスタ１１ｂ及び１２ｂと、電流源１３ｂ、１４ｂ、１５ｂと、ＰＭＯＳトランジスタ１６及び１７と、ゲート端子にバイアス電圧Ｖｂが印加されたカスコードトランジスタであるＮＭＯＳトランジスタ１８及び１９と、を備えている。出力回路２０ｂは、ソース接地増幅回路であるＮＭＯＳトランジスタ２２及び抵抗２３と、出力トランジスタであるＰＭＯＳトランジスタ２１と、スイッチＳＷ１７を備えている。

【0042】

以下、本実施形態のボルテージレギュレータ２００の動作につき、第１の実施形態のボルテージレギュレータ１００との相違点に着目して説明する。

【0043】

ボルテージレギュレータ１００の出力端子４が負荷短絡により地絡すると、地絡検出回路３０は、出力端子４の地絡を検出して、ハイレベルの地絡検出信号ＧＦとロウレベルの地絡非検出信号ＧＦＸを出力する。また、天絡検出回路４０は、ロウレベルの天絡検出信号ＳＦとハイレベルの天絡非検出信号ＳＦＸを出力する。そして、ＡＮＤ回路５１はロウレベルの短絡非検出信号ＦＤＸを出力し、ＯＲ回路５２はハイレベルの短絡検出信号ＦＤを出力する。

【0044】

従って、第一の実施形態と同様に、スイッチＳＷ１１とスイッチＳＷ１２はオフして、スイッチＳＷ１３はオンするので、誤差増幅回路１０ｂの入力差動ついであるＭＯＳトランジスタのゲート端子は、常に等しい電圧が印加されるので、バイアス温度不安定性に起因する性能劣化を防止することが可能となる。

【0045】

第二の実施形態では、スイッチＳＷ１５がオンして、スイッチＳＷ１６がオフする。スイッチＳＷ１５がオンことで、誤差増幅回路１０ｂは、出力端子からＮＭＯＳトランジスタ２２のゲートにハイレベルの信号を出力する。従って、出力回路２０ｂは、ＮＭＯＳトランジスタ２２がオンして、ＰＭＯＳトランジスタ２１がオンするので、起動時の動作を損ねることはない。

【0046】

次に、ボルテージレギュレータ２００の出力端子４が負荷短絡により電源端子１の電圧よりも高い電圧の外部の電源に天絡した場合の動作について説明する。

【0047】

天絡検出回路４０は、以下のように動作して出力端子４の天絡を検出する。
ボルテージレギュレータ２００の出力端子４の出力電圧Ｖｏｕｔは、天絡により電源端子１の電圧よりも高い電圧レベルに上昇していく。ＰＭＯＳトランジスタ４２の閾値をＶＴＰ４２、ダイオード４１の順方向電圧をＶＦとしたとき、出力電圧Ｖｏｕｔが（Ｖｄｄ＋ＶＴＰ４２＋ＶＦ）以上の電圧になると、ＰＭＯＳトランジスタ４２はオンする。ＮＭＯＳトランジスタ４５は、ＰＭＯＳトランジスタ４２に流れる電流が定電流源４１の電流値以上になり、ゲート電圧が閾値以上になるとオンする。従って、天絡検出回路４０は、ハイレベルの天絡検出信号ＳＦを出力し、ロウレベルの天絡非検出信号ＳＦＸを出力する。

【0048】

その結果、地絡検出時と同様に、スイッチＳＷ１１とスイッチＳＷ１２はオフして、スイッチＳＷ１３はオンするので、その効果も同様である。また、この時スイッチＳＷ１５はオフ、スイッチＳＷ１６はオンするので、誤差増幅回路１０ｂは、出力端子からロウレベルの信号を出力する。従って、出力回路２０ｂは、ＮＭＯＳトランジスタがオフして、ＰＭＯＳトランジスタがオフする。更に、スイッチＳＷ１７はオフするので、出力端子４から電源端子１への逆流電流を防止することが出来る。

【0049】

したがって、第一の実施形態と同様、本実施形態のボルテージレギュレータ２００においても、誤差増幅回路１０ｂの入力差動対であるＭＯＳトランジスタのゲートを同電位にすることで、バイアス温度不安定性に起因する性能劣化を防止することが可能となる。

【0050】

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。

【0051】

例えば、第二の実施形態において出力端子４に備えた逆流防止機能は、第一の実施形態に適用しても良いし、不要であれば削除しても良い。

【0052】

また例えば、天絡検出回路４０は、電源電圧Ｖｄｄよりも高い電圧を検出する回路構成としたが、所望の電圧値で検出するように構成しても良い。

【0053】

また例えば、誤差増幅回路１０の入力差動対であるＭＯＳトランジスタのゲートは、スイッチＳＷ１１とスイッチＳＷ１２がオフした時にフローティングにならないように、電流源でプルダウンするようにしても良い。

【0054】

また例えば、地絡検出回路３０と天絡検出回路４０は、電源電圧Ｖｄｄ、基準電圧Ｖｒｅｆ、出力端子４に接続される外部電源電圧の大小関係で、どちらか一方のみを備えるようにしても良い。

【0055】

また例えば、誤差増幅回路１０の入力端子は、出力端子４が接続されると説明したが、出力端子４に出力電圧Ｖｏｕｔを分圧する分圧回路を備えた、分圧回路の出力端子が接続されるようにしても良い。

【符号の説明】

【0056】

１００ ボルテージレギュレータ
１０、１０ｂ 誤差増幅回路
２０、２０ｂ 出力回路
３０ 地絡検出回路
４０ 天絡検出回路

【図1】

【図2】

【図3】