特許 6979981 スイッチング電源装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6979981

(24)【登録日】2021年11月18日

(45)【発行日】2021年12月15日

(54)【発明の名称】スイッチング電源装置

(51)【国際特許分類】

   H02M 3/28 20060101AFI20211202BHJP

【ＦＩ】

   H02M3/28 C

   H02M3/28 F

   H02M3/28 B

【請求項の数】3

【全頁数】15

(21)【出願番号】特願2019-92567(P2019-92567)

(22)【出願日】2019年5月16日

(65)【公開番号】特開2020-188613(P2020-188613A)

(43)【公開日】2020年11月19日

【審査請求日】2021年1月7日

(73)【特許権者】

【識別番号】000103208

【氏名又は名称】コーセル株式会社

(74)【代理人】

【識別番号】100095430

【弁理士】

【氏名又は名称】廣澤 勲

(72)【発明者】

【氏名】児島 正晋

【審査官】 栗栖 正和

(56)【参考文献】

【文献】 特開２０１８−０７４８７６（ＪＰ，Ａ）

【文献】 特開２００４−３３６９０８（ＪＰ，Ａ）

【文献】 特開２００３−２０４６８０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１５／００３６３９０（ＵＳ，Ａ１）

【文献】 米国特許第０７７６８８０７（ＵＳ，Ｂ２）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／２８

(57)【特許請求の範囲】

【請求項1】

入力巻線及び出力巻線を有するトランスと、前記入力巻線に接続されてスイッチングする複数のスイッチング素子と、両端に一定以上の電圧が印加されるとアバランシェ降伏によりブレークダウンするＭＯＳ型ＦＥＴで成り、前記出力巻線に接続されてスイッチングする複数の同期整流素子と、前記スイッチング素子をスイッチングさせるスイッチング制御回路と、前記スイッチング制御回路から前記スイッチング素子のオンオフのタイミング信号を受信し、このタイミング信号に基づいて前記同期整流素子をスイッチングさせる同期整流制御回路と、前記同期整流素子により整流された電圧を出力インダクタ及び出力コンデンサで平滑する出力平滑回路とを備え、入力電圧を所定の出力電圧に変換して出力するダブルエンド絶縁型のスイッチング電源装置において、
前記複数の同期整流素子は、互いに直列接続された第一及び第二の同期整流素子と、互いに直列接続された第三及び第四の同期整流素子とで構成され、前記第一及び第二の同期整流素子の直列回路は、前記第一の同期整流素子がハイサイド側に配置され、両端が前記出力平滑回路の入力端に接続され、前記第三及び第四の同期整流素子の直列回路は、前記第三の同期整流素子がハイサイド側に配置され、両端が前記出力平滑回路の入力端に接続され、前記第一及び第二の同期整流素子の中点と前記第三及び第四の同期整流素子の中点との間に前記出力巻線が接続され、
前記同期整流制御回路は、前記入力電圧が基準値以下に低下すると、前記タイミング信号の内容に関係なく、前記第一及び第三の同期整流素子のスイッチングを強制的に停止させ、又は前記第二及び第四の同期整流素子のスイッチングを強制的に停止させることを特徴とするスイッチング電源装置。

【請求項2】

前記同期整流制御回路は、前記トランスに設けた補助巻線の発生電圧により前記入力電圧を検出する請求項１記載のスイッチング電源装置。

【請求項3】

前記同期整流制御回路は、前記タイミング信号に基づいて前記同期整流素子を駆動する同期整流素子駆動部と、前記入力電圧又はこれに対応した電圧を検出し、前記入力電圧が前記基準値以下になった時、前記同期整流素子駆動部に向けて入力低下信号を送信する入力電圧検出部とを有し、
前記同期整流素子駆動部は、前記第一及び第三の同期整流素子を駆動するハイサイド側駆動部と、前記第二及び第四の同期整流素子を駆動するローサイド側駆動部とで構成され、前入力電圧検出部から前記入力低下信号を受信すると、前記タイミング信号の内容に関係なく、前記ローサイド側駆動部と前記ハイサイド側駆動部のどちらか一方の動作を強制的に停止させる請求項１又は２記載のスイッチング電源装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、いわゆるダブルエンド絶縁型（ハーフブリッジ方式、フルブリッジ方式、プッシュプル方式等）のスイッチング電源装置に関し、特に、ブリッジ型の同期整流回路を備えたスイッチング電源装置に関する。

【背景技術】

【0002】

従来、例えば図６に示すフルブリッジ方式のスイッチング電源装置１０があった。スイッチング電源装置１０は、第一及び第二のスイッチング素子１２(1)，１２(2)の直列回路と、第三及び第四のスイッチング素子１２(3)，１２(4)の直列回路とを有し、これらが互いに並列接続され、その両端に、入力電源１４から入力電圧Viが供給される。各直列回路は、第一及び第三のスイッチング素子１２(1)，１２(3)が各々ハイサイド側に配置され、第二及び第四のスイッチング素子１２(2)，１２(4)が各々ローサイド側に配置されている。

【0003】

スイッチング素子１２(1)〜１２(4)は、ＮチャネルのＭＯＳ型ＦＥＴで成り、図６では、実際の動作をイメージしやすくするため、各スイッチング素子１２(1)〜１２(4)をＦＥＴ１６(1)〜１６(4)と寄生ダイオード１８(1)〜１８(4)とに分けて表記してある。ＦＥＴ１６(1)〜１６(4)は、ゲートに入力される駆動パルスがハイレベルの期間にオンし、ローレベルの期間にオフする。寄生ダイオード１８(1)〜１８(4)は、カソードがドレインに、アノードがソースに各々接続される形になる。

【0004】

トランス２０は入力巻線２０ａ及び出力巻線２０ｂを有し、入力巻線２０ａは、一端が第一及び第二のスイッチング素子１２(1)，１２(2)の中点に接続され、他端が第三及び第四のスイッチング素子１２(3)，１２(4)の中点に接続されている。なお、入力巻線２０ａ及び出力巻線２０ｂに付したドットは、各巻線の極性を示している。

【0005】

出力巻線２０ｂには、ブリッジ型の同期整流回路が接続されている。同期整流回路は、第一及び第二の同期整流素子２２(1)，２２(2)の直列回路と、第三及び第四の同期整流素子２２(3)，２２(4)の直列回路とを有し、これらが互いに並列接続されている。各直列回路は、第一及び第三の同期整流素子２２(1)，２２(3)が各々ハイサイド側に配置され、第二及び第四の同期整流素子２２(2)，２２(4)が各々ローサイド側に配置されている。出力巻線２０ｂは、一端が第一及び第二の同期整流素子２２(1)，２２(2)の中点に接続され、他端が第三及び第四の同期整流素子２２(3)，２２(4)の中点に接続されている。

【0006】

同期整流素子２２(1)〜２２(4)は、ＮチャネルのＭＯＳ型ＦＥＴで成り、上記と同様に、各同期整流素子２２(1)〜２２(4)をＦＥＴ２４(1)〜２４(4)と寄生ダイオード２６(1)〜２６(4)とに分けて表記してある。ＦＥＴ２４(1)〜２４(4)は、ゲートに入力される駆動パルスがハイレベルの期間にオンし、ローレベルの期間にオフする。寄生ダイオード２６(1)〜２６(4)は、カソードがドレインに、アノードがソースに各々接続される形になる。

【0007】

同期整流回路の出力には、同期整流素子２２(1)〜２２(4)によって整流された電圧を出力インダクタ２８ａ及び出力コンデンサ２８ｂで平滑する出力平滑回路２８が接続されている。出力平滑回路２８は、出力コンデンサ２８ｂの両端に出力電圧Voを発生させ、負荷３０に出力電圧Vo及び出力電流Ioを供給する。

【0008】

スイッチング制御回路３２は、スイッチング素子１２(1)〜１２(4)に向けて所定の駆動パルスを出力することにより、各スイッチング素子をスイッチングさせる。具体的には、スイッチング周期を一定とし、ＦＥＴ１６(1)，１６(4)をペアにして同位相でオンオフさせ、ＦＥＴ１６(2)，１６(3)をペアにして同位相でオンオフさせ、且つ、各ペアのオンオフの位相を１８０度ずらす制御を行う。そして、出力電圧Voを一定に保持するため、各ＦＥＴ１６(1)〜１６(4)のオンデューティを可変調節する制御を行う。

【0009】

さらに、スイッチング制御回路３２は、ＦＥＴ１６(1)〜１６(4)のオンオフのタイミング信号Si(A)，Si(B)を生成し、図示しないアイソレータを通じて同期整流制御回路３４に送信する。タイミング信号Si(A)は、例えば、ＦＥＴ１６(2)，１６(3)のオン期間にローレベル、オフ期間にハイレベルとなる矩形波状の電圧信号である。また、タイミング信号Si(B)は、例えば、ＦＥＴ１６(1)，１６(4)のオン期間にローレベル、オフ期間にハイレベルとなる矩形波状の電圧信号である。各スイッチング素子のスイッチングが全て停止してオフに固定された時は、タイミング信号Si(A)，Si(B)はローレベルに保持される。

【0010】

同期整流制御回路３４は、スイッチング制御回路３２から受信したタイミング信号Si(A)，Si(B)に基づいて所定の駆動パルスを生成し、これを同期整流素子２２(1)〜２２(4)に向けて出力することにより、各同期整流素子をスイッチングさせる。具体的には、タイミング信号Si(A)がハイレベルの期間にＦＥＴ２４(1)，ＦＥＴ２４(4)をオンさせ、ローレベルの期間にＦＥＴ２４(1)，ＦＥＴ２４(4)をオフさせる。また、タイミング信号Si(B)がハイレベルの期間にＦＥＴ２４(2)，ＦＥＴ２４(3)をオンさせ、ローレベルの期間にＦＥＴ２４(2)，ＦＥＴ２４(3)をオフさせる。各スイッチング素子のスイッチングが停止してオフに固定されると、タイミング信号Si(A)，Si(B)がローレベルに保持されるので、ＦＥＴ２４(1)〜ＦＥＴ２４(4)は、スイッチングを停止してオフに固定される。

【0011】

次に、従来のスイッチング電源装置１０の無負荷時（出力電流Io＝0A）の動作を、図７のタイムチャートに基づいて説明する。十分高い入力電圧Viが供給されている時は、スイッチング制御回路３２に制御されてスイッチング素子のＦＥＴ１６(1)〜１６(4)がスイッチングし、これに伴って同期整流素子のＦＥＴ２４(1)〜２４(4)がスイッチングし、出力インダクタ電流Ichが正負方向に流れる電流連続モードの動作を行う。同期整流素子の寄生ダイオード２６(1)〜２６(4)は、ほとんど導通しない。

【0012】

ここで、入力電源１４が遮断され（又は瞬時停電が発生し）、入力電圧Viが低下し始めた場合を考える。入力電圧Viが低下し始めると、ＦＥＴ１６(1)〜１６(4)及びＦＥＴ２４(1)〜２４(4)は、オンデューティが変化しながら上記と同様のスイッチング動作を行う。その結果、出力側から入力側に電力を回生する動作、すなわち電力回生動作が行われる。電力回生動作は、入力電圧Viが早く低下して出力電圧Voが緩やかに低下する時に継続しやすく、例えば、無負荷時（出力電流Io＝0A）、負荷３０の両端に大容量のコンデンサが外付けされた時、負荷３０がバッテリの時等に長く継続する。

【0013】

電力回生動作が長く継続すると、出力インダクタ電流Ichが負方向に大きく直流重畳する。そして、入力電圧Viがスイッチング素子停止電圧Vst（スイッチング制御回路３２がスイッチング素子１２(1)〜１２(4)の駆動パルスを出力しなくなる電圧）まで低下した時、ＦＥＴ１６(1)〜１６(4)及びＦＥＴ２４(1)〜２４(4)がほぼ同時にスイッチングを停止してオフに固定される。

【0014】

図７は、同期整流素子のＦＥＴ２４(1)〜２４(4)が全てオンしているタイミングで入力電圧Viがスイッチング素子停止電圧Vstに達し、ＦＥＴ２４(1)〜２４(4)が同時にターンオフした場合を示している。この場合、ターンオフする直前まで負方向に流れていたインダクタ電流Ichの流路が突然なくなってしまうことになる。負方向のインダクタ電流Ichは寄生ダイオード２６(1)〜２６(4)にとって逆方向電流になるので、寄生ダイオード２６(1)〜２６(4)に流れ込むことができないからである。その結果、出力インダクタ２８ａがインダクタ電流Ichを流し続けようとする逆起電力により、出力インダクタ２８ａの前段の電圧Vaに大きいサージが発生する。このサージは、ＦＥＴ２４(1)〜２４(4)がターンオフする直前のインダクタ電流Ich（負方向の電流の絶対値）が大きいほど大きくなる。

【0015】

出力インダクタ２８ａの前段の電圧Vaは、最大で2・BVdssまで上昇することできる。BVdssは、ＭＯＳ型ＦＥＴである同期整流素子２２(1)〜２２(4)のブレークダウン電圧である。

【0016】

同期整流素子２２(1)〜２２(4)が同時にオフすると、各ドレインソース間の電圧Vds1〜Vds4は、ほぼ等しくVa/2となる。ＭＯＳ型ＦＥＴは、ドレインソース間の電圧が所定の値に達すると、アバランシェ降伏によりブレークダウンする性質があるので、ドレインソース間の電圧はブレークダウン電圧BVdssにクランプされ、それ以上は上昇しない。つまり、電圧Va/2は、ゼロ〜BVdssの範囲で変化することができ、電圧Vaは最大で2・BVdssという非常に高い値まで上昇してしまう可能性があると言える。

【0017】

電圧Vaは、スイッチング電源装置１０の様々な制御や機能に利用できるので、電圧Vaの位置に、図示しない回路網が接続されるケースがある。したがって、これの回路網に過度な電圧ストレスが加わらないようにするため、電圧Vaが高い値まで上昇するのを防止することが課題になる。

【0018】

従来、この種の課題を解決する技術として、例えば特許文献１に開示されているように、入力電圧Viをモニタするモニタ回路を設け、入力電圧Viがあらかじめ決められた基準値Vth（＞Vst）よりも低下したことを検出すると、同期整流素子のスイッチングを停止させるスイッチング電源装置があった。

【先行技術文献】

【特許文献】

【0019】

【特許文献1】特開２００４−３３６９０８号公報

【発明の概要】

【発明が解決しようとする課題】

【0020】

特許文献１に開示された技術を従来のスイッチング電源装置１０に適用すると、図８に示すスイッチング電源装置３６を構成することができる。スイッチング電源装置３６は、スイッチング電源装置１０に入力電圧モニタ回路３８を追加したものである。入力電圧モニタ回路３８は、入力電圧Viと基準値Vthとを比較し、比較結果である入力電圧検出信号Si(Vi)を、絶縁素子であるフォトカプラ３８ａ等を通じて同期整流制御回路３４に送信する。

【0021】

入力電圧検出信号Si(Vi)は、例えばVi＞Vthの時にハイレベル、Vi≦Vthになるとローレベルになる。そして同期整流制御回路３４は、ローレベルの入力電圧検出信号Si(Vi)を受信すると、タイミング信号Si(A)，Si(B)に内容に関係なく、同期整流素子のＦＥＴ２４(1)〜２４(4)のスイッチングを強制的に停止させ、オフに固定する。

【0022】

スイッチング電源装置３６の無負荷時（出力電流Io＝0A）の動作は、図９のタイムチャートのように表すことができる。十分高い入力電圧Viが供給されている時、つまりVi＞Vthの時の動作は、スイッチング電源装置１０と同様であり、同期整流素子のＦＥＴ２４(1)〜２４(4)がスイッチングし、出力インダクタ電流Ichが正負方向に流れる電流連続モードの動作を行う。同期整流素子の寄生ダイオード２６(1)〜２６(4)はほとんど導通しない。

【0023】

入力電源１４が遮断され（又は瞬時停電が発生し）、入力電圧Viが低下し始めると、ＦＥＴ１６(1)〜１６(4)及びＦＥＴ２４(1)〜２４(4)は、オンデューティが変化しながら上記と同様のスイッチング動作を行い、出力側から入力側に電力を回生する動作が行われる。

【0024】

その後、出力インダクタ電流Ichが負方向に大きく直流重畳する前に、入力電圧Viが基準値Vthに達して入力電圧検出信号Si(Vi)がローレベルに反転し、同期整流素子のＦＥＴ２４(1)〜２４(4)がスイッチングを停止してオフに固定される。そして、Vi＝Vth〜Vstの間、出力巻線２０ｂの電圧が寄生ダイオード２６(1)〜２６(4)によって整流され、出力電圧Voの低下に伴ってスイッチング素子のＦＥＴ１６(1)〜１６(4)のオンデューティが大きくなり、出力インダクタ電流Ichが正方向だけに僅かに流れる動作モードに切り換わる。そして、入力電圧Viがスイッチング素子停止電圧Vstまで低下した時、ＦＥＴ１６(1)〜１６(4)がスイッチングを停止し、寄生ダイオード２６(1)〜２６(4)も非導通になる。

【0025】

スイッチング電源装置３６の場合、入力電圧Viがスイッチング素子停止電圧Vstに達した時、つまり寄生ダイオード２６(1)〜２６(4)が非導通になる時は、直前の出力インダクタ電流Ichが必ずゼロ又は正方向になるので、電圧Vaに大きいサージは発生せず、上述したスイッチング電源装置１０の問題は防止される。しかしながら、入力電圧Viが基準値Vthに達し、同期整流素子のＦＥＴ２４(1)〜２４(4)が同時に停止してオフに固定される時に、電圧Vaに大きいサージが発生する可能性がある。

【0026】

スイッチング電源装置３６は無負荷で動作しているので、Vi＞Vthの時の出力インダクタ電流Ichは、負方向に直流重畳していないとしても負方向に流れる期間が存在する。そして、この期間中の、同期整流素子のＦＥＴ２４(1)〜２４(4)が全てオンしているタイミングで入力電圧Viが基準電圧Vthに達する場合がある。

【0027】

このタイミングで入力電圧Viが基準電圧Vthに達すると、同期整流素子のＦＥＴ２４(1)〜２４(4)が同時にターンオフし、直前まで負方向に流れていたインダクタ電流Ichの流路が突然なくなってしまう。したがって、図９に示すように、出力インダクタ２８ａがインダクタ電流Ichを流し続けようとする逆起電力により、電圧Vaに大きなサージが発生する。そして、ＦＥＴ２４(1)〜２４(4)がアバランシェ降伏によりブレークダウンし、電圧Vaが2・BVdssという非常に高い値まで上昇してクランプされる。

【0028】

このように、従来のスイッチング電源装置１０，３６は、どちらも電圧Vaが高い値まで上昇する可能性があるので、装置の安全性を確保するための対策が求められていた。

【0029】

本発明は、上記背景技術に鑑みて成されたものであり、入力電圧が低下した時、出力インダクタの逆起電力によって発生するサージを従来よりも小さく抑えることができるダブルエンド絶縁型のスイッチング電源を提供することを目的とする。

【課題を解決するための手段】

【0030】

本発明は、入力巻線及び出力巻線を有するトランスと、前記入力巻線に接続されてスイッチングする複数のスイッチング素子と、両端に一定以上の電圧が印加されるとアバランシェ降伏によりブレークダウンするＭＯＳ型ＦＥＴで成り、前記出力巻線に接続されてスイッチングする複数の同期整流素子と、前記スイッチング素子をスイッチングさせるスイッチング制御回路と、前記スイッチング制御回路から前記スイッチング素子のオンオフのタイミング信号を受信し、このタイミング信号に基づいて前記同期整流素子をスイッチングさせる同期整流制御回路と、前記同期整流素子により整流された電圧を出力インダクタ及び出力コンデンサで平滑する出力平滑回路とを備え、入力電圧を所定の出力電圧に変換して出力するダブルエンド絶縁型のスイッチング電源装置である。

【0031】

前記複数の同期整流素子は、互いに直列接続された第一及び第二の同期整流素子と、互いに直列接続された第三及び第四の同期整流素子とで構成され、前記第一及び第二の同期整流素子の直列回路は、前記第一の同期整流素子がハイサイド側に配置され、両端が前記出力平滑回路の入力端に接続され、前記第三及び第四の同期整流素子の直列回路は、前記第三の同期整流素子がハイサイド側に配置され、両端が前記出力平滑回路の入力端に接続され、前記第一及び第二の同期整流素子の中点と前記第三及び第四の同期整流素子の中点との間に前記出力巻線が接続される。そして、前記同期整流制御回路は、前記入力電圧が基準値以下に低下すると、前記タイミング信号の内容に関係なく、前記第一及び第三の同期整流素子のスイッチングを強制的に停止させ、又は前記第二及び第四の同期整流素子のスイッチングを強制的に停止させる。前記同期整流制御回路は、前記トランスに設けた補助巻線の発生電圧により前記入力電圧を検出する構成にすることが好ましい。

【0032】

また、前記同期整流制御回路は、前記タイミング信号に基づいて前記同期整流素子を駆動する同期整流素子駆動部と、前記入力電圧又はこれに対応した電圧を検出し、前記入力電圧が前記基準値以下になった時、前記同期整流素子駆動部に向けて入力低下信号を送信する入力電圧検出部とを有し、前記同期整流素子駆動部は、前記第一及び第三の同期整流素子を駆動するハイサイド側駆動部と、前記第二及び第四の同期整流素子を駆動するローサイド側駆動部とで構成され、前入力電圧検出部から前記入力低下信号を受信すると、前記タイミング信号の内容に関係なく、前記ローサイド側駆動部と前記ハイサイド側駆動部のどちらか一方の動作を強制的に停止させる構成にしてもよい。

【発明の効果】

【0033】

本発明のスイッチング電源装置は、ＭＯＳ型ＦＥＴで成る複数の同期整流素子をブリッジ型に接続した同期整流回路を有し、入力電圧が基準値以下に低下すると、ハイサイド側の同期整流素子又はローサイド側の同期整流素子のスイッチングを強制的に停止させるという独特な構成を備えている。したがって、出力インダクタの逆起電力によって発生するサージを従来よりも小さく抑えることができる。

【図面の簡単な説明】

【0034】

【図1】本発明のスイッチング電源装置の一実施形態を示す回路図である。

【図2】図１の中の同期整流制御回路の内部構成を示す回路図である。

【図3】図２の中のハイサイド側駆動部の内部構成を示すブロック図（ａ）、ローサイド側駆動部の内部構成を示すブロック図（ｂ）である。

【図4】図１に示すスイッチング電源装置の動作を示すタイムチャートである。

【図5】図１の中の同期整流制御回路の内部構成の変形例（入力電圧検出部の変形例）を示す回路図である。

【図6】従来のスイッチング電源装置の一形態を示す回路図である。

【図7】図６に示すスイッチング電源装置の動作を示すタイムチャートである。

【図8】従来のスイッチング電源装置の他の形態を示す回路図である。

【図9】図８に示すスイッチング電源装置の動作を示すタイムチャートである。

【発明を実施するための形態】

【0035】

以下、本発明のスイッチング電源装置の一実施形態について、図１〜図５に基づいて説明する。ここで、従来のスイッチング電源１０，３６と同様の構成は、同一の符号を付して説明を省略する。

【0036】

この実施形態のスイッチング電源装置４０は、上記従来のスイッチング電源装置１０と同様に、ブリッジ型の同期整流回路を備えたフルブリッジ方式のスイッチング電源装置である。特徴的なのは、図１に示すように、上記の同期整流制御回路３４に代えて、独特な動作を行う同期整流制御回路４２が設けられている点であり、その他の構成は同様である。

【0037】

同期整流制御回路４２は、同期整流素子駆動部４４と入力電圧検出部４６とで構成されている。同期整流素子駆動部４４は、図２に示すように、第一及び第三の同期整流素子２２(1)，２２(3)を駆動するハイサイド側駆動部４８と、第二及び第四の同期整流素子２２(2)，２２(4)を駆動するローサイド側駆動部５０とを備えている。

【0038】

ハイサイド側駆動部４８は、スイッチング制御回路３２から受信したタイミング信号Si(A)に基づいて同期整流素子２２(1)の駆動パルスを生成し、ハイサイド側に位置する同期整流素子２２(1)のゲートに出力する。さらに、タイミング信号Si(B)に基づいて同期整流素子２２(3)の駆動パルスを生成し、ハイサイド側に位置する同期整流素子２２(3)のゲートに出力する。例えば図３（ａ）に示すように、レベルシフタ４８ａ(1)を用いてタイミング信号Si(A)のグランドをハイサイド側にシフトさせ、これをバッファ４８ｂ(1)で電流増幅することによって同期整流素子２２(1)の駆動パルスを生成する。同様に、レベルシフタ４８ａ(3)を用いてタイミング信号Si(B)のグランドをハイサイド側にシフトさせ、これをバッファ４８ｂ(3)で電流増幅することによって同期整流素子２２(3)の駆動パルスを生成する。

【0039】

ローサード側駆動部５０は、スイッチング制御回路３２から受信したタイミング信号Si(B)に基づいて同期整流素子２２(2)の駆動パルスを生成し、ローサイド側に位置する同期整流素子２２(2)のゲートに出力する。同様に、タイミング信号Si(A)に基づいて同期整流素子２２(4)の駆動パルスを生成し、ローサイド側に位置する同期整流素子２２(4)のゲートに出力する。例えば図３（ｂ）に示すように、タイミング信号Si(B)をＡＮＤゲート５０ａ(2)の一方の入力端で受け、ＡＮＤゲート５０ａ(2)の出力をバッファ５０ｂ(2)で電流増幅することによって同期整流素子２２(2)の駆動パルスを生成する。したがって、ＡＮＤゲート５０ａ(2)の他方の入力端がハイレベルの時、タイミング信号Si(B)と同位相の駆動パルスを出力し、ローレベルの時は、タイミング信号Si(B)の内容に関係なく、ローレベルに固定された駆動パルスを出力する。同様に、タイミング信号Si(A)をＡＮＤゲート５０ａ(4)の一方の入力端で受け、ＡＮＤゲート５０ａ(4)の出力をバッファ５０ｂ(4)で電流増幅することによって同期整流素子２２(4)駆動パルスを生成する。したがって、ＡＮＤゲート５０ａ(4)の他方の入力端がハイレベルの時、タイミング信号Si(A)と同位相の駆動パルスを出力し、ローレベルの時は、タイミング信号Si(B)の内容に関係なく、ローレベルに固定された駆動パルスを出力する。ＡＮＤゲート５０ａ(2)，５０ａ(4)の他方の入力端に入力されるのは、入力電圧検出部４６が出力する入力電圧検出信号Si(Vi)である。

【0040】

入力電圧検出部４６は、図２に示すように、トランス２０に付設した補助巻線２０ｃと、その両端電圧を整流平滑して入力電圧Viに略比例した直流電圧Vbを生成するダイオード５２及びコンデンサ５４とを備えている。そして、コンデンサ５４に発生する電圧Vbを分圧する抵抗５６ａ，５６ｂを有し、抵抗５６ａ，５６ｂの中点がトランジスタ５８のベースに接続されている。トランジスタ５８はＰＮＰ型のバイポーラトランジスタであり、エミッタが電源電圧Vccに接続されている。

【0041】

トランジスタ５８のコレクタには、トランジスタ６０のゲートが接続されている。トランジスタ６０はＮチャネルのＭＯＳ型ＦＥＴであり、ドレインが抵抗６２を介して電源電圧Vccにプルアップされ、ソースがグランドに接続されている。ゲートとグランドとの間には、コンデンサ６４と抵抗６６とが並列に接続されている。コンデンサ６４は、トランジスタ５８が導通から非導通に切り替わった時、ゲートソース間の電圧を所定時間ハイレベルに保持するためのコンデンサで、抵抗６６は、ゲートソース間の電圧をローレベルに低下させるための放電抵抗である。また、ドレインとグランドとの間には、ノイズ除去用のコンデンサ６８が接続されている。

【0042】

なお、トランジスタ５８のベースエミッタ間に接続されたダイオード７０は、トランジスタ５８のベースエミッタ間に過大な逆電圧が印加されるのを阻止する保護用のダイオードであり、本発明の動作には寄与しない。

【0043】

入力電圧検出部４６は、抵抗５６ａ，５６ｂの中点の電圧Vcと、電源電圧Vccからトランジスタ５８のベースエミッタ間電圧Vbeを差し引いた電圧(Vcc−Vbe)とを比較し、その比較結果である入力電圧検出信号Si(Vi)を、トランジスタ６０のドレインの位置から出力する。ここで、電圧Vcは入力電圧Viに対応した値であり、電圧（Vcc−Vbe）は基準値Vthに対応した値に設定されており、実質的には、入力電圧Viと基準値Vthとを比較することになる。

【0044】

入力電圧Viが基準値Vthより高い時は、電圧Vcが電圧（Vcc−Vbe）より高くなり、トランジスタ５８が非導通になってトランジスタ６０がオフし、入力電圧検出信号Si(Vi)がハイレベルになる。一方、入力電圧Viが低下して基準値Vth以下になると、電圧Vcが電圧(Vcc−Vbe)に達し、トランジスタ５８が導通してトランジスタ６０がオンし、入力電圧検出信号Si(Vi)がローレベルになる。したがって、ローレベルの入力電圧検出信号Si(Vi)が、入力電圧Viが基準値Vth以下になったことを示す入力低下信号となる。

【0045】

上述したように、ローサイド側駆動部５０は、ローレベルの入力電圧検出信号Si(Vi)がＡＮＤゲート５０ａ(2)，５０ａ(4)に入力されると、同期整流素子２２(2)，２２(4)に向けてローレベルに固定された駆動パルスを出力する。つまり、ローサイド側駆動部５０は、入力電圧検出部４６から入力低下信号を受信すると、タイミング信号Si(A)，Si(B)の内容に関係なく、ローレベルに固定された駆動パルスを出力し、同期整流素子２２(2)，２２(4)のスイッチングを強制的に停止させる動作を行う。

【0046】

次に、スイッチング電源装置４０の無負荷時（出力電流Io＝0A）の動作を、図４のタイムチャートに基づいて説明する。十分高い入力電圧Viが供給されている時、つまりVi＞Vthの時は、入力電圧検出部４６がハイレベルの入力電圧検出信号Si(Vi)を出力するので、スイッチング電源装置１０，３６と同様に、同期整流素子のＦＥＴ２４(1)〜２４(4)がスイッチングし、出力インダクタ電流Ichが正負方向に流れる電流連続モードの動作を行う。同期整流素子の寄生ダイオード２６(1)〜２６(4)はほとんど導通しない。

【0047】

入力電源１４が遮断され（又は瞬時停電が発生し）、入力電圧Viが低下し始めると、ＦＥＴ１６(1)〜１６(4)及びＦＥＴ２４(1)〜２４(4)は、オンデューティが変化しながら上記と同様のスイッチング動作を行い、出力側から入力側に電力を回生する動作が行われる。

【0048】

その後、出力インダクタ電流Ichが負方向に大きく直流重畳する前に、入力電圧Viが基準値Vthに達し、入力電圧検出信号Si(Vi)がローレベルに反転する（低入力信号を出力する）。そして、ローサイド側駆動部がＦＥＴ２４(2)〜２４(4)のスイッチングを強制的に停止させてオフに固定する。一方、ハイサイド側のＦＥＴ２４(1)，２４(3)は、スイッチングを継続する。そして、Vi＝Vth〜Vstの間、出力巻線２０ｂの電圧が同期整流素子のＦＥＴ２４(1)，２４(3)と寄生ダイオード２６(2)，２６(4)とで整流され、出力電圧Voの低下に伴ってスイッチング素子のＦＥＴ１６(1)〜１６(4)のオンデューティが大きくなり、出力インダクタ電流Ichが正方向だけに僅かに流れる動作モードに切り換わる。

【0049】

そして、入力電圧Viがスイッチング素子停止電圧Vst（スイッチング制御回路３２がスイッチング素子の駆動パルスを出力しなくなる電圧）まで低下した時、ＦＥＴ１６(1)〜１６(4)及びＦＥＴ２４(1)，２４(3)がほぼ同時にスイッチングを停止し、寄生ダイオード２６(2)，２６(4)も非導通になる。

【0050】

ここで、入力電圧Viが基準値Vthに達した時、つまり同期整流素子のＦＥＴ２４(2)，２４(4)が停止してオフになる時を考える。上記のスイッチング電源装置３６の場合、出力インダクタ電流Ichが負方向に流れている期間の、同期整流素子のＦＥＴ２４(1)〜２４(4)が全てオンしているタイミングで入力電圧Viが基準値Vthに達すると、ＦＥＴ２４(1)〜２４(4)の全てが同時にターンオフし、出力インダクタ２８の逆起電力により、出力インダクタ２８ａの前段の電圧Vaが2・BVdssという非常に高い値まで上昇してしまう。これに対して、スイッチング電源装置４０の場合は、４つのＦＥＴ２４(1)〜２４(4)の中のＦＥＴ２４(2)，２４(4)だけがターンオフし、ＦＥＴ２４(1)，２４(3)はオンを継続するので、出力インダクタ２８の逆起電力によって電圧Vaにサージが発生するものの、電圧Vaの値は、ＦＥＴ２４(2)又は２４(4)のアバランシェ降伏によるブレーク電圧BVdss以下に抑えられる。

【0051】

また、スイッチング電源装置４０は、入力電圧Viがスイッチング素子停止電圧Vstに達した時、つまり同期整流素子のＦＥＴ２４(1)，２４(3)のスイッチングが停止し寄生ダイオード２６(2)，２６(4)が非導通になる時は、直前の出力インダクタ電流Ichが必ずゼロ又は正方向になるので、スイッチング電源装置３６と同様に、電圧Vaに大きいサージは発生せず、上述したスイッチング電源装置１０の問題も防止される。

【0052】

以上説明したように、スイッチング電源装置４０は、ＭＯＳ型ＦＥＴで成る同期整流素子２２(1)〜２２(4)をブリッジ型に接続した同期整流回路を有し、入力電圧Viが基準値Vth以下に低下すると、ローサイド側の同期整流素子２２(2)，２２(4)のスイッチングを強制的に停止させるという独特な構成を備えている。したがって、出力インダクタ２８ａの逆起電力によって発生するサージを従来よりも小さく抑えることができる。つまり、出力インダクタ２８ａの前段の電圧Vaの上昇を、ＭＯＳ型ＦＥＴ（１つ分）のブレークダウン電圧BVdss以下に抑えることができる。

【0053】

また、同期整流制御回路４２が有する入力電圧検出部４６は、トランス２０に付設した補助巻線２０ｃを通じて入力電圧Viを検出する構成なので、図８に示すフォトカプラ３８ａのような外形が大きい絶縁素子を使用する必要がなく、コンパクトな回路構成で入力低下信号を同期整流素子駆動部４４に伝達することができる。

【0054】

また、同期整流素子駆動部４４が、ハイサイド側駆動部４８とローサイド側駆動部５０とで構成されている点にも特徴がある。広く市販されている２チャンネルのＦＥＴドライバには、大きく分けて３つのタイプがある。第１のタイプは、ハイサイド側を駆動するドライバとローサイド側を駆動するドライバとが１つのＩＣパッケージに収容されたタイプ、第２のタイプは、ハイサイド側を駆動する２つのドライバが１つのＩＣパッケージに収容されたタイプ、第３のタイプは、ローサイド側を駆動する２つのドライバが１つのＩＣパッケージに収容されたタイプである。ハイサイド側を駆動するドライバの内部回路は、ハイサイド側回路とローサイド側回路とで構成され、各回路の間に十分な絶縁性を確保するため、ハイサイド側回路に通じる外部接続端子とローサイド側回路に通じる外部接続端子と間の絶縁距離を一定以上に長くする必要があり、第１及び第２のタイプはＩＣパッケージの外形が相対的に大きくなる。一方、第３のタイプは外部接続端子間の絶縁距離を短くできるので、ＩＣパッケージの外形を小さくできる。

【0055】

例えば、第１のタイプを２つ用意すれば、同期整流素子駆動部４４と同機能の同期整流素子駆動部を構成することができるが、大型のＩＣパッケージが２つになるので、広い実装スペースが必要になる。これに対して、この実施形態の同期整流素子駆動部４４は、第２のタイプと第３のタイプを１つずつ用意して構成することができるので、小型の第３のタイプが使用できる分、実装スペースを狭くできるという利点がある。その他、入力電圧検出信号Si(Vi)の送信先が１つのＩＣパッケージに集約されるので、プリント基板の配線パターンの設計が容易になるという利点もある。

【0056】

なお、本発明のスイッチング電源装置は、上記実施形態に限定されるものではない。スイッチング電源装置４０の同期整流制御回路４２は、入力電圧Viが基準値Vth以下に低下すると、ローサイド側の同期整流素子２２(2)，２２(4)のスイッチングを強制的に停止させ、ハイサイド側の同期整流素子２２(1)，２２(3)の動作を継続させる構成にしているが、ハイサイド側の同期整流素子２２(1)，２２(3)のスイッチングを強制的に停止させ、ローサイド側の同期整流素子２２(2)，２２(4)の動作を継続させる構成に変更してもよく、同様の作用効果が得られる。

【0057】

スイッチング制御回路及び同期整流制御回路は、上記のスイッチング制御回路３２及び同期整流制御回路４２の構成に限定されず、本発明が目的とする動作が可能であれば、内部構成は適宜変更することができる。例えば、スイッチング素子のオンオフと同期整流素子のオンオフとの間にデッドタイムを設ける場合、スイッチング制御回路の方でデッドタイムを加味したタイミング信号を生成し、同期整流制御回路がタイミング信号の通りに駆動パルスを生成する構成にすることができる。あるいは、スイッチング制御回路がスイッチング素子のオンオフの通りにタイミング信号を生成し、同期整流制御回路の方でデッドタイムを加味した駆動パルスを生成する構成にしてもよい。また、タイミング信号は、上記のSi(A)，Si(B)のような矩形波状の電圧信号の形態に限定されず、例えば、スイッチング素子がターンオン、ターンオフするタイミングで短時間だけハイレベルになるインパルス状の電圧信号を送信するようにしてもよい。

【0058】

入力電圧検出部は、上記の入力電圧検出部４６の構成に限定されず、例えば、入力電圧をトランスの補助巻線から間接的に検出するのではなく、別の箇所で間接的に検出する構成にしてもよいし、特許文献１のように入力電圧を直接的に検出する構成にしてもよい。また、入力電圧検出部４６の場合、電圧を比較する部分は、コストを重視して複数のディスクリート部品（トランジスタ、抵抗、ダイオード等）で構成しているが、図５に示す入力電圧検出部４６ｘように、部品点数を少なくすることを重視してコンパレータ素子７２等で構成してもよい。また、入力電圧検出信号（入力低下信号）の形態は、ハイレベル又はローレベルの電圧信号に限定されない。

【0059】

その他、インバータ回路は、いわゆるダブルエンド絶縁型であればよく、スイッチング電源装置４０のフルブリッジ方式以外に、ハーフブリッジ方式やプッシュプル方式のインバータ回路にも適用することができ、同様の効果が得られる。

【符号の説明】

【0060】

１０，３６，４０ スイッチング電源装置
１２(1)〜１２(4) 第一〜第四のスイッチング素子
１６(1)〜１６(4) ＦＥＴ（スイッチング素子）
１８(1)〜１８(4) 寄生ダイオード（スイッチング素子）
２０ トランス
２０ａ 入力巻線
２０ｂ 出力巻線
２０ｃ 補助巻線
２２(1)〜１２(4) 第一〜第四の同期整流素子
２４(1)〜２４(4) ＦＥＴ（同期整流素子）
２６(1)〜２６(4) 寄生ダイオード（同期整流素子）
２８ 出力平滑回路
２８ａ 出力インダクタ
２８ｂ 出力コンデンサ
３２ スイッチング制御回路
３４，４２ 同期整流制御回路
４４ 同期整流素子駆動部
４６，４６ｘ 入力電圧検出部
４８ ハイサイド側駆動部（同期整流素子駆動部）
５０ ローサイド側駆動部（同期整流素子駆動部）
Si(A)，Si(B) タイミング信号
Si(Vi) 入力電圧検出信号（入力低下信号）
Vi 入力電圧
Vo 出力電圧
Vth 基準値

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】