特許 6981393 スイッチング素子の駆動回路及びスイッチング回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6981393

(24)【登録日】2021年11月22日

(45)【発行日】2021年12月15日

(54)【発明の名称】スイッチング素子の駆動回路及びスイッチング回路

(51)【国際特許分類】

   H02M 1/08 20060101AFI20211202BHJP

   H03K 17/16 20060101ALI20211202BHJP

   H03K 17/687 20060101ALI20211202BHJP

【ＦＩ】

   H02M1/08 A

   H03K17/16 H

   H03K17/687 A

【請求項の数】10

【全頁数】20

(21)【出願番号】特願2018-201845(P2018-201845)

(22)【出願日】2018年10月26日

(65)【公開番号】特開2020-68631(P2020-68631A)

(43)【公開日】2020年4月30日

【審査請求日】2020年12月15日

(73)【特許権者】

【識別番号】000002945

【氏名又は名称】オムロン株式会社

(74)【代理人】

【識別番号】110002860

【氏名又は名称】特許業務法人秀和特許事務所

(72)【発明者】

【氏名】野坂 紀元

(72)【発明者】

【氏名】岡田 亘

(72)【発明者】

【氏名】田内 宏憲

(72)【発明者】

【氏名】岩井 聡

【審査官】 東 昌秋

(56)【参考文献】

【文献】 実開昭５８−１４５０９１（ＪＰ，Ｕ）

【文献】 特開２０１８−３３３０３（ＪＰ，Ａ）

【文献】 特開２０１３−９９１３３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ １／００− ７／９８

Ｈ０３Ｋ １７／００−１７／７０

(57)【特許請求の範囲】

【請求項1】

スイッチング素子を駆動する駆動回路であって、
第１端子と第２端子とを有し、前記スイッチング素子のゲート端子に制御信号を出力する制御部と、
前記制御部の前記第１端子に接続される、前記制御信号を形成する電流を規定する第１抵抗と該第１抵抗に並列に接続された第１コンデンサと、
第２コンデンサと、
直列に接続された第２抵抗及びダイオードと、
前記第１抵抗及び第１コンデンサから前記ゲート端子に至り、前記スイッチング素子のソース端子から前記制御部の前記第２端子に至る電流の経路と、
を備え、
前記第２コンデンサは、前記ソース端子から前記制御部に至る前記経路に挿入され、
前記第１抵抗及び第１コンデンサから前記ゲート端子に至る経路に、直列に接続された前記第２抵抗及び前記ダイオードにおける前記ダイオードのカソード端子側を接続し、前記ソース端子から前記第２コンデンサに至る経路に、直列に接続された前記第２抵抗及び前記ダイオードにおける前記ダイオードのアノード端子側を接続したことを特徴とするスイッチング素子の駆動回路。

【請求項2】

前記第１コンデンサの容量をＣ１、前記第２コンデンサの容量をＣ２、前記スイッチング素子の入力容量をＣｉｓｓ、前記制御信号の電源電圧をＶｄｄ、前記スイッチング素子のターンオン時のゲート・ソース間電圧をＶｄｅｖ、該スイッチング素子に印加される負バイアス電圧をＶｃｃとしたとき、

【数1】

を満たすことを特徴とする請求項１に記載のスイッチング素子の駆動回路。

【請求項3】

前記スイッチング素子の前記ゲート端子と前記ソース端子との間に第３抵抗を接続したことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。

【請求項4】

前記スイッチング素子は、電流駆動型又は電圧駆動型であることを特徴とする請求項３に記載のスイッチング素子の駆動回路。

【請求項5】

前記スイッチング素子の前記ゲート端子と前記ソース端子との間に第３コンデンサを接続したことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。

【請求項6】

前記スイッチング素子及び第２コンデンサを含む経路に並列にミラークランプ回路を設けたことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。

【請求項7】

前記第１コンデンサに直列かつ前記第１抵抗に並列に前記経路に接続された第４抵抗を備えたことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。

【請求項8】

前記ゲート端子にカソード端子が接続され、前記制御部の前記第２端子にアノード端子が接続されるショットキーダイオードを設けたことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。

【請求項9】

前記スイッチング素子の前記ゲート端子と前記ソース端子との間に並列に、所定電圧に維持する電圧維持手段を接続したことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。

【請求項10】

直列に接続された複数のスイッチング素子と、
前記スイッチング素子を各々駆動する請求項１乃至９のいずれか１項に記載のスイッチング素子の駆動回路と、を備えたことを特徴とするスイッチング回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチング素子の駆動回路に関する。

【背景技術】

【0002】

従来、電力変換器等におけるスイッチング素子としてＳｉＣ（シリコンカーバイド）を材料としたＪＦＥＴ等を用いる技術が提案されていた。このようなスイッチング素子の駆動回路では、誤動作を防止するために、ドレイン・ゲート間に生じる浮遊容量よりも大きな容量を有するコンデンサをスイッチング素子のゲート・ソース間に設けている。さらに、誤動作を防止するために、スピードアップコンデンサＣｇＤを用いて、負バイアス化を実現する技術が提案されている（例えば、特許文献１を参照）。また、同様に、ツェナーダイオードを用いて、負バイアス化を実現する技術も提案されている（例えば、特許文献２を参照）。

【0003】

ここで、上述のような従来のスイッチング素子の駆動回路において負バイアス化を用いることで、負バイアス電圧に比例して、スイッチング素子の内部ダイオードによる逆導通損失が増加するという不都合が生じる場合があった。また、逆導通損失は周波数にも比例するため、スイッチングが高周波化する場合にも、逆導通損失の増加は問題となる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３−９９１３３号公報

【特許文献2】特開２０１４−９３５８６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、上記のような問題に鑑みてなされたものであり、スイッチング素子の駆動回路において、負バイアス電圧による損失を低減することが可能な技術を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記の課題を解決するための本発明は、
スイッチング素子を駆動する駆動回路であって、
第１端子と第２端子とを有し、前記スイッチング素子のゲート端子に制御信号を出力する制御部と、
前記制御部の前記第１端子に接続される、前記制御信号を形成する電流を規定する第１抵抗と該第１抵抗に並列に接続された第１コンデンサと、
第２コンデンサと、
直列に接続された第２抵抗及びダイオードと、
前記第１抵抗及び第１コンデンサから前記ゲート端子に至り、前記スイッチング素子のソース端子から前記制御部の前記第２端子に至る電流の経路と、
を備え、
前記第２コンデンサは、前記ソース端子から前記制御部に至る前記経路に挿入され、
前記第１抵抗及び第１コンデンサから前記ゲート端子に至る経路に、直列に接続された前記第２抵抗及び前記ダイオードにおける前記ダイオードのカソード端子側を接続し、前記ソース端子から前記第２コンデンサに至る経路に、直列に接続された前記第２抵抗及び前記ダイオードにおける前記ダイオードのアノード端子側を接続したことを特徴とするスイッチング素子の駆動回路である。

【0007】

本発明によれば、スイッチング素子のゲートオン時に、制御信号を形成する電流によって、第１コンデンサ、第２コンデンサ及びスイッチング素子の入力容量が充電され、スイッチング素子のゲートオフ時に、蓄積された電荷が第１抵抗及び第２抵抗を介して放電されることにより、スイッチング素子に負バイアス電圧が印加される。この負バイアス電圧は、スイッチング素子がオン・オフされるデューティーに依存するので、デューティーによって、負バイアス電圧を変更することにより損失を低減することができる。

【0008】

また、本発明において、前記第１コンデンサの容量をＣ１、前記第２コンデンサの容量をＣ２、前記スイッチング素子の入力容量をＣｉｓｓ、前記制御信号の電源電圧をＶｄｄ、前記スイッチング素子のターンオン時のゲート・ソース間電圧をＶｄｅｖ、該スイッチング素子に印加される負バイアス電圧をＶｃｃとしたとき、

【数1】

を満たすようにしてもよい。

【0009】

これによれば、負バイアス電圧を２段階で減衰するように設定することができる。これにより、急峻な電圧、電流変動を抑制するように負バイアス電圧を設定することができる。

【0010】

また、本発明において、前記スイッチング素子の前記ゲート端子と前記ソース端子との間に第３抵抗を接続してもよい。

【0011】

このようにすれば、デューティーのみならず、第３抵抗の抵抗値によっても負バイアス電圧を変更することができる。

【0012】

また、本発明において、前記スイッチング素子は、電流駆動型又は電圧駆動型であるようにしてもよい。

【0013】

本発明に係るスイッチング素子の駆動回路においては、制御部から第１抵抗及び第１コンデンサを介してスイッチング素子へと流れる電流によって第２コンデンサが充電されるので、電流駆動型のスイッチング素子においては、スイッチング素子のソース端子から第２コンデンサを充電するための電流が流れる。また、電圧駆動型のスイッチング素子においても、第３抵抗を通じて第２コンデンサを充電するための電流が流れる。このように、本発明は、電流駆動型のスイッチング素子のみならず、電圧駆動型のスイッチング素子についても適用できる。電流駆動型のスイッチング素子としては、トランジスタ、ＪＦＥＴ等があり、電圧駆動型のスイッチング素子としては、ＭＯＳＦＥＴ、ＩＧＢＴ等があるが、これらに限られない。

【0014】

また、本発明においては、
前記スイッチング素子の前記ゲート端子と前記ソース端子との間に第３コンデンサを接続してもよい。

【0015】

このようにすれば、デューティーのみならず、第３抵抗の抵抗値によっても負バイアス電圧を変更することができる。

【0016】

また、本発明において、前記スイッチング素子及び第２コンデンサを含む経路に並列に
ミラークランプ回路を設けてもよい。

【0017】

このようにすれば、スイッチング素子にサージ電圧等の大きな電圧が印加されることを防止することができる。

【0018】

また、本発明において、前記第１コンデンサに直列かつ前記第１抵抗に並列に前記経路に接続された第４抵抗を備えるようにしてもよい。

【0019】

このようにすれば、第４抵抗により、スイッチング素子のゲートサージを低減することができる。また、スイッチング素子に生じるスイッチングノイズを低減することもできる。

【0020】

また、本発明において、前記第２抵抗と前記スイッチング素子に対して、前記第１抵抗及び前記第１コンデンサ側の経路にカソード端子が接続され、前記制御部側の経路にアノード端子が接続されるショットキーダイオードを設けてもよい。

【0021】

このようにすれば、スイッチング素子のゲートサージを低減することができる。ここでは、第２コンデンサとスイッチング素子とは、経路上において直列に接続されている。この第２コンデンサ及びスイッチング素子の両者を跨ぐようにして、ショットキーダイオードのカソード端子及びアノード端子を経路にそれぞれ接続する。

【0022】

また、本発明においては、
前記スイッチング素子に並列に、所定電圧に維持する電圧維持手段を接続してもよい。

【0023】

このようにすれば、電圧維持手段によって、スイッチング素子のゲート電圧を所定電圧に維持することができるので、ゲートサージを低減することができる。
ここでは、電圧維持手段としては、例えば、ツェナーダイオードを用いることができる。

【0024】

また、本発明は、
直列に接続された複数のスイッチング素子と、
前記スイッチング素子を各々駆動する前記スイッチング素子の駆動回路と、を備えたことを特徴とするスイッチング回路である。

【0025】

本発明によれば、スイッチング回路を構成するスイッチング素子において、デューティーを変更することによってゲートオフ時の負バイアス電圧を変更し損失を低減することができる。

【発明の効果】

【0026】

本発明によれば、スイッチング素子の駆動回路において、負バイアス電圧による損失を低減することが可能となる。

【図面の簡単な説明】

【0027】

【図1】実施例１に係るゲート駆動回路１００の回路構成を示す図である。

【図2】実施例１に係るゲート駆動回路１００の動作原理を説明する図である。

【図3】実施例１に係るスイッチング素子１のゲート電圧のプロファイルを示すグラフである。

【図4】駆動回路１００の期間（ア）における電流の流れと簡易等価回路を示す図である。

【図5】駆動回路１００の期間（イ）における電流の流れと簡易等価回路を示す図である。

【図6】駆動回路１００の期間（ウ）における電流の流れと簡易等価回路を示す図である。

【図7】駆動回路１００の期間（エ）における電流の流れと簡易等価回路を示す図である。

【図8】実施例２に係るゲート駆動回路２００の回路構成を示す図である。

【図9】実施例３に係るゲート駆動回路３００の回路構成を示す図である。

【図10】実施例４に係るゲート駆動回路４００の回路構成を示す図である。

【図11】実施例４に係るスイッチング素子１のゲート電圧のプロファイルを示すグラフである。

【図12】実施例５に係るゲート駆動回路５００の回路構成を示す図である。

【図13】実施例６に係るゲート駆動回路６００の回路構成を示す図である。

【図14】実施例７に係るゲート駆動回路７００の回路構成を示す図である。

【図15】シミュレーションのためのモデル回路を示す図である。

【図16】スイッチング素子のゲート電圧のシミュレーション結果を示すグラフである。

【図17】スイッチング素子のゲート電圧の他のシミュレーション結果を示すグラフである。

【図18】実施例８に係る同期整流型昇圧チョッパ回路の回路構成を示す図である。

【図19】デューティーが異なる場合のゲート駆動回路の動作を説明するグラフである。

【図20】従来例に係るスイッチング素子のゲート電圧のプロファイルを示すグラフである。

【発明を実施するための形態】

【0028】

〔適用例〕
以下、本発明の適用例について、図面を参照しつつ説明する。本発明は、例えば、図１に示すような、スイッチング素子のゲート駆動回路１００に適用される。
スイッチング素子１では、直列に接続された他のスイッチング素子から発生するノイズ等の要因によって、ゲートオフ時に誤点弧しないように負バイアス電圧を印加することが行われている。
このような負バイアス電圧として、図２０に示すようなプロファイルの電圧をゲート・ソース間に印加することが行われていた。誤点弧を防止するためには、負バイアス電圧を大きくすることが望ましいが、単に負バイアス電圧を大きくするだけでは、後述するように、損失が大きくなってしまう。
このため、本発明は、負バイアス電圧を適切に変更することによって、損失を低減しようとするものである。このとき、スイッチング素子に負バイアス電圧を印加する本来の目的である誤動作抑制をするように変更することもできる。

【0029】

図１に示すゲート駆動回路によって負バイアス電圧が印加される場合の、スイッチング素子のゲート・ソース間電圧Ｖｇｓは、図３に示すようなプロファイルとなる。本発明においては、スイッチング素子に供給されるゲート電流を規定する第１抵抗と、この第１抵抗に並列に接続された第１コンデンサを備える。このような第１抵抗及び第１コンデンサは、それぞれ制限抵抗及びスピードアップコンデンサと呼ばれるものである。
スイッチング素子のゲートを制御するための制御部から出力される制御信号を形成する電流は、制限抵抗及びスピードアップコンデンサを介して、スイッチング素子のゲート端子へと流れる。そして、この電流はスイッチング素子のソース端子から制御部へと流れる。本発明は、この制限抵抗及びスピードアップコンデンサとスイッチング素子を介して制御部へと至る電流の経路に、第２コンデンサを挿入するとともに、直列に接続された第２抵抗とダイオードを、第１抵抗及び第１コンデンサからゲート端子に至る経路にダイオー
ドのカソード端子側を接続し、ソース端子から第２コンデンサに至る経路にダイオードのアノード端子側を接続することにより、デューティーによって負バイアス電圧を可変とした。

【0030】

経路に直列に接続されるスピードアップコンデンサ、スイッチング素子の入力容量、第２コンデンサが、ゲートオン時に流れるゲート電流によって充電され、ゲートオフ時には、充電された電荷が、制限抵抗及び第２抵抗を通じて放電される。このようなスピードアップコンデンサ、スイッチング素子の入力容量、第２コンデンサに蓄積された電荷の放電の態様によって、図３に示すプロファイルの負バイアス電圧が印加される。
そして、後述するように負バイアス電圧の平均値であるＶｃｃは、スイッチング素子をオン・オフするデューティーに依存するため、デューティーによって負バイアス電圧を変更することができる。また、Ｖｃｃは、第２抵抗の抵抗値にも依存するため、第２抵抗の抵抗値によって負バイアス電圧を変更することができる。

【0031】

本発明は、また、直列に接続されたスイッチング素子を含み、これらのスイッチング素子を本発明に係る駆動回路によって駆動するスイッチング回路として構成することもできる。このようなスイッチング回路では、スイッチング素子がオフされているときに、他のスイッチング素子が相補的にオンされることによるサージ電圧やノイズが生じる場合でも、負バイアス電圧を適切に変更することにより、誤点弧等の誤動作を防止することができる。また、スイッチング素子に大きな電流が流れる場合でも、負バイアス電圧を適切に変更することにより、損失を低減することができる。このように、スイッチング回路に、バイアスを可変とした駆動回路を用いることにより、種々の効果を実現することができる。このようなスイッチング回路としては、複数のスイッチング素子を直列に接続してスイッチングを行う回路であればよく、同期整流型昇圧チョッパ回路や、ＤＣ／ＤＣコンバータや、インバータ等を含むがこれらに限られない。

【0032】

〔実施例１〕
以下では、本発明の実施例に係るゲート駆動回路について、図面を用いて、より詳細に説明する。

【0033】

＜装置構成＞
図１は、本実施例に係るゲート駆動回路１００を示す。

【0034】

スイッチング素子１のゲート端子には、スピードアップコンデンサとして機能するコンデンサ１１の一端が接続されている。そして、このコンデンサ１１の他端は、ドライブ回路１２の出力電圧Ｖｏｕｔが出力される端子１２３（以下「Ｖｏｕｔ端」という。）に接続されている。このコンデンサ１１には、スイッチング素子１のオン時に微小電流を流すための制限抵抗として機能する抵抗１３が並列に接続されている。スイッチング素子１のソース端子には、コンデンサ１４の一端が接続されている。このコンデンサ１４の他端はドライブ回路１２の端子１２４（以下「Ｖｅｅ端」という。）に接続されている。そして、スイッチング素子１のゲート端子とコンデンサ１１及び抵抗１３の一端の間と、スイッチング素子１のソース端子とコンデンサ１４の一端の間とに、直列に接続されたダイオード１５と抵抗１６が接続されている。ダイオード１５のカソード端子はゲート側に接続され、アノード端子は抵抗１６の一端に接続され、抵抗１６の他端はスイッチング素子１のソース側に接続されている。ドライブ回路１２は、電圧源Ｖｄｄに接続される端子（以下「Ｖｄｄ端」という。）１２５とＶｅｅ端１２４との間に直列に接続された二つのｎチャネルＭＯＳＦＥＴ１２１，１２２を有する。二つのＭＯＳＦＥＴ１２１，１２２の中点がＶｏｕｔ端１２３としてコンデンサ１１及び抵抗１３の他端に接続されている。ドライブ回路１２は、入力信号Ｖ＿ｓｉｇに基づいて、ＭＯＳＦＥＴ１２１，１２２のオン・オフを切り替える。ＭＯＳＦＥＴ１２１をオンし、ＭＯＳＦＥＴ１２２をオフすることにより
、コンデンサ１１の他端はＶｏｕｔ端１２３を介してＶｄｄ端１２５に接続され、コンデンサ１１及び抵抗１３を介してスイッチング素子１にゲート電流が流れる。そして、ＭＯＳＦＥＴ１２１をオフし、ＭＯＳＦＥＴ１２２をオンすることにより、コンデンサ１１の他端はＶｏｕｔ端１２３を介してＶｅｅ端１２４及びコンデンサ１４の他端に接続され、スイッチング素子１のゲート・ソース間に負バイアス電圧が印加される。ここでは、コンデンサ１１は第１コンデンサ、抵抗１３は第１抵抗、コンデンサ１４は第２コンデンサ、抵抗１６は第２抵抗、抵抗１６と直列に接続されたダイオード１５が、第２抵抗と直列に接続されるダイオード、ドライブ回路１２は制御部、Ｖｏｕｔ端１２３が第１端子、Ｖｅｅ端１２４が第２端子に対応する。また、コンデンサ１１及び抵抗１３からスイッチング素子１のゲート端子に至り、スイッチング素子１のソース端子からドライブ回路１２に至るまで接続された回路が経路に相当する。また、ドライブ回路１２のＭＯＳＦＥＴ１２１，１２２のオン・オフを切り替えることにより、スイッチング素子１のゲート端子に入力される電流が制御信号に相当する。

【0035】

＜動作原理＞
図２に、スイッチング素子１のゲート端子とソース端子間の電圧（ゲート電圧）Ｖｇｓと、スイッチング素子１のゲート端子に流れる電流Ｉｇ、コンデンサ１４に流れる電流Ｉｃを示す。スイッチング素子１としてＪＦＥＴを用いる場合には、ＪＦＥＴはゲート・ソース間がオーミック接合であるため、ゲート端子にはターンオン時に定常的に電流Ｉｇｏｎが流れる。このとき

【数2】

で表される。ここで、Ｖｄｅｖはターンオン時のゲート端子とソース端子間の電圧、Ｒｉｇは抵抗１３の抵抗値である。
このとき、ゲート駆動回路１００では、コンデンサ１４に電流Ｉｃが流れる。
コンデンサ１４への充電電荷をＱｃｈａｒｇｅ、放電電荷をＱｄｉｓｃｈａｒｇｅとおくと、コンデンサ１４の充電電荷と放電電荷が等しいことは以下の（１）式で表される。これは、図２に示すＩｃの波形において、Ｉｃと座標軸とで囲まれる斜線が付された二か所の領域の面積が等しいことを意味している。

【数3】

そして、負バイアス電圧の平均値をＶｃｃ、デューティーをＤ、周波数をｆ、抵抗１６の抵抗値をＲとおくと、ターンオン時のコンデンサ１４の充電電流をＩｃであるから、

【数4】

【数5】

である。従って、（１）式は、

【数6】

と表せる。両辺の積分を実行すると

【数7】

となる。
（２）式をＶｃｃについて整理すると

【数8】

となるので、デューティーＤと抵抗１６の抵抗値Ｒによって負バイアス電圧値Ｖｃｃを変更できる。

【0036】

以下、ゲート駆動回路の動作原理について詳細に説明する。
図３は、ゲート駆動回路１００によって駆動されるスイッチング素子１のゲート電圧Ｖｇｓのプロファイルを示す。
コンデンサ１１、コンデンサ１４、スイッチング素子１の入力容量をそれぞれＣ１、Ｃ２、Ｃｉｓｓ、ターンオン時のゲート・ソース間電圧をＶｄｅｖとおく。上述したように、Ｖｄｄはゲート電源電圧、Ｖｇｓはゲート電圧、Ｖｃｃは負バイアス電圧値である。
まず、（ア）で示すゲートオン期間は、スイッチング素子１はＪＦＥＴであるため、定常オン電流が流れる。このとき、図４（ａ）のゲート駆動回路１００上に破線の矢印で示した電流の流路の簡易等価回路を図４（ｂ）に示す。このとき、コンデンサ１１、コンデンサ１４、スイッチング素子１の入力容量には、図４（ｂ）の簡易等価回路に示すような極性の電荷がそれぞれ充電される。

【0037】

次に、（イ）に示す期間では、コンデンサ１１、コンデンサ１４、スイッチング素子１の入力容量の電荷が釣り合うまで、電荷の充放電が発生する。スイッチング素子１の入力容量Ｃｉｓｓは負の方向に充電されるためＶｇｓは小さくなる。
このとき、下記条件を満たすことで、ゲート電圧は２段階で減少する。

【数9】

このとき、図５（ａ）のゲート駆動回路上に破線の矢印で示した電流の流路の簡易等価回路を図５（ｂ）に示す。コンデンサ１１、コンデンサ１４、スイッチング素子１の入力容量の電荷の極性は、図５（ｂ）の簡易等価回路に示すようになる。ここでは、簡易等価回路における電流を破線の矢印で示している。

【0038】

次に、（ウ）に示す期間では、抵抗１３を介して、コンデンサ１１の電荷が放電される。このとき、図６（ａ）のゲート駆動回路上に破線の矢印で示した電流の流路の簡易等価回路を図６（ｂ）に示す。図６（ｂ）の簡易等価回路において、抵抗１３を流れる電流を破線の矢印で示している。放電は、コンデンサ１１の電荷が０になるまで行われる。このときスイッチング素子１は負の方向に充電されるためゲート電圧Ｖｇｓは小さくなる。

【0039】

次に、（エ）に示す期間では、抵抗１６を介してコンデンサ１４の電荷が放電される。このとき、図７（ａ）のゲート駆動回路上に破線の矢印で示した電流の流路の簡易等価回路を図７（ｂ）に示す。スイッチング素子１の電荷が放電するため、ゲート電圧Ｖｇｓは＋方向へ増加する。
このように、本実施例に係るゲート駆動回路１００によれば、デューティーを変更することにより、負バイアス電圧値を変更することができる。これによって、スイッチング素子１の誤動作を防止しつつデッドタイム時（逆導通時）の損失を低減することができる。また、本実施例によれば、図３に示すようなプロファイルでゲート電圧を制御することができる。（イ）及び（ウ）の期間におけるように、スイッチング素子１のゲートオフ時に２段階でゲート電圧を減衰させるので、ゲートサージを低減することができ、また低ノイズ化を実現することもできる。

【0040】

〔実施例２〕
図８に、本発明の実施例２に係るゲート駆動回路２００を示す。
実施例１と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、スイッチング素子１のゲート・ソース間に並列に抵抗１７を接続している。抵抗１７の一端は、スイッチング素子１のゲート端子とダイオード１５のカソード端子との間に接続される。そして、抵抗１７の他端は、スイッチング素子１のソース端子と抵抗１６の他端との間に接続される。ここでは、抵抗１７は、第３抵抗に対応する。
本実施例では、実施例１と同様にデューティーによってスイッチング素子１の負バイアス電圧値を変更できるのみならず、抵抗１７の抵抗値によってもスイッチング素子１の負バイアス電圧値を変更することができる。
本実施例によれば、スイッチング素子１の負バイアス電圧値を変更することにより、スイッチング素子１の誤動作を防止しつつ損失を低減することができる。
また、このようにスイッチング素子１のゲート・ソース間に並列に抵抗１７を接続することにより、スイッチング素子１としてＭＯＳＦＥＴやＩＧＢＴ等の電圧駆動型のスイッチング素子を用いる場合でも、コンデンサ１４を充電することができるので、デューティーに応じた負バイアス電圧値の設定が可能となる。従って、電圧駆動型のスイッチング素子のゲートドライブ回路においても、誤動作を防止しつつ損失の低減が可能となる。

【0041】

〔実施例３〕
図９に、本発明の実施例３に係るゲート駆動回路を示す。
実施例２と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、実施例３のスイッチング素子１のゲート・ソース間に接続した抵抗１７に並列にコンデンサ１８を接続している。ここでは、コンデンサ１８は、第３コンデンサに対応する。
本実施例では、実施例１と同様にデューティーによって、さらに実施例２と同様に抵抗１７の抵抗値によってスイッチング素子１の負バイアス電圧値を変更できるのみならず、コンデンサ１８の容量値によってもスイッチング素子１の負バイアス電圧値を変更することができる。
本実施例によれば、スイッチング素子１の負バイアス電圧値を変更することにより、スイッチング素子１の誤動作を防止しつつ損失を低減することができる。
また、コンデンサ１８の容量値によってスイッチング素子１のスイッチング速度を変更することもできる。

【0042】

〔実施例４〕
図１０に、本発明の実施例４に係るゲート駆動回路４００を示す。
実施例３と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、スイッチング素子１のゲート・ソース間に並列にスイッチング素子２０を接続している。スイッチング素子２０は、ダイオード１５のカソード端子とコンデンサ１１及び抵抗１３の一端の間と、コンデンサ１４の他端との間に接続されている。ここでは、スイッチング素子２０としてｎチャネルＭＯＳＦＥＴを用い、ダイオード１５のカソード端子とコンデンサ１１及び抵抗１３の一端との間にドレイン端子を、コンデンサ１４の他端側にソース端子を接続している。また、スイッチング素子２０のゲート端子はドラ
イブ回路１２に接続され、スイッチング素子２０はドライブ回路１２から入力される信号によって制御される。
スイッチング素子２０はミラークランプ回路として機能する。ゲート電圧ＶｇｓがＶｍｉｒｒｏｒ電圧以下（例えばＶａ（負バイアス電圧値の最小値）＋２Ｖ）になった場合に、スイッチング素子２０がターンオンしてＶｇｓ＝Ｖaとなるように設定する。図１１に
、本実施例に係るゲート駆動回路４００によって駆動されるスイッチング素子１のゲート電圧Ｖｇｓのプロファイルを示す。図１１の（ウ´）に示す期間において、上述のように、ゲート電圧ＶｇｓがＶｍｉｒｒｏｒ以下となった場合に、ゲート電圧ＶｇｓがＶａに引き下げられている。
本実施例では、スイッチング素子を設けることにより、同期整流型コンバータのスイッチング素子のゲート駆動回路として用いた場合に、対向アームのスイッチング素子がオンであるときに負バイアス電圧値を大きくすることで、誤点弧を防止することができ、ゲートサージが低減する。また、デッドタイム期間の導通損失を低減することができる。

【0043】

〔実施例５〕
図１２に、本発明の実施例５に係るゲート駆動回路５００を示す。
実施例４と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、コンデンサ１１と直列に抵抗２１を接続し、この直列に接続されたコンデンサ１１及び抵抗２１に並列に抵抗１３を接続している。ここでは、コンデンサ１１に対して、ドライブ回路１２のＶｏｕｔ端１２３側に抵抗２１を接続している。ここでは、抵抗２１が第４抵抗に対応する。
本実施例では、抵抗２１の抵抗値を変更することにより、スイッチング素子１のスイッチング速度を変更することができる。これにより、ゲートサージ及びスイッチングノイズを低減することができる。

【0044】

〔実施例６〕
図１３に、本発明の実施例６に係るゲート駆動回路６００を示す。
実施例５と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、スイッチング素子２０のドレイン端子と抵抗１３及びコンデンサ１１の一端の間と、スイッチング素子２０のソース端子とＶｅｅ端１２４との間に、ショットキーダイオード２２を接続した。ショットキーダイオード２２は、スイッチング素子２０のゲート端子側にカソード端子が、スイッチング素子２０のソース端子側にアノード端子が接続される。ショットキーダイオード２２を設けることにより、ゲートサージを低減することができる。

【0045】

〔実施例７〕
図１４に、本発明の実施例７に係るゲート駆動回路７００を示す。
実施例６と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、スイッチング素子１のゲート端子側の抵抗１７及びコンデンサ１８の一端とダイオード１５のカソード端子との間と、スイッチング素子１のソース端子側の抵抗１７及びコンデンサ１８の他端と、抵抗１６の他端との間に、ツェナーダイオード２３を接続している。ここでは、ツェナーダイオード２３は、電圧維持手段に対応する。ツェナーダイオード２３は、ゲート端子側にカソード端子が、ソース端子側にアノード端子が接続される。ツェナーダイオード２３を設けることにより、ゲートサージをクランプすることができ、ゲートサージを低減することができる。

【0046】

〔シミュレーション〕
図１に示す実施例１に係るゲート駆動回路１００に対応するモデルとして図１５に示すゲート駆動回路を作成し、回路シミュレータソフトを用いて、デューティーを変更することにより、負バイアス電圧値を変更できるかを確認した。
回路シミュレータでは、ゲート電圧を１２Ｖ、駆動周波数を７０ｋＨｚ、デューティーを可変、抵抗１３の抵抗値を８２Ω、抵抗１６の抵抗値を１００Ω、コンデンサ１１の容量を１ｎＦ、コンデンサ１４の容量を１００ｎＦと設定して、シミュレーションを行った。
図１６は、スイッチング素子のゲート・ソース間電圧Ｖｇｓのシミュレーション結果の波形を示す。図１６（ａ）がデューティー２０％、図１６（ｂ）がデューティー４０％、図１６（ｃ）がデューティー６０％、図１６（ｄ）がデューティー８０％と設定した場合の波形を示す。図１６（ａ）において矢印Ａで示す負バイアス電圧値は−１．８Ｖ、図１６（ｂ）において矢印Ｂで示す負バイアス電圧値は−２．８Ｖ、図１６（ｃ）において矢印Ｃで示す負バイアス電圧値は−３．７Ｖ、図１６（ｄ）において矢印Ｄで示す負バイアス電圧値は−４．５Ｖであった。
このように、モデル回路に関するシミュレーションによっても、デューティーを変更することにより、負バイアス電圧値を変更できることが確認できた。

【0047】

次に、上述の回路シミュレータソフトを用いて、図１５に示すモデル回路において、抵抗１６の抵抗値を変更することにより、負バイアス電圧値を変更できるかを確認した。
ここでは、デューティーを８０％とし、抵抗１６の抵抗値を除き、上述と同様に設定した。抵抗１６の抵抗値を１００Ωと設定した場合と、５００Ωに変更した場合とでシミュレーションを行った。抵抗１６の抵抗値を１００Ωに設定した場合は、図１６（ｄ）と同様である。抵抗１６の抵抗値を５００Ωに設定した場合の、スイッチング素子のゲート・ソース間電圧Ｖｇｓのシミュレーション結果の波形を図１６に示す。図１７において、矢印Ｅで示した負バイアス電圧値は−７．３Ｖであった。
このように、モデル回路に関するシミュレーションによっても、抵抗１６の抵抗値を変更することにより、負バイアス電圧値を大きく変更できることが確認できた。

【0048】

〔実施例８〕
図１８に本実施例８に係る同期整流型昇圧チョッパ回路１０を示す。
同期整流型昇圧チョッパ回路１０は、スイッチング素子１ａ，１ｂ、ゲート駆動回路１００ａ，１００ｂ、入力電源２、リアクトル３、バイパスコンデンサ４、負荷５等を備える。ゲート駆動回路としては、実施例１に係るゲート駆動装置に限らず、他の実施例に係るゲート駆動回路を用いてもよい。同期整流型昇圧チョッパ回路１０機能は公知のものであるため詳細な説明は省略する。

【0049】

図１９（ａ）にハイサイドのスイッチング素子１ａのデューティーが小さい場合を示し、図１９（ｂ）にハイサイドのスイッチング素子１ｂのデューティーが大きい場合を示す。図１９（ａ）に示すようにハイサイドのスイッチング素子のデューティーが小さい場合には、電流ＩＬは大きくなる。このときデューティーが小さいので負バイアス電圧Ｖｃｃも小さくなるので、導通損失を低減することができる。スイッチング素子１ａに負バイアス電圧（−Ｖａ）を印加した場合に、スイッチング素子１ａのオフ動作時の導通損失は以下の式で表される。

【数10】

ここで、Ｖｓｄ（＠Ｖｇｓ＝０）は、Ｖｇｓが０の場合のＶｓｄの値を示し、ＶｃｃはＶａの平均値を示す。
上述の導通損失の式からわかるように、電流ＩＬが大きい場合でも、負バイアス電圧ＶａすなわちＶｃｃを小さくすることによって、導通損失を低減できる。図１９（ｂ）に示すようにハイサイドのスイッチング素子のデューティーが大きい場合には、スイッチング素子１ａの負バイアス電圧値Ｖｃｃも大きくなるが、この場合には、電流ＩＬは小さくなる
ので、導通損失の低減効果は損なわれない。
また、他のスイッチング素子のスイッチング動作によってノイズが発生する場合にも、負バイアス電圧の平均値であるＶｃｃを大きくすることなく、必要なタイミングで負バイアス電圧値を大きくするように設定することで、誤動作を防止しつつ、損失を低減することができる。

【0050】

このように、同期整流型昇圧チョッパ回路１０のスイッチング素子１ａ，１ｂのゲート駆動回路として、上述の実施例に係るゲート駆動を用いることにより、スイッチング素子１ａ，１ｂの誤動作を防止するとともに損失を低減することができる。このため、信頼性が高く、高効率の同期整流型昇圧チョッパ回路１０を実現することができる。
ここでは、同期整流型昇圧チョッパ回路を例として説明したが、本発明の実施例に係るゲート駆動回路によって駆動されるスイッチング素子を備えたスイッチング回路はこれに限られず、ＤＣ／ＤＣコンバータやインバータにも適用できる。

【0051】

なお、以下には本発明の構成要件と実施例の構成とを対比可能とするために、本発明の構成要件を図面の符号付きで記載しておく。
＜発明１＞
スイッチング素子（１）を駆動する駆動回路（１００，２００，３００，４００，５００，６００，７００）であって、
第１端子（１２３）と第２端子（１２４）とを有し、前記スイッチング素子（１）のゲート端子に制御信号を出力する制御部（１２）と、
前記制御部（１２）の前記第１端子（１２３）に接続される、前記制御信号を形成する電流を規定する第１抵抗（１３）と該第１抵抗（１３）に並列に接続された第１コンデンサ（１１）と、
第２コンデンサ（１４）と、
直列に接続された第２抵抗（１６）及びダイオード（１５）と、
前記第１抵抗（１３）及び第１コンデンサ（１１）から前記ゲート端子に至り、前記スイッチング素子（１）のソース端子から前記制御部（１２）の前記第２端子（１２４）に至る電流の経路と、
を備え、
前記第２コンデンサ（１４）は、前記ソース端子から前記制御部（１２）に至る前記経路に挿入され、
前記第１抵抗（１３）及び第１コンデンサ（１１）から前記ゲート端子に至る経路に、直列に接続された前記第２抵抗及び前記ダイオードにおける前記ダイオードのカソード端子側を接続し、前記ソース端子から前記第２コンデンサに至る経路に、直列に接続された前記第２抵抗及び前記ダイオードにおける前記ダイオードのアノード端子側を接続したことを特徴とするスイッチング素子の駆動回路。
＜発明２＞
前記第１コンデンサ（１１）の容量をＣ１、前記第２コンデンサ（１４）の容量をＣ２、前記スイッチング素子（１）の入力容量をＣｉｓｓ、前記制御信号の電源電圧をＶｄｄ、前記スイッチング素子（１）のターンオン時のゲート・ソース間電圧をＶｄｅｖ、該スイッチング素子に印加される負バイアス電圧をＶｃｃとしたとき、

【数11】

を満たすことを特徴とする請求項１に記載のスイッチング素子の駆動回路。
＜発明３＞
前記スイッチング素子（１）の前記ゲート端子と前記ソース端子との間に第３抵抗（１７）を接続したことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。＜発明４＞
前記スイッチング素子（１）は、電流駆動型又は電圧駆動型であることを特徴とする請求項３に記載のスイッチング素子の駆動回路。
＜発明５＞
前記スイッチング素子（１）の前記ゲート端子と前記ソース端子との間に第３コンデンサ（１８）を接続したことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
＜発明６＞
前記スイッチング素子（１）及び第２コンデンサ（１４）を含む経路に並列にミラークランプ回路（２０）を設けたことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
＜発明７＞
前記第１コンデンサ（１１）に直列かつ前記第１抵抗（１３）に並列に前記経路に接続された第４抵抗（２１）を備えたことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
＜発明８＞
前記第２抵抗（１４）と前記スイッチング素子（１）に対して、前記第１抵抗（１３）及び前記第１コンデンサ（１１）側の経路にカソード端子が接続され、前記制御部（１２）側の経路にアノード端子が接続されるショットキーダイオード（２２）を設けたことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
＜発明９＞
前記スイッチング素子（１）に並列に、所定電圧に維持する電圧維持手段（２３）を接続したことを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
＜発明１０＞
直列に接続された複数のスイッチング素子（１）と、
前記スイッチング素子を各々駆動する請求項１乃至９のいずれか１項に記載のスイッチング素子の駆動回路（１００，２００，３００，４００，５００，６００，７００）と、を備えたことを特徴とするスイッチング回路。

【符号の説明】

【0052】

１ ：スイッチング素子
１０ ：同期整流型昇圧チョッパ回路
１１，１４，１８ ：コンデンサ
１２ ：ドライブ回路
１２３：Ｖｏｕｔ端
１２４：Ｖｅｅ端
１３，１６，１７，２１ ：抵抗
１５ ：ダイオード
２０ ：スイッチング素子
２２ ：温度検出部
２３ ：ツェナーダイオード
１００，２００，３００，４００，５００，６００，７００： ゲート駆動回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】