特許 6981432 電子部品搭載パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6981432

(24)【登録日】2021年11月22日

(45)【発行日】2021年12月15日

(54)【発明の名称】電子部品搭載パッケージ

(51)【国際特許分類】

   H01L 25/00 20060101AFI20211202BHJP

   H01L 25/065 20060101ALI20211202BHJP

   H01L 25/07 20060101ALI20211202BHJP

   H01L 25/18 20060101ALI20211202BHJP

   H01L 25/10 20060101ALI20211202BHJP

   H01L 25/11 20060101ALI20211202BHJP

   H01L 23/12 20060101ALI20211202BHJP

   H01L 23/00 20060101ALI20211202BHJP

   H05K 9/00 20060101ALI20211202BHJP

【ＦＩ】

   H01L25/00 B

   H01L25/08 Y

   H01L25/14 Z

   H01L23/12 B

   H01L23/00 C

   H05K9/00 R

【請求項の数】5

【全頁数】14

(21)【出願番号】特願2018-563281(P2018-563281)

(86)(22)【出願日】2018年1月10日

(86)【国際出願番号】JP2018000314

(87)【国際公開番号】WO2018135349

(87)【国際公開日】20180726

【審査請求日】2020年9月4日

(31)【優先権主張番号】特願2017-6620(P2017-6620)

(32)【優先日】2017年1月18日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100124062

【弁理士】

【氏名又は名称】三上 敬史

(72)【発明者】

【氏名】吉川 和弘

(72)【発明者】

【氏名】冨川 満広

(72)【発明者】

【氏名】吉田 健一

【審査官】 庄司 一隆

(56)【参考文献】

【文献】 特開２００４−１２８２１９（ＪＰ，Ａ）

【文献】 特開２００８−０７１９５３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１６／０３４３６９４（ＵＳ，Ａ１）

【文献】 特開２００９−３８１１９（ＪＰ，Ａ）

【文献】 特開２０１１−１６５９３１（ＪＰ，Ａ）

【文献】 国際公開第２０１６／０３１８０７（ＷＯ，Ａ１）

【文献】 特開２００８−２１７８９（ＪＰ，Ａ）

【文献】 国際公開第２０１３／１３３１２２（ＷＯ，Ａ１）

【文献】 特開２００６−１０８２８４（ＪＰ，Ａ）

【文献】 特開２００５−３０２８７３（ＪＰ，Ａ）

【文献】 国際公開第２００７／０２９４４５（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２５／００

Ｈ０１Ｌ ２５／０６５

Ｈ０１Ｌ ２５／１０

Ｈ０１Ｌ ２３／１２

Ｈ０１Ｌ ２３／００

Ｈ０５Ｋ ９／００

(57)【特許請求の範囲】

【請求項1】

配線部と、
アクティブ面が前記配線部の主面と対向するように配置され、第１端子を介して前記配線部に対して電気的に接続された半導体素子と、
積層方向に沿って見たときに前記半導体素子の前記アクティブ面と前記配線部の主面との間に配置され、前記半導体素子に対して電気的に接続される薄膜受動素子と、
を有し、
前記第１端子の一部は、平面視において前記薄膜受動素子に対して外側に配置され、
前記薄膜受動素子に対して外側に配置された前記第１端子の前記積層方向の長さは、積層方向における前記薄膜受動素子の厚みよりも大きく、
前記第１端子の長さは、前記薄膜受動素子が受けるノイズ源からのノイズの波長の半波長以下である電子部品搭載パッケージ。

【請求項2】

平面視において前記薄膜受動素子に対して前記第１端子よりも外側における前記配線部の主面上に、積層方向において前記第１端子よりも長い第２端子をさらに有する請求項１に記載の電子部品搭載パッケージ。

【請求項3】

前記第１端子及び前記第２端子により、平面視において前記薄膜受動素子の周囲の全周が囲まれている請求項２に記載の電子部品搭載パッケージ。

【請求項4】

平面視において前記薄膜受動素子から外側に向けて複数の前記第１端子及び複数の前記第２端子がこの順に配置され、隣接する前記第１端子同士の間隔は、隣接する前記第２端子同士の間隔よりも小さい請求項２又は３に記載の電子部品搭載パッケージ。

【請求項5】

前記薄膜受動素子と前記配線部との間を電気的に接続するビア導体を有する請求項１〜４のいずれか一項に記載の電子部品搭載パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子部品搭載パッケージに関する。

【背景技術】

【0002】

半導体素子が搭載されたパッケージにおいては、電源電圧の供給の安定化等を目的として、半導体素子の近傍に薄膜コンデンサ等の受動素子を配置する構成が検討されている。例えば、特許文献１では、半導体素子を搭載する基板の内部に受動素子を配置した構成が示されている。また、特許文献２では、基板と半導体素子との間に薄膜コンデンサのインターポーザを配置した構成が示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３−３０５２８号公報

【特許文献2】特開２０１２−１３８５９５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１及び特許文献２に記載の構成では、半導体素子の近傍に配置される受動素子が、他の電子部品や配線等の外部からのノイズ等により特性を十分に発揮できない可能性がある。

【0005】

本発明は上記を鑑みてなされたものであり、外部からのノイズによる受動素子の性能低下を抑制しながら半導体素子を好適に動作させることが可能な電子部品搭載パッケージを提供することを目的とする。

【課題を解決するための手段】

【0006】

上記目的を達成するため、本発明の一形態に係る電子部品搭載パッケージは、配線部と、アクティブ面が前記配線部の主面と対向するように配置され、第１端子を介して前記配線部に対して電気的に接続された半導体素子と、積層方向に沿って見たときに前記半導体素子の前記アクティブ面と前記配線部の主面との間に配置され、前記半導体素子に対して電気的に接続される薄膜受動素子と、を有し、前記第１端子の一部は、平面視において前記薄膜受動素子に対して外側に配置され、前記薄膜受動素子に対して外側に配置された前記第１端子の前記積層方向の長さは、積層方向における前記薄膜受動素子の厚みよりも大きい。

【0007】

薄膜受動素子の厚みよりも大きい第１端子が、平面視において薄膜受動素子に対して外側に配置されることで、外部で発生したノイズは、薄膜受動素子の外側に設けられた第１端子により緩和された状態で薄膜受動素子に到達する。したがって、外部からのノイズによる薄膜受動素子の性能低下を抑制しながら半導体素子を好適に動作させることが可能となる。

【0008】

ここで、平面視において前記薄膜受動素子に対して前記第１端子よりも外側における前記配線部の主面上に、積層方向において前記第１端子よりも長い第２端子をさらに有する態様とすることができる。

【0009】

前記第１端子よりも外側に、第１端子よりも積層方向での長さが長い第２端子が設けられることで、薄膜受動素子における外部からのノイズの影響をより小さくすることができる。したがって、外部からのノイズによる薄膜受動素子の性能低下を抑制しながら半導体素子を好適に動作させることが可能となる。

【0010】

また、前記第１端子及び前記第２端子により、平面視において前記薄膜受動素子の周囲の全周が囲まれている態様とすることができる。

【0011】

第１端子及び第２端子のいずれかが薄膜受動素子の周囲の全周を囲むように配置されていると、外部に設けられるノイズ源の配置によらず、薄膜受動素子における外部からのノイズの影響を小さくすることができる。

【0012】

平面視において前記薄膜受動素子から外側に向けて複数の前記第１端子及び複数の前記第２端子がこの順に配置され、隣接する前記第１端子同士の間隔は、隣接する前記第２端子同士の間隔よりも小さい態様とすることができる。

【0013】

上記のように、薄膜受動素子から外側に向けて前記第１端子及び前記第２端子がこの順に配置された上で、第１端子同士の間隔が第２端子同士の間隔よりも小さくされていることで、第１端子及び第２端子による外部からのノイズの抑制効果がさらに高められる。

【0014】

前記薄膜受動素子と前記配線部との間を電気的に接続するビア導体を有する態様とすることができる。

【0015】

上記の構成を有することで、薄膜受動素子と配線部との間において電流が流れる経路を短く確保することができる。したがって、電流経路での寄生容量の発生を抑制することができ、半導体素子としての機能を向上させることができる。

【0016】

前記第１端子の長さは、前記薄膜受動素子が受けるノイズ源からのノイズの波長の半波長以下である態様とすることができる。

【0017】

薄膜受動素子が受けるノイズの波長は、ノイズ源に応じて異なるが、第１端子の長さをノイズの波長の半波長以下とすることで、ノイズを抑制する効果が高められる。

【発明の効果】

【0018】

本発明によれば、外部からのノイズによる受動素子の性能低下を抑制しながら半導体素子の好適に動作させることが可能な電子部品搭載パッケージが提供される。

【図面の簡単な説明】

【0019】

【図1】本発明の一実施形態に係る電子部品搭載パッケージの概略構成図である。

【図2】電子部品搭載パッケージを含む実装構造を説明する図である。

【図3】電子部品搭載パッケージの第１の製造方法を説明する図である。

【図4】電子部品搭載パッケージの第１の製造方法を説明する図である。

【図5】電子部品搭載パッケージの第２の製造方法を説明する図である。

【図6】電子部品搭載パッケージの第２の製造方法を説明する図である。

【図7】電子部品搭載パッケージの第１の変形例を説明する図である。

【図8】電子部品搭載パッケージの第２の変形例を説明する図である。

【発明を実施するための形態】

【0020】

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。

【0021】

図１は、本発明の一実施形態に係る電子部品搭載パッケージを説明する概略構成図である。図１に示す電子部品搭載パッケージは、例えば、通信端末等の電子機器に使用される。

【0022】

図１に示すように、電子部品搭載パッケージ１は、配線部１０と、配線部１０上に設けられた絶縁部２０と、配線部１０上の絶縁部２０内に設けられた薄膜受動素子３０と、配線部１０上の絶縁部２０内であり且つ薄膜受動素子３０上に設けられた半導体素子４０と、を有する。

【0023】

配線部１０は、所謂多層配線基板から構成され、絶縁性材料から形成される複数の絶縁層１１と、導電性材料から形成される複数の導体層１２とが交互に積層方向（図１における上下方向：図１では積層方向を矢印Ａで示している）に沿って積層されると共に、複数の導体層間を電気的に接続するための導電性材料からなるビア導体１３が複数形成される。図１等では、配線部１０について模式的に示している。なお、配線部１０の絶縁層１１と導体層１２はそれぞれ単層であってもよい。絶縁層１１は、例えば、樹脂（ポリイミド樹脂、エポキシ樹脂、アクリル樹脂、フェノール樹脂等）を主成分として用いることができる。また、導体層１２は、主成分がタンタル（Ｔａ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、タングステン（Ｗ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、これらの金属を含有する合金、又は金属間化合物である材料が好適に用いられるが、これらに限定されない。なお、「主成分」であるとは、当該成分の占める割合が５０質量％以上であることをいう。

【0024】

配線部１０上には、絶縁部２０が設けられる。絶縁部２０の材料は絶縁材料であれば特に限定されないが、例えば、樹脂（ポリイミド樹脂、エポキシ樹脂、アクリル樹脂、フェノール樹脂等）を主成分として用いることができる。絶縁部２０の内部には絶縁性あるいは高電気抵抗のフィラーを混入させてもよい。これにより絶縁部２０の機械的強度を高めることができる。なお、絶縁部２０は、配線部１０と薄膜受動素子３０との間、配線部１０と半導体素子４０との間等にも設けられる。すなわち、絶縁部２０は、薄膜受動素子３０及び半導体素子４０を封止する封止材料として機能する。

【0025】

配線部１０上には、絶縁部２０を介して薄膜受動素子３０が設けられる。薄膜受動素子３０は、配線部１０の導体配線及び半導体素子４０に対して接続される受動素子（受動部品）である。図１では、薄膜受動素子３０が上部電極３１、誘電体層３３、及び下部電極３２が、積層方向に沿って上からこの順に積層された薄膜コンデンサである場合について説明する。つまり、上部電極３１が半導体素子４０側に設けられ、下部電極３２が配線部１０側に設けられる。図１では、上部電極３１が複数に分割されている例を示しているが、上部電極３１だけでなく下部電極３２も分割されていてもよい。また、上部電極３１及び下部電極３２はどちらも分割されていなくてもよい。また、薄膜受動素子３０の構造は適宜変更してよく、薄膜受動素子３０の構造に応じて、配線部１０及び半導体素子４０と接続するための配線の形状等も適宜変更される。

【0026】

上部電極３１及び下部電極３２の材料としては、主成分がタンタル（Ｔａ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、タングステン（Ｗ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、これらの金属を含有する合金、又は金属間化合物である材料が好適に用いられるが、これらに限定されない。なお、各電極は、主成分となる材料のほか、微量の不純物等が含まれていてもよい。上部電極３１及び下部電極３２の材料の組み合わせも特に限定されないが、例えば、上部電極３１の主成分をＣｕとし、下部電極３２の主成分をＮｉとすることができる。なお、「主成分」であるとは、当該成分の占める割合が５０質量％以上であることをいう。

【0027】

誘電体層３３は、ペロブスカイト系の誘電体材料から構成される。ここで、本実施形態におけるペロブスカイト系の誘電体材料としては、ＢａＴｉＯ_３（チタン酸バリウム）、（Ｂａ_１−ＸＳｒ_Ｘ）ＴｉＯ_３（チタン酸バリウムストロンチウム）、（Ｂａ_１−ＸＣａ_Ｘ）ＴｉＯ_３、ＰｂＴｉＯ_３、Ｐｂ（Ｚｒ_ＸＴｉ_１−Ｘ）Ｏ_３等のペロブスカイト構造を持った（強）誘電体材料や、Ｐｂ（Ｍｇ_１／３Ｎｂ_２／３）Ｏ_３等に代表される複合ペロブスカイトリラクサー型強誘電体材料等が含まれる。ここで、上記のペロブスカイト構造、ペロブスカイトリラクサー型強誘電体材料において、ＡサイトとＢサイト比は、通常整数比であるが、特性向上のために意図的に整数比からずらしても良い。なお、誘電体層３３の特性制御のため、誘電体層３３に適宜、副成分として添加物質が含有されていてもよい。

【0028】

薄膜受動素子３０の下部電極３２と配線部１０の上面である主面１０ａとの間には、絶縁部２０が設けられる。この絶縁部２０内には、積層方向に延びる貫通孔が形成されて孔内部に導体が導入されたビア導体２１が複数設けられる。ビア導体２１の配置、数、及び大きさ等は、下部電極３２の形状及び配線部１０における配線等に基づいて適宜変更される。

【0029】

薄膜受動素子３０の上方には、半導体素子４０が設けられる。電子部品搭載パッケージ１に用いられる半導体素子４０については、特に限定されないが、例えば、ＬＳＩ（大規模集積回路）、ＡＳＩＣ（Application Specific Integrated Circuit、特定用途向け集積回路）、ＣＰＵ（Central Processing Unit、中央演算処理装置）等を用いることができる。半導体素子４０は、アクティブ面４０ａが下方側となり、薄膜受動素子３０と対向するように取り付けられる。半導体素子４０は、薄膜受動素子３０よりも主面が大きい。そして、図１に示すように、積層方向に沿って見たときに、薄膜受動素子３０の上方に半導体素子４０が重なるようにこれらが配置される。換言すると、平面視においては、薄膜受動素子３０の周囲に半導体素子４０の端部が配置している状態となる。本実施形態における平面視とは、積層方向（矢印Ａ方向）に沿って、積層方向に対して直交する面（図１での矢印Ｂ方向を含む面）を見た状態をいう。

【0030】

図１に示す例では、薄膜受動素子３０と半導体素子４０とは直接接続されている例を示しているが、薄膜受動素子３０と半導体素子４０との間にも絶縁部２０が介在し、絶縁部２０に設けられた積層方向に延びる導電材料（例えば、はんだ、Ａｕバンプ、Ｃｕコアボール、等）によって薄膜受動素子３０と半導体素子４０とが電気的に接続されていてもよい。また、図１では、薄膜受動素子３０の下部電極３２が下方のビア導体２１を介して配線部１０と電気的に接続された上で、薄膜受動素子３０の上部電極３１と半導体素子４０とが電気的に接続されている、所謂両面電極構造について示している。しかしながら、薄膜受動素子３０は所謂片面電極構造であってもよい。その場合、薄膜受動素子３０と配線部１０との間には、導体のビア導体２１は設けられない。このように、薄膜受動素子３０の電極構造、及び、薄膜受動素子３０と他の部品とを接続する配線の配置等については適宜変更することができる。

【0031】

図１に示すように、薄膜受動素子３０の周囲の絶縁部２０には、半導体素子４０と配線部１０とを直接接続する複数の第１端子２３が設けられる。第１端子２３は半導体素子４０と配線部１０との間の絶縁部２０を積層方向に貫く貫通孔の内部に導体が導入されたものであり、半導体素子４０と配線部１０とを接続する信号伝送用の導体配線として用いられる端子である。第１端子２３は、平面視において薄膜受動素子３０と重ならない位置、例えば、平面視において薄膜受動素子３０に対して外側となる位置の絶縁部２０内に設けられる。したがって、積層方向に延びる第１端子２３が設けられる位置には薄膜受動素子３０が配置されておらず、絶縁部２０が配線部１０と半導体素子４０との間に設けられる。第１端子２３が設けられる半導体素子４０と配線部１０との間の絶縁部２０は、その厚み（積層方向の長さ）は、薄膜受動素子３０の厚みよりも大きい。したがって、積層方向で見たときの第１端子２３の長さは、薄膜受動素子３０の厚みよりも大きくなる。第１端子２３の配置、数、及び大きさ等は、半導体素子４０の形状及び配線部１０における配線等に基づいて適宜変更される。

【0032】

第１端子２３が平面視において薄膜受動素子３０に対して外側となる位置に設けられていると、外部からのノイズが第１端子２３により緩和され、ノイズによる薄膜受動素子３０への影響を抑制することができる。したがって、薄膜受動素子３０の性能低下を抑制することができると共に、薄膜受動素子３０と共に動作する半導体素子４０の性能も好適に保つことができる。

【0033】

なお、「平面視において薄膜受動素子３０に対して外側」とは、平面視において、薄膜受動素子３０を中心に配置した場合に薄膜受動素子３０よりも外側を指す。すなわち、平面視において薄膜受動素子３０に対して外側に第１端子２３が配置しているとは、薄膜受動素子３０の外周よりも外側に少なくとも一部の第１端子２３が存在していることをいう。第１端子２３が複数ある場合には、第１端子２３の全てが薄膜受動素子３０に対して外側に設けられていなくてもよい。ただし、外側に設けられている第１端子２３の数が多く、且つ、薄膜受動素子３０の外周を全て囲むように所定の間隔を有して配置されていると、外部からのノイズによる薄膜受動素子３０への影響を小さくすることができる。つまり、薄膜受動素子３０の外周のうち、第１端子２３により囲われている区間の割合が増加すると、外部からのノイズによる薄膜受動素子３０への影響をより小さくすることができる。

【0034】

また、半導体素子４０の周囲の絶縁部２０には、絶縁部２０の上面と配線部１０とを直接接続する複数の第２端子２５が設けられる。第２端子２５は半導体素子４０の外側に設けられる絶縁部２０を積層方向に貫く貫通孔の内部に導体が導入されたものである。図２は、本実施形態に係る電子部品搭載パッケージ１に対して外部の電子部品等を接続した基板実装構造を示すものである。図２に示すように、基板実装構造２においては、電子部品搭載パッケージ１の上部に電子部品６０が設けられる。図２では、電子部品６０が、基板６１及び基板６１上の素子部６２と、素子部６２を覆う絶縁部６３と、を含む構成について示しているが、電子部品６０の構成は特に限定されない。電子部品６０は、第２端子２５及び第２端子２５に対して電気的に接続する外部端子６４を介して、電子部品搭載パッケージ１の配線部１０と電気的に接続される。このように、第２端子２５は、電子部品搭載パッケージ１には含まれない外部の電子部品と配線部１０の導体とを電気的に接続するための端子である。

【0035】

第１端子２３と同様に、第２端子２５が平面視において薄膜受動素子３０に対して外側となる位置に設けられていると、外部からのノイズが第２端子２５によっても緩和され、ノイズによる薄膜受動素子３０への影響を抑制することができる。したがって、薄膜受動素子３０の性能低下を抑制することができると共に、薄膜受動素子３０と共に動作する半導体素子４０の性能も好適に保つことができる。

【0036】

なお、平面視において薄膜受動素子３０に対して外側に第２端子２５が配置しているとは、薄膜受動素子３０の外周よりも外側に少なくとも一部の第２端子２５が存在していることをいう。第２端子２５が複数ある場合には、第２端子２５の全てが薄膜受動素子３０に対して外側に設けられていなくてもよい。ただし、外側に設けられている第２端子２５の数が多く、且つ、薄膜受動素子３０の外周を全て囲むように所定の間隔を有して配置されていると、外部からのノイズによる薄膜受動素子３０への影響を小さくすることができる。つまり、薄膜受動素子３０の外周のうち、第１端子２３により囲われている区間の割合が増加すると、外部からのノイズによる薄膜受動素子３０への影響をより小さくすることができる。さらに、図１等に示すように、第２端子２５は、第１端子２３よりも外側に設けられている態様とすることができる。このような構成とすることで、外部からのノイズによる薄膜受動素子３０への影響をさらに小さくすることができる。

【0037】

図１に戻り、第２端子２５は、平面視において半導体素子４０と重ならない位置の絶縁部２０内に設けられる。したがって、積層方向に延びる第２端子２５が設けられる位置の絶縁部２０は、その厚み（積層方向の長さ）は、第１端子２３が設けられる領域の絶縁部２０の厚みよりも大きい。したがって、積層方向で見たときの第２端子２５の長さは、第１端子２３の長さよりも大きくなる。したがって、積層方向で見たときの長さ（厚み）は、「第２端子２５＞第１端子２３＞薄膜受動素子３０」という関係を満たす。第２端子２５の配置、数、及び大きさ等は、第２端子２５により接続する対象となる外部部品の形状及び配線部１０における配線等に基づいて適宜変更される。なお、第２端子２５の形状は、図１等に示すような導体ポストの形状ではなくてもよく、例えば、半田ボール、Ｃｕ（銅）コアボール等により形成されていてもよい。

【0038】

複数の第１端子２３のうち隣接する第１端子２３同士の間隔（ピッチ）、及び、複数の第２端子２５のうち隣接する第２端子２５同士の間隔（ピッチ）は、配線部１０の配線設計等に応じて適宜設定される。ただし、隣接する第１端子２３同士の間隔（ピッチ）が隣接する第２端子２５同士の間隔（ピッチ）よりも小さくすることで、電子部品搭載パッケージ１としての特性が向上する。

【0039】

配線部１０の薄膜受動素子３０が設けられる側の主面１０ａとは逆側の主面には、配線部１０内の導体配線に応じて外部端子として機能するバンプ１５が設けられる。バンプ１５の配置や数等は適宜変更することができる。

【0040】

上記の電子部品搭載パッケージ１の各部の寸法は特に限定されないが、例えば、電子部品搭載パッケージ１の厚みは、例えば１００μｍ〜数ｍｍ程度とすることができる。また、配線部１０の厚みは５０μｍ〜１ｍｍ程度とすることができる。また、薄膜受動素子３０の厚みは、５μｍ〜５０μｍ程度とすることができ、半導体素子４０の厚みは、数十μｍ〜数百μｍ程度とすることができる。

【0041】

次に、上記の電子部品搭載パッケージ１の製造方法について、説明する。本実施形態では、電子部品搭載パッケージ１の製造方法として２つの方法を説明する。まず、図３，４を参照しながら第１の方法について説明し、次に、図５，６を参照しながら第２の方法について説明する。

【0042】

第１の方法は、電子部品搭載パッケージ１に含まれる各部について、積層方向で見たときの上側（半導体素子４０側）から形成していく方法である。まず、図３（Ａ）に示すように、ウエハもしくはガラス等の支持板７０上に半導体素子４０を載置すると共に、半導体素子４０のアクティブ面４０ａ上に薄膜受動素子３０を搭載する。図３（Ａ）及び以降の図では、１枚の支持板７０上に１つの半導体素子４０が載置されている状態を示すが、実際には、１枚の支持板７０上で複数の電子部品搭載パッケージが同時に製造される。したがって、支持板７０上には所定の間隔で複数の半導体素子４０が配置される。また、支持板７０上の隣接する半導体素子４０の間の所定の位置に、第２端子２５となる導体ポスト２５Ａが配置される。第２端子２５となる導体ポスト２５Ａが自立可能な材料及び形状を有している場合、このように支持板７０上に導体ポスト２５Ａを配置することができる。

【0043】

次に、図３（Ｂ）に示すように、半導体素子４０、薄膜受動素子３０及び導体ポスト２５Ａの周囲にモールド樹脂を導入すること等により絶縁部２０を形成する。これにより、半導体素子４０及び薄膜受動素子３０が絶縁部２０内に埋め込まれた状態となる。また、導体ポスト２５Ａの周囲も絶縁部２０により覆われることで、絶縁部２０内の第２端子２５が形成される。なお、必要に応じて導体ポスト２５Ａの上端を露出すること等を目的として表面を研磨してもよい。

【0044】

次に、図４（Ａ）に示すように、絶縁部２０において、ビア導体２１及び第１端子２３が設けられる位置にそれぞれ絶縁部２０を貫通する貫通孔２１Ｂ，２３Ｂを形成する。貫通孔２１Ｂ，２３Ｂは、例えば、レーザ、ブラスト法、冶具等を利用した加工等により製造することができる。貫通孔２１Ｂ，２３Ｂの形状は、ビア導体２１及び第１端子２３の形状に対応するが、貫通孔２１Ｂ，２３Ｂをレーザ加工によって形成する場合には、底部（半導体素子４０又は薄膜受動素子３０側）の径が細くなる所謂テーパ状の貫通孔２１Ｂ，２３Ｂが形成される。その後、図４（Ｂ）に示すように、貫通孔２１Ｂ，２３Ｂ内に導体を導入することで、ビア導体２１及び第１端子２３を形成する。次に、必要に応じて絶縁部２０の上面を研磨した後、配線部１０を形成する。配線部１０は公知の方法で製造される。配線部１０を絶縁部２０上で絶縁層１１及び導体層１２を交互に積層しながら製造してもよいが、別工程で製造された配線部１０を絶縁部２０上に取り付ける構成としてもよい。この結果、図４（Ｂ）に示すように、絶縁部２０上に配線部１０が取り付けられた構成が得られる。その後、配線部１０上にバンプ１５を取り付けると共に、支持板７０を除去すると、図１に示す電子部品搭載パッケージ１が得られる。

【0045】

次に、第２の方法について説明する。第２の方法は、電子部品搭載パッケージ１に含まれる各部について、積層方向で見たときの下側（配線部１０側）から形成していく方法である。まず、図５（Ａ）に示すように、ウエハもしくはガラス等の支持板７０上に、配線部１０を載置すると共に、配線部１０上に、第１端子２３に対応する導体ポスト２３Ａを形成する。配線部１０は公知の方法で製造される。支持板７０上で絶縁層１１及び導体層１２を交互に積層しながら配線部１０を製造してもよいが、別工程で製造された配線部１０を支持板７０上に取り付ける構成としてもよい。また、第１端子２３となる導体ポスト２３Ａが自立可能な材料及び形状を有している場合、このように配線部１０上に導体ポスト２３Ａを配置することができる。

【0046】

次に、支持板７０上の配線部１０及び導体ポスト２３Ａと組み合わせるための半導体素子４０及び薄膜受動素子３０を別途準備する。図５（Ｂ）に示すように、半導体素子４０及び薄膜受動素子３０を組み合わせた後に、半導体素子４０のアクティブ面４０ａにおいて第１端子２３が取り付けられる位置に導体パッド４３を設けておく。導体パッド４３に代えて、半田等により導体を付着させておいてもよい。導体パッド４３は、導体ポスト２３Ａと半導体素子４０とを接続する際の位置決め等にも用いられる。

【0047】

次に、図６（Ａ）に示すように、配線部１０上の導体ポスト２３Ａと、半導体素子４０上の導体パッド４３とが電気的に接続するように、配線部１０と、半導体素子４０と、を組み合わせる。このときに、薄膜受動素子３０と配線部１０との間を電気的に接続するビア導体２１に相当する導体ポスト２１Ａも別途設けられる。これにより、配線部１０と半導体素子４０との間、及び、配線部１０と薄膜受動素子３０との間が、それぞれ導体により電気的に接続される。

【0048】

次に、図６（Ｂ）に示すように、配線部１０上の半導体素子４０、薄膜受動素子３０、及び導体ポスト２１Ａ，２３Ａの周囲にモールド樹脂を導入すること等により絶縁部２０を形成する。これにより、半導体素子４０及び薄膜受動素子３０が絶縁部２０内に埋め込まれた状態となる。また、導体ポスト２１Ａ，２３Ａの周囲も絶縁部２０により覆われることで、絶縁部２０内のビア導体２１及び第１端子２３が形成される。その後、第２端子２５が設けられる位置に絶縁部２０を貫通する貫通孔２５Ｂを形成する。貫通孔２５Ｂは、例えば、レーザ、ブラスト法、冶具等を利用した加工等により製造することができる。貫通孔２５Ｂの形状は、第２端子２５の形状に対応するが、貫通孔２５Ｂをレーザ加工によって形成する場合には、底部（配線部１０側）の径が細くなる所謂テーパ―状の貫通孔２５Ｂが形成される。その後、に示すように、貫通孔２５Ｂ内に導体を導入することで、第２端子２５を形成する。必要に応じて絶縁部２０の上面を研磨すると共に支持板７０を除去し、バンプ１５を取り付けると、図１に示す電子部品搭載パッケージ１が得られる。

【0049】

以上のように、本実施形態に係る電子部品搭載パッケージ１では、積層方向において薄膜受動素子３０の厚みよりも大きい長さを有する第１端子２３が、平面視において薄膜受動素子３０に対して外側に配置されている。この場合、外部で発生したノイズの影響は、薄膜受動素子３０の外側に設けられた第１端子２３により抑制される。したがって、薄膜受動素子３０が受けるノイズは小さくなる。従来の電子部品搭載パッケージでは、薄膜受動素子３０と半導体素子４０との接続部分が外部からのノイズの影響を受けると、薄膜受動素子３０の性能が低下するという問題があった。しかしながら、外部からのノイズの影響を避けるための遮蔽構造等を採用すると、基板が大型化してしまうという問題があり、近年の小型化という要求に応えることができないという問題があった。これに対して、本実施形態に係る電子部品搭載パッケージ１では、薄膜受動素子３０、半導体素子４０の配置に加えて、半導体素子４０と配線部１０とを接続する第１端子２３の配置を上記の関係とすることで、外部からのノイズによる薄膜受動素子３０の性能低下を抑制しながら半導体素子４０を好適に動作させることが可能となる。

【0050】

また、本実施形態に係る電子部品搭載パッケージ１のように、配線部１０上に薄膜受動素子３０を配置し、その上に半導体素子４０を配置する構成としながら、第１端子２３により薄膜受動素子３０に対する外部からのノイズの影響を抑制する構成とした場合、薄膜受動素子３０の周囲の配線の設計に関する制限を減らすことができる。

【0051】

なお、積層方向における半導体素子４０と配線部１０の主面との距離、すなわち、第１端子２３の長さは、薄膜受動素子３０が受けるノイズ源からのノイズの波長の半波長以下であると、ノイズ低減効果がさらに高められる。ノイズ源によって、ノイズの波長は異なる。本実施形態に係る電子部品搭載パッケージ１では、薄膜受動素子３０が受けるノイズの波長は１ｍｍ〜数ｍｍ程度であると想定される。したがって、第１端子２３の長さを上記の半波長以下とすると、ノイズ低減効果がさらに高められ、半導体素子４０としての機能も向上する。

【0052】

また、ノイズ抑制の観点からは、少なくとも第１端子２３が設けられていると、薄膜受動素子３０が受けるノイズの影響を低減することができる。しかしながら、上記実施形態で説明したように、平面視において薄膜受動素子３０に対して第１端子２３よりも外側に、第１端子２３よりも積層方向での長さが長い第２端子２５が設けられていると、第２端子２５により、薄膜受動素子３０が受ける外部からのノイズの影響をより小さくすることができる。したがって、外部からのノイズによる薄膜受動素子３０の性能低下を抑制しながら半導体素子４０を好適に動作させることが可能となる。

【0053】

薄膜受動素子３０の外側に設けられる第１端子２３及び第２端子２５の数は、１以上であれば、外部からのノイズを抑制することを実現する。ただし、薄膜受動素子３０の外周のうち、上述のように第１端子２３及び第２端子２５により囲われている区間が多いほど外部からのノイズを抑制する効果が高められる。したがって、薄膜受動素子３０の外側に設けられる第１端子２３及び第２端子２５の数が多いほど、ノイズを抑制することが可能となる。そして、第１端子２３及び第２端子２５のいずれかが薄膜受動素子３０の周囲の全周を囲むように配置されていると、外部に設けられるノイズ源の配置によらず、薄膜受動素子３０における外部からのノイズの影響を小さくすることができる。

【0054】

また、上記実施形態で説明したように、平面視において、薄膜受動素子３０から外側に向けて第１端子２３及び第２端子２５がこの順に配置された上で、第１端子２３同士の間隔が第２端子２５同士の間隔よりも小さくされている場合、第１端子２３及び第２端子２５による外部からのノイズの抑制効果がさらに高められる。すなわち、外部からのノイズは、まず外側の第２端子２５により低減された後、第１端子２３によりさらに低減された状態で薄膜受動素子３０に到達する。このように、ノイズを好適に抑制することができるため、外部からのノイズによる薄膜受動素子３０の性能低下を抑制しながら半導体素子４０を好適に動作させることが可能となる。ただし、第１端子２３同士の間隔が第２端子２５同士の間隔より大きい場合であっても、第１端子２３及び第２端子２５により外部からのノイズが抑制される。

【0055】

なお、隣接する第１端子２３同士（もしくは第２端子２５同士）の間隔が大きくなると、隣接する複数の第１端子２３によるノイズ抑制の相乗効果が高められず、ノイズ抑制を十分に行うことができない可能性がある。隣接する第１端子２３同士（もしくは第２端子２５同士）の間隔は、十分に小さく（具体的には、隣接する第１端子２３同士では１００μｍ程度以下、隣接する第２端子２５同士では３００μｍ程度以下）することで、ノイズ抑制効果を高めることができる。なお、隣接する第１端子２３同士（もしくは第２端子２５同士）の間隔が、薄膜受動素子３０が受けるノイズ源からのノイズの波長の半波長以下であると、ノイズ抑制の相乗効果が得られる。

【0056】

また、配線部１０上に複数の薄膜受動素子３０が搭載されている場合には、第１端子２３（及び第２端子２５）は、複数の薄膜受動素子３０全体の外周を囲うように配置されていると、外部からのノイズを抑制する効果が得られる。薄膜受動素子３０が受ける外部からのノイズを抑制するためには、ノイズ源となる外部の部品と薄膜受動素子３０との間にノイズを低減するための第１端子２３（及び第２端子２５）が設けられていればよい。したがって、複数の薄膜受動素子３０が搭載されている場合であっても、複数の薄膜受動素子３０それぞれとノイズ源となる外部の部品との間に第１端子２３（及び第２端子２５）が設けられていると、ノイズを好適に抑制することができる。なお、複数の薄膜受動素子３０のうち隣接する薄膜受動素子３０の間にも第１端子２３（及び第２端子２５）が設けられていると、各薄膜受動素子３０におけるノイズの影響をさらに抑制することができる。

【0057】

また、上記実施形態の電子部品搭載パッケージ１では、薄膜受動素子３０と配線部１０との間を電気的に接続するビア導体２１が設けられている。このような構成を有することで、薄膜受動素子３０と配線部１０との間において電流が流れる経路を短く確保することができる。したがって、電流経路での寄生容量の発生を抑制することができ、半導体素子４０としての機能を向上させることができる。また、配線の設計に係る自由度が高められ、経路設計の観点からも性能向上を図ることができる。なお、ビア導体２１に代えて、他の導電材料、例えば、はんだ、Ａｕバンプ、Ｃｕコアボール、等を用いることができる。

【0058】

以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

【0059】

例えば、薄膜受動素子３０及び半導体素子４０の大きさや形状等に関しては適宜変更することができる。また、配線部１０についても構造や配置等を適宜変更することができる。

【0060】

また、電子部品搭載パッケージにおける配線部、半導体素子、及び、薄膜受動素子の周囲の構造についても、適宜変更することができる。

【0061】

図７は、第１の変形例に係る電子部品搭載パッケージ３を示す図である。図７に示す電子部品搭載パッケージ３は、上記実施形態で説明した電子部品搭載パッケージ１においてバンプ１５が設けられた位置に、配線部１０に接続する素子部（例えばメモリー等）が設けられる。具体的には、電子部品搭載パッケージ３では、半導体素子４０とは反対側の配線部１０に対して、素子部６５が設けられている。また、素子部６５と配線部１０とはバンプ６６を介して接続されている。このような構造とすることで、半導体素子４０と素子部６５との間の距離がより短くなり、半導体素子４０の動作性能をより一層高めることができる。

【0062】

図８は、第２の変形例に係る電子部品搭載パッケージ４を示す図である。図８に示す電子部品搭載パッケージ４は、上記実施形態で説明した電子部品搭載パッケージ１における半導体素子４０に対して隣り合うように、素子部（例えばメモリー等）が設けられる。具体的には、電子部品搭載パッケージ４では、絶縁部２０内において半導体素子４０の隣に素子部６５が設けられている。また、素子部６５と配線部１０との間は第３端子６７により接続される。このように、素子部６５を絶縁部２０内に配置した構造とした場合でも、半導体素子４０と素子部６５との間の距離がより短くなり、半導体素子４０の動作性能をより一層高めることができる。

【0063】

また、図７に示す電子部品搭載パッケージ３、及び、図８に示す電子部品搭載パッケージ４には第２端子２５は設けられていない。このように、電子部品搭載パッケージ１には含まれない外部の電子部品と配線部１０の導体とを電気的に接続するための第２端子２５が不要な場合には、省略することもできる。

【符号の説明】

【0064】

１…電子部品搭載パッケージ、２…基板実装構造、１０…配線部、２０…絶縁部、２１…ビア導体、２３…第１端子、２５…第２端子、３０…薄膜受動素子、４０…半導体素子。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】