特許 6983952 人工知能操作用のメモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6983952

(24)【登録日】2021年11月26日

(45)【発行日】2021年12月17日

(54)【発明の名称】人工知能操作用のメモリ装置

(51)【国際特許分類】

   G11C 5/02 20060101AFI20211206BHJP

   G06F 12/00 20060101ALI20211206BHJP

   G06N 3/063 20060101ALI20211206BHJP

   G11C 7/10 20060101ALI20211206BHJP

【ＦＩ】

   G11C5/02 100

   G06F12/00 560F

   G06N3/063

   G11C7/10 150

【請求項の数】7

【外国語出願】

【全頁数】10

(21)【出願番号】特願2020-116793(P2020-116793)

(22)【出願日】2020年7月7日

【審査請求日】2020年7月7日

(73)【特許権者】

【識別番号】512167426

【氏名又は名称】華邦電子股▲ふん▼有限公司

【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100134577

【弁理士】

【氏名又は名称】石川 雅章

(72)【発明者】

【氏名】朴 山河

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特開２００７−２０６８４９（ＪＰ，Ａ）

【文献】 特開２０１２−０７９３８６（ＪＰ，Ａ）

【文献】 特開平０３−２５０２４４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ５／０２

Ｇ０６Ｆ １２／００

Ｇ０６Ｎ ３／０６３

Ｇ１１Ｃ ７／１０

(57)【特許請求の範囲】

【請求項1】

互いに電気的に結合された複数のサブアレイと、
前記サブアレイの少なくとも１つの行を制御するための行コントローラと、
前記サブアレイの少なくとも１つの列を制御するための列コントローラと、
データアクセス動作中に使用可能にされる前記サブアレイにそれぞれ適合された複数の検知増幅器と、
前記サブアレイにそれぞれ隣接して配置され，前記サブアレイに対応する駆動信号を供給する複数のサブワードラインドライバと、
前記サブアレイに配置され，データアクセス操作を実行するための複数の論理回路と、を備え、
前記サブアレイが第１部サブアレイ及び第２部サブアレイに分割され，
前記第１部サブアレイ及び前記第２部サブアレイが順次に配置されており，
前記論理回路が第１論理回路，第２論理回路及び第３論理回路を備え，
前記第１の論理回路が列方向で前記第１部サブアレイに隣接して配置され，前記第２論理回路が列方向で前記第１論理回路及び前記第２論理回路の間に配置され，前記第３論理回路が列方向で前記第２部サブアレイに隣接して配置される，メモリ装置。

【請求項2】

請求項１に記載のメモリ装置であって，前記サブアレイは，前記第１部サブアレイ，前記第２部サブアレイ，第３部サブアレイ及び第４部サブアレイに分割され，
前記第１部サブアレイ，前記第２部サブアレイ，前記第３部サブアレイ及び前記第４部サブアレイは，順次に配置されている，メモリ装置。

【請求項3】

請求項２に記載のメモリ装置であって，前記論理回路は，前記第１論理回路，前記第２論理回路，前記第３論理回路，第４論理回路及び第５論理回路を備え，
前記第１論理回路が列方向で前記第１部サブアレイに隣接して配置され，前記第２論理回路が列方向で前記第１部サブアレイ及び前記第２部サブアレイの間に配置され，前記第３論理回路が列方向で前記第２部サブアレイ及び前記第３部サブアレイの間に配置され，前記第４論理回路が列方向で前記第３部サブアレイ及び前記第４部サブアレイの間に配置され，前記第５論理回路が列方向で前記第４部サブアレイに隣接して配置される，メモリ装置。

【請求項4】

請求項１に記載のメモリ装置であって，前記サブアレイ内におけるデータアクセス動作は，前記サブアレイに格納されたデータを，前記サブアレイに隣接して配置された前記論理回路により論理計算することによって実行される，メモリ装置。

【請求項5】

請求項１に記載のメモリ装置であって、
前記サブアレイの各々からのデータアクセス操作を実行し，かつ，データを前記サブアレイ内に配置された複数の論理回路に転送するように構成された複数のローカルデータラインを更に備える，メモリ装置。

【請求項6】

請求項１に記載のメモリ装置であって，前記データアクセス操作は，読み取り操作，又は書き込み操作，又は読み取り及び計算操作，又は読み取り及び書き戻し操作，又はメモリ装置内の別のアドレスへの読み取り及び書き込み操作である，メモリ装置。

【請求項7】

請求項１に記載のメモリ装置であって，前記論理回路はＭＡＣである，メモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は，メモリ装置に関し，より詳細にはメモリ装置における機能（ＦＩＭ）に関する。

【背景技術】

【0002】

今日，人工知能ＡＩや機械学習アプリケーションの分野では，メモリ装置が広く使用されている。これらのアプリケーションにおいて，コントローラ及びメモリ装置の間のデータ移動は，低速であって高電力消費を引き起こす。これは，データが配線又は基板（ＲＤＬ）を介してアクセスする場合があり，従って帯域幅が基板（ＲＤＬ）における配線及び配線数によって制限されるからである。コントローラ及びメモリ装置の間におけるデータ移動は，メモリ装置に格納されたデータを計算し，そのデータを中間データとして格納することによって実行される。データ移動により，メモリ装置の帯域幅に大きなオーバーヘッドが発生し，メモリ装置の性能が低下する。

【0003】

一例として，図１に示す従来のメモリ装置のブロック図を参照する。従来のメモリ装置１００は，複数のメモリセル１１０を含む。各メモリセル１１０は，複数のサブアレイ１５０に区分される。各メモリセル１１０は，行アドレスデコーダ１２０，列アドレスデコーダ１３０，複数のサブワードラインドライバ（ＳＷＤ）１５１，複数の検知増幅器（ＳＡ）１５２及び論理回路１７０を更に含んでおり，ＭＡＣとしても既知である。

【0004】

サブアレイ１５０は，対応するサブワードドライバ１５１及び検知増幅器１５２に結合される。

【0005】

データ移動操作としても既知のデータアクセス操作の間，メモリ装置内のデータにアクセスするように構成される。
データアクセス操作は，各サブアレイ１５０からのデータに対して，対応する検知増幅器１５２により，各検知増幅器１５２からの複数のローカルデータ線ＬＤＱを介してアクセスすることによって実行される。各列に配置されたサブアレイ１５０からのデータアクセスは，複数のメインデータラインＭＤＱを介して行われ，これはグローバルＩ／Ｏ ＧＩＯとも呼ばれる。なお，各検知増幅器１５２の間には，複数のスイッチ１５６が設けられている。スイッチ１５６は，データアクセス動作時に，メインデータラインＭＤＱとローカルデータラインＬＤＱとの間でデータを転送する。

【0006】

一例として，７２個のサブアレイ１５０が９×８，即ち９行８列に配置されたメモリセル１１０の場合について説明する。

【0007】

データアクセス動作中，各列からの９ビットのデータは，各検知増幅器１５２に対応するローカルデータラインＬＤＱを介してメインデータラインＭＤＱを介してアクセスされ，
メモリセル１１０からのデータはメモリセル１１０の外側に配置された論理回路１７０により論理的に計算される。
具体的には，メモリセル１１０内の全てのサブアレイにアクセスするため，メインデータラインＭＤＱは，データアクセス動作中にデータにアクセスするように使用される。言い換えれば，サブアレイ１５０の８列に対応する８本のメインデータラインＭＤＱが使用されて，メモリセル１１０の７２ビットデータにアクセス可能とされている。ローカルデータラインＬＤＱは，メインデータラインＭＤＱよりも短いことに留意されたい。データアクセス操作中，各９ビットデータは長いメインデータラインＭＤＱを介してアクセスされる。その結果，消費電力が増加し，メモリ装置の帯域幅のオーバーヘッドが増加する。これに加えて，データライン増幅器は，主データ線ＭＤＱのそれぞれに適合され，長いデータ線を介してデータにアクセスする構成とされている。

【0008】

メモリ装置における帯域幅のオーバーヘッドと，増大する電力消費を克服する必要性に鑑み，この技術分野の特定のアプリケーションに対して，データ帯域幅が広く，電力消費の少ないメモリ装置の機能を開発することが望ましい。

【発明の概要】

【発明が解決しようとする課題】

【0009】

従って，本発明は，人工知能動作のためにデータ帯域幅が広く，電力消費がより少ないメモリ装置を提供するものである。

【課題を解決するための手段】

【0010】

本開示のメモリ装置は，複数のサブアレイ，行コントローラ，列コントローラ，複数の検知増幅器，複数のサブワードラインドライバ及び複数の論理回路を含む。各サブアレイは，互いに電気的に結合される。行コントローラは，サブアレイの少なくとも１つの行を制御するように構成される。列コントローラは，サブアレイの少なくとも１つの列を制御するように構成される。検知増幅器は，データアクセス動作中に有効にされるサブアレイのそれぞれに適合される。サブワードラインドライバは，各サブアレイに隣接して配置され，サブアレイに対応する駆動信号を供給する。複数の論理回路は，サブアレイに配置され，データアクセス動作を実行するように構成される。

【発明の効果】

【0011】

上記の構成に基づき，本開示の実施形態では，サブアレイ内の複数の論理回路を採用することにより，サブアレイからのより多くのビットを同時に計算することができ，それによってメモリ装置における機能を実行する。これに加えて，メインデータラインＭＤＱの代わりにローカルデータラインＬＤＱを使用してデータアクセス操作中にデータにアクセスすることにより，データアクセス操作中におけるメモリ装置の電力消費が低減される。更に，データアクセス動作中に，メインデータラインＭＤＱの代わりにローカルデータラインＬＤＱを使用することにより，データライン増幅器が回避され，したがって，電力消費が一層低減される。

【0012】

上述した事項をより理解し易くするため，以下，図面に示される幾つかの実施形態について詳述する。

【図面の簡単な説明】

【0013】

添付図面は，本開示の更なる理解を可能とするために含まれており，本明細書に組み込まれてその一部を構成するものである。図面は，本開示の例示的な実施形態を示し，明細書と共に本開示に係る原理の説明に資するものである。

【図1】従来のメモリ装置を示すブロック図である。

【図2】本開示の例示的な一実施形態に係るメモリ装置のブロック図である。

【図3】本開示の例示的な一実施形態に係るメモリ装置のブロック図である。

【発明を実施するための形態】

【0014】

図２は，本開示の例示的な実施形態に係るメモリ装置のブロック図である。図２を参照すると，メモリ装置２００は，複数のメモリセル２１０を含む。各メモリセル２１０は，複数のサブアレイ２５０に区分される。各メモリセル２１０におけるサブアレイ２５０の数は，メモリ装置２００の密度に従って決定される。

【0015】

メモリ装置２００は，揮発性メモリ装置及び／又は不揮発性メモリ装置で構成することができる。すなわち，本開示において，メモリ装置２００の形式は限定されるものではない。メモリ装置２００は，複数のメモリセルを含み，典型的には各メモリセル毎に８個ないし７２個のサブアレイを含む。

【0016】

各メモリセル２１０は，行アドレスデコーダ２２０，行コントローラ２２５，列アドレスデコーダ２３０，列コントローラ２３５，複数のサブワードラインドライバ（ＳＷＤ）２５１，複数の検知増幅器（ＳＡ）２５２及び複数の論理回路２７０を更に含む。

【0017】

サブアレイ２５０は，複数のサブワードラインドライバ２５１及び検知増幅器２５２に結合される。言い換えると，各サブアレイは，少なくとも１つのサブワードラインドライバ２５１と，１つの検知増幅器２５２を含む。サブワードラインドライバ２５１は，サブアレイ２５０の両側に隣接して配置され，サブアレイ２５０に対応する駆動信号を供給するように構成される。サブアレイ２５０は，内部データバスによって内部接続される。サブアレイ２５０間におけるデータ移動及び／又はデータアクセス操作は，内部データバスによって実行される。

【0018】

サブアレイ２５０は，第１部サブアレイ２５０−１，第２部サブアレイ２５０−２，第３部サブアレイ２５０−３及び第４部サブアレイ２５０−４に分割される。第１部サブアレイ２５０−１，第２部２５０−２，第３部サブアレイ２５０−３及び第４部サブアレイ２５０−４は，順次に配置されていることに留意されたい。

【0019】

行コントローラ２２５及び列コントローラ２３５は，アドレスレジスタ（図示せず）から制御信号を受信して，サブアレイ２５０に対応するデータにアクセスすることができる。行コントローラ２２５は，サブアレイ２５０の行を制御するように構成される。同様に，列コントローラ２３５は，サブアレイ２５０の列を制御するように構成される。本開示におけるアクセスデータは，読み取り操作，書き込み操作及び／又はバックアップ操作を指す。すなわち，本開示におけるアクセスデータの機能は，限定されるものではない。データにアクセスするためのアドレスレジスタからの制御信号に基づいて，行コントローラ２２５は，行制御信号を行アドレスデコーダ２２０に供給する。他方，列コントローラ２３５は，列制御信号を列アドレスデコーダ２３０に供給する。

【0020】

行アドレスデコーダ２２０は，各メモリセル２１０に関連付けられ，メモリセル２１０における少なくとも１つの行を選択するように構成される。同様に，列アドレスデコーダ２３０は，各メモリセル２１０に関連付けられ，メモリセル２１０における少なくとも１つの列を選択するように構成される。

【0021】

検知増幅器２５２は，各サブアレイ２５０に適合される。検知増幅器２５２は，サブアレイ２５０におけるデータアクセス動作中に有効化／無効化される。

【0022】

ＭＡＣ２７０としても既知である複数の論理回路が，サブアレイ２５０内に配置される。論理回路２７０は，データアクセス操作を実行するように構成される。具体的には，サブアレイ２５０の各対間には列方向に１つの論理回路が配置され，サブアレイ２５０の列方向縁部の両側に１つの論理回路が配置される。言い換えれば，この配列により，少なくとも１つの論理回路２７０が，各サブアレイ２５０に対して列方向で隣接して配置される。

【0023】

論理回路２７０は，第１論理回路２７０−１，第２論理回路２７０−２，第３論理回路２７０−３，第４論理回路２７０−４及び第５論理回路２７０−５を含む。第１論理回路２７０−１は，列方向において第１部サブアレイ２５０−１に隣接して配置される。第２論理回路２７０−２は，列方向において第１部サブアレイ２５０−１と第２部サブアレイ２５０−２との間に配置される。第３論理回路２７０−３は，列方向において，第２部サブアレイ２５０−２と第３部サブアレイ２５０−３との間に配置される。第４論理回路２７０−４は，列方向において，第３部サブアレイ２５０−３と第４部サブアレイ２５０−４との間に配置される。第５論理回路２７０−５は，列方向において第４部サブアレイ２５０−４に隣接して配置される。

【0024】

サブアレイ２５０の部数がｎである場合，メモリ装置２００内における論理回路２７０の数は，ｎ＋１であり，ここにｎは正の整数であることに留意されたい。

【0025】

サブアレイ２５０内におけるデータアクセス操作は，サブアレイ２５０に格納されたデータを論理回路２７０により論理計算することによって実行される。言い換えれば，論理計算を実行するためにサブアレイ２５０内に論理回路２７０を配置するは，メモリ装置２００における機能として既知である。

【0026】

データアクセス動作は，読み出し操作，書き込み操作，読み出し及び計算操作，読み出し及び書き戻し操作，メモリ装置２００内における別のアドレス動作への読み出し及び書き込み操作を含む。

【0027】

各サブアレイ２５０に隣接して，複数の論理回路２７０のうちの少なくとも１つの論理回路が配置されることに留意されたい。言い換えると，各サブアレイ２５０におけるデータアクセス操作は，複数の論理回路２７０のうち，列方向において各サブアレイ２５０に隣接して配置される少なくとも１つの論理回路によって実行される。具体的には，一対のサブアレイ２５０の間に少なくとも１つの論理回路２７０が配置され，サブアレイ２５０の列方向の両側に少なくとも１つの論理回路２７０が配置される。言い換えれば，サブアレイ２５０からのデータは，各検知増幅器２５２からの複数のローカルデータラインＬＤＱを介して，対応する検知増幅器２５２により直接アクセスされるものである。

【0028】

一例として，メモリセル１１０には，７２個のサブアレイが９×８に配置されている。すなわち，サブアレイ２５０の配置は９行８列である。

【0029】

幾つかの実施形態では，メモリセル１１０の行数（Ｍ）及び列数（Ｎ）はＭ×Ｎとして表され，Ｍ及びＮは正の整数値である。Ｍ及びＮの値は，メモリセル１１０内におけるサブアレイ２５０の数に従って決定される。

【0030】

データアクセス操作の間，各サブアレイ２５０からの４ビットデータは，ローカルデータラインＬＤＱを介して対応する検知増幅器２５２によりアクセスされ，論理回路２７０は，メモリセル２１０内におけるデータの論理計算を実行する。

【0031】

上記に基づき，ローカルデータ線ＬＤＱを用いて論理回路でサブアレイにアクセスするデータアクセス操作の間，メインデータ線ＭＤＱを介してサブアレイにおけるデータにアクセスする場合と比較して，消費電力が少ない。ローカルデータラインＬＤＱを直接使用して論理回路によりデータにアクセスすれば，データアクセス操作中により多くのデータを同時に計算することができる。これに加えて，データアクセス操作の間，メインデータラインＭＤＱの代わりにローカルデータラインＬＤＱを使用することにより，データライン増幅器が回避され，従ってメモリ装置の電力消費が一層低減される。

【0032】

図３は，本開示の例示的な実施形態に係るメモリ装置のブロック図である。メモリ装置３００は，複数のメモリセル３１０を含む。各メモリセル３１０は，複数のサブアレイ３５０に区分される。各メモリセル３１０におけるサブアレイ３５０の数は，メモリ装置３００の密度に従って決定される。

【0033】

各メモリセル３１０は，行アドレスデコーダ３２０，行コントローラ３２５，列アドレスデコーダ３３０，列コントローラ３３５，複数のサブラインワードドライバ（ＳＷＤ）３５１，複数の検知増幅器（ＳＡ）３５２及び複数の論理回路３７０を更に含む。

【0034】

メモリセル３１０は，図２に示した複数のメモリセル２１０とそれぞれ同様である点に留意されたい。従って，メモリ装置３００におけるメモリセル３１０の詳細な説明は省略する。

【0035】

検知増幅器３５２は，各サブアレイ３５０に適合されている。検知増幅器３５２は，サブアレイ３５０におけるデータアクセス操作中に有効化／無効化される。

【0036】

サブアレイ３５０は，第１部サブアレイ３５０−１及び第２部サブアレイ３５０−２に区分される。第１部サブアレイ３５０−１及び第２部サブアレイ３５０−２は，順次に配置される。サブアレイ３５０には，ＭＡＣとしても既知の複数の論理回路３７０が配置される。論理回路３７０は，データアクセス操作を実行するように構成される。具体的には，複数の論理回路３７０のうちの１つの論理回路がサブアレイ３５０の中央に配置され，複数の論理回路３７０のうちの１つの論理回路がサブアレイ３５０の列方向の縁部の各側に配置される。

【0037】

論理回路３７０は，第１論理回路３７０−１，第２論理回路３７０−２及び第３論理回路３７０−３を含む。第１論理回路３７０−１は，列方向において第１部サブアレイ３５０−１に隣接して配置される。第２論理回路３７０−２は，列方向において第１部サブアレイ３５０−１と第２部サブアレイ３５０−２との間に配置される。第３論理回路３７０−３は，列方向において第２部サブアレイ３５０−２に隣接して配置される。

【0038】

サブアレイ３５０の部数がｎである場合，メモリ装置３００における論理回路３７０の数はｎ＋１であり，ここにｎは正の整数であることに留意されたい。

【0039】

サブアレイ３５０のデータアクセス操作は，サブアレイ３５０に格納されたデータを論理計算することによって，論理回路３７０によって実行される。言い換えると，サブアレイ３５０内に論理回路３７０を配置することにより，メモリ装置３００の機能としてる論理計算を実行する。

【0040】

各サブアレイ３５０におけるデータアクセス操作は，列方向において，少なくとも１つの論理回路３７０をサブアレイ３５０の中央に配置し，少なくとも１つの論理回路をサブアレイ３５０の各側に配置することによって実行される。

【0041】

データアクセス操作は，読み出し操作，書き込み操作，読み出し及び計算操作，読み出し及び書き戻し操作，メモリ装置３００における別のアドレスに対する読み出し及び書き込み操作を含む。

【0042】

詳細には，サブアレイ３５０からのデータは，各検知増幅器３５２からの複数のローカルデータラインＬＤＱを介して，対応する検知増幅器３５２によって直接アクセスされる。

【0043】

一例として，９×８に配列された７２個のサブアレイを有するメモリセル１１０の場合，すなわちサブアレイ３５０が９行８列で配置される場合，データアクセス操作の間，サブアレイ３５０の各対からの８ビットデータ，すなわち各サブアレイ３５０からの４ビットデータは，ローカルデータラインＬＤＱを介して対応する検知増幅器３５２によりアクセスされ，論理回路３７０はメモリセル３１０のデータの論理計算を実行する。

【0044】

上記に基づき，ローカルデータ線ＬＤＱを用いて論理回路でサブアレイにアクセスするデータアクセス操作では，メインデータ線ＭＤＱを介してサブアレイのデータにアクセスする場合と比較して，消費電力が少ない。ローカルデータラインＬＤＱを直接使用して論理回路によりデータにアクセスすれば，データアクセス操作中により多くのデータを同時に計算することができる。これに加えて，データアクセス操作に，メインデータラインＭＤＱの代わりにローカルデータラインＬＤＱを使用すれば，データライン増幅器が回避され，従ってメモリ装置の電力消費が更に低減される。この配列は，論理回路３７０をサブアレイ３５０の中央に配置するものであり，列方向において各サブアレイ３５０に対して少なくとも１つの論理回路３７０を隣接させて配置する場合よりも少数のローカルデータラインＬＤＱが使用され，それにより消費電力が更に低減される。すなわち，各サブアレイ３５０に隣接させて少なくとも１つの論理回路３７０を配置する場合と比較して，５０％の消費電力削減が可能である。論理回路をサブアレイの中央に配置すれば，列方向において各サブアレイに少なくとも１つの論理回路を隣接させて配置する場合と比較してデータラインＬＤＱの数を減少させ，メモリ装置の電力消費を更に低減することができる。

【0045】

要約すると，本開示の実施形態において，メモリセル内のデータアクセス動作は，サブアレイに配置されたローカルデータラインＬＤＱを介して複数の論理回路を使用することによって実行され，より多くのデータに対する同時アクセスが可能である。これに加えて，ローカルデータラインＬＤＱが短いため，データアクセス操作時の消費電力が低減される。更に，サブアレイ内のデータにアクセスするためにメインデータラインＭＤＱを回避することにより，メモリ装置におけるデータアクセス操作中に長いメインデータラインＭＤＱを増幅するためのデータライン増幅器が不要になり，これによってメモリ装置の消費電力が一層低減される。

【0046】

本開示の範囲又は精神から逸脱することなく，開示された実施形態について様々な修正及び変更が可能であることは，当業者には明らかである。すなわち，本開示は，以下の特許請求の範囲及びその均等範囲に含まれる限度で行われる修正及び変形を網羅することを意図するものである。

【産業上の利用可能性】

【0047】

本発明によれば，人工知能動作のために，データ帯域幅が広く，電力消費が少ないメモリ装置が提供される。

【符号の説明】

【0048】

１００，２００，３００ 記憶装置
１１０，２１０，３１０ メモリセル
１２０，２２０，３２０ 行アドレスデコーダ
２２５，３２５ 行アドレスコントローラ
１３０，２３０，３３０ 列アドレスデコーダ
２３５，３３５ 列アドレスコントローラ
１５０，２５０，３５０ サブアレイ
２５０−１，３５０−１ 第１部サブアレイ
２５０−２，３５０−２ 第２部サブアレイ
２５０−３ 第３部サブアレイ
２５０−４ 第４部サブアレイ
１５１，２５２，３５１ サブワードドライバ
１５２，２５２，３５２ 検知増幅器
１７０，２７０，３７０ 論理回路（ＭＡＣ）
２７０−１，３７０−１ 第１論理回路
２７０−２，３７０−２ 第２論理回路
２７０−３，３７０−３ 第３論理回路
２７０−４ 第４論理回路
２７０−５ 第５論理回路
ＳＡ 検知増幅器
ＬＤＱ ローカルデータライン
ＭＤＱ メインデータライン

【要約】      （修正有）

【課題】人工知能動作のためにデータ帯域幅が広く，電力消費がより少ないメモリ装置を提供する。
【解決手段】メモリ装置２００は，複数のサブアレイ２５０−１〜２５０−４，行コントローラ，列コントローラ，複数の検知増幅器２５２，複数のサブワードラインドライバ２５１及び複数の論理回路２７０−１〜２７０−５を含む。各サブアレイは，互いに電気的に結合される。行コントローラは，サブアレイの少なくとも１つの行を制御する。列コントローラは，サブアレイの少なくとも１つの列を制御する。検知増幅器は，データアクセス操作の間に有効とされるサブアレイのそれぞれに適合される。サブワードラインドライバは，各サブアレイに隣接して配置され，サブアレイに対応する駆動信号を供給する。複数の論理回路がサブアレイに配置され，データアクセス操作を実行する。
【選択図】図２

【図1】

【図2】

【図3】