特許 6983958 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6983958

(24)【登録日】2021年11月26日

(45)【発行日】2021年12月17日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 23/52 20060101AFI20211206BHJP

   H01L 21/338 20060101ALI20211206BHJP

   H01L 29/812 20060101ALI20211206BHJP

   H01L 25/04 20140101ALI20211206BHJP

   H01L 25/18 20060101ALI20211206BHJP

【ＦＩ】

   H01L23/52 E

   H01L29/80 E

   H01L25/04 Z

【請求項の数】3

【全頁数】19

(21)【出願番号】特願2020-128141(P2020-128141)

(22)【出願日】2020年7月29日

(62)【分割の表示】特願2017-230566(P2017-230566)の分割

【原出願日】2017年11月30日

(65)【公開番号】特開2020-182000(P2020-182000A)

(43)【公開日】2020年11月5日

【審査請求日】2020年8月6日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(72)【発明者】

【氏名】小山 将央

(72)【発明者】

【氏名】池田 健太郎

(72)【発明者】

【氏名】高尾 和人

【審査官】 井上 和俊

(56)【参考文献】

【文献】 米国特許出願公開第２０１６／００８６８７８（ＵＳ，Ａ１）

【文献】 特開２０１７−１２３３５８（ＪＰ，Ａ）

【文献】 特開２０１４−１８７７２６（ＪＰ，Ａ）

【文献】 特開２０１５−５６５６４（ＪＰ，Ａ）

【文献】 特開２０１５−８４３１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／５２

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２５／１８

(57)【特許請求の範囲】

【請求項1】

第１部材と、
ノーマリオフの第１トランジスタであって、前記第１トランジスタは、第１ゲート、第１ソース、第１ドレイン及び第１半導体部材を含み、前記第１部材から前記第１ドレインへの方向は、第１方向に沿い、前記第１方向において前記第１部材と前記第１ドレインとの間に前記第１半導体部材が位置し、前記第１方向において前記第１部材と前記第１半導体部材との間に前記第１ゲートが位置し、前記第１方向において前記第１部材と前記第１半導体部材との間に前記第１ソースが位置した、前記第１トランジスタと、
ノーマリオンの第２トランジスタであって、前記第２トランジスタは、第２ゲート、第２ソース、第２ドレイン及び第２半導体部材を含み、前記第１方向において前記第１部材と前記第２ゲートとの間に前記第２半導体部材が位置し、前記第１方向において前記第１部材と前記第２ソースとの間に前記第２半導体部材が位置し、前記第１方向において前記第１部材と前記第２ドレインとの間に前記第２半導体部材が位置し、前記第１半導体部材から前記第２半導体部材への方向は前記第１方向と交差した、前記第２トランジスタと、
前記第１ドレインと前記第２ソースとを電気的に接続する第１導電部材と、
ソースパッドと、
第１導電層と、
を備え、
前記ソースパッドの一部は、前記第１部材と前記第１ソースとの間に設けられ、
前記第１導電層は、前記第１部材と前記第２半導体部材との間に設けられ、
前記第１導電層は、前記第１ゲート、前記第１ソース、前記第１ドレイン、前記第２ゲート、前記第２ソース及び前記第２ドレインと電気的に絶縁された、半導体装置。

【請求項2】

前記第２ソースから前記第２ドレインへの第２方向における前記第２ソースの位置は、前記第２方向における前記第１ドレインの位置と、前記第２方向における第２ドレインの位置と、の間にある、請求項１記載の半導体装置。

【請求項3】

第１部材と、
ノーマリオフの第１トランジスタであって、前記第１トランジスタは、第１ゲート、第１ソース、第１ドレイン及び第１半導体部材を含み、前記第１部材から前記第１ドレインへの方向は、第１方向に沿い、前記第１方向において前記第１部材と前記第１ドレインとの間に前記第１半導体部材が位置し、前記第１方向において前記第１部材と前記第１半導体部材との間に前記第１ゲートが位置し、前記第１方向において前記第１部材と前記第１半導体部材との間に前記第１ソースが位置した、前記第１トランジスタと、
ノーマリオンの第２トランジスタであって、前記第２トランジスタは、第２ゲート、第２ソース、第２ドレイン及び第２半導体部材を含み、前記第１方向において前記第１部材と前記第２ゲートとの間に前記第２半導体部材が位置し、前記第１方向において前記第１部材と前記第２ソースとの間に前記第２半導体部材が位置し、前記第１方向において前記第１部材と前記第２ドレインとの間に前記第２半導体部材が位置し、前記第１半導体部材から前記第２半導体部材への方向は前記第１方向と交差した、前記第２トランジスタと、
前記第１ドレインと前記第２ソースとを電気的に接続する第１導電部材と、
を備え、
前記第２ソースから前記第２ドレインへの第２方向における前記第２ソースの位置は、前記第２方向における前記第１ドレインの位置と、前記第２方向における第２ドレインの位置と、の間にあり、
前記第２方向において、前記第１ゲートは、前記第１ソースからみて前記第２トランジスタとは反対側にあり、
前記第１ソースの一部は、前記第１方向及び第２方向に対して垂直な第３方向で、前記第１ゲートと並ぶ、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

互いに接続された２つのトランジスタを含む半導体装置がある。半導体装置において、ノイズの放出を抑制することが望まれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３−２１１５４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態は、ノイズの放出を抑制できる半導体装置を提供する。

【課題を解決するための手段】

【0005】

本発明の実施形態によれば、半導体装置は、ノーマリオフの第１トランジスタと、ノーマリオンの第２トランジスタと、第１導電部材と、を含む。前記第１トランジスタは、第１ゲート、第１ソース、第１ドレイン及び第１半導体部材を含む。前記第１ゲートから前記第１ソースへの方向は、前記第１半導体部材から前記第１ドレインへの第１方向と交差する。前記第１半導体部材は、前記第１方向において前記第１ゲートと前記第１ドレインとの間、及び、前記第１方向において前記第１ソースと前記第１ドレインとの間に設けられる。前記第２トランジスタは、第２ゲート、第２ソース、第２ドレイン及び第２半導体部材を含む。前記第２半導体部材から前記第２ゲートへの向き、前記第２半導体部材から前記第２ソースへの向き、及び、前記第２半導体部材から第２ドレインへの向きは、前記第１半導体部材から前記第１ドレインへの向きと同じである。前記第１半導体部材から前記第２半導体部材への向きは、前記第１方向と交差する。前記第１導電部材は、前記第１ドレインと前記第２ソースとを電気的に接続する。

【図面の簡単な説明】

【0006】

【図1】図１（ａ）〜図１（ｃ）は、第１実施形態に係る半導体装置を例示する模式図である。

【図2】図２（ａ）〜図２（ｃ）は、第１実施形態に係る別の半導体装置を例示する模式図である。

【図3】図３（ａ）〜図３（ｃ）は、第１実施形態に係る別の半導体装置を例示する模式図である。

【図4】図４（ａ）及び図４（ｂ）は、第１実施形態に係る別の半導体装置を例示する模式図である。

【図5】図５（ａ）及び図５（ｂ）は、第１実施形態に係る別の半導体装置を例示する模式図である。

【図6】第１実施形態に係る別の半導体装置を例示する模式的平面図である。

【図7】図７（ａ）〜図７（ｃ）は、第１実施形態に係る別の半導体装置を例示する模式図である。

【図8】図８（ａ）〜図８（ｃ）は、第１実施形態に係る別の半導体装置を例示する模式図である。

【図9】図９（ａ）及び図９（ｂ）は、第１実施形態に係る別の半導体装置を例示する模式図である。

【図10】図１０（ａ）及び図１０（ｂ）は、第１実施形態に係る別の半導体装置を例示する模式図である。

【図11】第１実施形態に係る別の半導体装置を例示する模式的平面図である。

【図12】第２実施形態に係る半導体装置を例示する模式的平面図である。

【図13】第２実施形態に係る別の半導体装置を例示する模式的平面図である。

【図14】第２実施形態に係る別の半導体装置を例示する模式的平面図である。

【図15】実施形態に係る半導体装置の一部を例示する模式的断面図である。

【図16】実施形態に係る半導体装置の一部を例示する模式的断面図である。

【発明を実施するための形態】

【0007】

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0008】

（第１実施形態）
図１（ａ）〜図１（ｃ）は、第１実施形態に係る半導体装置を例示する模式図である。 図１（ａ）は、図１（ｂ）及び図１（ｃ）の矢印ＡＲからみた平面図である。図１（ｂ）は、図１（ａ）のＡ１−Ａ２線断面図である。図１（ｃ）は、図１（ａ）のＢ１−Ｂ２線断面図である。

【0009】

図１（ａ）〜図１（ｃ）に示すように、実施形態に係る半導体装置１１１は、ノーマリオフの第１トランジスタ１０と、ノーマリオンの第２トランジスタ２０と、第１導電部材７１と、を含む。この例では、半導体装置１１１は、第１部材６１をさらに含む。第１部材６１は、例えば、基板である。第１部材６１の表面は、例えば、絶縁性である。

【0010】

第１トランジスタ１０は、第１ゲート１１、第１ソース１２、第１ドレイン１３及び第１半導体部材１４（例えば半導体層）を含む。

【0011】

第１半導体部材１４から第１ドレイン１３への方向を第１方向とする。第１部材６１が設けられている場合は、第１部材６１から第１ドレイン１３への方向を第１方向としても良い。

【0012】

第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。

【0013】

第１ゲート１１から第１ソース１２への方向は、第１方向（Ｚ軸方向）と交差する。第１ゲート１１から第１ソース１２の少なくとも一部への方向は、例えば、Ｘ軸方向である。

【0014】

第１半導体部材１４は、第１方向（Ｚ軸方向）において、第１ゲート１１と第１ドレイン１３との間、及び、第１方向において第１ソース１２と第１ドレイン１３との間に設けられる。

【0015】

第２トランジスタ２０は、第２ゲート２１、第２ソース２２、第２ドレイン２３及び第２半導体部材２４（例えば半導体層）を含む。第２半導体部材２４から第２ゲート２１への向き、第２半導体部材２４から第２ソース２２への向き、及び、第２半導体部材２４から第２ドレイン２３への向きは、第１半導体部材１４から第１ドレイン１３への向きと同じである。

【0016】

第１半導体部材１４から第２半導体部材２４への向きは、第１方向（Ｚ軸方向）と交差する。この例では、第１半導体部材１４から第２半導体部材２４への向きは、Ｘ軸方向に沿っている。

【0017】

既に説明したように、この例では、第１部材６１が設けられている。第１部材６１の上に、第１トランジスタ１０及び第２トランジスタ２０が設けられている。第１部材６１の上に、第１ゲート１１及び第１ソース１２が設けられる。第１ゲート１１及び第１ソース１２の上に、第１半導体部材１４が設けられる。第１半導体部材１４の上に、第１ドレイン１３が設けられる。

【0018】

第１部材６１の上に、第２トランジスタ２０が設けられる。第１部材６１の上に第２半導体部材２４が設けられる。第２半導体部材２４の上に、第２ゲート２１、第２ソース２２及び第２ドレイン２３が設けられる。

【0019】

例えば、第１部材６１と第１ドレイン１３との間に、第１半導体部材１４が位置する。第１部材６１と第１半導体部材１４との間に、第１ゲート１１が位置する。第１部材６１と第１半導体部材１４との間に、第１ソース１２が位置する。

【0020】

例えば、第１部材６１と第２ゲート２１との間に、第２半導体部材２４が位置する。第１部材６１と第２ソース２２との間に、第２半導体部材２４が位置する。第１部材６１と第２ドレイン２３との間に、第２半導体部材２４が位置する。

【0021】

第１導電部材７１は、第１ドレイン１３と第２ソース２２とを電気的に接続する。第１導電部材７１は、例えば、配線（例えばワイヤ）である。第１導電部材７１により、第１トランジスタ１０の第１ドレイン１３と、第２トランジスタ２０の第２ソース２２と、が、電気的に接続される。第１トランジスタ１０と第２トランジスタ２０とが電気的に接続される。接続は、例えば、カスコード接続である。

【0022】

例えば、ノーマリオフの第１トランジスタ１０と、ノーマリオンの第２トランジスタ２０と、がカスコード接続される。これにより、半導体装置１１１において、ノーマリオフの動作が行われる。例えば、第１トランジスタ１０は、低耐圧のシリコントランジスタである。例えば、第２トランジスタ２０は、高耐圧の窒化物半導体トランジスタである。例えば、半導体装置１１１は、ノーマリオフの高耐圧トランジスタとして機能する。

【0023】

半導体装置１１１において、２つのトランジスタに接続されるノード（第１ドレイン１３及び第２ソース２２と接続される接続点）の電位は、スイッチング動作に伴って変動しやすい。このノードの電位の変動は、ノイズとなる。例えば、このノード（導電体）は、ノイズを放出するアンテナとなる。例えば、このノードの導電体のサイズが大きいと、大きなノイズが放出されやすい。

【0024】

実施形態においては、ワイヤなどの第１導電部材７１により、第１ドレイン１３と第２ソース２２とが電気的に接続される。第１ドレイン１３及び第２ソース２２と電気的に接続されるノード（第１導電部材７１）のサイズが小さい。このため、ノイズの放出が抑制される。

【0025】

例えば、第１参考例において、第１部材６１の上に第１トランジスタ１０及び第２トランジスタ２０が設けられる。第１参考例においては、第１部材６１の上に第１ドレイン１３が設けられ、その上に、第１半導体部材１４が設けられ、その上に、第１ゲート１１及び第１ソース１２が設けられる。一方、第２トランジスタ２０は、半導体装置１１１と同様に設けられる。第１参考例においては、第１ドレイン１３は第１半導体部材１４の下に位置し、第２ソース２２は、第２半導体部材２４の上に位置する。このため、第１ドレイン１３と第２ソース２２との電気的接続の距離が長くなる。例えば、第１ドレイン１３の下に電極パッドが設けられ、この電極パッドと第２ソース２２とがワイヤなどで接続される。このような第１参考例においては、第１ドレイン１３及び第２ソース２２と電気的に接続されるノードが大きくなり、大きなノイズが放出され易い。

【0026】

これに対して、実施形態においては、第１ドレイン１３及び第２ソース２２が、第１半導体部材１４及び第２半導体部材２４から見て、同じ側に位置する。第１導電部材７１により、第１ドレイン１３と第２ソース２２とが電気的に直接接続される。ノード（第１導電部材７１）のサイズが小さい。このため、ノイズの放出が抑制される。実施形態において、第１ドレイン１３と第２ソース２２との電気的な接続は、例えば、電極パッドを介さないで行われる。第１ドレイン１３と第２ソース２２との電気的な直接的な接続は、はんだを介した接続を含む。

【0027】

例えば、第２参考例において、基板の上面に第１トランジスタ１０が設けられ、基板の下面に第２トランジスタ２０が設けられる。この場合、基板を貫く導電体などにより、第１トランジスタ１０（第１ドレイン１３）と第２トランジスタ２０（第２ソース２２）とが電気的に接続される。この場合、基板を貫く導電体と第１ドレイン１３とが電気的に接続される。基板を貫く導電体と第２ソース２２とが電気的に接続される。これらの接続を安定して得るために、位置精度を考慮すると、導電体のサイズは大きくなる。このため、ノイズの放出の抑制が十分ではない。さらに、第２参考例においては、基板を貫く導電体を形成するため、部品が複雑となる。

【0028】

これに対して、実施形態においては、第１部材６１（例えば、基板）の同じ側に、２つのトランジスタが設けられる。このため、部品が簡単である。そして、第１導電部材７１（導電体）のサイズが容易に小さくできる。ノイズの放出を抑制しつつ、簡単な部材の半導体装置を提供できる。

【0029】

図１（ｃ）に示すように、この例では、第１導電層８１がさらに設けられている。第１導電層８１は、第１部材６１と第１ソース１２との間、及び、第１部材６１と第２半導体部材２４との間に設けられる。第１導電層８１は、第１ソース１２と電気的に接続される。第１導電層８１の一部は、例えば、ソースパッドとして機能する。

【0030】

例えば、第２トランジスタ２０は、第１導電層８１と重なる。第１導電層８１は、例えば、接地電位に設定される。接地電位の変動は比較的小さい。例えば、接地電位は実質的に変動しない。このような第１導電層８１と重なるように第２トランジスタ２０が設けられることで、第２トランジスタ２０の動作が安定しやすい。

【0031】

第２トランジスタ２０が第１導電層８１と重なる場合、第２トランジスタ２０の第１導電層８１と対向する面（例えば下面）は、絶縁性であることが好ましい。

【0032】

図１（ｂ）及び図１（ｃ）に示すように、この例では、ゲートパッド８５ｇ、ドレインパッド８５ｄ及びドレイン配線７５ｄが設けられている。第１部材６１と第１ゲート１１との間に、ゲートパッド８５ｇが設けられる。第１部材６１の一部に、ドレインパッド８５ｄが設けられる。ドレイン配線７５ｄは、第２ドレイン２３とドレインパッド８５ｄとを電気的に接続する。例えば、ゲートパッド８５ｇは、半導体装置１１１の入力部として機能する。ドレインパッド８５ｄには、例えば、高電圧（電源電圧Ｖｄｄ）が印加される。ソースパッド（第１導電層８１）は、例えば接地される。電源電圧Ｖｄｄは、第１導電層８１（ソースパッド）の電位よりも高い。

【0033】

実施形態において、第１導電部材７１の幅は過度に広くないことが好ましい。これにより、第１導電部材７１のサイズが適切に小さくできる。

【0034】

図１（ａ）に示すように、第１導電部材７１は、幅ｗ７１を有する。幅ｗ７１は、第１導電部材７１が延びる方向（例えばＸ軸方向）と交差する交差方向（例えばＹ軸方向）に沿う、第１導電部材７１の幅である。第１半導体部材１４は、幅ｗ１４を有する。幅ｗ１４は、この交差方向（Ｙ軸方向）に沿う、第１半導体部材１４の幅である。実施形態において、幅ｗ７１は、幅ｗ１４よりも狭いことが好ましい。第２半導体部材２４は、幅ｗ２４を有する。幅ｗ２４は、この交差方向（Ｙ軸方向）に沿う、第２半導体部材２４の幅である。実施形態において、幅ｗ７１は、幅ｗ２４よりも狭いことが好ましい。

【0035】

例えば、第１導電部材７１の幅ｗ７１は、第１半導体部材１４の幅ｗ１４の１／５以下である。ノイズの放出をより抑制できる。第１導電部材７１の幅ｗ７１は、第２半導体部材２４の幅ｗ２４の１／５以下である。ノイズの放出をより抑制できる。幅ｗ７１は、幅ｗ１４の１／１０以下でも良い。幅ｗ７１は、幅ｗ２４の１／１０以下でも良い。

【0036】

実施形態において、例えば、Ｘ−Ｙ平面に投影したときの第１導電部材７１の面積は、Ｘ−Ｙ平面に投影したときの第１導電層８１（例えば、第１ソース１２と電気的に接続された導電体であり、例えば、ソースパッド）の面積よりも小さい。例えば、前者は、後者の１／１０以下である。実施形態において、例えば、Ｘ−Ｙ平面に投影したときの第１導電部材７１の面積は、Ｘ−Ｙ平面に投影したときのドレインパッド８５ｄ（例えば、第２ドレイン２３と電気的に接続された導電体）の面積よりも小さい。例えば、前者は、後者の１／１０以下である。

【0037】

実施形態において、第１導電部材７１の長さは短いことが好ましい。このため、第２ソース２２と第１ドレイン１３との間の距離は短いことが好ましい。

【0038】

例えば、第２ソース２２から第２ドレイン２３への方向を第２方向とする。この例では、第２方向は、Ｘ軸方向である。第２方向における第２ソース２２の位置は、第２方向における第１ドレイン１３の位置と、第２方向における第２ドレイン２３の位置と、の間にある。これにより、例えば、第１導電部材７１の長さを短くできる。例えば、ノイズの放出をより抑制できる。

【0039】

図２（ａ）〜図２（ｃ）は、第１実施形態に係る別の半導体装置を例示する模式図である。
図２（ａ）は、図２（ｂ）及び図２（ｃ）の矢印ＡＲからみた平面図である。図２（ｂ）は、図２（ａ）のＣ１−Ｃ２線断面図である。図２（ｃ）は、図２（ａ）のＤ１−Ｄ２線断面図である。

【0040】

図２（ａ）〜図２（ｃ）に示すように、半導体装置１１２は、第１トランジスタ１０、第２トランジスタ２０及び第１導電部材７１に加えて、第１絶縁層５１を含む。第１絶縁層５１は、第１導電層８１と第２半導体部材２４との間に設けられる。半導体装置１１２におけるこれ以外の構成は、半導体装置１１１の構成と同様である。

【0041】

半導体装置１１２においては、第１絶縁層５１が設けられているため、第２トランジスタ２０の第１導電層８１と対向する面（例えば下面）は、導電性でも良い。第１絶縁層５１により、安定した絶縁が得られる。第１絶縁層５１は、例えば、ガラス繊維（例えばガラス繊維布またはガラス繊維層）、エポキシ樹脂、ポリイミド樹脂及びセラミックスよりなる群から選択された少なくとも１つを含む。第１絶縁層５１は、例えば、ガラスエポキシ基板を含んでも良い。

【0042】

図３（ａ）〜図３（ｃ）は、第１実施形態に係る別の半導体装置を例示する模式図である。
図３（ａ）は、図３（ｂ）及び図３（ｃ）の矢印ＡＲからみた平面図である。図３（ｂ）は、図３（ａ）のＥ１−Ｅ２線断面図である。図３（ｃ）は、図３（ａ）のＦ１−Ｆ２線断面図である。

【0043】

図３（ａ）〜図３（ｃ）に示すように、半導体装置１１３は、第１トランジスタ１０、第２トランジスタ２０及び第１導電部材７１に加えて、第１導電層８１ａ及びソースパッド８５ｓを含む。第１導電層８１ａは、第１部材６１と第２半導体部材２４との間に設けられる。ソースパッド８５ｓは、第１部材６１と第１ソース１２との間に設けられる。半導体装置１１２におけるこれら以外の構成は、半導体装置１１１の構成と同様である。

【0044】

半導体装置１１３において、第１導電層８１ａは、第１ゲート１１、第１ソース１２、第１ドレイン１３、第２ゲート２１、第２ソース２２及び第２ドレイン２３と電気的に絶縁されている。第１導電層８１ａは、例えば、フローティングパッドである。この例において、第２トランジスタ２０の第１導電層８１ａと対向する面（例えば下面）は、導電性でも良い。

【0045】

半導体装置１１２及び１１３においても、ノイズの放出を抑制できる。

【0046】

図４（ａ）及び図４（ｂ）は、第１実施形態に係る別の半導体装置を例示する模式図である。
図４（ａ）は、模式的平面図である。図４（ｂ）は、等価回路である。

【0047】

図４（ａ）に示すように、半導体装置１１４は、第１トランジスタ１０、第２トランジスタ２０及び第１導電部材７１に加えて、第２導電部材７２ａを含む。第２導電部材７２ａは、配線（例えばワイヤ）などである。第２導電部材７２ａは、第１ソース１２と第２ゲート２１とを電気的に接続する。この電気的接続は、第１導電層８１を介して行われる。半導体装置１１４におけるこれ以外の構成は、半導体装置１１１の構成と同様である。

【0048】

図４（ｂ）に示すように、第１導電層８１（例えば、ソースパッド）は、第１端子Ｔ１に接続される。第１端子Ｔ１は、第１電位Ｖ１に設定される。第１端子Ｔ１は、例えば、ソース端子である。ドレインパッド８５ｄは、例えば、第２端子Ｔ２に接続される。第２端子Ｔ２は、第２電位Ｖ２に設定される。第２電位Ｖ２は、例えば電源電圧Ｖｄｄである。第２端子Ｔ２は、例えば、ドレイン端子である。ゲートパッド８５ｇは、第３端子Ｔ３に接続される。第３端子Ｔ３は、ゲート端子である。第１ソース１２と第２ゲート２１とは、電気的に接続されている。

【0049】

図５（ａ）及び図５（ｂ）は、第１実施形態に係る別の半導体装置を例示する模式図である。
図５（ａ）は、模式的平面図である。図５（ｂ）は、等価回路である。

【0050】

図５（ａ）に示すように、半導体装置１１５は、第１トランジスタ１０、第２トランジスタ２０及び第１導電部材７１に加えて、第１キャパシタ４５及び第１ダイオード４６を含む。半導体装置１１５におけるこれら以外の構成は、半導体装置１１１の構成と同様である。

【0051】

図５（ａ）及び図５（ｂ）に示すように、第１キャパシタ４５は、第１端４５ａ及び第２端４５ｂを含む。第１端４５ａは、第１ゲート１１と電気的に接続される。第２端４５ｂは、第２ゲート２１と電気的に接続される。

【0052】

この例では、第２導電部材７２ａ及びパッド８５Ｍが設けられている。パッド８５Ｍは、例えば、第１部材６１に設けられる。第２導電部材７２ａは、第２ゲート２１及びパッド８５Ｍと電気的に接続される。第１キャパシタ４５の第２端４５ｂは、パッド８５Ｍと電気的に接続される。この例では、第２端４５ｂは、パッド８５Ｍ及び第２導電部材７２ａを介して、第２ゲート２１と電気的に接続される。

【0053】

第１ダイオード４６は、第１アノード４６ａ及び第１カソード４６ｂを含む。第１アノード４６ａは、第２ゲート２１と電気的に接続される。この例では、第１アノード４６ａは、パッド８５Ｍ及び第２導電部材７２ａを介して、第２ゲート２１と電気的に接続される。第１カソード４６ｂは、第１ソース１２と電気的に接続される。この例では、第１カソード４６ｂは、第１導電層８１を介して、第１ソース１２と電気的に接続される。

【0054】

図６は、第１実施形態に係る別の半導体装置を例示する模式的平面図である。
図６に示すように、半導体装置１１５ａにおいても、第１ダイオード４６が設けられる。第１カソード４６ｂは、第１導電層８１を介して、第１ソース１２と電気的に接続される。第１アノード４６ａは、配線４６ｗを介して、パッド８５Ｍと電気的に接続される。

【0055】

半導体装置１１４、１１５及び１１５ａにおいても、ノイズの放出を抑制できる。

【0056】

図７（ａ）〜図７（ｃ）は、第１実施形態に係る別の半導体装置を例示する模式図である。
図７（ａ）は、図７（ｂ）及び図７（ｃ）の矢印ＡＲからみた平面図である。図７（ｂ）は、図７（ａ）のＧ１−Ｇ２線断面図である。図７（ｃ）は、図７（ａ）のＨ１−Ｈ２線断面図である。

【0057】

図７（ａ）〜図７（ｃ）に示すように、半導体装置１２１は、第１トランジスタ１０、第２トランジスタ２０及び第１導電部材７１に加えて、第１導電層８１を含む。半導体装置１２１においては、第１導電層８１は、第２ドレイン２３と電気的に接続される。この例では、ドレイン配線７５ｄが設けられている。ドレイン配線７５ｄは、第２ドレイン２３と第１導電層８１とを電気的に接続する。これにより、第１導電層８１は、第２ドレイン２３と電気的に接続される。そして、第１部材６１と第１ソース１２との間に、ソースパッド８５ｓが設けられている。半導体装置１２１におけるこれら以外の構成は、半導体装置１１１の構成と同様である。

【0058】

半導体装置１２１において、第１導電層８１の少なくとも一部は、第１部材６１と第２半導体部材２４との間に位置する。第２トランジスタ２０は、第１導電層８１と重なる。第２ドレイン２３は、例えば、第２電位Ｖ２（例えば電源電圧Ｖｄｄ）に設定される。第２電位Ｖ２の変動は、比較的小さい。第２トランジスタ２０が第１導電層８１と重なることで、第２トランジスタ２０の動作が安定し易い。

【0059】

実施形態において、例えば、Ｘ−Ｙ平面に投影したときの第１導電部材７１の面積は、Ｘ−Ｙ平面に投影したときの第１導電層８１（例えば、第２ドレイン２３と電気的に接続された導電体であり、例えば、ドレインパッド）の面積よりも小さい。例えば、前者は、後者の１／１０以下である。実施形態において、例えば、Ｘ−Ｙ平面に投影したときの第１導電部材７１の面積は、Ｘ−Ｙ平面に投影したときのソースパッド８５ｓ（例えば、第１ソース１２と電気的に接続された導電体）の面積よりも小さい。例えば、前者は、後者の１／１０以下である。

【0060】

図８（ａ）〜図８（ｃ）は、第１実施形態に係る別の半導体装置を例示する模式図である。
図８（ａ）は、図８（ｂ）及び図８（ｃ）の矢印ＡＲからみた平面図である。図８（ｂ）は、図８（ａ）のＩ１−Ｉ２線断面図である。図８（ｃ）は、図８（ａ）のＪ１−Ｊ２線断面図である。

【0061】

図８（ａ）〜図８（ｃ）に示すように、半導体装置１２２は、第１トランジスタ１０、第２トランジスタ２０、第１導電部材７１及び第１導電層８１に加えて、第１絶縁層５１を含む。第１導電層８１は、第２ドレイン２３と電気的に接続される。第１絶縁層５１は、第１部材６１と第２半導体部材２４との間に設けられる。半導体装置１２２において、第２トランジスタ２０の第１導電層８１と対向する面（例えば下面）は、導電性でも良い。

【0062】

図９（ａ）及び図９（ｂ）は、第１実施形態に係る別の半導体装置を例示する模式図である。
図９（ａ）は、模式的平面図である。図９（ｂ）は、等価回路である。

【0063】

図９（ａ）及び図９（ｂ）に示すように、半導体装置１２４は、第１トランジスタ１０、第２トランジスタ２０及び第１導電部材７１に加えて、第２導電部材７２ａを含む。第２導電部材７２ａは、第１ソース１２と第２ゲート２１とを電気的に接続する。この電気的接続は、ソースパッド８５ｓを介して行われる。半導体装置１２４におけるこれ以外の構成は、半導体装置１２１の構成と同様である。

【0064】

図１０（ａ）及び図１０（ｂ）は、第１実施形態に係る別の半導体装置を例示する模式図である。
図１０（ａ）は、模式的平面図である。図１０（ｂ）は、等価回路である。

【0065】

図１０（ａ）に示すように、半導体装置１２５は、第１トランジスタ１０、第２トランジスタ２０及び第１導電部材７１に加えて、第１キャパシタ４５及び第１ダイオード４６を含む。第１カソード４６ｂは、ソースパッド８５ｓを介して、第１ソース１２と電気的に接続される。第１アノード４６ａは、パッド８５Ｍに電気的に接続される。パッド８５Ｍは、配線７２ａを介して、第２ゲート２１に電気的に接続される。

【0066】

図１１は、第１実施形態に係る別の半導体装置を例示する模式的平面図である。
図１１に示すように、半導体装置１２５ａにおいても、第１ダイオード４６が設けられる。第１アノード４６ａとソースパッド８５ｓの間に第１カソード４６ｂが位置する。第１カソード４６ｂは、ソースパッド８５ｓを介して、第１ソース１２と電気的に接続される。第１アノード４６ａは、配線４６ｗを介して、パッド８５Ｍと電気的に接続される。

【0067】

半導体装置１２１、１２２、１２４、１２５及び１２５ａにおいても、ノイズの放出を抑制できる。

【0068】

（第２実施形態）
図１２は、第２実施形態に係る半導体装置を例示する模式的平面図である。
図１２に示すように、本実施形態に係る半導体装置１３１は、第１トランジスタ１０、第２トランジスタ２０、第１導電部材７１、第３トランジスタ３０、第４トランジスタ４０及び第２導電部材７２を含む。第１トランジスタ１０、第２トランジスタ２０及び第１導電部材７１は、例えば、半導体装置１１１に関して説明した構成を有する。第３トランジスタ３０、第４トランジスタ４０及び第２導電部材７２は、半導体装置１２１に関して説明した構成を有する。第３トランジスタ３０は、半導体装置１２１における第１トランジスタ１０に対応する。第４トランジスタ４０は、半導体装置１２１における第２トランジスタ２０に対応する。第２導電部材７２は、半導体装置１２１における第１導電部材７１に対応する。

【0069】

以下、第３トランジスタ３０、第４トランジスタ４０及び第２導電部材７２の例について説明する。

【0070】

第３トランジスタ３０は、ノーマリオフのトランジスタである。第３トランジスタ３０は、第３ゲート３１、第３ソース３２、第３ドレイン３３及び第３半導体部材３４を含む。第３ゲート３１、第３ソース３２、第３ドレイン３３及び第３半導体部材３４は、既に説明した第１ゲート１１、第１ソース１２、第１ドレイン１３及び第１半導体部材１４（図１（ａ）〜図１（ｃ）参照）にそれぞれ対応する。図１（ａ）〜図１（ｃ）に関する説明が、第３ゲート３１、第３ソース３２、第３ドレイン３３及び第３半導体部材３４に適用される。以下、第３ゲート３１、第３ソース３２、第３ドレイン３３及び第３半導体部材３４の例について、図１（ａ）〜図１（ｃ）の第１ゲート１１、第１ソース１２、第１ドレイン１３及び第１半導体部材１４を参照して説明する。

【0071】

第３ゲート３１から第３ソース３２への方向は、第１方向（Ｚ軸方向）と交差する。第３半導体部材３４は、第１方向において、第３ゲート３１と第３ドレイン３３との間、及び、第１方向において第３ソース３２と第３ドレイン３３との間に設けられる。

【0072】

この例では、第１部材６１が設けられている。例えば、第１方向において、第１部材６１と第３ドレイン３３との間に、第３半導体部材３４が位置する。第１方向において、第１部材６１と第３半導体部材３４との間に、第３ゲート３１が位置する。第１方向において、第１部材６１と第３半導体部材３４との間に、第３ソース３２が位置する。

【0073】

一方、第４トランジスタ４０は、ノーマリオンのトランジスタである。第４トランジスタ４０は、第４ゲート４１、第４ソース４２、第４ドレイン４３及び第４半導体部材４４を含む。第４ゲート４１、第４ソース４２、第４ドレイン４３及び第４半導体部材４４は、既に説明した第２ゲート２１、第２ソース２２、第２ドレイン２３及び第２半導体部材２４（図１（ａ）〜図１（ｃ）参照）にそれぞれ対応する。図１（ａ）〜図１（ｃ）に関する説明が、第４ゲート４１、第４ソース４２、第４ドレイン４３及び第４半導体部材４４に適用される。以下、第４ゲート４１、第４ソース４２、第４ドレイン４３及び第４半導体部材４４の例について、図１（ａ）〜図１（ｃ）の第２ゲート２１、第２ソース２２、第２ドレイン２３及び第２半導体部材２４を参照して説明する。

【0074】

第４半導体部材４４から第４ゲート４１への向き、第４半導体部材４４から第４ソース４２への向き、及び、第４半導体部材４４から第４ドレイン４３への向きは、第３半導体部材３４から第３ドレイン３３への向きと同じである。第３半導体部材３４から第４半導体部材４４への向きは、第１方向（Ｚ軸方向）と交差する。

【0075】

この例では、第１部材６１が設けられている。例えば、第１部材６１と第４ゲート４１との間に、第４半導体部材４４が位置する。第１部材６１と第４ソース４２との間に、第４半導体部材４４が位置する。第１部材６１と第４ドレイン４３との間に、第４半導体部材４４が位置する。

【0076】

第１導電部材７１、第２導電部材７２及び第３導電部材７３が設けられる。既に説明したように、第１導電部材７１は、第１ドレイン１３と第２ソース２２とを電気的に接続する。一方、第２導電部材７２は、第３ドレイン３３と第４ソース４２とを電気的に接続する。第３導電部材７３は、第２ドレイン２３と第３ソース３２とを電気的に接続する。

【0077】

この例では、中間パッド８６ｓが設けられる。中間パッド８６ｓは、第３ソース３２と電気的に接続される。第３導電部材７３は、第２ドレイン２３及び中間パッド８６ｓと電気的に接続される。これにより、第２ドレイン２３と第３ソース３２とが、電気的に接続される。

【0078】

この例では、第１導電層８１及び第２導電層８２が設けられている。

【0079】

第１導電層８１は、第１ソース１２と電気的に接続される。図１（ｃ）に示すように、第１導電層８１と第２ソース２２との間に、第２半導体部材２４が位置する。図１（ｂ）に示すように、第１導電層８１と第２ドレイン２３との間に、第２半導体部材２４が位置する。第１導電層８１と第２ゲート２１との間に、第２半導体部材２４が位置する。

【0080】

第２導電層８２は、第４ドレイン４３と電気的に接続される。この例では、ドレイン配線７５ｄにより、第２導電層８２と第４ドレイン４３とが電気的に接続される。第２導電層８２は、図７（ｂ）及び図７（ｃ）に例示した第１導電層８１と同様の構成を有することができる。第２導電層８２と第４ソース４２との間に、第４半導体部材４４が位置する。第２導電層８２と第４ドレイン４３との間に、第４半導体部材４４が位置する。第２導電層８２と第４ゲート４１との間に、第４半導体部材４４が位置する。

【0081】

この例では、ゲートパッド８５ｇ及び別のゲートパッド８６ｇが設けられる。ゲートパッド８５ｇは、例えば、ローサイドゲートパッドである。別のゲートパッド８６ｇは、例えば、ハイサイドゲートパッドである。ゲートパッド８５ｇは、第１ゲート１１と電気的に接続される。別のゲートパッド８６ｇは、例えば、第３ゲート３１と電気的に接続される。

【0082】

半導体装置１３１においては、第１トランジスタ１０と第４トランジスタ４０との間に、第２トランジスタ２０の少なくとも一部が位置する。第２トランジスタ２０と第４トランジスタ４０との間に、第３トランジスタ３０の少なくとも一部が位置する。第１トランジスタ１０から第４トランジスタ４０への方向（例えば、Ｘ軸方向）において、第１ゲート１１と第２トランジスタ２０との間に第１ソース１２の少なくとも一部が位置する。第１トランジスタ１０から第４トランジスタ４０への上記の方向において、第３ゲート３１と第４トランジスタ４０との間に、第３ソース３２の少なくとも一部が位置する。

【0083】

図１３及び図１４は、第２実施形態に係る別の半導体装置を例示する模式的平面図である。
図１３及び図１４に示すように、半導体装置１３２及び１３３も、第１トランジスタ１０、第２トランジスタ２０、第１導電部材７１、第３トランジスタ３０、第４トランジスタ４０及び第２導電部材７２を含む。半導体装置１３２及び１３３において、構成要素の配置が、半導体装置１３１における配置と異なる。

【0084】

半導体装置１３１〜１３３においては、カスコード接続された２つのトランジスタを含む組みが、複数設けられる。高耐圧の半導体装置が提供できる。半導体装置１３１〜１３３においても、ノイズの放出を抑制できる半導体装置が提供できる。

【0085】

半導体装置１３２においては、第１トランジスタ１０と第４トランジスタ４０との間に、第２トランジスタ２０の少なくとも一部が位置する。第２トランジスタ２０と第４トランジスタ４０との間に、第３トランジスタ３０の少なくとも一部が位置する。第１トランジスタ１０から第４トランジスタ４０への方向（例えばＸ軸方向）において、第１ゲート１１と第２トランジスタ２０との間に、第１ソース１２の少なくとも一部が位置する。第１トランジスタ１０から第４トランジスタ４０への上記の方向において、第３ソース３２の少なくとも一部と第４トランジスタ４０との間に第３ゲート３１の少なくとも一部が位置する。

【0086】

半導体装置１３３においては、第１トランジスタ１０から第４トランジスタ４０への方向は、第１トランジスタ１０から第２トランジスタ２０への方向と交差する。第２トランジスタ２０から第３トランジスタ３０への方向は、第１トランジスタ１０から第２トランジスタ２０への方向と交差する。第２トランジスタ２０から第３トランジスタ３０への方向は、第１トランジスタ１０から第４トランジスタ４０への方向に沿う。

【0087】

半導体装置１３１、１３２及び１３３は、例えば、ハーフブリッジ回路である。半導体装置１３１、１３２及び１３３は、例えば、電力変換装置として用いることができる。実施形態に係る半導体装置を含む電力変換装置は、２つのハーフブリッジ回路を含むフルブリッジ回路を含んでも良い。フルブリッジ回路においては、２つのハーフブリッジ回路が並列に接続される。実施形態に係る半導体装置を含む電力変換装置は、３つ以上のハーフブリッジ回路を含んでも良い。３つ以上のハーフブリッジ回路が並列に接続されても良い。

【0088】

以下、第１トランジスタ１０（または第３トランジスタ３０）、及び、第２トランジスタ（または第４トランジスタ４０）の例について説明する。

【0089】

図１５は、実施形態に係る半導体装置の一部を例示する模式的断面図である。
図１５に示すように、第１トランジスタ１０（または第３トランジスタ３０）は、第１半導体部材１４、第１電極Ｅ１、第２電極Ｅ２、第３電極Ｅ３及び絶縁膜１７を含む。

【0090】

第１電極Ｅ１は、第１ゲート１１と電気的に接続される。第２電極Ｅ２は、第１ソース１２と電気的に接続される。第３電極Ｅ３は、第１ドレイン１３と電気的に接続される。第１電極Ｅ１は、第１ゲート１１でも良い。第２電極Ｅ２は、第１ソース１２でも良い。第３電極Ｅ３は、第１ドレイン１３でも良い。

【0091】

第１電極Ｅ１と第３電極Ｅ３との間、及び、第２電極Ｅ２と第３電極Ｅ３との間に、第１半導体部材１４が位置する。

【0092】

この例では、第１半導体部材１４は、第１半導体領域１４ａ、第２半導体領域１４ｂ、第３半導体領域１４ｃ及び第４半導体領域１４ｄを含む。これらの半導体領域は、例えば、Ｓｉ半導体層である。第１半導体領域１４ａと第３電極Ｅ３との間に、第４半導体領域１４ｄが位置する。第３半導体領域１４ｃは、第１半導体領域１４ａの一部と第２電極Ｅ２との間に設けられる。第２半導体領域１４ｂは、第３半導体領域１４ｃの一部と第２電極Ｅ２との間に設けられる。絶縁膜１７は、第１半導体領域１４ａの一部と第１電極Ｅ１との間、及び、第３半導体領域１４ｃの一部と第１電極Ｅ１との間に設けられる。絶縁膜１７は、例えば、ゲート絶縁膜である。例えば、第１半導体領域１４ａの導電形は低濃度のｎ形である。第２半導体領域１４ｂの導電形は、高濃度のｎ形である。第３半導体領域１４ｃの導電形は、ｐ形である。第４半導体領域１４ｄの導電形は、高濃度のｎ形である。

【0093】

図１６は、実施形態に係る半導体装置の一部を例示する模式的断面図である。
図１６に示すように、第２トランジスタ２０（または第４トランジスタ４０）は、第２半導体部材２４、第４電極Ｅ４、第５電極Ｅ５、第６電極Ｅ６及び絶縁膜２７を含む。

【0094】

第４電極Ｅ４は、第２ゲート２１と電気的に接続される。第５電極Ｅ５は、第２ソース２２と電気的に接続される。第６電極Ｅ６は、第２ドレイン２３と電気的に接続される。第４電極Ｅ４は、第２ゲート２１でも良い。第５電極Ｅ５は、第２ソース２２でも良い。第６電極Ｅ６は、第２ドレイン２３でも良い。

【0095】

この例では、第２半導体部材２４から第５電極Ｅ５への向き、及び、第２半導体部材２４から第６電極Ｅ６への向きは、第２半導体部材２４から第４電極Ｅ４への向きと同じである。

【0096】

この例では、第２半導体部材２４は、第５半導体領域２４ｅ及び第６半導体領域２４ｆを含む。第５半導体領域２４ｅは、例えば、Ａｌ_ｘ１Ｇａ_１−ｘ１Ｎ（０≦ｘ１＜１）を含む。第６半導体領域２４ｆは、例えば、Ａｌ_ｘ２Ｇａ_１−ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む。第５半導体領域２４ｅは、例えば、ＧａＮを含む。第６半導体領域２４ｆは、例えば、ＡｌＧａＮを含む。

【0097】

この例では、第２半導体部材２４は、バッファ層２４ｇ及び基板２４ｈを含む。基板２４ｈと第５半導体領域２４ｅとの間に、バッファ層２４ｇが設けられる。基板２４ｈは、例えば、サファイア、ＧａＮ、及びＳｉのいずれかを含む。バッファ層２４ｇは、例えば、Ａｌ_ｚ１Ｇａ_１−ｚ１Ｎ（０≦ｚ１≦１）を含む。

【0098】

絶縁膜２７は、第６半導体領域２４ｆと第４電極Ｅ４との間に設けられる。絶縁膜２７は、例えば、ゲート絶縁膜である。

【0099】

実施形態によれば、ノイズの放出を抑制できる半導体装置を提供することができる。

【0100】

本願明細書において、電気的に接続される状態は、第１導体と第２導体とが互いに接する状態を含む。電気的に接続される状態は、第１導体と第２導体との間の電流経路に第３導体が設けられ、この電流経路に電流が流れる状態を含む。電気的に接続される状態は、第１導体と第２導体との間の電流経路にスイッチなどの制御素子が設けられ、制御素子の動作により、電流経路に電流が流れる状態を形成可能である状態を含む。

【0101】

本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。

【0102】

なお、本明細書において「窒化物半導体」とは、Ｂ_ｘＩｎ_ｙＡｌ_ｚＧａ_{１−ｘ−ｙ−ｚ}Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。

【0103】

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体領域、電極、導電部材及び絶縁膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

【0104】

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

【0105】

その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

【0106】

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

【0107】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0108】

１０…第１トランジスタ、 １１…第１ゲート、 １２…第１ソース、 １３…第１ドレイン、 １４…第１半導体部材、 １４ａ〜１４ｄ…第１〜第４半導体領域、 １７…絶縁膜、 ２０…第２トランジスタ、 ２１…第２ゲート、 ２２…第２ソース、 ２３…第２ドレイン、 ２４…第２半導体部材、 ２４ｅ、２４ｆ…第５、第６半導体領域、 ２４ｇ…バッファ層、 ２４ｈ…基板、 ２７…絶縁膜、 ３０…第３トランジスタ、 ３１…第３ゲート、 ３２…第３ソース、 ３３…第３ドレイン、 ３４…第３半導体部材、 ４０…第４トランジスタ、 ４１…第４ゲート、 ４２…第４ソース、 ４３…第４ドレイン、 ４４…第４半導体部材、 ４５…第１キャパシタ、 ４５ａ…第１端、 ４５ｂ…第２端、 ４６…第１ダイオード、 ４６ａ…第１アノード、 ４６ｂ…第１カソード、 ４６ｗ…配線、 ５１…第１絶縁層、 ６１…第１部材、 ７１〜７３…第１〜第３導電部材、 ７２ａ…第２導電部材、 ７５ｄ…ドレイン配線、 ８１、８１ａ…第１導電層、 ８２…第２導電層、 ８５Ｍ…パッド、 ８５ｄ…ドレインパッド、 ８５ｇ…ゲートパッド、 ８５ｓ…ソースパッド、 ８６ｇ…ゲートパッド、 ８６ｓ…中間パッド、 １１１〜１１５、１１５ａ、１２１〜１２２、１２４、１２５、１２５ａ、１３１〜１３３…半導体装置、 ＡＲ…矢印、 Ｅ１〜Ｅ６…第１〜第６電極、 Ｖ１…第１電位、 Ｖ２…第２電位、 ｗ１４、ｗ２４、ｗ７１…幅

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】