特許6984347IP Force 特許公報全文掲載

技術分野

この発明は、半導体装置

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、上述した図15に示す従来の半導体装置において、ショットキー接合143面でのショットキー障壁の高さはトレンチ141の内壁の面方位によって異なる(図12参照)。例えば、図13に示すように、トレンチ141の底面コーナー部141bの曲率のばらつきや、トレンチ141の深さのばらつき等により、トレンチ141の底面コーナー部141bの湾曲している部分144が第1p+型領域121で覆われない虞がある。この場合、トレンチ141の側壁141cと底面コーナー部141bとで面方位が異なるため、異なる面方位にわたってショットキー接合143が形成される。 図12は、面方位ごとのショットキー障壁の高さを示す特性図である。図12には、半導体材料として炭化珪素を用い、導電層142がチタン(Ti)層である場合の、Si面、C面およびm面でのショットキー障壁の高さを示すが、導電層142を他の金属材料やポリシリコン(poly−Si)で形成した場合も図12と同様の特性を示す。図12の横軸は導電層142を形成した後に行うアニールの温度であり、縦軸はショットキー接合143面でのショットキー障壁の高さである。Si面は(0001)面である。C面は(000−1)面である。m面は、C面に垂直な{1−100}面の総称であり、(10−10)面、(−1010)面、(1−100)面、(−1100)面、(01−10)面および(0−110)面である。図13は、図15の従来の半導体装置において製造ばらつきが生じた状態を示す説明図である。 異なる面方位にショットキー接合143が形成された場合、トレンチ型SBD132の1つの単位セルに障壁高さの異なる複数のショットキー障壁が存在することとなり、次の2つの問題が生じる。1つ目は、Si面やC面に形成されたショットキー接合143でショットキー障壁高さが低くなるため、トレンチ型SBD132のオフ時にリーク(漏れ)電流が増加して耐圧が低下するという問題である。2つ目は、トレンチ型SBD132のオンオフ特性が悪くなる等、ショットキー特性が安定しないという問題である。 この発明は、上述した従来技術による問題点を解消するため、耐圧低下を防止することができ、かつ所定のショットキー特性を安定して得ることができる半導体装置を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、シリコンよりもバンドギャップの広い半導体からなる第1導電型の第1半導体層が設けられている。前記第1半導体層の、前記半導体基板側に対して反対側に、シリコンよりもバンドギャップの広い半導体からなる第2導電型の第2半導体層が設けら・・・ 続きを知財ポータルサイト IP Force にログインして見る
【発明の効果】
本発明にかかる半導体装置によれば、第2トレンチの底面および底面コーナー部にショットキー接合が形成されないため、耐圧低下を防止することができ、かつ所定のショットキー特性を安定して得ることができるという効果を奏する。

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】実施の形態1にかかる半導体装置の構造を示す断面図である。

【図2】実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。

【図3】実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。

【図4】実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。

【図5】実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。

【図6】実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。

【図7】実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。

【図8】実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。

【図9】実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。

【図10】実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。

【図11】実施の形態2にかかる半導体装置の構造を示す断面図である。

【図12】面方位ごとのショットキー障壁の高さを示す特性図である。

【図13】図15の従来の半導体装置において製造ばらつきが生じた状態を示す説明図である。

【図14】従来の半導体装置の構造を示す断面図である。

【図15】従来の半導体装置の構造の別の一例を示す断面図である。

選択図 図1出願人が指定した本件の代表的な図

1 n+型炭化珪素基板   2 n-型ドリフト領域   3 n型電流拡散領域   3a,3b n型部分領域   4 p型ベース領域   5 n+型ソース領域   7 第1トレンチ(ゲートトレンチ)   7a 第1トレンチの底面   7b 第1トレンチの底面コーナー部   7c 第1トレンチの側壁   8 ゲート絶縁膜   9 ゲート電極   10 半導体基板   11 層間絶縁膜   12 ソース電極   13 ドレイン電極   21 p+型領域   31 n-型炭化珪素層   31a n-型炭化珪素層の厚さを増した部分   32 p型炭化珪素層   41 トレンチゲート型MOSFET   42 トレンチ型SBD   45 第2トレンチの底面および底面コーナー部の湾曲した部分   51 第2トレンチ(トレンチ型SBDを埋め込んだトレンチ)   51a 第2トレンチの底面   51b 第2トレンチの底面コーナー部   51c 第2トレンチの側壁   52,61,62,72 絶縁層   53 導電層   54 ショットキー接合   t1 絶縁層の厚さ   t2 p型ベース領域とn型電流拡散領域との界面から絶縁層と導電層との界面までの距離   X 第1,2トレンチがストライプ状に延在する方向   Y 第1,2トレンチがストライプ状に延在する方向と直交する方向   Z 深さ方向

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