特許 6985145 シフトレジスタユニット、アレイ基板、表示パネル、表示装置、及びシフトレジスタユニットの駆動方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6985145

(24)【登録日】2021年11月29日

(45)【発行日】2021年12月22日

(54)【発明の名称】シフトレジスタユニット、アレイ基板、表示パネル、表示装置、及びシフトレジスタユニットの駆動方法

(51)【国際特許分類】

   G09G 3/3266 20160101AFI20211213BHJP

   G09G 3/20 20060101ALI20211213BHJP

   G09G 3/3233 20160101ALI20211213BHJP

   G11C 19/28 20060101ALI20211213BHJP

【ＦＩ】

   G09G3/3266

   G09G3/20 621M

   G09G3/20 680G

   G09G3/20 612K

   G09G3/20 622E

   G09G3/20 622D

   G09G3/3233

   G09G3/20 611F

   G11C19/28 230

【請求項の数】16

【全頁数】17

(21)【出願番号】特願2017-543359(P2017-543359)

(86)(22)【出願日】2017年1月25日

(65)【公表番号】特表2019-517008(P2019-517008A)

(43)【公表日】2019年6月20日

(86)【国際出願番号】CN2017072555

(87)【国際公開番号】WO2017193644

(87)【国際公開日】20171116

【審査請求日】2019年7月22日

(31)【優先権主張番号】201610318730.5

(32)【優先日】2016年5月13日

(33)【優先権主張国】CN

(73)【特許権者】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】ジャンジエ・マ

【審査官】 橋本 直明

(56)【参考文献】

【文献】 特開２０１５−００２３４７（ＪＰ，Ａ）

【文献】 特開２０１４−０４１３３７（ＪＰ，Ａ）

【文献】 中国実用新案第２０４１７８６８０（ＣＮ，Ｕ）

【文献】 中国特許出願公開第１０４５９９６３０（ＣＮ，Ａ）

【文献】 中国特許出願公開第１０５０９６８２３（ＣＮ，Ａ）

【文献】 中国特許出願公開第１０４５３７９８０（ＣＮ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／３２６６

Ｇ０９Ｇ ３／２０

Ｇ０９Ｇ ３／３２３３

Ｇ１１Ｃ １９／２８

(57)【特許請求の範囲】

【請求項1】

アレイ基板のゲート線に駆動信号を提供し、
前記駆動信号の出力ポートと、
発光制御信号を提供するための発光制御線、第１クロック入力ポート及び第１出力制御ノードとそれぞれ連結され、前記第１クロック入力ポートからの第１クロック信号が第１レベルにあるときに、前記発光制御信号の電位レベルが前記発光制御線から前記第１出力制御ノードに印加されるように制御し、前記第１クロック信号が第２レベルにあるときに、前記第１出力制御ノードの電位レベルを維持するように構成され、前記発光制御信号は、画素構造における発光ダイオードの発光を制御する、第１出力ノード制御サブ回路と、
前記第１出力制御ノード、前記出力ポート及び第２電圧入力ポートとそれぞれ連結され、前記第２電圧入力ポートは前記第２レベルの電位レベルを供給する、第１出力サブ回路と、
前記発光制御線、前記第２電圧入力ポート、第２クロック入力ポート、初期信号入力ポート及び第２出力制御ノードとそれぞれ連結され、前記第２クロック入力ポートからの第２クロック信号が前記第１レベルにあるときに、前記初期信号入力ポートからのスタート信号が前記第２出力制御ノードに印加されるように制御し、前記発光制御信号の電位レベルが前記第１レベルにあるときに、前記第２レベルが前記第２出力制御ノードに印加されるように制御し、前記第１クロック信号と前記発光制御信号の電位レベルの両方が前記第２レベルにあるときに、前記第２出力制御ノードの電位レベルを維持するように構成される、第２出力ノード制御サブ回路と、
前記第２出力制御ノード、前記出力ポート及び前記第１クロック入力ポートとそれぞれ連結される、第２出力サブ回路と、を含み、
前記第１出力サブ回路は、前記第１出力制御ノードの電位レベルが前記第１レベルにあるときに、前記出力ポートで前記第２レベルが出力されるように制御するように構成され、前記第２出力サブ回路は、前記第２出力制御ノードの電位レベルが前記第１レベルにあるときに、前記出力ポートで前記第１クロック信号が出力されるように制御するように構成される、シフトレジスタユニット。

【請求項2】

前記第１出力ノード制御サブ回路は、
前記第１クロック入力ポートに接続されるゲート、前記発光制御線に接続される第１端子及び前記第１出力制御ノードに接続される第２端子を有する第１制御トランジスタと、
前記第２電圧入力ポートに接続される第１端子及び前記第１出力制御ノードに接続される第２端子を有する第１キャパシタと、を含む、請求項１に記載のシフトレジスタユニット。

【請求項3】

前記第２出力ノード制御サブ回路は、
前記第２クロック入力ポートに接続されるゲート、前記初期信号入力ポートに接続される第１端子及び前記第２出力制御ノードに接続される第２端子を有する第２制御トランジスタと、
前記発光制御線に接続されるゲート、前記第２出力制御ノードに接続される第１端子及び前記第２電圧入力ポートに接続される第２端子を有する第３制御トランジスタと、
前記出力ポートに接続される第１端子及び前記第１クロック入力ポートに接続される第２端子を有する第２キャパシタと、を含む、請求項１に記載のシフトレジスタユニット。

【請求項4】

前記第１出力サブ回路は、前記第１出力制御ノードに接続されるゲート、前記出力ポートに接続される第１端子及び前記第２電圧入力ポートに接続される第２端子を有する第１出力トランジスタを含み、前記第２出力サブ回路は、前記第２出力制御ノードに接続されるゲート、前記第１クロック入力ポートに接続される第１端子及び前記出力ポートに接続される第２端子を有する第２出力トランジスタを含む、請求項１から３のいずれか一項に記載のシフトレジスタユニット。

【請求項5】

サブ画素の走査を行う各時期において、初期フェーズ、入力フェーズ、出力フェーズ、リセットフェーズ及び出力カットオフフェーズを含み、
前記初期フェーズにおいて、前記発光制御信号及び前記第１クロック信号の電位レベルを前記第１レベルに設定し、前記スタート信号及び前記第２クロック信号の電位レベルを前記第２レベルに設定し、前記第１出力制御ノードに前記第１レベルの前記発光制御信号を印加するように、前記第１出力ノード制御サブ回路により制御されて、前記第１出力制御ノードの電位レベルを前記第１レベルに制御し、前記第２出力制御ノードに前記第２レベルを印加するように、前記第２出力ノード制御サブ回路により制御され、
前記入力フェーズにおいて、前記スタート信号及び前記第２クロック信号の電位レベルを前記第１レベルに設定し、前記発光制御信号及び前記第１クロック信号の電位レベルを前記第２レベルに設定し、前記第１出力制御ノードを前記第１レベルに維持するように、前記第１出力ノード制御サブ回路により制御され、前記第２出力制御ノードを前記第１レベルに制御するために、前記第２出力制御ノードが前記スタート信号を受け取るように、前記第２出力ノード制御サブ回路により制御され、
前記出力フェーズにおいて、前記第１クロック信号の電位レベルを前記第１レベルに設定し、前記第２クロック信号、前記スタート信号及び前記発光制御信号の電位レベルを前記第２レベルに設定し、前記第１出力制御ノードを前記第２レベルに制御するために、前記第１出力制御ノードが前記発光制御信号を受け取るように、前記第１出力ノード制御サブ回路により制御され、前記第２出力制御ノードを前記第１レベルに維持するように、前記第２出力ノード制御サブ回路により制御され、
前記リセットフェーズにおいて、前記第１クロック信号及び前記スタート信号の電位レベルを前記第２レベルに設定し、前記第２クロック信号及び前記発光制御信号の電位レベルを前記第１レベルに設定し、前記第２出力制御ノードを前記第２レベルに制御するために、前記スタート信号の前記第２レベルが前記第２出力制御ノードに印加されるように、前記第２出力ノード制御サブ回路により制御され、前記第１出力制御ノードを前記第２レベルに維持するように、前記第１出力ノード制御サブ回路により制御され、
前記出力カットオフフェーズにおいて、前記第１出力制御ノードを前記第１レベルに制御するように、前記第１出力ノード制御サブ回路により制御され、前記第２出力制御ノードを前記第２レベルに制御するように、前記第２出力ノード制御サブ回路により制御される、請求項１から４のいずれか一項に記載のシフトレジスタユニットを駆動する方法。

【請求項6】

前記出力カットオフフェーズの第１期間において、前記第１クロック信号及び前記発光制御信号の電位レベルを前記第１レベルに設定し、前記第２クロック信号及び前記スタート信号の電位レベルを前記第２レベルに設定し、前記第１出力制御ノードを前記第１レベルに制御するために、前記発光制御信号が前記第１出力制御ノードに印加されるように、前記第１出力ノード制御サブ回路により制御され、前記第２レベルが前記第２出力制御ノードに印加されるように、前記第２出力ノード制御サブ回路により制御され、前記出力カットオフフェーズの第２期間において、前記第２クロック信号及び前記発光制御信号の電位レベルを前記第１レベルに設定し、前記第１クロック信号及び前記スタート信号の電位レベルを前記第２レベルに設定し、前記第１出力制御ノードを前記第１レベルに制御するように、前記第１出力ノード制御サブ回路により制御され、前記第２レベルが前記第２出力制御ノードに印加されるように、前記第２出力ノード制御サブ回路により制御され、前記出力カットオフフェーズの第２期間が終了した後、前記出力カットオフフェーズの時間周期がすべて終了するまで、前記出力カットオフフェーズの第２期間が後に続く前記出力カットオフフェーズの第１期間をリスタートする、請求項５に記載の方法。

【請求項7】

前記出力フェーズと前記リセットフェーズとの間の維持フェーズにおいて、前記第１クロック信号、前記第２クロック信号、前記スタート信号及び前記発光制御信号の電位レベルを前記第２レベルに設定し、前記第２出力制御ノードを前記第１レベルに維持するように、前記第２出力ノード制御サブ回路により制御される工程をさらに含む、請求項５又は６に記載の方法。

【請求項8】

前記初期フェーズにおいて、前記第１出力サブ回路を駆動して前記出力ポートが前記第２レベルの前記駆動信号を出力するように制御する工程をさらに含む、請求項７に記載の方法。

【請求項9】

前記入力フェーズにおいて、前記出力ポートを前記第２電圧入力ポートに接続するように、前記第１出力サブ回路により制御され、前記出力ポートを前記第１クロック入力ポートに接続するように、前記第２出力サブ回路により制御され、前記出力ポートが前記第２レベルの前記駆動信号を出力するように、前記第１出力サブ回路及び前記第２出力サブ回路により共通制御される工程をさらに含む、請求項７に記載の方法。

【請求項10】

前記出力フェーズにおいて、前記出力ポートが前記第１レベルの前記駆動信号を出力するように制御するために、前記出力ポートを前記第１クロック入力ポートに接続するように、前記第２出力サブ回路により制御される工程をさらに含む、請求項７に記載の方法。

【請求項11】

前記維持フェーズにおいて、前記出力ポートが前記第２レベルの前記駆動信号を出力するように制御するために、前記出力ポートを前記第１クロック入力ポートに接続するように、前記第２出力サブ回路により制御される工程をさらに含む、請求項７に記載の方法。

【請求項12】

前記リセットフェーズにおいて、前記出力ポートが前記第２レベルの前記駆動信号の出力を継続するように、前記第１出力サブ回路及び前記第２出力サブ回路により制御される工程をさらに含む、請求項７に記載の方法。

【請求項13】

前記出力カットオフフェーズにおいて、前記出力ポートが前記第２レベルの前記駆動信号を出力するように、前記第１出力サブ回路により制御される工程をさらに含む、請求項７に記載の方法。

【請求項14】

複数の発光制御線と、複数のゲート線と、複数の請求項１から４のいずれか一項に記載のシフトレジスタユニットと、を含み、前記複数のシフトレジスタユニットは、各々前記複数の発光制御線のうちのいずれかひとつと連結され、前記複数のゲート線のうちのいずれかひとつに出力される駆動信号を生成するように構成される、アレイ基板。

【請求項15】

請求項１４に記載のアレイ基板を含む表示パネル。

【請求項16】

請求項１５に記載の表示パネルを含む表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、２０１６年５月１３日に提出した中国特許出願Ｎｏ．２０１６１０３１８７３０．５の優先権を主張し、その内容が全て本出願に援用される。

【0002】

本発明は、表示技術に関し、特に、シフトレジスタユニット、アレイ基板、表示パネル、表示装置、及びシフトレジスタユニットの駆動方法に関する。

【背景技術】

【0003】

アクティブマトリクス式有機発光ダイオード（ＡＭＯＬＥＤ）をベースにした典型的な画素構造においては、画素補償機能を実現するために少なくとも発光制御シフトレジスタ及び別個設けられる走査シフトレジスタが必要となっている。発光制御シフトレジスタは、画素回路の発光制御線に発光制御信号を提供し、発光期間において発光ダイオードを常時オンに維持する。走査シフトレジスタは、アレイ基板のゲート線に駆動信号を提供して画像データの入力を制御する。

【発明の概要】

【課題を解決するための手段】

【0004】

ひとつの方面において、本開示は、アレイ基板のゲート線に駆動信号を提供し、駆動信号の出力ポートと、発光制御線、第１クロック入力ポート及び第１出力制御ノードとそれぞれ連結され、前記第１クロック入力ポートからの第１クロック信号が第１レベルにあるときに、発光制御信号の電位レベルが前記発光制御線から前記第１出力制御ノードに印加されるように制御し、第１クロック信号が第２レベルにあるときに、前記第１出力制御ノードの電位レベルを維持するように構成される、第１出力ノード制御サブ回路と、前記第１出力制御ノード、前記出力ポート及び第２電圧入力ポートとそれぞれ連結され、前記第２電圧入力ポートは前記第２レベルの電位レベルを供給する、第１出力サブ回路と、前記発光制御線、前記第２電圧入力ポート、第２クロック入力ポート、初期信号入力ポート及び第２出力制御ノードとそれぞれ連結され、前記第２クロック入力ポートからの第２クロック信号が前記第１レベルにあるときに、前記初期信号入力ポートからのスタート信号が前記第２出力制御ノードに印加されるように制御し、前記発光制御信号の電位レベルが前記第１レベルにあるときに、前記第２レベルが前記第２出力制御ノードに印加されるように制御し、前記第１クロック信号と前記発光制御信号の電位レベルの両方が前記第２レベルにあるときに、前記第２出力制御ノードの電位レベルを維持するように構成される、第２出力ノード制御サブ回路と、 前記第２出力制御ノード、前記出力ポート及び前記第１クロック入力ポートとそれぞれ連結される、第２出力サブ回路と、を含む、シフトレジスタユニットを提供する。

【0005】

記第１出力サブ回路は、前記第１出力ノードの電位レベルが前記第１レベルにあるときに、前記出力ポートで前記第２電位レベルが出力されるように制御するように構成され、前記第２出力サブ回路は、前記第２出力制御ノードの電位レベルが前記第１レベルにあるときに、前記出力ポートで前記第１クロック信号が出力されるように制御するように構成されてもよい。

【0006】

前記第１出力ノード制御サブ回路は、前記第１クロック入力ポートに接続されるゲート、前記発光制御線に接続される第１端子及び前記第１出力制御ノードに接続される第２端子を有する第１制御トランジスタと、前記第２電圧入力ポートに接続される第１端子及び前記第１出力制御ノードに接続される第２端子を有する第１キャパシタと、を含んでもよい。

【0007】

前記第２出力ノード制御サブ回路は、前記第２クロック入力ポートに接続されるゲート、前記初期信号入力ポートに接続される第１端子及び前記第２出力制御ノードに接続される第２端子を有する第２制御トランジスタと、 前記発光制御線に接続されるゲート、前記第２出力制御ノードに接続される第１端子及び前記第２電圧入力ポートに接続される第２端子を有する第３制御トランジスタと、前記出力ポートに接続される第１端子及び前記第１クロック入力ポートに接続される第２端子を有する第２キャパシタと、を含んでもよい。

【0008】

前記第１出力サブ回路は、前記第１出力制御ノードに接続されるゲート、前記出力ポートに接続される第１端子及び前記第２電圧入力ポートに接続される第２端子を有する第１出力トランジスタを含み、前記第２出力サブ回路は、前記第２出力制御ノードに接続されるゲート、前記第１クロック入力ポートに接続される第１端子及び前記出力ポートに接続される第２端子を有する第２出力トランジスタを含んでもよい。

【0009】

別の方面において、本開示は、サブ画素の走査を行う各時期において、初期フェーズ、入力フェーズ、出力フェーズ、リセットフェーズ及び出力カットオフフェーズを含み、前記初期フェーズにおいて、前記発光制御信号及び前記第１クロック信号の電位レベルを前記第１レベルに設定し、前記スタート信号及び前記第２クロック信号の電位レベルを前記第２レベルに設定し、前記第１出力制御ノードに前記第１レベルの前記発光制御信号を印加するように、前記第１出力ノード制御サブ回路により制御されて、前記第１出力制御ノードの電位レベルを前記第１レベルに制御し、前記第２出力制御ノードに前記第２レベルを印加するように、前記第２出力ノード制御サブ回路により制御され、前記入力フェーズにおいて、前記スタート信号及び前記第２クロック信号の電位レベルを前記第１レベルに設定し、前記発光制御信号及び前記第１クロック信号の電位レベルを前記第２レベルに設定し、前記第１出力制御ノードを前記第１レベルに維持するように、前記第１出力ノード制御サブ回路により制御され、前記第２出力制御ノードを前記第１レベルに制御するために、前記第２出力制御ノードが前記スタート信号を受け取るように、前記第２出力ノード制御サブ回路により制御され、前記出力フェーズにおいて、前記第１クロック信号の電位レベルを前記第１レベルに設定し、前記第２クロック信号、前記スタート信号及び前記発光制御信号の電位レベルを前記第２レベルに設定し、前記第１出力制御ノードを前記第２レベルに制御するために、前記第１出力制御ノードが前記発光制御信号を受け取るように、前記第１出力ノード制御サブ回路により制御され、前記第２出力制御ノードを前記第１レベルに維持するように、前記第２出力ノード制御サブ回路により制御され、前記リセットフェーズにおいて、前記第１クロック信号及び前記スタート信号の電位レベルを前記第２レベルに設定し、前記第２クロック信号及び前記発光制御信号の電位レベルを前記第１レベルに設定し、前記第２出力制御ノードを前記第２レベルに制御するために、前記スタート信号の前記第２レベルが前記第２出力制御ノードに印加されるように、前記第２出力ノード制御サブ回路により制御され、前記第１出力制御ノードを前記第２レベルに維持するように、前記第１出力ノード制御サブ回路により制御され、前記出力カットオフフェーズにおいて、前記第１出力制御ノードを前記第１レベルに制御するように、前記第１出力ノード制御サブ回路により制御され、前記第２出力制御ノードを前記第２レベルに制御するように、前記第２出力ノード制御サブ回路により制御される、シフトレジスタユニットを駆動する方法を提供する。

【0010】

前記出力カットオフフェーズの第１期間において、前記第１クロック信号及び前記発光制御信号の電位レベルを前記第１レベルに設定し、前記第２クロック信号及び前記スタート信号の電位レベルを前記第２レベルに設定し、前記第１出力制御ノードを前記第１レベルに制御するために、前記発光制御信号が前記第１出力制御ノードに印加されるように、前記第１出力ノード制御サブ回路により制御され、前記第２レベルが前記第２出力制御ノードに印加されるように、前記第２出力ノード制御サブ回路により制御され、前記出力カットオフフェーズの第２期間において、前記第２クロック信号及び前記発光制御信号の電位レベルを前記第１レベルに設定し、前記第１クロック信号及び前記スタート信号の電位レベルを前記第２レベルに設定し、前記第１出力制御ノードを前記第１レベルに制御するように、前記第１出力ノード制御サブ回路により制御され、前記第２レベルが前記第２出力制御ノードに印加されるように、前記第２出力ノード制御サブ回路により制御され、前記出力カットオフフェーズの第２期間が終了した後、前記出力カットオフフェーズの時間周期がすべて終了するまで、前記出力カットオフフェーズの第２期間が後に続く前記出力カットオフフェーズの第１期間をリスタートしてもよい。

【0011】

この方法は、前記出力フェーズと前記リセットフェーズとの間の維持フェーズにおいて、前記第１クロック信号、前記第２クロック信号、前記スタート信号及び前記発光制御信号の電位レベルを前記第２レベルに設定し、前記第２出力制御ノードを前記第１レベルに維持するように、前記第２出力ノード制御サブ回路により制御される工程をさらに含んでもよい。

【0012】

この方法は、前記初期フェーズにおいて、前記第１出力サブ回路を駆動して前記出力ポートが前記第２レベルの前記駆動信号を出力するように制御する工程をさらに含んでもよい。

【0013】

この方法は、前記入力フェーズにおいて、前記出力ポートを前記第２電圧入力ポートに接続するように、前記第１出力サブ回路により制御され、前記出力ポートを前記第１クロック入力ポートに接続するように、前記第２出力サブ回路により制御され、出力ポートが前記第２レベルの前記駆動信号を出力するように、前記第１出力サブ回路及び前記第２出力サブ回路により共通制御される工程をさらに含んでもよい。

【0014】

この方法は、前記出力フェーズにおいて、前記出力ポートが前記第１レベルの前記駆動信号を出力するように制御するために、前記出力ポートを前記第１クロック入力ポートに接続するように、前記第２出力サブ回路により制御される工程をさらに含んでもよい。

【0015】

この方法は、前記維持フェーズにおいて、前記出力ポートが前記第２レベルの前記駆動信号を出力するように制御するために、前記出力ポートを前記第１クロック入力ポートに接続するように、前記第２出力サブ回路により制御される工程をさらに含んでもよい。

【0016】

この方法は、前記リセットフェーズにおいて、前記出力ポートが前記第２レベルの前記駆動信号の出力を継続するように、前記第１出力サブ回路及び前記第２出力サブ回路により制御される工程をさらに含んでもよい。

【0017】

この方法は、前記出力カットオフフェーズにおいて、前記出力ポートが前記第２レベルの前記駆動信号を出力するように、前記第１出力サブ回路により制御される工程をさらに含んでもよい。

【0018】

別の方面において、本開示は、複数の発光制御線と、複数のゲート線と、複数の請求項１から５のいずれか一項に記載のシフトレジスタユニットと、を含み、前記複数のシフトレジスタユニットは、各々前記複数の発光制御線のうちのいずれかひとつと連結され、前記複数のゲート線のうちのいずれかひとつに出力される駆動信号を生成するように構成される、アレイ基板を提供する。

【0019】

別の方面において、本開示は本開示で述べるアレイ基板を含む表示パネルを提供する。

【0020】

別の方面において、本開示は本開示で述べる表示パネルを含む表示装置を提供する。

【図面の簡単な説明】

【0021】

以下の図面は開示された様々な実施形態の例にすぎず、本発明の範囲を限定するものではない。

【図1】本開示のいくつかの実施形態によるシフトレジスタユニットのブロック図である。

【図2】本開示の一実施形態によるシフトレジスタユニットのブロック図である。

【図3】本開示の別の実施形態によるシフトレジスタユニットのブロック図である。

【図4】本開示の一実施形態によるシフトレジスタユニットの回路図である。

【図5】本開示の一実施形態によるＡＭＯＬＥＤ画素構造におけるシフトレジスタユニットの作動を示すタイミング波形図である。

【図6】本開示のいくつかの実施形態によるシフトレジスタユニットの駆動方法を示すフローチャートである。

【発明を実施するための形態】

【0022】

以下では、実施形態を参照しつつ、本開示について具体的に説明する。なお、いくつかの実施形態に関する以下の説明は例示及び説明としてのものに過ぎず、全てを網羅している訳ではなく、また、開示されるそのままの形態に本発明を限定するものでもない。

【0023】

駆動信号を生成するための従来の走査シフトレジスタでは、トリガ信号として発光制御信号を用いない。言い換えれば、走査シフトレジスタと発光制御シフトレジスタは両方とも組み込みシステムというよりもむしろ個別に設計されているため、走査シフトレジスタの構造が比較的複雑となっている。

【0024】

そこで、本開示は、特に、従来技術における制限及び欠点に起因する一つ以上の課題を実質的に解消する、シフトレジスタユニット、アレイ基板、表示パネル、表示装置及び駆動方法を提供する。ひとつの方面において、本開示はアレイ基板のゲート線に駆動信号を提供するシフトレジスタユニットを提供する。いくつかの実施形態において、シフトレジスタユニットは、駆動信号の出力ポートと、発光制御線、第１クロック入力ポート及び第１出力制御ノードとそれぞれ連結され、第１クロック入力ポートからの第１クロック信号が第１レベルにあるときに、発光制御信号の電位レベルが発光制御線から第１出力制御ノードに印加されるように制御し、第１クロック信号が第２レベルにあるときに、第１出力制御ノードの電位レベルを維持するように構成される、第１出力ノード制御サブ回路と、第１出力制御ノード、出力ポート及び第２電圧入力ポートとそれぞれ連結され、第２電圧入力ポートは第２レベルの電位レベルを供給する第１出力サブ回路と、発光制御線、第２電圧入力ポート、第２クロック入力ポート、初期信号入力ポート及び第２出力制御ノードとそれぞれ連結され、第２クロック入力ポートからの第２クロック信号が第１レベルにあるときに、初期信号入力ポートからのスタート信号が第２出力制御ノードに印加されるように制御し、発光制御信号の電位レベルが第１レベルにあるときに、第２レベルが第２出力制御ノードに印加されるように制御し、第１クロック信号と発光制御信号の電位レベルの両方が第２レベルにあるときに、第２出力制御ノードの電位レベルを維持するように構成される、第２出力ノード制御サブ回路と、第２出力制御ノード、出力ポート及び第１クロック入力ポートとそれぞれ連結される第２出力サブ回路と、を含む。

【0025】

図１は、本開示のいくつかの実施形態によるシフトレジスタユニットのブロック図である。図１を参照すると、シフトレジスタユニットは、発光制御線を介して対応する発光ダイオードの発光を駆動するデータ信号に基づき、画像を表示するアレイ基板内のサブ画素のアレイを１行ずつ制御する、ゲート線の駆動信号を生成するために提供される。図１に示すように、シフトレジスタユニットは、駆動信号を出力するための出力ポートＯＵＴＰＵＴを含む。また、シフトレジスタユニットは、発光制御線、第１クロック入力ポート及び第１出力制御ノードＡとそれぞれ連結される第１出力ノード制御サブ回路１１を含む。第１出力ノード制御サブ回路１１は、第１クロック入力ポートからの第１クロック信号ＣＫ１が第１電位レベル（第１レベル）に設定されるときに、発光制御線における発光制御信号ＥＭが第１出力制御ノードＡに印加されるように制御するように構成される。さらに、第１出力ノード制御サブ回路１１は、第１クロック信号ＣＫ１が第２電位レベル（第２レベル）に設定されるときに、第１出力制御ノードＡの電位レベルを維持するように構成される。シフトレジスタユニットを画素駆動回路に実際に実装する際、シフトレジスタユニットが実質的にｐ-型トランジスタにより作製されると、第１レベルは低電位レベルであり、第２レベルは高電位レベルであってもよい。或いは、シフトレジスタユニットが実質的にｎ-型トランジスタにより作製されると、第１レベルは高電位レベルであり、第２レベルは低電位レベルであってもよい。いずれのオプションも、本明細書を通して開示されるシフトレジスタユニットの作動原理に影響することなく、適用できる。

【0026】

図１を参照すると、シフトレジスタユニットは、第１出力制御ノードＡ、出力ポートＯＵＴＰＵＴ及び第２電圧入力ポートとそれぞれ連結される第１出力サブ回路１２をさらに含む。第２電圧入力ポートは、第２電位レベルの電圧信号を提供するように構成される。

【0027】

このほか、シフトレジスタユニットは、発光制御線、第２電圧入力ポート、第２クロック入力ポート、初期信号入力ポート及び第２出力制御ノードＢとそれぞれ連結される第２出力ノード制御サブ回路１３を含む。第２出力ノード制御サブ回路１３は、第２クロック信号ＣＫ２が第１レベルに設定されるときに、スタート信号ＳＴＶＧが第２出力制御ノードＢに印加されるように制御するように構成される。さらに、第２出力ノード制御サブ回路１３は、第１レベルの発光制御信号ＥＭが提供されたときに、第２制御ノードＢで第２レベルＶ２が受け取られるように制御するように構成される。このほか、第２出力ノード制御サブ回路１３は、第１クロック信号ＣＫ１と発光制御信号の両方の電位レベルが第２レベルに設定されたときに、第２制御ノードＢの電位レベルを維持するように構成される。

【0028】

図１を参照すると、シフトレジスタユニットは、第２出力制御ノードＢ、出力ポートＯＵＴＰＵＴ及び第１クロック入力ポートとそれぞれ連結される第２出力サブ回路1４をさらに含む。いくつかの実施形態において、シフトレジスタユニットは、補償機能を伴う画素発光の駆動を実現するように設計される。各走査期間においては、発光制御線は発光制御信号ＥＭを出力し、第１クロック信号ＣＫ１は第１クロック入力ポートから入力され、第２クロック信号ＣＫ２は第２クロック入力ポートから入力され、第２電位レベルＶ２は第２電圧入力ポートから入力され、スタート信号ＳＴＶＧは初期信号入力ポートから入力される。シフトレジスタユニットは、第１出力ノード制御サブ回路１１と第２出力ノード制御サブ回路１３の両方を発光制御線に接続して、発光制御信号が駆動信号を生成するためのトリガ信号となるように構成される。このような回路構造は、各ゲート線の各駆動信号を生成するシフトレジスタユニットを大幅に簡単化し、表示パネルのフレーム幅を狭くするのに有利でコストダウンを図ることができる。

【0029】

いくつかの実施形態において、走査シフトレジスタ回路は、上記で開示した複数のシフトレジスタユニットにより作製し、ＡＭＯＬＥＤ画素構造における常時オン発光制御線を用いて発光制御信号を提供することですべてのゲート線のための駆動信号の生成を誘発して、発光制御線及びゲート線がＡＭＯＬＥＤ画素構造において互いに連結され、こうして、走査シフトレジスタ回路の回路構造が簡単化される。

【0030】

図１に示すシフトレジスタユニットの一実施態様において、第１出力サブ回路１２は、第１出力制御ノードＡが第１レベルに制御されるときに、出力ポートＯＵＴＰＵＴを制御して駆動信号を第２レベルＶ２により出力するように構成される。第２出力サブ回路１４は、第２出力制御ノードＢが第１レベルに制御されるときに、出力ポートＯＵＴＰＵＴを制御して駆動信号を第１クロック信号ＣＫ１により出力するようにさらに構成される。

【0031】

図２は、本開示の一実施形態によるシフトレジスタユニットのブロック図である。図２を参照すると、この実施形態において、第１出力ノード制御サブ回路１１は第１制御トランジスタＭ１及び第１キャパシタＣ１を含む。具体的には、第１制御トランジスタＭ１は、第１クロック入力ポートに接続されるゲートと、発光制御線に接続される第１端子と、第１出力制御ノードＡに接続される第２端子と、を有する。第１キャパシタＣ１は、（第２電位レベルＶ２により電圧信号を受け取る）第２電圧入力ポートに接続される第１端子と、第１出力制御ノードＡに接続される第２端子と、を有する。図１において、Ｍ１はｐ-型トランジスタを選択した。代替実施態様において、Ｍ１はｎ-型トランジスタであってもよい。本開示では、トランジスタの型式を限定しない。

【0032】

図２を参照すると、シフトレジスタユニットの作動中、第１クロック信号ＣＫ１が低電位レベルにあるときに、Ｍ１は導通状態にあるためＣＫ１がノードＡに送信される。第１クロック信号ＣＫ１が高電位レベルにあるときに、Ｃ１はノードＡの電位レベルを変更せずそのまま維持する。作動中において、発光制御線は発光制御信号ＥＭを出力する。第１クロック信号ＣＫ１は第１クロック入力ポートから入力され、第２クロック信号ＣＫ２は第２クロック入力ポートから入力される。

【0033】

図３は、本開示の別の実施形態によるシフトレジスタユニットのブロック図である。図３を参照すると、この実施形態において、第２出力ノード制御サブ回路１３は第２制御トランジスタＭ２、第３制御トランジスタＭ３及び第２キャパシタＣ２を含む。第２制御トランジスタＭ２は、第２クロック入力ポートに接続されるゲートと、初期信号入力ポートに接続される第１端子と、第２出力制御ノードＢに接続される第２端子と、を有する。第３制御トランジスタＭ３は、発光制御線に接続されるゲートと、第２出力制御ノードＢに接続される第１端子と、第２電圧入力ポートに接続される第２端子と、を有する。第２キャパシタＣ２は、出力ポートＯＵＴＰＵＴに接続される第１端子と、第１クロック入力ポートに接続される第２端子と、を有する。

【0034】

シフトレジスタユニットの作動中、第２クロック信号ＣＫ２は第２クロック入力ポートから受け取られる。スタート信号ＳＴＶＧは、初期信号入力ポートから提供される。発光制御線は発光制御信号ＥＭを出力する。第２電位レベルＶ２は、第２電圧入力ポートから提供される電圧信号である。第１クロック信号ＣＫ１は、第１クロック入力ポートから受け取られる。

【0035】

図３に示すシフトレジスタユニットの実施態様において、Ｍ２とＭ３はｐ-型トランジスタを選択した。第２電位レベルＶ２は、高レベルに設定される。代替実施態様において、Ｍ２とＭ３はｎ-型トランジスタを選択してもよい。

【0036】

具体的には、図３に示すシフトレジスタユニットの作動中、ＣＫ２が低電位レベルに設定されると、Ｍ２は導通状態にあるためスタート信号ＳＴＶＧがノードＢに送信される。低電位レベルの発光制御信号ＥＭが提供される場合、Ｍ３は導通状態にあるため第２電位レベルＶ２がノードＢに送信される。ＣＫ２とＥＭの両方が高電位レベルにあるときに、トランジスタＣ２はノードＢの電位レベルを変更せずそのまま維持する。

【0037】

図４は、本開示の一実施形態によるシフトレジスタユニットの回路図である。この実施形態において、シフトレジスタユニットは、駆動信号を出力する出力ポートＯＵＴＰＵＴを含む。シフトレジスタユニットは、第１出力ノード制御サブ回路１１と、第１出力サブ回路１２と、第２出力ノード制御サブ回路１３と、第２出力サブ回路１４と、をさらに含む。図４に示す実施形態を参照すると、第１出力サブ回路１２は第１出力トランジスタＭ４を含み、第２出力サブ回路１４は第２出力トランジスタＭ５を含む。Ｍ４は、第１出力制御ノードＡに接続されるゲートと、出力ポートＯＵＴＰＵＴに接続される第１端子と、第２電圧入力ポートに接続される第２端子と、を有する。Ｍ５は、第２出力制御ノードＢに接続されるゲートと、第１クロック入力ポートに接続される第１端子と、出力ポートＯＵＴＰＵＴに接続される第２端子と、有する。

【0038】

図４を参照すると、第１出力ノード制御サブ回路１１は、第１クロック入力ポートに接続されるゲート、発光制御線に接続されるソース及び第１出力制御ノードＡに接続されるドレインを有する第１制御トランジスタＭ１含む。第１出力ノード制御サブ回路１１は、高電圧入力ポートに接続される第１端子及び第１出力制御ノードＡに接続される第２端子を有する第１キャパシタＣ１さらに含む。第１クロック信号ＣＫ１は第１クロック入力ポートから入力される。発光制御信号ＥＭは発光制御線から提供される。高電圧入力ポートは高電圧レベルＶＧＨを提供する。

【0039】

図４を参照すると、第２出力ノード制御サブ回路１２は第２制御トランジスタＭ２、第３制御トランジスタＭ３及び第２キャパシタＣ２を含む。Ｍ２は、第２クロック入力ポートに接続されるゲートと、初期信号入力ポートに接続されるソースと、第２出力制御ノードＢに接続されるドレインと、を有する。Ｍ３は、発光制御線に接続されるゲートと、第２出力制御ノードＢに接続されるドレインと、高電圧入力ポートに接続されるソースと、を有する。第２キャパシタＣ２は、出力ポートＯＵＴＰＵＴに接続される第１端子と、第１クロック入力ポートに接続される第２端子と、を有する。第２クロック信号ＣＫ２は、第２クロック入力ポートから入力される。

【0040】

図４を再び参照すると、第１出力サブ回路１２は、第１出力制御ノードＡに接続されるゲート、出力ポートＯＵＴＰＵＴに接続されるドレイン及び高電圧入力ポートに接続されるソースを有する第１出力トランジスタＭ４含む。第２出力サブ回路１４は、第２出力制御ノードＢに接続されるゲートと、第１クロック入力ポートに接続されるソース及び出力ポートＯＵＴＰＵＴに接続されるドレインを有する第２出力トランジスタＭ５含む。図４において、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４及びＭ５はすべてｐ-型トランジスタである。

【0041】

いくつかの実施形態において、発光制御信号ＥＭはＡＭＯＬＥＤ画素構造におけるＬＥＤの発光を制御する制御信号である。通常、ＥＭはパルスサイクルの一部のフェーズのみ高電圧信号として出力され、パルスサイクルの残りのすべてのフェーズにおいては低電圧信号として出力される。こうすることで、ＡＭＯＬＥＤ画素は適宜制御されて発光し、画像を表示する。具体的には、発光制御信号が高電圧カットオフ状態にあるときに、ＡＭＯＬＥＤのデータ書き込みを制御する駆動信号が、データ電圧信号をＡＭＯＬＥＤ画素回路構造に書き込むための低電圧オン信号の提供をちょうど開始する。データを書き込んだ後、駆動信号は高電圧オフ信号に変換される。すると、発光制御信号が低電圧オン信号に変換されるため、画素ＬＥＤは、画素構造に書き込まれたデータ電圧信号により制御される、対応する強度を有する光線を発光できる。

【0042】

図５は、本開示の一実施形態によるＡＭＯＬＥＤ画素構造におけるシフトレジスタユニットの作動を示すタイミング波形図である。シフトレジスタユニッの作動は、ＡＭＯＬＥＤ画素構造へのデータ書き込みを制御する駆動信号の生成を発光制御信号を用いて誘発する。図１から図４に開示するシフトレジスタユニットの作動は、１つの走査周期におけるタイミング波形において示すことができる。走査周期は、初期フェーズＴ１、入力フェーズＴ２、出力フェーズＴ３、リセットフェーズＴ４及び出力カットオフフェーズＴ５を少なくとも含む。図５を参照すると、初期フェーズＴ１において、スタート信号ＳＴＶＧ及び第２クロック信号ＣＫ２は高電圧カットオフ信号である。第１クロック信号ＣＫ１及び発光制御信号ＥＭは低電圧オン信号である。ＣＫ１は、第１制御トランジスタＭ１がターンオンされてＥＭ信号が第１キャパシタＣ１に書き込まれ、第１出力トランジスタＭ４がターンオンされて高電圧レベル信号ＶＧＨが出力ポートＯＵＴＰＵＴに送信されるように制御を行う。同一のフェーズにおいて、発光制御信号ＥＭは、第３制御トランジスタＭ３がターンオンされてＶＧＨ信号が第２キャパシタＣ２に書き込まれ、第２出力トランジスタＭ５がオフ状態となるように制御を行う。

【0043】

図５を参照すると、入力フェーズＴ２において、スタート信号ＳＴＶＧ及び第２クロック信号ＣＫ２は低電圧オン信号であり、第１クロック信号ＣＫ１及び発光制御信号ＥＭは高電圧オフ信号である。このフェーズにおいて、ＣＫ２は、第２制御トランジスタＭ２がターンオンされて低電圧レベルにあるＳＴＶＧが第２キャパシタＣ２に書き込まれ、第２出力トランジスタＭ５がターンオンされて高電圧レベルにあるＣＫ１が出力ポートＯＵＴＰＵＴに書き込まれるように制御を行う。同一のフェーズにおいて、Ｍ４のゲート電位レベルは、初期フェーズＴ１において第１キャパシタＣ１により維持された低電圧状態のままである。これにより、Ｍ４が確実にオン状態に維持されて、ＶＧＨ信号を出力ポートＯＵＴＰＵＴへ継続的に書き込む。

【0044】

出力フェーズＴ３において、ＳＴＶＧ、ＣＫ２及びＥＭはすべて高電圧オフ信号である。ＣＫ１は低電圧オン信号である。この低電圧ＣＫ１は、第１制御トランジスタＭ１をターンオンし、ＥＭをＣ１に書き込んでＭ４をオフ状態にする。Ｔ３における第１クロック信号ＣＫ１の低電圧は、Ｔ２における高電圧から変更されたものである。この変更は、第２出力トランジスタＭ５のゲート・ソースカップリングキャパシタのブートストラップ効果を誘発してＣ２の電位レベルを引き下げるため、低電圧ＣＫ１がＭ５から出力ポートＯＵＴＰＵＴまで完全に送信される。第３制御トランジスタＭ３のゲートがＥＭを高電圧オフ信号として受け取るため、Ｍ３はオフ状態にあり、高電圧ＶＧＨはＣ２の電位レベルに影響しない。

【0045】

リセットフェーズＴ４において、ＳＴＶＧ及びＣＫ１は高電圧オフ信号である。ＣＫ２及びＥＭは低電圧オン信号である。出力フェーズＴ３とリセットフェーズＴ４との間には、ＣＫ１、ＣＫ２及びＥＭがすべて高電圧オフ信号であるギャップ期間がある。しかし、このギャップ期間は、高電圧ＣＫ１が低電圧レベルから高電圧レベルへ切り替わった際に設定される。高電圧ＣＫ２が第２制御トランジスタＭ２をオフ状態に制御し、ＥＭも第３制御トランジスタＭ３をオフ状態に制御するため、第２キャパシタＣ２は依然として第２出力トランジスタＭ５のゲート電位レベルを低電位レベルに維持してＭ５をオン状態に維持することができる。この時点で、ＣＫ１は低電位レベルから高電位レベルへ変更されるため、出力ポートＯＵＴＰＵＴに送信された信号も低電位レベルから高電位レベルへ切り替わる。ここで、リセットフェーズＴ４に正式に入る。第２クロック信号ＣＫ２は、第２制御トランジスタＭ２がターンオンされて高電圧ＳＴＶＧがＣ２に書き込まれＭ５をオフ状態に維持するように制御する。また、Ｃ１の電位レベルは、Ｍ４のゲート電位レベルを出力フェーズＴ３で得られた高レベルに維持できるため、Ｍ４もオフ状態に維持されて、出力ポートＯＵＴＰＵＴの電位レベルはリセットフェーズＴ４の前と同様の電位レベルである、出力ポートにおける大きい寄生容量により保持される高レベルに維持される。

【0046】

出力カットオフフェーズＴ５は第１期間Ｔ５１を実際に含む。この第１出力カットオフ期間Ｔ５１において、ＳＴＶＧ及びＣＫ２は高電圧オフ信号である。ＣＫ１及びＥＭは低電圧オン信号である。ＣＫ１は、Ｍ１がターンオンされて低電圧ＥＭをＣ１まで送信するように制御し、Ｍ１をターンオンして高電圧ＶＧＨを出力ポートＯＵＴＰＵＴまで送信する。また、ＥＭは、Ｍ３がターンオンされて高電圧ＶＧＨをＣ２に書き込むように制御し、Ｍ５をオフ状態に維持する。後続の第２出力カットオフ期間Ｔ５２において、ＳＴＶＧ及びＣＫ１は高電圧オフ信号であり、ＣＫ２及びＥＭは低電圧オン信号である。低電圧ＣＫ２は、Ｍ２がターンオンされて高電圧ＳＴＶＧをＣ２に書き込むように制御する。ＥＭは、Ｍ５をオフ状態に維持しつつ、Ｍ４がターンオンされて高電圧ＶＧＨをＣ２に書き込むように制御する。第１出力トランジスタＭ４のゲート電位レベルは、第１出力カットオフ期間Ｔ５１において設定される低レベルにＣ１によって維持されるため、Ｍ４はオン状態に維持されて高電圧ＶＧＨが出力ポートＯＵＴＰＵＴに継続的に書き込まれる。

【0047】

この期間Ｔ５２の後、かつ本発明を通して開示されるシフトレジスタユニットが実施する次の走査期間の前に、シフトレジスタユニットは上記第２期間Ｔ５２が後に続く第１期間Ｔ５１を継続的に複数回繰り返し、出力カットオフフェーズの時間周期がすべて終了するまで、出力ポートＯＵＴＰＵＴがＶＧＨを高電圧で受け取るように維持する。

【0048】

図６は、本開示のいくつかの実施形態によるシフトレジスタユニットの駆動方法を示すフローチャートである。一実施形態において、この駆動方法は、図５に示す走査周期全体において変動する様々な制御信号によって制御される、図１から図４に示されるシフトレジスタユニットに適用される。この方法は初期工程を含み、各走査周期の初期フェーズにおいて、この工程は、発光制御信号及び第１クロック信号を第１電位レベル（第１レベル）に設定し、スタート信号及び第２クロック信号を第２電位レベル（第２レベル）に設定する工程を含む。さらに、この工程は、第１出力ノード制御サブ回路を用いて、第１出力制御ノードに書き込まれる発光制御信号を制御することで、第１出力制御ノードの電位レベルが第１レベルになるように制御する工程を含む。また、この工程は、第２出力ノード制御サブ回路を用いて、第２出力制御ノードに印加される第２レベルを制御する工程を含む。

【0049】

この方法はさらに入力工程を含み、各走査周期の入力フェーズにおいて、この工程は、スタート信号及び第２クロック信号を第１レベルに設定し、発光制御信号及び第２クロック信号を第２レベルに設定する工程を含む。さらに、この工程は、第１出力ノード制御サブ回路を用いて、第１出力制御ノードの電位レベルを第１レベルに維持する工程を含む。また、この工程は、第２出力ノード制御サブ回路を用いて、第２出力制御ノードに印加されるスタート信号を制御することで、第２出力制御ノードの電位レベルを第１レベルに制御する工程を含む。

【0050】

また、この方法は出力工程を含み、各走査周期の出力フェーズにおいて、この工程は、第１クロック信号を第１レベルに設定し、第２クロック信号、スタート信号及び発光制御信号を第２レベルに設定する工程を含む。さらに、この工程は、第１出力ノード制御サブ回路を用いて、第１出力制御ノードに印加される発光制御信号を制御することで、第１出力制御ノードの電位レベルを第２レベルに制御する工程を含む。また、この工程は、第２出力ノード制御サブ回路を用いて、第２出力制御ノードの電位レベルを第１レベルに維持する工程を含む。

【0051】

このほか、この方法はリセット工程を含み、各走査周期のリセットフェーズにおいて、この工程は、第１クロック信号及びスタート信号を第２レベルに設定し、第２クロック信号及び発光制御信号を第１レベルに設定する工程を含む。さらに、この工程は、第２出力ノード制御サブ回路を用いて、発光制御信号及び第２出力制御ノードに印加される第２レベルを制御することで、第２出力制御ノードの電位レベルを第２レベルに制御する工程を含む。また、この工程は、第１出力ノード制御サブ回路を用いて、第１出力制御ノードの電位レベルを第２レベルに維持する工程を含む。

【0052】

その上、この方法は出力カットオフ工程を含み、各走査周期の出力カットオフフェーズにおいて、この工程は、第１出力ノード制御サブ回路を用いて第１出力制御ノードの電位レベルを第１レベルに制御し、第２出力ノード制御サブ回路を用いて第２出力制御ノードの電位レベルを第２レベルに制御する工程を含む。

【0053】

いくつかの実施形態において、本開示のシフトレジスタユニットの駆動方法は、発光制御線の発光制御信号を、第１出力制御ノード及び第２出力制御ノードの電位レベルを制御するトリガ信号として利用している。発光制御線を走査シフトレジスタユニットと連結させることで、駆動信号が生成可能となるとともに、走査シフトレジスタユニットの回路構造が簡単化される。

【0054】

図６を参照すると、出力カットオフ工程は第１サブ工程をさらに含み、出力カットオフフェーズの第１カットオフ期間において、このサブ工程は、第１クロック信号及び発光制御信号を第１レベルに設定し、第２クロック信号及びスタート信号を第２レベルに設定する工程を含む。さらに、このサブ工程は、第１出力ノード制御サブ回路を用いて、第１出力制御ノードに印加される発光制御信号を制御することで、第１出力制御ノードの電位レベルを第１レベルに制御する工程を含む。また、このサブ工程は、第２出力ノード制御サブ回路を用いて、第２出力制御ノードに印加される第２レベルを制御する工程を含む。

【0055】

さらに、出力カットオフ工程は第２サブ工程をさらに含み、出力カットオフフェーズの第２カットオフ期間において、このサブ工程は、第２クロック信号及び発光制御信号を第１レベルに設定し、第１クロック信号及びスタート信号を第２レベルに設定する工程を含む。さらに、このサブ工程は、第１出力ノード制御サブ回路を用いて、第１出力制御ノードの電位レベルを第１レベルに維持する工程を含む。このサブ工程は、第２出力ノード制御サブ回路を用いて、第２出力制御ノードに印加される第２レベルを制御する工程を追加で含む。

【0056】

このほか、第２サブ工程の終了時に、出力カットオフ工程は、第１サブ工程を再度実施することをさらに含み、出力カットオフ工程に割り当てられた全時間周期内において、出力カットオフフェーズが終了するまでサイクルを継続する。

【0057】

いくつかの実施形態において、この方法は、出力工程とリセット工程との間に維持工程を含む。具体的には、各走査周期の出力フェーズとリセットフェーズとの間のギャップ期間における維持工程は、第１クロック信号、第２クロック信号、スタート信号及び発光制御信号を第２レベルに設定する工程を含む。さらに、維持工程は、第２出力ノード制御サブ回路を用いて、第２出力制御ノードの電位レベルを第１レベルに維持する工程を含む。出力フェーズとリセットフェーズとの間のギャップ期間において、第２出力制御ノードの電位レベルは第１レベルに維持されて、シフトレジスタユニットの出力ポートから出力される駆動信号が低電圧レベルから高電圧レベルに引き上げられる。ここで、第１レベルは低電圧レベルであり、第２レベルは高電圧レベルである。

【0058】

いくつかの実施形態において、この方法の初期工程は、第１出力サブ回路を用いて、シフトレジスタユニットの出力ポートから出力される駆動信号を第２レベルに制御する工程をさらに含む。

【0059】

いくつかの実施形態において、この方法の入力工程は、第１出力サブ回路を用いて、出力ポートが第２電圧入力ポートに接続されて第２レベルの電圧信号を受け取るように制御する工程をさらに含む。さらに、入力工程は、第２出力サブ回路を用いて、第１クロック入力ポートに接続される出力ポートが第１クロック信号を受け取るように制御する工程を含む。その上、入力工程は、第１出力サブ回路と第２出力サブ回路の両方を用いて、出力ポートが第２レベルを出力するように制御する工程を含む。

【0060】

いくつかの実施形態において、この方法の出力工程は、第２出力サブ回路を用いて、第１クロック入力ポートに接続される出力ポートが第１クロック信号を受け取るように制御することで、出力ポートが第１レベルの駆動信号を出力するように制御する工程をさらに含む。

【0061】

いくつかの実施形態において、この方法の維持工程は、第２出力サブ回路を用いて、第１クロック入力ポートに接続される出力ポートが第１クロック信号を受け取るように制御することで、出力ポートが第２レベルを出力するように制御する工程をさらに含む。

【0062】

いくつかの実施形態において、この方法のリセット工程は、第１出力サブ回路及び第２出力サブ回路を用いて、出力ポートが第２レベルの出力を継続するように制御する工程をさらに含む。

【0063】

いくつかの実施形態において、この方法の出力カットオフ工程は、第１出力サブ回路を用いて、出力ポートが第２レベルを出力するように制御する工程をさらに含む。

【0064】

１つの代替方面において、本開示は上記のように図１から図６に示すシフトレジスタユニットの複数の段階により作製される走査シフトレジスタ回路をさらに提供する。走査シフトレジスタ回路は互いにカスケードされる複数のシフトレジスタユニットを含む。

【0065】

別の代替方面において、本開示は、複数の発光制御線及び複数のゲート線を含むアレイ基板を提供する。アレイ基板は、複数の発光制御線及び複数のゲート線を設けた走査シフトレジスタ回路を含む。走査シフトレジスタ回路は互いにカスケードされる複数のシフトレジスタユニットを含む。各シフトレジスタユニットは、複数のゲート線のうちのひとつの駆動信号を生成するための複数の発光制御線のうちのひとつと連結される。

【0066】

より具体的には、アレイ基板は、発光制御線、ゲート線及び走査シフトレジスタを含む。発光制御線は、走査シフトレジスタに接続される。発光制御線からの発光制御信号は、走査シフトレジスタ内の各シフトレジスタユニットにトリガ信号として提供されるため、走査シフトレジスタの回路が簡単化される。

【0067】

追加の代替方面において、本開示は上記のアレイ基板を含む表示パネルを提供する。

【0068】

さらに別の代替方面において、本開示は上記の表示パネルを含む表示装置を提供する。

【0069】

本発明の実施形態に関する以上の記載は例示と説明を目的としており、全てを網羅している訳ではなく、また開示された形態そのものに本発明を限定するものでもない。それ故、上記記載は限定ではなく例示を目的としていると見なすべきであり、多くの変更や変形は当業者にとって明らかであろう。本発明の原理とそれが実際に適用される最良の形態を最も説明しやすいような実施形態を選択しそれについて記載することで、特定の用途又は想定される適用に適した本発明の様々な実施形態及び様々な変更を当業者に理解させることを目的としている。本開示に付した請求項及びその均等物により本発明の範囲を定義することが意図され、別途示唆しない限り、すべての用語は合理的な範囲内で最も広く解釈されるべきである。従って、「本発明」、「本開示」又はこれに類する用語は請求項の範囲を必ずしも特定の実施形態に限定せず、本発明の例示的実施形態に対する参照は本発明への限定を示唆するものではなく、かかる限定を推論すべきではない。本発明は付属する請求項の構想と範囲のみにより限定される。さらに、これらの請求項では後に名詞又は要素を伴って「第１」「第２」等という表現を用いる場合がある。特定の数量が示されない限り、このような用語は専用語であると理解すべきであり、修飾された要素の数量が上記専用語により限定されると解釈してはならない。記載した効果や利点はいずれも本発明のすべての実施形態に適用されるとは限らない。当業者であれば、以下の請求項により定義される本発明の範囲から逸脱せずに、記載した実施形態を変形できることが理解されよう。さらに、以下の請求項に明記されているか否かを問わず、本開示の要素及び部品のいずれも公衆に捧げる意図はない。

【符号の説明】

【0070】

１１ 出力ノード制御サブ回路
１２ 出力サブ回路
１３ 出力ノード制御サブ回路
１４ 出力サブ回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】