特許 6985875 デジタル−アナログ変換回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6985875

(24)【登録日】2021年11月30日

(45)【発行日】2021年12月22日

(54)【発明の名称】デジタル−アナログ変換回路

(51)【国際特許分類】

   H03M 1/74 20060101AFI20211213BHJP

【ＦＩ】

   H03M1/74

【請求項の数】3

【全頁数】19

(21)【出願番号】特願2017-188189(P2017-188189)

(22)【出願日】2017年9月28日

(65)【公開番号】特開2019-68118(P2019-68118A)

(43)【公開日】2019年4月25日

【審査請求日】2020年8月13日

(73)【特許権者】

【識別番号】591128453

【氏名又は名称】株式会社メガチップス

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(74)【代理人】

【識別番号】100109715

【弁理士】

【氏名又は名称】塩谷 英明

(72)【発明者】

【氏名】坪田 英俊

【審査官】 竹内 亨

(56)【参考文献】

【文献】 特表２０１０−５１１３６８（ＪＰ，Ａ）

【文献】 特開２００９−０３８４６８（ＪＰ，Ａ）

【文献】 特開２００３−３１８７２１（ＪＰ，Ａ）

【文献】 特開２００５−１３０４６９（ＪＰ，Ａ）

【文献】 国際公開第２０１６／００２２４９（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／７４

(57)【特許請求の範囲】

【請求項1】

半導体集積回路と、制御回路と、アナログ信号出力回路と、を備えるデジタル−アナログ変換回路であって、
前記半導体集積回路は、
ｎ（ｎは１以上の整数）ビットのデジタル信号の各ビットに対応し、並列に接続されるｎ個の電流スイッチ回路と、
前記ｎ個の前記電流スイッチ回路の各々の出力電流が、前記ｎビットのデジタル信号の対応するビットに応じた電流となるように、前記ｎ個の前記電流スイッチ回路の各々の出力電流を制御する定電流制御回路と、
デジタル制御信号に基づいて、前記ｎ個の前記電流スイッチ回路の各々に対応するスイッチ制御信号を出力するスイッチ制御部と、を備え、
前記電流スイッチ回路は、
ゲートに所定電圧が印加されてＯＮし、ドレインが電流出力端子に接続される入出力用ＮチャネルＭＯＳ電界効果トランジスタである第１トランジスタと、
ゲートにスイッチ制御信号が入力され、前記第１トランジスタのソースからグランドへ流れる電流をＯＮ／ＯＦＦするコア用ＮチャネルＭＯＳ電界効果トランジスタである第２トランジスタと、
ゲートに前記スイッチ制御信号が入力され、前記第１トランジスタのゲート−ソース間の接続をＯＮ／ＯＦＦするコア用ＰチャネルＭＯＳ電界効果トランジスタである第３トランジスタと、を含み、
前記第１トランジスタのゲート絶縁膜は、前記第２トランジスタ及び前記第３トランジスタのそれぞれのゲート絶縁膜よりも厚く、
前記制御回路は、前記ｎビットの前記デジタル信号に基づいて前記デジタル制御信号を生成し、
前記制御回路は、前記ｎビットの前記デジタル信号の立ち上がり又は立ち下がりタイミングに対する前記デジタル制御信号の立ち上がり又は立ち下がりタイミングを、前記第２トランジスタがＯＮからＯＦＦに切り替わるタイミングに対応するように遅らせる遅延回路を含み、
前記アナログ信号出力回路は、前記ｎ個の前記電流スイッチ回路の総出力電流に応じたアナログ信号を出力する、
デジタル−アナログ変換回路。

【請求項2】

請求項１に記載のデジタル−アナログ変換回路であって、前記定電流制御回路は、前記電流スイッチ回路の出力電流を基準電流に基づいて制御するカレントミラー回路を構成するカレントミラー出力側トランジスタを含む、デジタル−アナログ変換回路。

【請求項3】

請求項１又は２に記載のデジタル−アナログ変換回路であって、前記電流スイッチ回路は、
ゲートに前記所定電圧が印加されてＯＮし、ドレインが他の電流出力端子に接続される入出力用ＮチャネルＭＯＳ電界効果トランジスタである第４トランジスタと、
ゲートに前記スイッチ制御信号の論理反転信号が入力され、前記第４トランジスタのソースからグランドへ流れる電流をＯＮ／ＯＦＦするコア用ＮチャネルＭＯＳ電界効果トランジスタである第５トランジスタと、
ゲートに前記スイッチ制御信号の論理反転信号が入力され、前記第４トランジスタのゲート−ソース間の接続をＯＮ／ＯＦＦするコア用ＰチャネルＭＯＳ電界効果トランジスタである第６トランジスタと、を含み、
前記第２トランジスタのソースと前記第５トランジスタのソースとが接続されている、デジタル−アナログ変換回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路及びデジタル−アナログ変換回路、並びに半導体集積回路の駆動方法に関し、特に、ＭＯＳ電界効果トランジスタを含む半導体集積回路及びデジタル−アナログ変換回路、並びに半導体集積回路の駆動方法に関する。

【背景技術】

【0002】

近年、ディープサブミクロン技術による半導体集積回路の微細化によって高集積化が進展するに伴い、半導体集積回路を構成するＭＯＳ電界効果トランジスタの微細化によるリーク電流の増加が問題となりつつある。リーク電流は、例えば、ＭＯＳ電界効果トランジスタのゲート絶縁膜の厚さと、ゲート長の長さを増加させることで減少させることができる。しかしながら、ＭＯＳ電界効果トランジスタの動作速度は、ゲート絶縁膜の厚さと、ゲート長の長さが増加するに従って低下する。そのため、高速な処理速度が要求される用途の半導体集積回路においては、高速な処理速度を実現しつつ、如何にしてリーク電流を低下させるかが問題となる。

【0003】

半導体集積回路において、高速な処理速度を実現しつつ、リーク電流を低下させることを目的とする技術の一例として、ＭＯＳ電界効果トランジスタで構成される主回路と、待機時にイネーブル信号をＯＦＦすることで主回路のリーク電流経路を遮断するリーク電流遮断用のＭＯＳ電界効果トランジスタとを備え、リーク電流遮断用のＭＯＳ電界効果トランジスタは、主回路を構成するＭＯＳ電界効果トランジスタよりもチャネル長が長いトランジスタ回路が知られている（例えば、特許文献１を参照）。

【0004】

また、他の技術の一例として、ＭＯＳ電界効果トランジスタで構成される論理回路と、待機時にイネーブル信号をＯＦＦすることで論理回路のリーク電流経路を遮断するリーク電流遮断用のＭＯＳ電界効果トランジスタとを備え、リーク電流遮断用のＭＯＳ電界効果トランジスタは、論理回路を構成するＭＯＳ電界効果トランジスタよりもリーク電流が小さい半導体集積回路が知られている（例えば、特許文献２を参照）。

【0005】

これらの技術によれば、論理回路を動作させる時にのみイネーブル信号をＯＮしてリーク電流遮断用のＭＯＳ電界効果トランジスタを導通させ、論理回路を待機させる時にはイネーブル信号をＯＦＦしてリーク電流遮断用のＭＯＳ電界効果トランジスタを非導通とすることにより、論理回路の待機時にリーク電流による無駄な電力消費を低減することができる。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００２−１６４７７５号公報

【特許文献2】特開２００８−０８５３４８号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ＭＯＳ電界効果トランジスタは、前述したように、高速に動作させるために微細化するに従って、必然的にリーク電流が増加する。つまり、ＭＯＳ電界効果トランジスタのリーク電流は、その動作速度の高速化に対してトレードオフの関係にあると言える。したがって、高速に動作する論理回路を実現するためにＭＯＳ電界効果トランジスタのゲート絶縁膜を薄く、ゲート長を短くすると、それに従ってリーク電流が増加し、その結果、論理回路のＯＮ／ＯＦＦ電流比が低下して誤動作が生じやすくなる。上記の従来技術は、リーク電流の低減が論理回路の待機時のみなされるため、論理回路の動作中には、上記説明したように、リーク電流によってＯＮ／ＯＦＦ電流比が低下して誤動作が生じやすくなるという問題が生ずることになる。

【0008】

このような状況に鑑み本発明はなされたものであり、その目的は、高速に動作し、かつ誤動作の虞が少ない半導体集積回路を提供することである。

【0009】

より具体的には、本発明の一つの目的は、半導体集積回路において、電流スイッチ回路のＯＦＦ時のリーク電流を低減することで、電流スイッチ回路のＯＮ／ＯＦＦ電流比を大きくし、電流スイッチ回路のＯＦＦ時のリーク電流による動作特性の劣化を回避することである。

【0010】

また、本発明の他の目的は、高速に動作し、かつ誤動作の虞が少ないデジタル−アナログ変換回路を提供することである。

【0011】

また、本発明の他の目的は、高速に動作し、かつ誤動作の虞が少ない半導体集積回路の駆動方法を提供することである。

【課題を解決するための手段】

【0012】

上記課題を解決するための本発明は、以下に示す発明特定事項乃至は技術的特徴を含んで構成される。

【0013】

すなわち、ある観点に従う本発明は、電流スイッチ回路を備える半導体集積回路である。前記電流スイッチ回路は、ゲートに所定電圧が印加されてＯＮし、ドレインが電流出力端子に接続される第１トランジスタと、ゲートにスイッチ制御信号が入力され、前記第１トランジスタのソースからグランドへ流れる電流をＯＮ／ＯＦＦする第２トランジスタと、ゲートに前記スイッチ制御信号が入力され、前記第１トランジスタのゲート−ソース間の接続をＯＮ／ＯＦＦする第３トランジスタと、を含む。前記第１トランジスタは、入出力用ＮチャネルＭＯＳ電界効果トランジスタであり得る。また、前記第２トランジスタは、コア用ＮチャネルＭＯＳ電界効果トランジスタであり得る。また、前記第３トランジスタは、前記コア用ＰチャネルＭＯＳ電界効果トランジスタであり得る。

【0014】

電流スイッチ回路は、第１トランジスタのゲートに所定電圧が印加されて第１トランジスタがＯＮしている間は、スイッチ制御信号による動作が可能な状態となる。動作中の電流スイッチ回路は、スイッチ制御信号がハイレベルである間は、第２トランジスタがＯＮし、それによって、第１トランジスタ及び第２トランジスタを通じて出力電流が流れる。また、動作中の電流スイッチ回路は、スイッチ制御信号がローレベルである間は、第２トランジスタがＯＦＦすることによって出力電流が遮断される。さらに、スイッチ制御信号がローレベルである間は、第３トランジスタがＯＮして第１トランジスタのゲート−ソース間が接続されて短絡され、それによって、第１トランジスタもＯＦＦする。

【0015】

そして、第１トランジスタは、入出力用ＭＯＳ電界効果トランジスタであるため、第２トランジスタよりもリーク電流が小さい。さらに、第２トランジスタに要求されるリーク電流は、第１トランジスタのゲートから第３トランジスタを介して流れるため、この第２トランジスタのリーク電流は、第１トランジスタのドレインからグランドへ流れる出力電流には全く影響しない。

【0016】

このようなことから、スイッチ制御信号がローレベルである間、電流スイッチ回路のリーク電流の大きさは、第１トランジスタのリーク電流に依存し、第１トランジスタのリーク電流以下になる。したがって、第１トランジスタのゲート絶縁膜を厚くすることによって、電流スイッチ回路のＯＮ／ＯＦＦ電流比を大きくすることができるので、リーク電流に起因するＯＮ／ＯＦＦ電流比の低下によって誤動作が生ずる虞を低減することができる。

【0017】

また、第３トランジスタは、第１トランジスタよりもゲート絶縁膜を薄くすることができるため、高速なスイッチ動作が可能である。したがって、スイッチ制御信号がローレベルになるタイミングから、第１トランジスタがＯＦＦして電流スイッチ回路のリーク電流が第１トランジスタのリーク電流以下になるまでの時間を極めて短くすることができる。

【0018】

さらに、上記説明したように、第１トランジスタは、入出力用ＭＯＳ電界効果トランジスタであるため、第２トランジスタよりもリーク電流が小さい。そのため、スイッチ制御信号がローレベルである間、電流スイッチ回路のリーク電流の大きさは、第１トランジスタのリーク電流の大きさに依存する。また、第２トランジスタは、充分に高速な動作が可能な程度にまでゲート絶縁膜を薄くすることができるため、高速なスイッチ動作が可能である。そして、電流スイッチ回路の動作速度は、第２トランジスタの動作速度に依存する。よって、電流スイッチ回路は、スイッチ制御信号に従って高速に動作することができる。

【0019】

これにより、高速に動作し、かつ誤動作の虞が少ない半導体集積回路を提供することができる。

【0020】

前記半導体集積回路は、前記電流スイッチ回路の出力電流を定電流制御する定電流制御回路を備えてもよい。

【0021】

これにより、スイッチ制御信号がハイレベルである間、つまり第２トランジスタがＯＮしている間、電流スイッチ回路の出力電流を所定の大きさに制御することができる。

【0022】

前記定電流制御回路は、前記電流スイッチ回路の出力電流を基準電流に基づいて制御するカレントミラー回路を構成するカレントミラー出力側トランジスタを含み得る。

【0023】

これにより、スイッチ制御信号がハイレベルである間、電流スイッチ回路の出力電流を基準電流に基づいて定電流制御することができる。

【0024】

前記電流スイッチ回路は、ゲートに前記所定電圧が印加されてＯＮし、ドレインが前記電流出力端子に接続される第４トランジスタと、ゲートに前記スイッチ制御信号の論理反転信号が入力され、前記第４トランジスタのソースからグランドへ流れる電流をＯＮ／ＯＦＦする第５トランジスタと、ゲートに前記スイッチ制御信号の論理反転信号が入力され、前記第４トランジスタのゲート−ソース間の接続をＯＮ／ＯＦＦする第６トランジスタと、を含み、前記第２トランジスタのソースと前記第５トランジスタのソースとが接続されてもよい。前記第４トランジスタは、入出力用ＮチャネルＭＯＳ電界効果トランジスタであり得る。また、前記第５トランジスタは、前記コア用ＮチャネルＭＯＳ電界効果トランジスタであり得る。また、前記第６トランジスタは、前記コア用ＰチャネルＭＯＳ電界効果トランジスタであり得る。

【0025】

これにより、差動増幅回路で構成される電流スイッチ回路を備え、高速に動作し、かつ誤動作の虞が少ない半導体集積回路を提供することができる。

【0026】

前記半導体集積回路は、ｎ（ｎは１以上の整数）ビットのデジタル信号の各ビットに対応し、並列に接続されているｎ個の前記電流スイッチ回路と、デジタル制御信号に基づいて、前記ｎ個の前記電流スイッチ回路の各々に対応する前記スイッチ制御信号を出力するスイッチ制御部と、を備えてもよく、前記定電流制御回路は、前記ｎ個の前記電流スイッチ回路の各々の出力電流が、前記ｎビットのデジタル信号の対応するビットに応じた電流となるように、前記ｎ個の前記電流スイッチ回路の各々の出力電流を制御する構成とすることもできる。

【0027】

これにより、高速に動作し、かつ誤動作の虞が少ない電流出力型デジタル−アナログ変換チップを実現することができる。

【0028】

さらに、別の観点に従う本発明は、前記半導体集積回路と、前記ｎビットのデジタル信号に基づいて前記デジタル制御信号を生成する制御回路と、前記ｎ個の前記電流スイッチ回路の総出力電流に応じたアナログ信号を出力するアナログ信号出力回路と、を備えるデジタル−アナログ変換回路である。

【0029】

これにより、高速に動作し、かつ誤動作の虞が少ないデジタル−アナログ変換回路を実現することができる。

【0030】

前記制御回路は、前記ｎビットのデジタル信号の立ち上がり又は立ち下がりタイミングに対する前記デジタル制御信号の立ち上がり又は立ち下がりタイミングを遅らせる遅延回路を含み、前記デジタル制御信号の立ち上がり又は立ち下がりタイミングは、前記第２トランジスタがＯＮからＯＦＦに切り替わるタイミングに対応し得る。

【0031】

上記説明した電流スイッチ回路は、出力電流の立ち上がりタイミングの遅延が僅かに増加する。この出力電流の立ち上がりタイミングの遅延の増加自体は、電流スイッチ回路を高速に動作させる上で、ほとんど問題にならない程度の極めて小さなものである。しかし、電流スイッチ回路の出力電流のＯＮ／ＯＦＦデューティ比は、この出力電流の立ち上がりタイミングの遅延の増加によって誤差が生ずることになる。

【0032】

前記遅延回路によれば、デジタル信号の立ち上がり又は立ち下がりタイミングに対するデジタル制御信号の立ち上がり又は立ち下がりタイミングを遅らせることによって、電流スイッチ回路の出力電流の立ち下がりタイミングを遅らせることができる。それによって、電流スイッチ回路の出力電流の立ち上がりタイミングの遅延の増加を相殺することができるので、電流スイッチ回路の出力電流の立ち上がりタイミングの遅延に起因して生ずるＯＮ／ＯＦＦデューティ比の誤差を低減することができる。

【0033】

これにより、電流出力型デジタル−アナログ変換回路において、電流スイッチ回路の出力電流の立ち上がりタイミングの遅延に起因して生ずるＯＮ／ＯＦＦデューティ比の誤差を低減することができる。

【0034】

さらに、別の観点に従う本発明は、ドレインが電流出力端子に接続される第１トランジスタのゲートに所定電圧を印加して前記第１トランジスタをＯＮすることと、前記第１トランジスタのソースからグランドへ流れる電流をＯＮ／ＯＦＦする第２トランジスタのゲートにスイッチ制御信号を入力することと、前記第１トランジスタのゲート−ソース間の接続をＯＮ／ＯＦＦする第３トランジスタのゲートに前記スイッチ制御信号を入力することと、を含む、半導体集積回路の駆動方法である。前記第１トランジスタは、入出力用ＮチャネルＭＯＳ電界効果トランジスタであり得る。また、前記第２トランジスタは、前記コア用ＮチャネルＭＯＳ電界効果トランジスタであり得る。また、前記第３トランジスタは、前記コア用ＰチャネルＭＯＳ電界効果トランジスタであり得る。

【0035】

本発明によれば、高速に動作し、かつ誤動作の虞が少ない半導体集積回路の駆動方法を提供することができる。

【発明の効果】

【0036】

本発明によれば、高速に動作し、かつ誤動作の虞が少ない半導体集積回路を提供することができる。

【0037】

より具体的には、本発明によれば、半導体集積回路において、電流スイッチ回路のＯＦＦ時のリーク電流を低減することで、電流スイッチ回路のＯＮ／ＯＦＦ電流比を大きくし、電流スイッチ回路のＯＦＦ時のリーク電流による動作特性の劣化を回避することができる。

【0038】

また、本発明によれば、高速に動作し、かつ誤動作の虞が少ないデジタル−アナログ変換回路を提供することができる。

【0039】

また、本発明によれば、高速に動作し、かつ誤動作の虞が少ない半導体集積回路の駆動方法を提供することができる。

【0040】

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

【図面の簡単な説明】

【0041】

【図1】本発明に係るデジタル−アナログ変換回路の構成を図示した回路図である。

【図2】電流スイッチ回路の第１実施例の回路図であり、電流スイッチ回路がＯＮしている状態を図示した回路図である。

【図3】電流スイッチ回路の第１実施例の回路図であり、電流スイッチ回路がＯＦＦしている状態を図示した回路図である。

【図4】電流スイッチ回路の第２実施例の回路図である。

【図5】電流スイッチ回路の第３実施例の回路図である。

【図6】電流スイッチ回路の第４実施例の回路図である。

【図7】制御回路の回路構成の一例を図示した回路図である。

【図8】電流スイッチ回路の出力信号波形を図示したグラフである。

【図9】制御回路が出力するデジタル制御信号の電圧波形を図示したグラフである。

【図10】電流スイッチ回路の出力信号波形を図示したグラフである。

【発明を実施するための形態】

【0042】

以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本発明は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。

【0043】

本発明に係るデジタル−アナログ変換回路の構成について、図１を参照しながら説明する。

【0044】

図１は、本発明に係るデジタル−アナログ変換回路の構成を図示した回路図である。同図に示すように、本発明に係るデジタル−アナログ変換回路１は、例えば、半導体集積回路１０、カレントミラーバイアス回路２０、制御回路３０及びアナログ信号出力回路４０を備える。

【0045】

半導体集積回路１０は、例えば、ｎ（ｎは１以上の整数）ビットのデジタル信号の各ビットに対応し、並列に接続されているｎ個の電流スイッチ回路１１_１、１１_２、…１１_ｎと、デジタル制御信号に基づいて、ｎ個の電流スイッチ回路１１_１、１１_２、…１１_ｎの各々に対応するスイッチ制御信号ＳＣ_１〜ＳＣ_ｎを出力するスイッチ制御部１２と、電流出力端子１３と、を含む。半導体集積回路１０は、例えば、４０ｎｍプロセスで製造され、電源電圧Ｖｄｄが１．１Ｖの半導体集積回路であるが、特にこれに限定されるものではなく、例えば、９０ｎｍ又はそれ以下のプロセスで製造されている半導体集積回路であってもよい。また、半導体集積回路１０は、典型的には電流スイッチ回路を含む半導体集積回路であればよく、どのような回路でもあってもよい。

【0046】

電流スイッチ回路１１_１は、例えば、第１トランジスタＱＡ_１、第２トランジスタＱＢ_１及び第３トランジスタＱＣ_１を含む。同様に、電流スイッチ回路１１_２は、第１トランジスタＱＡ_２、第２トランジスタＱＢ_２及び第３トランジスタＱＣ_２を含み、電流スイッチ回路１１_ｎは、第１トランジスタＱＡ_ｎ、第２トランジスタＱＢ_ｎ及び第３トランジスタＱＣ_ｎを含む。さらに、電流スイッチ回路１１_１、１１_２、…１１_ｎは、電流スイッチ回路１１_１、１１_２、…１１_ｎの出力電流Ｉ_１〜Ｉ_ｎを定電流制御する定電流制御回路を含み得る。

【0047】

電流スイッチ回路１１_１は、定電流制御回路の一例として、カレントミラー出力側トランジスタＱＤ_１を含み得る。カレントミラー出力側トランジスタＱＤ_１は、電流スイッチ回路１１_１の出力電流Ｉ_１を定電流源２１の電流（基準電流）に基づいて制御するカレントミラー回路を構成する。また、電流スイッチ回路１１_２は、カレントミラー出力側トランジスタＱＤ_２を含み得る。カレントミラー出力側トランジスタＱＤ_２は、電流スイッチ回路１１_２の出力電流Ｉ_２を定電流源２１の電流（基準電流）に基づいて制御するカレントミラー回路を構成する。同様に、電流スイッチ回路１１_ｎは、カレントミラー出力側トランジスタＱＤ_ｎを含み得る。カレントミラー出力側トランジスタＱＤ_ｎは、電流スイッチ回路１１_ｎの出力電流Ｉ_ｎを定電流源２１の電流（基準電流）に基づいて制御するカレントミラー回路を構成する。定電流制御回路の構成は、カレントミラー出力側トランジスタＱＤ_１、ＱＤ_２、…ＱＤ_ｎに特に限定されるものではなく、例えば抵抗値がそれぞれ異なる抵抗を用いる回路により構成されてもよく、また、電流スイッチ回路１１_１、１１_２、…１１_ｎの出力電流Ｉ_１〜Ｉ_ｎを定電流制御することができる回路であれば、どのような構成の回路であってもよい。

【0048】

電流スイッチ回路１１_１において、第１トランジスタＱＡ_１のドレインは、電流出力端子１３に接続されている。第１トランジスタＱＡ_１のソースは、カレントミラー出力側トランジスタＱＤ_１のドレインに接続されている。カレントミラー出力側トランジスタＱＤ_１のソースは、第２トランジスタＱＢ_１のドレインに接続されている。第２トランジスタＱＢ_１のソースは、グランドに接続されている。第３トランジスタＱＣ_１のソースは、第１トランジスタＱＡ_１のゲートに接続され、第３トランジスタＱＣ_１のドレインは、第１トランジスタＱＡ_１のソースに接続されている。第２トランジスタＱＢ_１及び第３トランジスタＱＣ_１のゲートは、スイッチ制御部１２に接続されている。

【0049】

電流スイッチ回路１１_１において、第１トランジスタＱＡ_１は、例えば、ゲートに電源電圧Ｖｄｄが印加されるとＯＮするように動作する。第２トランジスタＱＢ_１は、例えば、ゲートにスイッチ制御信号ＳＣ_１が入力されると、第１トランジスタＱＡ_１のソースからＱＤ_１を経由してグランドへ流れる電流をＯＮ／ＯＦＦするように動作する。第３トランジスタＱＣ_１は、例えば、ゲートにスイッチ制御信号ＳＣ_１が入力されると、第１トランジスタＱＡ_１のゲート−ソース間の接続をＯＦＦ／ＯＮするように動作する。

【0050】

電流スイッチ回路１１_２において、第１トランジスタＱＡ_２のドレインは、電流出力端子１３に接続されている。第１トランジスタＱＡ_２のソースは、カレントミラー出力側トランジスタＱＤ_２のドレインに接続されている。カレントミラー出力側トランジスタＱＤ_２のソースは、第２トランジスタＱＢ_２のドレインに接続されている。第２トランジスタＱＢ_２のソースは、グランドに接続されている。第３トランジスタＱＣ_２のドレインは、第１トランジスタＱＡ_２のゲートに接続され、第３トランジスタＱＣ_２のソースは、第１トランジスタＱＡ_２のソースに接続されている。第２トランジスタＱＢ_２及び第３トランジスタＱＣ_２のゲートは、スイッチ制御部１２に接続されている。

【0051】

電流スイッチ回路１１_２において、第１トランジスタＱＡ_２は、例えば、ゲートに電源電圧Ｖｄｄが印加されるとＯＮするように動作する。第２トランジスタＱＢ_２は、例えば、ゲートにスイッチ制御信号ＳＣ_２が入力されると、第１トランジスタＱＡ_２のソースからＱＤ_２を経由してグランドへ流れる電流をＯＮ／ＯＦＦするように動作する。第３トランジスタＱＣ_２は、例えば、ゲートにスイッチ制御信号ＳＣ_２が入力されると、第１トランジスタＱＡ_２のゲート−ソース間の接続をＯＦＦ／ＯＮするように動作する。

【0052】

電流スイッチ回路１１_ｎにおいて、第１トランジスタＱＡ_ｎのドレインは、電流出力端子１３に接続されている。第１トランジスタＱＡ_ｎのソースは、カレントミラー出力側トランジスタＱＤ_ｎのドレインに接続されている。カレントミラー出力側トランジスタＱＤ_ｎのソースは、第２トランジスタＱＢ_ｎのドレインに接続されている。第２トランジスタＱＢ_ｎのソースは、グランドに接続されている。第３トランジスタＱＣ_ｎのドレインは、第１トランジスタＱＡ_ｎのゲートに接続され、第３トランジスタＱＣ_ｎのソースは、第１トランジスタＱＡ_ｎのソースに接続されている。第２トランジスタＱＢ_ｎ及び第３トランジスタＱＣ_ｎのゲートは、スイッチ制御部１２に接続されている。

【0053】

電流スイッチ回路１１_ｎにおいて、第１トランジスタＱＡ_ｎは、例えば、ゲートに電源電圧Ｖｄｄが印加されるとＯＮするように動作する。第２トランジスタＱＢ_ｎは、例えば、ゲートにスイッチ制御信号ＳＣ_ｎが入力されると、第１トランジスタＱＡ_ｎのソースからＱＤ_ｎを経由してグランドへ流れる電流をＯＮ／ＯＦＦするように動作する。第３トランジスタＱＣ_ｎは、例えば、ゲートにスイッチ制御信号ＳＣ_ｎが入力されると、第１トランジスタＱＡ_ｎのゲート−ソース間の接続をＯＦＦ／ＯＮするように動作する。

【0054】

第１トランジスタＱＡ_１、ＱＡ_２、…ＱＡ_ｎは、例えば、入出力用ＮチャネルＭＯＳ電界効果トランジスタであり得る。第２トランジスタＱＢ_１、ＱＢ_２、…ＱＢ_ｎは、例えば、コア用ＮチャネルＭＯＳ電界効果トランジスタであり得る。第３トランジスタＱＣ_１、ＱＣ_２、…ＱＣ_ｎは、例えば、コア用ＰチャネルＭＯＳ電界効果トランジスタであり得る。カレントミラー出力側トランジスタＱＤ_１、ＱＤ_２、…ＱＤ_ｎは、例えば、コア用ＮチャネルＭＯＳ電界効果トランジスタであり得る。第１トランジスタＱＡ_１、ＱＡ_２、…ＱＡ_ｎ、第２トランジスタＱＢ_１、ＱＢ_２、…ＱＢ_ｎ並びに第３トランジスタＱＣ_１、ＱＣ_２、…ＱＣ_ｎのゲート絶縁膜の厚さは、半導体集積回路１０の仕様等に応じて、より、具体的には、例えば、電流スイッチ回路１１_１、１１_２、…１１_ｎにおいて要求される動作速度及びＯＮ／ＯＦＦ電流比に応じて、適宜選択することができる。コア用MOSとは、一つのプロセス内で相対的にゲート絶縁膜が薄く、ゲート長の最小距離が短く、耐圧が低いが高速動作が可能なMOSであり、入出力用MOSとは、一つのプロセス内で相対的にゲート絶縁膜が厚く、ゲート長の距離がコア用よりも長く、耐圧が高いが高速動作は困難なMOSである。

【0055】

電流スイッチ回路１１_１、１１_２、…１１_ｎのそれぞれの回路構成は、上記した回路構成に限定されるものではない。電流スイッチ回路１１_１を例に説明すると、例えば、カレントミラー出力側トランジスタＱＤ_１と第２トランジスタＱＢ_１との位置関係が入れ替わっている回路構成としてもよい。より具体的には、例えば、第１トランジスタＱＡ_１のソースが第２トランジスタＱＢ_１のドレインに接続され、第２トランジスタＱＢ_１のソースがカレントミラー出力側トランジスタＱＤ_１のドレインに接続され、カレントミラー出力側トランジスタＱＤ_１のソースがグランドに接続されている回路構成としてもよい。

【0056】

また、第１トランジスタＱＡ_１、ＱＡ_２、…ＱＡ_ｎのゲートに印加される電圧は、電源電圧Ｖｄｄに限定されるものではなく、例えば、コア用ＭＯＳ電界効果トランジスタである第２トランジスタＱＢ_１、ＱＢ_２、…ＱＢ_ｎ及び第３トランジスタＱＣ_１、ＱＣ_２、…ＱＣ_ｎの耐圧電圧より低い電圧であって、第１トランジスタＱＡ_１、ＱＡ_２、…ＱＡ_ｎがＯＮする所定電圧であれば、どのような電圧であってもよい。

【0057】

カレントミラーバイアス回路２０は、定電流源２１及びカレントミラー入力側トランジスタＱＥを含む。定電流源２１は、カレントミラー回路の基準電流となる定電流を供給する電流源である。カレントミラー入力側トランジスタＱＥは、電流スイッチ回路１１_１、１１_２、…１１ｎの各出力電流Ｉ１〜Ｉｎを基準電流に基づいて制御するカレントミラー回路を構成する。より具体的には、カレントミラー入力側トランジスタＱＥは、ドレインが定電流源２１に接続され、ソースがグランドに接続されている。また、カレントミラー入力側トランジスタＱＥは、ゲートとドレインが接続されている。さらに、カレントミラー入力側トランジスタＱＥのゲートは、カレントミラー出力側トランジスタＱＤ_１、ＱＤ_２、…ＱＤ_ｎの各ゲートに接続されている。

【0058】

このカレントミラーバイアス回路２０及びカレントミラー出力側トランジスタＱＤ_１、ＱＤ_２、…ＱＤ_ｎで構成されるカレントミラー回路は、電流スイッチ回路１１_１、１１_２、…１１_ｎの出力電流Ｉ_１〜Ｉ_ｎを、ｎビットのデジタル信号の対応するビットに応じた電流となるように制御する。例えば、カレントミラー出力側トランジスタＱＤ_１によって制御される電流スイッチ回路１１_１の出力電流Ｉ_１は、ｎビットのデジタル信号の０ビット目に対応し、したがって、２^０倍（１倍）の電流に制御される。カレントミラー出力側トランジスタＱＤ_２によって制御される電流スイッチ回路１１_２の出力電流Ｉ_２は、ｎビットのデジタル信号の１ビット目に対応し、したがって、２^１倍（２倍）の電流に制御される。カレントミラー出力側トランジスタＱＤ_ｎによって制御される電流スイッチ回路１１_ｎの出力電流Ｉ_ｎは、ｎビットのデジタル信号のｎ−１ビット目に対応し、したがって、２^ｎ−１倍の電流に制御される。別の実施形態として、カレントミラーバイアス回路２０及びカレントミラー出力側トランジスタＱＤ_１、ＱＤ_２、…ＱＤ_ｎで構成されるカレントミラー回路は、電流スイッチ回路１１_１、１１_２、…１１_ｎの出力電流Ｉ_１〜Ｉ_ｎが全て同じ電流となるように制御してもよい。この場合、電流スイッチ回路１１_１、１１_２、…１１_ｎは、Ｎビットのデジタル信号に対し、ｎ＝２^Ｎとなる数だけ設ければよい。

【0059】

制御回路３０は、例えば、ｎビットのデジタル信号に基づいてデジタル制御信号を生成し、スイッチ制御部１２へ出力する。制御回路３０は、例えば、パラレルデータのデジタル信号を入力し、シリアルデータのデジタル信号に変換してスイッチ制御部１２へ出力する回路であるが、特にこれに限定されるものではない。

【0060】

アナログ信号出力回路４０は、例えば、電流スイッチ回路１１_１、１１_２、…１１_ｎの出力電流Ｉ_１〜Ｉ_ｎの総電流に応じたアナログ信号、すなわち、ｎビットのデジタル信号に応じた値のアナログ信号を出力する。アナログ信号出力回路４０は、例えば、電源電圧Ｖｄｄを電源とする図示していない定電流源及びカレントミラー回路を含んでよいが、特にこれに限定されるものではない。

【0061】

＜第１実施例＞
電流スイッチ回路１１_１、１１_２、…１１_ｎの動作について、電流スイッチ回路１１_１を例に、図２及び図３を参照しながら説明する。

【0062】

図２は、第１実施例に係る電流スイッチ回路１１_１の回路図の一例であり、電流スイッチ回路１１_１がＯＮしている状態を示している。また、図３は、第１実施例に係る電流スイッチ回路１１_１の回路図の一例であり、電流スイッチ回路１１_１がＯＦＦしている状態を示している。

【0063】

電流スイッチ回路１１_１の駆動方法は、例えば、第１トランジスタＱＡ_１のゲートに電源電圧Ｖｄｄを印加して第１トランジスタＱＡ_１をＯＮすることと、第２トランジスタＱＢ_１のゲートにスイッチ制御信号ＳＣ_１を入力することと、第３トランジスタＱＣ_１のゲートにスイッチ制御信号ＳＣ_１を入力することと、を含む。

【0064】

電流スイッチ回路１１_１は、例えば、第１トランジスタＱＡ_１のゲートに電源電圧Ｖｄｄが印加されてＯＮしている間は、スイッチ制御信号ＳＣ_１による動作が可能な状態となる。動作中の電流スイッチ回路１１_１は、スイッチ制御信号ＳＣ_１がＨレベルである間は、第２トランジスタＱＢ_１がＯＮし、それによって、電流出力端子１３から第１トランジスタＱＡ_１、カレントミラー出力側トランジスタＱＤ_１及び第２トランジスタＱＢ_１を通じてグランドへ出力電流Ｉ_１が流れる（図２）。この出力電流Ｉ_１の電流値は、前述したように、カレントミラー出力側トランジスタＱＤ_１によって定電流制御されて所定値となる。

【0065】

他方、スイッチ制御信号ＳＣ_１がＬレベルである間は、第２トランジスタＱＢ_１がＯＦＦすることによって出力電流Ｉ_１が遮断される。さらに、スイッチ制御信号ＳＣ_１がＬレベルである間は、第３トランジスタＱＣ_１がＯＮして第１トランジスタＱＡ_１のゲート−ソース間が接続されて短絡され、それによって、第１トランジスタＱＡ_１もＯＦＦする（図３）。

【0066】

図３で、第１トランジスタＱＡ_１のリーク電流Ｉ_ａは、電流出力端子１３から第１トランジスタＱＡ_１、カレントミラー出力側トランジスタＱＤ_１及び第２トランジスタＱＢ_１を通じてグランドへ流れる。他方、第２トランジスタＱＢ_１のリーク電流Ｉ_ｂは、第１トランジスタＱＡ_１のゲートから第３トランジスタＱＣ_１を介してグランドへ流れる。そのため、電流スイッチ回路１１_１のリーク電流、すなわち、第１トランジスタＱＡ_１のドレインからグランドへ流れる電流は、第２トランジスタＱＢ_１のリーク電流Ｉ_ｂの影響を無視できる程度にしか受けない。

【0067】

したがって、スイッチ制御信号ＳＣ_１がＬレベルである間、電流スイッチ回路１１_１の出力側へのリーク電流、すなわち、電流出力端子１３から第１トランジスタＱＡ_１、カレントミラー出力側トランジスタＱＤ_１及び第２トランジスタＱＢ_１を通じてグランドへ流れるリーク電流は、第１トランジスタＱＡ_１のリーク電流Ｉ_ａに等しくなる。そして、第１トランジスタＱＡ_１は、入出力用ＭＯＳ電界効果トランジスタである。そのため、ゲート−ソース間電位差が０Ｖの同条件下では、第１トランジスタＱＡ_１のリーク電流Ｉ_ａは、従来よりも小さくなる。したがって、第１トランジスタＱＡ_１のリーク電流Ｉ_ａを小さくすることによって、電流スイッチ回路１１_１のＯＮ／ＯＦＦ電流比を大きくすることができるので、リーク電流に起因するＯＮ／ＯＦＦ電流比の低下によって誤動作が生ずる虞を低減することができる。

【0068】

また、第３トランジスタＱＣ_１は、第１トランジスタＱＡ_１よりもゲート絶縁膜を薄くすることができるため、高速なスイッチ動作が可能である。したがって、スイッチ制御信号ＳＣ_１がＬレベルになるタイミングから、第１トランジスタＱＡ_１がＯＦＦして電流スイッチ回路１１_１のリーク電流が第１トランジスタＱＡ_１のリーク電流Ｉ_ａになるまでの時間を極めて短くすることができる。

【0069】

さらに、上記説明したように、第１トランジスタＱＡ_１は、入出力用ＭＯＳ電界効果トランジスタであるため、第２トランジスタＱＢ_１よりもリーク電流が小さい。そのため、スイッチ制御信号ＳＣ_１がＬレベルである間、電流スイッチ回路１１_１のリーク電流の大きさは、第１トランジスタＱＡ_１のリーク電流の大きさに依存する。また、第２トランジスタＱＢ_１は、充分に高速な動作が可能な程度にまでゲート絶縁膜を薄くすることができるため、高速なスイッチ動作が可能である。そして、電流スイッチ回路１１_１の動作速度は、第２トランジスタＱＢ_１の動作速度に依存する。よって、電流スイッチ回路１１_１は、スイッチ制御信号ＳＣ_１に従って高速に動作することができる。

【0070】

これにより、高速に動作し、かつ誤動作の虞が少ない半導体集積回路１０を提供することができる。

【0071】

＜第２実施例＞
電流スイッチ回路１１_１の第２実施例について、図４を参照しながら説明する。
図４は、第２実施例に係る電流スイッチ回路１１_１の回路図の一例である。

【0072】

第２実施例の電流スイッチ回路１１_１は、例えば、ゲートに電源電圧Ｖｄｄが印加されてＯＮし、ドレインが電流出力端子１３_aに接続される第１トランジスタＱＡ_１ａと、ゲートにスイッチ制御信号ＳＣ_１が入力され、第１トランジスタＱＡ_１ａのソースからグランドへ流れる電流をＯＮ／ＯＦＦする第２トランジスタＱＢ_１ａと、ゲートにスイッチ制御信号ＳＣ_１が入力され、第１トランジスタＱＡ_１ａのゲート−ソース間の接続をＯＮ／ＯＦＦする第３トランジスタＱＣ_１ａと、を含む。第１トランジスタＱＡ_１ａのソースは、第２トランジスタＱＢ_１ａのドレインに接続されている。第２トランジスタＱＢ_１ａのソースは、カレントミラー出力側トランジスタＱＤ_１のドレインに接続されている。カレントミラー出力側トランジスタＱＤ_１のソースは、グランドに接続されている。第３トランジスタＱＣ_１ａのドレインは、第１トランジスタＱＡ_１ａのゲートに接続され、第３トランジスタＱＣ_１ａのソースは、第１トランジスタＱＡ_１ａのソースに接続されている。

【0073】

さらに、第２実施例の電流スイッチ回路１１_１は、例えば、ゲートに電源電圧Ｖｄｄが印加されてＯＮし、ドレインが電流出力端子１３_bに接続される第４トランジスタＱＡ_１ｂと、ゲートにスイッチ制御信号ＳＣ_１の論理反転信号ＳＣ_１Ｒが入力され、第４トランジスタＱＡ_１ｂのソースからグランドへ流れる電流をＯＮ／ＯＦＦする第５トランジスタＱＢ_１ｂと、ゲートにスイッチ制御信号ＳＣ_１の論理反転信号ＳＣ_１Ｒが入力され、第４トランジスタＱＡ_１ｂのゲート−ソース間の接続をＯＮ／ＯＦＦする第６トランジスタＱＣ_１ｂと、を含む。第４トランジスタＱＡ_１ｂのソースは、第５トランジスタＱＢ_１ｂのドレインに接続されている。第５トランジスタＱＢ_１ｂのソースは、カレントミラー出力側トランジスタＱＤ_１のドレインに接続されている。第６トランジスタＱＣ_１ｂのドレインは、第４トランジスタＱＡ_１ｂのゲートに接続され、第６トランジスタＱＣ_１ｂのソースは、第４トランジスタＱＡ_１ｂのソースに接続されている。第５トランジスタＱＢ_１ｂのソースは、第２トランジスタＱＢ_１ａのソースに接続されている。

【0074】

第１トランジスタＱＡ_１ａは、例えば、入出力用ＮチャネルＭＯＳ電界効果トランジスタであり得る。第２トランジスタＱＢ_１ａは、例えば、コア用ＮチャネルＭＯＳ電界効果トランジスタであり得る。第３トランジスタＱＣ_１ａは、例えば、コア用ＰチャネルＭＯＳ電界効果トランジスタであり得る。同様に、第４トランジスタＱＡ_１ｂは、例えば、入出力用ＮチャネルＭＯＳ電界効果トランジスタであり得る。第５トランジスタＱＢ_１ｂは、例えば、コア用ＮチャネルＭＯＳ電界効果トランジスタであり得る。第６トランジスタＱＣ_１ｂは、例えば、コア用ＰチャネルＭＯＳ電界効果トランジスタであり得る。カレントミラー出力側トランジスタＱＤ_１は、例えば、コア用ＮチャネルＭＯＳ電界効果トランジスタであり得る。

【0075】

このように、第２実施例の電流スイッチ回路１１_１は、差動増幅回路である。第２実施例の電流スイッチ回路１１_１によれば、高速に動作し、かつ誤動作の虞が少ない差動増幅回路で構成される電流スイッチ回路１１_１を備える半導体集積回路１０を提供することができる。

【0076】

＜第３実施例＞
図５は、第３実施例に係る電流スイッチ回路１１_１の回路図の一例である。

【0077】

第３実施例の電流スイッチ回路１１_１は、カレントミラー出力側トランジスタＱＤ_１を含んでおらず、第１トランジスタＱＡ_１のソースが第２トランジスタＱＢ_１のドレインに接続され、第２トランジスタＱＢ_１のソースがグランドに接続されている点で、第１実施例の電流スイッチ回路１１_１と相違する。これ以外の回路構成については、第１実施例の電流スイッチ回路１１_１と同様の回路構成であるため、同一の構成要素には同一の参照符号を付して詳細な説明を省略する。

【0078】

このような回路構成の第３実施例の電流スイッチ回路１１_１は、第１実施例の電流スイッチ回路１１_１と同様に、高速に動作し、かつ誤動作の虞が少ない半導体集積回路１０を提供することができる。

【0079】

＜第４実施例＞
図６は、第４実施例に係る電流スイッチ回路１１_１の回路図の一例である。

【0080】

第４実施例の電流スイッチ回路１１_１は、カレントミラー出力側トランジスタＱＤ_１を含んでおらず、第２トランジスタＱＢ_１ａのソース及び第２トランジスタＱＢ_１ｂのソースがグランドに接続されている点で、第２実施例の電流スイッチ回路１１_１と相違する。これ以外の回路構成については、第２実施例の電流スイッチ回路１１_１と同様の回路構成であるため、同一の構成要素には同一の参照符号を付して詳細な説明を省略する。

【0081】

このような回路構成の第４実施例の電流スイッチ回路１１_１は、第２実施例の電流スイッチ回路１１_１と同様に、高速に動作し、かつ誤動作の虞が少ない差動増幅回路で構成される電流スイッチ回路１１_１を備える半導体集積回路１０を提供することができる。

【0082】

＜制御回路＞
制御回路３０の構成について、図７〜図１０を参照しながら詳細に説明する。

【0083】

図７は、制御回路３０の回路構成の一例を図示した回路図である。同図に示すように、制御回路３０は、ｎビットのデジタル信号の一例として、４ビットのパラレルデータであるデジタル信号ＶＬ_０〜ＶＬ_３を入力し、これをシリアルデータのデジタル信号であるデジタル制御信号ＶＯ＿ＳＥＬに変換して出力するデジタル論理回路である。制御回路３０は、例えば、２つのＮＡＮＤ回路３１１、３１２、２つのＮＯＲ回路３１３、３１４、ＮＯＴ回路３１５及びバッファ回路３１６を含む。

【0084】

ＮＡＮＤ回路３１１は、例えば、２入力ＮＡＮＤ回路である。ＮＡＮＤ回路３１１には、４ビットのデジタル信号の０ビット目のデジタル信号ＶＬ_０及び１ビット目のデジタル信号ＶＬ_１が入力される。ＮＡＮＤ回路３１２は、例えば、２入力ＮＡＮＤ回路である。ＮＡＮＤ回路３１２には、４ビットのデジタル信号の２ビット目のデジタル信号ＶＬ_２及び３ビット目のデジタル信号ＶＬ_３が入力される。ＮＯＲ回路３１３は、例えば、２入力ＮＯＲ回路である。ＮＯＲ回路３１３には、ＮＡＮＤ回路３１１の出力信号及びＮＡＮＤ回路３１２の出力信号が入力される。ＮＯＲ回路３１４は、例えば、２入力ＮＯＲ回路である。ＮＯＲ回路３１４には、ＮＯＲ回路３１３の出力信号及びバッファ回路３１６の出力信号が入力される。ＮＯＴ回路３１５は、例えば、ＮＯＲ回路３１４の出力信号が入力される。ＮＯＴ回路３１５の出力信号は、デジタル制御信号ＶＯ＿ＳＥＬとして、半導体集積回路１０のスイッチ制御部１２（図１）に入力される。バッファ回路３１６は、例えば、ＮＯＲ回路３１３の出力信号が入力される。

【0085】

デジタル信号ＶＬ_０〜ＶＬ_３は、例えば、負論理のデジタル信号である。デジタル信号ＶＬ_０〜ＶＬ_３が全てＨレベルであるときは、制御回路３０は、Ｈレベルのデジタル制御信号ＶＯ＿ＳＥＬを出力する。他方、デジタル信号ＶＬ_０〜ＶＬ_３のいずれかがＬレベルになると、制御回路３０は、Ｌレベルのデジタル制御信号ＶＯ＿ＳＥＬを出力する。

【0086】

バッファ回路３１６は、典型的には遅延回路として機能し、４ビットのデジタル信号ＶＬ_０〜ＶＬ_３の立ち下がりタイミング（ＨレベルからＬレベルになるタイミング）に対するデジタル制御信号ＶＯ＿ＳＥＬの立ち下がりタイミング（第２トランジスタＱＢ_１がＯＮからＯＦＦに切り替わるタイミングに対応するタイミング）をシフトする（遅らせる）ための回路である。ＮＯＲ回路３１４は、２つの入力信号がいずれもＨレベルからＬレベルになった時点で出力信号がＬレベルからＨレベルになる。そのため、例えば、４ビットのデジタル信号ＶＬ_０〜ＶＬ_３のいずれかがＨレベルからＬレベルになると、ＮＯＲ回路３１３の出力信号がＨレベルからＬレベルになった後、さらに、バッファ回路３１６の出力信号がＨレベルからＬレベルなった時点で、ＮＯＲ回路３１４の出力信号がＬレベルからＨレベルになる。したがって、４ビットのデジタル信号ＶＬ_０〜ＶＬ_３の立ち下がりタイミングに対しては、バッファ回路３１６で生ずる遅延時間の分だけ、デジタル制御信号ＶＯ＿ＳＥＬの立ち下がりタイミングに意図的な遅延が生ずる。

【0087】

他方、ＮＯＲ回路３１４は、２つの入力信号のいずれかがＬレベルからＨレベルになると、その時点で出力信号がＨレベルからＬレベルになる。そのため、４ビットのデジタル信号ＶＬ_０〜ＶＬ_３のいずれかがＬレベルからＨレベルになると、ＮＯＲ回路３１３の出力信号がＬレベルからＨレベルになった時点で、ＮＯＲ回路３１４の出力信号がＨレベルからＬレベルになる。したがって、４ビットのデジタル信号ＶＬ_０〜ＶＬ_３の立ち上がりタイミングに対しては、デジタル制御信号ＶＯ＿ＳＥＬの立ち上がりタイミングに意図的な遅延は生じない。

【0088】

尚、４ビットのデジタル信号ＶＬ_０〜ＶＬ_３の立ち下がりタイミングに対するデジタル制御信号ＶＯ＿ＳＥＬの立ち下がりタイミングをシフトする（遅らせる）回路を例に説明したが、本発明は、特にこれに限定されるものではない。例えば、４ビットのデジタル信号ＶＬ_０〜ＶＬ_３の立ち上がりタイミング（ＬレベルからＨレベルになるタイミング）が第２トランジスタＱＢ_１がＯＮからＯＦＦに切り替わるタイミングに対応する回路構成である場合には、４ビットのデジタル信号ＶＬ_０〜ＶＬ_３の立ち上がりタイミングに対するデジタル制御信号ＶＯ＿ＳＥＬの立ち上がりタイミングをシフトする（遅らせる）ようにすればよい。

【0089】

図８は、電流スイッチ回路１１_１の出力信号波形を示したグラフである。図８のグラフにおいて、横軸は時間ｔであり、縦軸は電流スイッチ回路１１_１の出力電流Ｉである。図８の実線の波形は、図１〜図３に図示した第１実施例の電流スイッチ回路１１_１の出力電流波形を図示したものであり、図８の破線の波形は、図１〜図３に図示した第１実施例の電流スイッチ回路１１_１において、第３トランジスタＱＣ_１を設けない構成とした場合の出力電流波形を図示したものである。

【0090】

本発明に係る電流スイッチ回路１１_１は、第３トランジスタＱＣ_１を設けない構成と比較した場合、前述したように、出力側へのリーク電流が減少する。電流スイッチ回路１１_１の出力側へのリーク電流の減少幅ΔＩは、第１トランジスタＱＡ_１のリーク電流と第２トランジスタＱＢ_１のリーク電流との差分に相当する。そして、本発明に係る電流スイッチ回路１１_１は、第３トランジスタＱＣ_１を設けない構成と比較した場合、図示の如く、デジタル制御信号ＶＯ＿ＳＥＬの立ち上がりタイミングから出力電流Ｉの立ち上がりタイミングまでの遅延が時間ｔ１だけ増加する。この出力電流Ｉの立ち上がりタイミングの遅延の増加自体は、電流スイッチ回路１１_１を高速に動作させる上で、ほとんど問題にならない程度の極めて小さなものである。しかし、電流スイッチ回路１１_１の出力電流ＩのＯＮ／ＯＦＦデューティ比は、この出力電流Ｉの立ち上がりタイミングの遅延の増加によって誤差が生ずることになる。

【0091】

図９は、制御回路３０が出力するデジタル制御信号ＶＯ＿ＳＥＬの電圧波形を示したグラフである。図９において、横軸は時間ｔであり、縦軸はデジタル制御信号ＶＯ＿ＳＥＬの電圧Ｖである。図９の実線の波形は、図７に図示した制御回路３０が出力するデジタル制御信号ＶＯ＿ＳＥＬの電圧波形を図示したものであり、図９の破線の波形は、図７に図示した制御回路３０において、バッファ回路３１６を設けずに、ＮＯＲ回路３１４をＮＯＴ回路に置き換えた構成とした場合のデジタル制御信号ＶＯ＿ＳＥＬの電圧波形を図示したものである。

【0092】

図１０は、電流スイッチ回路１１_１の出力信号波形を図示したグラフである。図１０のグラフにおいて、横軸は時間ｔであり、縦軸は電流スイッチ回路１１_１の出力電流Ｉである。図１０の実線の波形は、図７に図示した制御回路３０が出力するデジタル制御信号ＶＯ＿ＳＥＬに基づいて、図１〜図３に図示した第１実施例の電流スイッチ回路１１_１のスイッチ制御を行った場合の出力電流波形である。図１０の破線の波形は、図７に図示した制御回路３０において、バッファ回路３１６を設けずに、ＮＯＲ回路３１４をＮＯＴ回路に変更する構成とした場合のデジタル制御信号ＶＯ＿ＳＥＬに基づいて、図１〜図３に図示した第１実施例の電流スイッチ回路１１_１のスイッチ制御を行った場合の出力電流波形である。

【0093】

前述したように、４ビットのデジタル信号ＶＬ_０〜ＶＬ_３の立ち下がりタイミングに対しては、バッファ回路３１６で生ずる遅延時間ｔ２の分だけ、デジタル制御信号ＶＯ＿ＳＥＬの立ち下がりタイミングに意図的な遅延が生ずる（図９）。このように、デジタル信号ＶＬ_０〜ＶＬ_３の立ち下がりタイミングに対するデジタル制御信号ＶＯ＿ＳＥＬの立ち下がりタイミングを遅らせることによって、その遅延時間ｔ_２の分だけ、電流スイッチ回路１１_１の出力電流Ｉの立ち下がりタイミングを遅らせることができる。それによって、電流スイッチ回路１１_１の出力電流Ｉの立ち上がりタイミングの遅延時間ｔ_１を相殺することができるので、電流スイッチ回路１１_１の出力電流Ｉの立ち上がりタイミングの遅延に起因して生ずるＯＮ／ＯＦＦデューティ比の誤差を低減することができる（図１０）。

【0094】

＜他の実施形態＞
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

【0095】

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

【0096】

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

【産業上の利用可能性】

【0097】

本発明は、半導体集積回路の分野に広く利用することができる。

【符号の説明】

【0098】

１０ 半導体集積回路
１１_１及び１１_２〜１１_ｎ 電流スイッチ回路
１２ スイッチ制御部
１３及び１３_a、１３_ｂ 電流出力端子
２０ カレントミラーバイアス回路
２１ 定電流源
３０ 制御回路
４０ アナログ信号出力回路
３１１、３１２ ＮＡＮＤ回路
３１３、３１４ ＮＯＲ回路
３１５ ＮＯＴ回路
３１６ バッファ回路
ＱＡ_１及びＱＡ_２〜ＱＡ_ｎ 第１トランジスタ
ＱＢ_１及びＱＢ_２〜ＱＢ_ｎ 第２トランジスタ
ＱＣ_１及びＱＣ_２〜ＱＣ_ｎ 第３トランジスタ
ＱＤ_１及びＱＤ_２〜ＱＤ_ｎ カレントミラー出力側トランジスタ
ＱＥ カレントミラー入力側トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】