特許 6987273 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6987273

(24)【登録日】2021年12月2日

(45)【発行日】2021年12月22日

(54)【発明の名称】表示装置

(51)【国際特許分類】

   H01L 33/32 20100101AFI20211213BHJP

   H01L 33/48 20100101ALI20211213BHJP

   G09F 9/33 20060101ALI20211213BHJP

   G09F 9/302 20060101ALI20211213BHJP

   G09G 3/32 20160101ALI20211213BHJP

   G09G 3/20 20060101ALI20211213BHJP

【ＦＩ】

   H01L33/32

   H01L33/48

   G09F9/33

   G09F9/302 C

   G09G3/32 A

   G09G3/20 612U

   G09G3/20 631V

   G09G3/20 642K

【請求項の数】7

【全頁数】28

(21)【出願番号】特願2020-554773(P2020-554773)

(86)(22)【出願日】2019年8月8日

(86)【国際出願番号】JP2019031531

(87)【国際公開番号】WO2020090183

(87)【国際公開日】20200507

【審査請求日】2021年4月13日

(31)【優先権主張番号】特願2018-207671(P2018-207671)

(32)【優先日】2018年11月2日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】池田 雅延

(72)【発明者】

【氏名】伊東 理

(72)【発明者】

【氏名】金谷 康弘

(72)【発明者】

【氏名】尾崎 匡史

【審査官】 村井 友和

(56)【参考文献】

【文献】 特開２０１５−１７７０１９（ＪＰ，Ａ）

【文献】 特表２００３−５１５９５６（ＪＰ，Ａ）

【文献】 特開２００９−０６５１３７（ＪＰ，Ａ）

【文献】 特開２０１３−１２０８４８（ＪＰ，Ａ）

【文献】 特表２０１０−５０３２２８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１８／００９７０３３（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ３３／００−３３／６４

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板に設けられた複数の画素と、
複数の前記画素の各々に設けられる複数の第１発光素子と複数の第２発光素子と、を有し、
前記第１発光素子の発光層は、ユウロピウム（Ｅｕ）が添加された窒化ガリウム（ＧａＮ）を含み、
前記第２発光素子の発光層は、窒化インジウムガリウム（ＩｎＧａＮ）と窒化ガリウム（ＧａＮ）とが多層に積層された多重量子井戸構造である
表示装置。

【請求項2】

前記第１発光素子は第１赤色の光を出射し、
前記第２発光素子は第２赤色の光を出射し、
前記第１赤色の光のスペクトルの半値幅は、前記第２赤色の光のスペクトルの半値幅よりも小さい
請求項１に記載の表示装置。

【請求項3】

緑色の光を出射する第３発光素子と、
青色の光を出射する第４発光素子と、を備え、
前記第１発光素子と前記第２発光素子とは、第１方向に並び、
前記第２発光素子と、前記第３発光素子又は前記第４発光素子とは、前記第１方向と交差する第２方向に並ぶ
請求項１又は請求項２に記載の表示装置。

【請求項4】

緑色の光を出射する第３発光素子と、
青色の光を出射する第４発光素子と、を備え、
前記第１発光素子と、前記第３発光素子又は前記第４発光素子の一方とは、第１方向に並び、
前記第２発光素子と、前記第３発光素子又は前記第４発光素子の前記一方とは、前記第１方向と交差する第２方向に並ぶ
請求項１又は請求項２に記載の表示装置。

【請求項5】

前記画素の入力階調値が第１しきい値以下の場合に前記第１発光素子が点灯し、
前記画素の入力階調値が前記第１しきい値よりも大きく、且つ、前記第１しきい値よりも大きい第２しきい値よりも小さい場合に前記第１発光素子及び前記第２発光素子が点灯する
請求項１から請求項４のいずれか１項に記載の表示装置。

【請求項6】

前記画素の入力階調値が前記第２しきい値以上の場合に前記第１発光素子が点灯する
請求項５に記載の表示装置。

【請求項7】

前記第１発光素子及び前記第２発光素子をそれぞれ有し、隣り合って配列された第１画素群及び第２画素群を有し、
前記第１画素群の入力階調値に基づいて演算された前記第２発光素子に供給される駆動電流がしきい値電流よりも大きい場合に、前記第１画素群の前記第２発光素子が入力階調値に対応する階調値より低い出力階調値で点灯し、前記第２画素群の前記第２発光素子が入力階調値に対応する階調値より高い出力階調値で点灯する
請求項１から請求項４のいずれか１項に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に関する。

【背景技術】

【0002】

表示素子として無機発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ））を用いた表示装置が知られている。このような表示装置では、表示する色ごとに異なる種類のＬＥＤが用いられる。特許文献１に記載されている赤色ＬＥＤは、発光層として窒化ガリウム（ＧａＮ）の多重量子井戸構造が適用されている。また、特許文献２に記載されている赤色ＬＥＤには、発光層として窒化ガリウム（ＧａＮ）にユウロピウム（Ｅｕ）が添加された材料が用いられている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１８／００９７０３３号明細書

【特許文献2】特許第５３８８０４１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１の赤色ＬＥＤは、青色ＬＥＤや緑色ＬＥＤに比べて発光効率が低い。このため、赤色ＬＥＤの駆動電流を大きくする必要があり、消費電力が増大する可能性がある。また、特許文献２の赤色ＬＥＤでは、光のスペクトルの半値幅が、青色ＬＥＤや緑色ＬＥＤの光のスペクトルの半値幅に比べて小さい。このため、赤色のみが鮮やかに表示されて、良好に画像を表示することが困難となる可能性がある。

【0005】

本発明は、良好に画像を表示することができる表示装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられる複数の第１発光素子と複数の第２発光素子と、を有し、前記第１発光素子の発光層は、ユウロピウム（Ｅｕ）が添加された窒化ガリウム（ＧａＮ）を含み、前記第２発光素子の発光層は、窒化インジウムガリウム（ＩｎＧａＮ）と窒化ガリウム（ＧａＮ）とが多層に積層された多重量子井戸構造である。

【図面の簡単な説明】

【0007】

【図1】図１は、実施形態に係る表示装置を模式的に示す平面図である。

【図2】図２は、複数の画素を示す平面図である。

【図3】図３は、画素回路を示す回路図である。

【図4】図４は、実施形態に係る表示装置の、２つの画素を拡大して示す平面図である。

【図5】図５は、図４のＶ−Ｖ’線に沿う断面図である。

【図6】図６は、図４のＶＩ−ＶＩ’線に沿う断面図である。

【図7】図７は、実施形態に係る第１発光素子を示す断面図である。

【図8】図８は、実施形態に係る第２発光素子を示す断面図である。

【図9】図９は、各発光素子の発光強度と波長との関係を模式的に示すグラフである。

【図10】図１０は、信号処理回路の構成を模式的に示すブロック図である。

【図11】図１１は、入力階調値と、駆動される発光素子との関係を説明するための説明図である。

【図12】図１２は、第１変形例に係る各発光素子の出力階調値の設定方法を説明するためのフローチャートである。

【図13】図１３は、第２変形例に係る信号処理回路の構成を模式的に示すブロック図である。

【図14】図１４は、第２変形例に係る各発光素子の出力階調値の設定方法を説明するためのフローチャートである。

【図15】図１５は、第３変形例に係る各発光素子の出力階調値の設定方法を説明するためのフローチャートである。

【図16A】図１６Ａは、第４変形例に係る１つの画素群における各発光素子の第１配置パターンを示す平面図である。

【図16B】図１６Ｂは、１つの画素群における各発光素子の第２配置パターンを示す平面図である。

【図16C】図１６Ｃは、１つの画素群における各発光素子の第３配置パターンを示す平面図である。

【図17A】図１７Ａは、第５変形例に係る２つの画素群における各発光素子の第４配置パターンを示す平面図である。

【図17B】図１７Ｂは、２つの画素群における各発光素子の第５配置パターンを示す平面図である。

【図17C】図１７Ｃは、２つの画素群における各発光素子の第６配置パターンを示す平面図である。

【図18】図１８は、第６変形例に係る発光素子を示す断面図である。

【発明を実施するための形態】

【0008】

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0009】

（実施形態）
図１は、実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘ（画素群）と、駆動回路１２と、駆動ＩＣ（Integrated Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。

【0010】

図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。

【0011】

複数の画素Ｐｉｘは、表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。

【0012】

駆動回路１２は、駆動ＩＣ２１０からの各種制御信号に基づいて複数のゲート線（例えば、リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号（例えば、画素制御信号ＳＧ）を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。

【0013】

駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip On Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続された配線基板の上にＣＯＦ（Chip On Film）として実装されてもよい。配線基板は、例えば、フレキシブルプリント基板やリジット基板である。

【0014】

カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。言い換えると、カソード配線６０は、基板１０上に形成された周辺回路と基板２１の外縁との間に配置される。複数の発光素子３のカソード（カソード端子２２ｔ（図５参照））は、共通のカソード配線６０に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子２２ｔ（図５参照）は、カソード電極２２を介して、カソード配線６０に接続される。なお、カソード配線６０は、基板１０の３辺に沿って連続して形成される１つの配線に限らず、基板２１上において、いずれかの辺においてスリットを有する２つの部分配線からなってもよく、基板２１の少なくとも１つの辺に沿って配置される配線であれば良い。

【0015】

図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の画素４９を含む。例えば、画素Ｐｉｘは、第１画素４９Ｒａと、第２画素４９Ｒｂと、第３画素４９Ｇと、第４画素４９Ｂとを有する。第１画素４９Ｒａは、第１色としての原色の第１赤色を表示する。第２画素４９Ｒｂは、第１色としての原色の第２赤色を表示する。第３画素４９Ｇは、第２色としての原色の緑色を表示する。第４画素４９Ｂは、第３色としての原色の青色を表示する。第１赤色と第２赤色は、いずれも赤色の光であるが、発光強度及び光のスペクトルの半値幅が異なる。

【0016】

図２に示すように、１つの画素Ｐｉｘにおいて、第１画素４９Ｒａと第２画素４９Ｒｂは第２方向Ｄｙで並ぶ。第１画素４９Ｒａと第４画素４９Ｂは第１方向Ｄｘで並ぶ。第２画素４９Ｒｂと第３画素４９Ｇは第１方向Ｄｘで並ぶ。また、第３画素４９Ｇと第４画素４９Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、第１画素４９Ｒａ、第２画素４９Ｒｂ、第３画素４９Ｇ及び第４画素４９Ｂをそれぞれ区別する必要がない場合、画素４９という。

【0017】

画素４９は、それぞれ発光素子３と、アノード電極２３とを有する。具体的には、第１画素４９Ｒａ、第２画素４９Ｒｂ、第３画素４９Ｇ及び第４画素４９Ｂは、それぞれ、第１発光素子３Ｒａ、第２発光素子３Ｒｂ、第３発光素子３Ｇ及び第４発光素子３Ｂを有する。つまり、第１発光素子３Ｒａと第２発光素子３Ｒｂは第２方向Ｄｙで並ぶ。第１発光素子３Ｒａと第４発光素子３Ｂは第１方向Ｄｘで並ぶ。第２発光素子３Ｒｂと第３発光素子３Ｇは第１方向Ｄｘで並ぶ。また、第３発光素子３Ｇと第４発光素子３Ｂは第２方向Ｄｙで並ぶ。第１発光素子３Ｒａは第１赤色の光を出射する。第２発光素子３Ｒｂは第２赤色の光を出射する。第３発光素子３Ｇは、緑色の光を出射する。第４発光素子３Ｂは、青色の光を出射する。なお、以下において、第１発光素子３Ｒａ、第２発光素子３Ｒｂ、第３発光素子３Ｇ及び第４発光素子３Ｂをそれぞれ区別する必要がない場合、発光素子３という。

【0018】

発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light Emitting Diode）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）又はミニＬＥＤ（ｍｉｎｉ ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。

【0019】

なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。また、１つの画素Ｐｉｘに配置される画素４９の数は４に限らず、５以上であってもよく、５以上の画素４９には、それぞれ異なる色が対応づけられていてもよい。さらに、画素４９の配列は、これに限らず、第１画素４９Ｒａ、第２画素４９Ｒｂ、第３画素４９Ｇ及び第４画素４９Ｂが第１方向Ｄｘ及び第２方向Ｄｙのいずれか一方で並ぶように配列されていてもよい。

【0020】

図３は、画素回路を示す回路図である。図３は、１つの画素４９に設けられた画素回路ＰＩＣＡを示しており、画素回路ＰＩＣＡは複数の画素４９のそれぞれに設けられている。図３に示すように、画素回路ＰＩＣＡは、発光素子３と、５つのトランジスタと、２つの容量とを含む。具体的には、画素回路ＰＩＣＡは、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴを含む。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。また、画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２を含む。

【0021】

発光素子３のカソード（カソード端子２２ｔ）は、カソード電源線Ｌ１０に接続される。また、発光素子３のアノード（アノード端子２３ｔ）は、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード配線６０及びカソード電極２２に対応しカソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。

【0022】

アノード電源線Ｌ１は、画素４９に、駆動電位であるアノード電源電位ＰＶＤＤを供給する。具体的には、発光素子３には、理想的にはアノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差（ＰＶＤＤ−ＰＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳに対し、発光素子３を発光させる電位差を有している。発光素子３のアノード端子２３ｔはアノード電極２３に接続され、アノード電極２３とアノード電源線Ｌ１との間に、第２容量Ｃｓ２が接続される。

【0023】

駆動トランジスタＤＲＴのソース電極は、アノード電極２３を介して発光素子３のアノード端子２３ｔに接続され、ドレイン電極は、出力トランジスタＢＣＴのソース電極に接続される。駆動トランジスタＤＲＴのゲート電極は、第１容量Ｃｓ１、画素選択トランジスタＳＳＴのドレイン電極及び初期化トランジスタＩＳＴのドレイン電極に接続される。

【0024】

出力トランジスタＢＣＴのゲート電極は、出力制御信号線Ｌ６に接続される。出力制御信号線Ｌ６には、出力制御信号ＢＧが供給される。出力トランジスタＢＣＴのドレイン電極は、アノード電源線Ｌ１に接続される。

【0025】

初期化トランジスタＩＳＴのソース電極は、初期化電源線Ｌ４に接続される。初期化電源線Ｌ４には、初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線Ｌ８に接続される。初期化制御信号線Ｌ８には、初期化制御信号ＩＧが供給される。すなわち、駆動トランジスタＤＲＴのゲート電極には、初期化トランジスタＩＳＴを介して初期化電源線Ｌ４が接続される。

【0026】

画素選択トランジスタＳＳＴのソース電極は、映像信号線Ｌ２に接続される。映像信号線Ｌ２には、映像信号Ｖｓｉｇが供給される。画素選択トランジスタＳＳＴのゲート電極には、画素制御信号線Ｌ７が接続されている。画素制御信号線Ｌ７には、画素制御信号ＳＧが供給される。

【0027】

リセットトランジスタＲＳＴのソース電極は、リセット電源線Ｌ３に接続される。リセット電源線Ｌ３には、リセット電源電位Ｖｒｓｔが供給される。リセットトランジスタＲＳＴのゲート電極は、リセット制御信号線Ｌ５が接続される。リセット制御信号線Ｌ５には、リセット制御信号ＲＧが供給される。リセットトランジスタＲＳＴのドレイン電極は、アノード電極２３（発光素子３のアノード端子２３ｔ）及び駆動トランジスタＤＲＴのソース電極に接続される。リセットトランジスタＲＳＴのリセット動作により、第１容量Ｃｓ１及び第２容量Ｃｓ２に保持された電圧がリセットされる。

【0028】

リセットトランジスタＲＳＴのドレイン電極と、駆動トランジスタＤＲＴのゲート電極との間に、第１容量Ｃｓ１が設けられる。画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２により、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。

【0029】

なお、以下の説明において、アノード電源線Ｌ１及びカソード電源線Ｌ１０を単に電源線と表す場合がある。映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４を信号線と表す場合がある。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８をゲート線と表す場合がある。

【0030】

駆動トランジスタＤＲＴのゲート電極には、映像信号Ｖｓｉｇ（または、階調信号）に応じた電位が供給される。つまり、駆動トランジスタＤＲＴは、出力トランジスタＢＣＴを介して供給されたアノード電源電位ＰＶＤＤに基づいて、映像信号Ｖｓｉｇに応じた電流を発光素子３に供給する。このように、アノード電源線Ｌ１に供給されたアノード電源電位ＰＶＤＤは、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴによって降下するため、発光素子３のアノード端子２３ｔには、アノード電源電位ＰＶＤＤよりも低い電位が供給される。

【0031】

第２容量Ｃｓ２の一方の電極には、アノード電源線Ｌ１を介してアノード電源電位ＰＶＤＤが供給され、第２容量Ｃｓ２の他方の電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、第２容量Ｃｓ２の一方の電極には、第２容量Ｃｓ２の他方の電極よりも高い電位が供給される。第２容量Ｃｓ２の一方の電極は、例えば、アノード電源線Ｌ１であり、第２容量Ｃｓ２の他方の電極は、駆動トランジスタＤＲＴのソースに接続されたアノード電極２３及びこれに接続されたアノード接続電極２４である。

【0032】

表示装置１において、駆動回路１２（図１参照）は、複数の画素行を、先頭行（例えば、図１中の表示領域ＡＡにおいて、最上部に位置する画素行）から順番に選択する。駆動ＩＣ２１０は、選択された画素行の画素４９に映像信号Ｖｓｉｇ（映像書き込み電位）を書き込み、発光素子３を発光させる。駆動ＩＣ２１０は、１水平走査期間ごとに、映像信号線Ｌ２に映像信号Ｖｓｉｇを供給し、リセット電源線Ｌ３にリセット電源電位Ｖｒｓｔを供給し、初期化電源線Ｌ４に初期化電位Ｖｉｎｉを供給する。表示装置１は、これらの動作が１フレームの画像ごとに繰り返される。

【0033】

次に、図４から図６を参照しつつ、各トランジスタ及び各配線の具体的な構成例について説明する。図４は、実施形態に係る表示装置の、２つの画素を拡大して示す平面図である。

【0034】

図４は、第１方向Ｄｘに隣り合う２つの画素４９（例えば、第２画素４９Ｒｂと第３画素４９Ｇ）について示す。図４に示すように、アノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４は、第２方向Ｄｙに延出する。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８は、第１方向Ｄｘに延出し、平面視で、アノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４とそれぞれ交差する。また、第１方向Ｄｘに隣り合う２つのアノード電源線Ｌ１の間に接続配線Ｌ９が設けられている。接続配線Ｌ９は、駆動トランジスタＤＲＴ、画素選択トランジスタＳＳＴ及び初期化トランジスタＩＳＴを接続する。

【0035】

図４では、各配線及び半導体層を区別するために、アノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４に斜線を付している。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８を点線で示している。また、各半導体層６１、６５、７１、７５、７９にも斜線を付している。アノード接続電極２４は、２点鎖線で示している。

【0036】

アノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３、初期化電源線Ｌ４及び接続配線Ｌ９は、各ゲート線（リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８）と異なる層に設けられた金属層で形成されている。

【0037】

各種配線の材料として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、インジウムスズ酸化物（ＩＴＯ）、アルミニウム（Ａｌ）、銀（Ａｇ）、Ａｇ合金、銅（Ｃｕ）、カーボンナノチューブ、グラファイト、グラフェン又はカーボンナノバッドが用いられる。ここで、アノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３、初期化電源線Ｌ４及び接続配線Ｌ９のシート抵抗値は、各ゲート線のシート抵抗値以下である。また、アノード電源線Ｌ１のシート抵抗値は、各信号線（映像信号線Ｌ２、リセット電源線Ｌ３、初期化電源線Ｌ４）及び接続配線Ｌ９のシート抵抗値以下である。例えば、アノード電源線Ｌ１のシート抵抗値は、３０ｍΩ／□以上１２０ｍΩ／□以下である。各信号線及び接続配線Ｌ９のシート抵抗値は、１２０ｍΩ／□以上３００ｍΩ／□以下である。また、各ゲート線のシート抵抗値は、３００ｍΩ／□以上３０００ｍΩ／□以下である。これにより、表示装置１は、アノード電源線Ｌ１に印加される駆動電圧の電圧降下を抑制し、表示性能の低下を抑制できる。

【0038】

なお、各種配線は、それぞれ、単層に限定されず、積層膜で構成されていてもよい。例えば、各電源線及び信号線はＴｉ／Ａｌ／ＴｉあるいはＭｏ／Ａｌ／Ｍｏの積層構造であってもよく、Ａｌの単層膜であってもよい。また、Ｔｉ、Ａｌ、Ｍｏは合金でもよい。

【0039】

半導体層６１、６５、７１、７５、７９は、例えば、アモルファスシリコン、微結晶酸化物半導体、アモルファス酸化物半導体、ポリシリコン、低温ポリシリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicone）又は窒化ガリウム（ＧａＮ）で構成される。酸化物半導体としては、ＩＧＺＯ、酸化亜鉛（ＺｎＯ）、ＩＴＺＯが例示される。ＩＧＺＯは、インジウムガリウム亜鉛酸化物である。ＩＴＺＯは、インジウムスズ亜鉛酸化物である。半導体層６１、６５、７１、７５、７９は、いずれも同じ材料、例えば、ポリシリコンで構成されていてもよい。

【0040】

図４に示すように、リセット電源線Ｌ３及び初期化電源線Ｌ４は、第１方向Ｄｘに隣り合う２つの画素４９で共有される。つまり、図４の左側に示す第２画素４９Ｒｂでは、初期化電源線Ｌ４は設けられず、映像信号線Ｌ２に沿ってリセット電源線Ｌ３が設けられている。図４の右側に示す第３画素４９Ｇでは、リセット電源線Ｌ３は設けられず、映像信号線Ｌ２に沿って初期化電源線Ｌ４が設けられている。これにより、各画素４９にリセット電源線Ｌ３及び初期化電源線Ｌ４を設けた場合に比べて、配線の数を少なくして効率よく配線を配置することができる。

【0041】

駆動トランジスタＤＲＴは、半導体層６１、ソース電極６２及びゲート電極６４を有する。半導体層６１、ソース電極６２及びゲート電極６４は、平面視で、少なくとも一部が重なって配置され、第１方向Ｄｘに隣り合う２つのアノード電源線Ｌ１と、出力制御信号線Ｌ６と、画素制御信号線Ｌ７とで囲まれた領域に設けられる。半導体層６１のうち、ゲート電極６４と重なる領域の一部にチャネル領域が形成される。駆動トランジスタＤＲＴは、半導体層６１と重なって１つのゲート電極６４が設けられたシングルゲート構造である。

【0042】

半導体層６１は、第１部分半導体層６１ａを有する。第１部分半導体層６１ａは、半導体層６１と同層で、同じ半導体材料が用いられる。第１部分半導体層６１ａは、半導体層６１から第１方向Ｄｘに突出した部分である。第１部分半導体層６１ａの第１方向Ｄｘの幅は、半導体層６１のうち、出力トランジスタＢＣＴの半導体層６５と接続される部分での第１方向Ｄｘの幅よりも大きい。半導体層６１は、第１部分半導体層６１ａを介してソース電極６２と接続される。半導体層６１及び第１部分半導体層６１ａは、第１絶縁膜９１（図５参照）及びゲート電極６４と重なって設けられており、第１部分半導体層６１ａとゲート電極６４との間に第１容量Ｃｓ１が形成される。なお、半導体層６１と第１部分半導体層６１ａとは、それぞれ矩形状に形成されて接続部を介して電気的に接続されていてもよい。

【0043】

出力トランジスタＢＣＴは、半導体層６５を有する。半導体層６５は駆動トランジスタＤＲＴの半導体層６１と接続されており、出力制御信号線Ｌ６と平面視で交差する。半導体層６５のうち、出力制御信号線Ｌ６と重なる領域にチャネル領域が形成される。出力制御信号線Ｌ６のうち半導体層６５と重なる部分が、出力トランジスタＢＣＴのゲート電極６６として機能する。半導体層６５の一端側は、アノード電源線接続部Ｌ１ａと電気的に接続される。アノード電源線接続部Ｌ１ａは、アノード電源線Ｌ１から第１方向Ｄｘに分岐された部分である。これにより、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴには、アノード電源線Ｌ１からアノード電源電位ＰＶＤＤが供給される。

【0044】

図４の右側に示す第３画素４９Ｇでは、初期化トランジスタＩＳＴは、半導体層７１を有する。図４の左側に示す第２画素４９Ｒｂでは、初期化トランジスタＩＳＴは、半導体層７１Ａを有する。半導体層７１、７１Ａは、それぞれ、初期化制御信号線Ｌ８及び分岐信号線Ｌ８ａと平面視で交差する。半導体層７１、７１Ａのうち、初期化制御信号線Ｌ８及び分岐信号線Ｌ８ａと重なる領域にチャネル領域が形成される。分岐信号線Ｌ８ａは、初期化制御信号線Ｌ８から分岐され、第１方向Ｄｘに延出する。初期化制御信号線Ｌ８及び分岐信号線Ｌ８ａのうち半導体層７１、７１Ａと重なる部分が、それぞれ初期化トランジスタＩＳＴのゲート電極７４として機能する。つまり、初期化トランジスタＩＳＴは、半導体層７１、７１Ａのそれぞれに重なって２つのゲート電極７４が設けられたダブルゲート構造である。

【0045】

図４の右側に示す第３画素４９Ｇでは、半導体層７１は、第２方向Ｄｙに延出し、一端が接続配線Ｌ９に電気的に接続され、他端が初期化電源線接続部Ｌ４ａに接続される。初期化電源線接続部Ｌ４ａは、初期化電源線Ｌ４から第１方向Ｄｘに分岐された部分である。また、図４の左側に示す第２画素４９Ｒｂでは、半導体層７１Ａは、第２方向Ｄｙに延出する部分と、第１方向Ｄｘに延出する部分とを有する。半導体層７１Ａのうち、第２方向Ｄｙに延出する部分の一端が接続配線Ｌ９に電気的に接続される。半導体層７１Ａのうち、第１方向Ｄｘに延出する部分は、平面視でアノード電源線Ｌ１及び映像信号線Ｌ２と交差して第３画素４９Ｇまで延出し、初期化電源線接続部Ｌ４ａに電気的に接続される。以上のような構成により、１つの初期化電源線Ｌ４は、２つの初期化トランジスタＩＳＴに電気的に接続されて、第１方向Ｄｘに隣り合う２つの画素４９で共有される。

【0046】

画素選択トランジスタＳＳＴは、半導体層７５を有する。半導体層７５は、第１方向Ｄｘに延出し、２つの分岐信号線Ｌ７ａと平面視で交差する。半導体層７５のうち、２つの分岐信号線Ｌ７ａと重なる領域にチャネル領域が形成される。２つの分岐信号線Ｌ７ａは、画素制御信号線Ｌ７から第２方向Ｄｙに分岐された部分である。２つの分岐信号線Ｌ７ａのうち半導体層７５と重なる部分が、それぞれ画素選択トランジスタＳＳＴのゲート電極７８として機能する。つまり、画素選択トランジスタＳＳＴは、半導体層７５に重なって２つのゲート電極７８が設けられたダブルゲート構造である。半導体層７５の一端は、映像信号線接続部Ｌ２ａに接続され、他端は接続配線Ｌ９に接続される。映像信号線接続部Ｌ２ａは、映像信号線Ｌ２から第１方向Ｄｘに分岐された部分である。

【0047】

リセットトランジスタＲＳＴは、半導体層７９を有する。半導体層７９は、第２方向Ｄｙに延出し、リセット制御信号線Ｌ５及び分岐信号線Ｌ５ａと平面視で交差する。半導体層７９のうち、リセット制御信号線Ｌ５及び分岐信号線Ｌ５ａと重なる領域にチャネル領域が形成される。分岐信号線Ｌ５ａは、リセット制御信号線Ｌ５から分岐され、第１方向Ｄｘに延出する。リセット制御信号線Ｌ５及び分岐信号線Ｌ５ａのうち、半導体層７９と重なる部分が、それぞれリセットトランジスタＲＳＴのゲート電極として機能する。つまり、リセットトランジスタＲＳＴは、ダブルゲート構造である。

【0048】

リセット電源線Ｌ３には、第１方向Ｄｘに延出するリセット電源線接続部Ｌ３ａ、Ｌ３ｂ及びブリッジ部Ｌ３ｃが接続されている。リセット電源線接続部Ｌ３ａ、Ｌ３ｂはリセット電源線Ｌ３と同層の金属層で形成され、ブリッジ部Ｌ３ｃは、リセット電源線接続部Ｌ３ａ、Ｌ３ｂと異なる層、例えば各種ゲート線と同層の金属層で形成される。リセット電源線接続部Ｌ３ａは第２画素４９Ｒｂに設けられ、リセット電源線接続部Ｌ３ｂは、第３画素４９Ｇに設けられる。リセット電源線接続部Ｌ３ａとリセット電源線接続部Ｌ３ｂとの間に、アノード電源線Ｌ１、映像信号線Ｌ２及び初期化電源線Ｌ４が設けられる。ブリッジ部Ｌ３ｃは、平面視でアノード電源線Ｌ１、映像信号線Ｌ２及び初期化電源線Ｌ４と交差して、リセット電源線接続部Ｌ３ａとリセット電源線接続部Ｌ３ｂとを接続する。

【0049】

第２画素４９Ｒｂにおいて、半導体層７９の一端はリセット電源線接続部Ｌ３ａに接続される。また、第３画素４９Ｇにおいて、半導体層７９の一端はリセット電源線接続部Ｌ３ｂに接続される。また、半導体層７９の他端は、それぞれ駆動トランジスタＤＲＴの半導体層６１に電気的に接続される。つまり、リセットトランジスタＲＳＴの半導体層７９の他端は、半導体層６１、ソース電極６２を介して発光素子３のアノード端子２３ｔに電気的に接続される。以上のような構成により、１つのリセット電源線Ｌ３は、２つのリセットトランジスタＲＳＴに電気的に接続されて、第１方向Ｄｘに隣り合う２つの画素４９で共有される。

【0050】

第１容量Ｃｓ１（図３参照）は、半導体層６１（第１部分半導体層６１ａ）とゲート電極６４との間に形成される。アノード接続電極２４は、駆動トランジスタＤＲＴと電気的に接続され、少なくともアノード電源線Ｌ１と重なって配置される。アノード接続電極２４と、アノード電源線Ｌ１及びアノード電源線Ｌ１に接続された各種配線との間に第２容量Ｃｓ２（図３参照）が形成される。第２画素４９Ｒｂで形成される第２容量Ｃｓ２と、第３画素４９Ｇで形成される第２容量Ｃｓ２は、同程度の大きさであり、それぞれ例えば２５０ｆＦ程度である。

【0051】

また、本実施形態において、発光素子３に駆動電流を供給するための駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴは、シングルゲート構造である。初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴはダブルゲート構造である。これにより、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴのリーク電流を抑制することができる。

【0052】

次に、表示装置１の断面構成について説明する。図５は、図４のＶ−Ｖ’線に沿う断面図である。図６は、図４のＶＩ−ＶＩ’線に沿う断面図である。なお、図６では、周辺領域ＧＡに設けられたカソード配線６０及びトランジスタＴｒを模式的に示している。

【0053】

図５に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、各種トランジスタ、各種配線及び各種絶縁膜を有する。基板２１は絶縁基板であり、例えば、ガラス基板、樹脂基板又は樹脂フィルム等が用いられる。

【0054】

本明細書において、基板２１の表面に垂直な方向において、基板２１から平坦化膜２７に向かう方向を「上側」とする。また、平坦化膜２７から基板２１に向かう方向を「下側」とする。

【0055】

駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、基板２１の一方の面側に設けられる。基板２１の一方の面に、アンダーコート膜９０、各ゲート線、第１絶縁膜９１、半導体層６１、６５、７１、７５、第２絶縁膜９２、各信号線及び電源線、第３絶縁膜９３、アノード接続電極２４及びシールド電極２６、第４絶縁膜９４の順に積層される。

【0056】

アノード接続電極２４及びシールド電極２６の上に、第４絶縁膜９４を介して、アノード電極２３及び発光素子３が設けられる。

【0057】

表示装置１において、アレイ基板２は、基板２１からアノード電極２３までの各層を含む。アレイ基板２には、平坦化膜２７、カソード電極２２及び発光素子３は含まれない。

【0058】

アンダーコート膜９０、第１絶縁膜９１、第２絶縁膜９２及び第４絶縁膜９４は、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）又はシリコン酸化窒化膜（ＳｉＯＮ）等の無機絶縁材料が用いられる。また、各無機絶縁膜は、単層に限定されず積層膜であってもよい。また、アンダーコート膜９０は設けられていなくてもよい。第３絶縁膜９３及び平坦化膜２７は、有機絶縁膜あるいは無機有機ハイブリッド絶縁膜（Ｓｉ−Ｏ主鎖に、例えば有機基（メチル基あるいはフェニル基）が結合した材料）である。

【0059】

ゲート電極６４、６６、７４、７８は、アンダーコート膜９０を介して基板２１の上に設けられる。第１絶縁膜９１は、ゲート電極６４、６６、７４、７８を覆ってアンダーコート膜９０の上に設けられる。半導体層６１、６５、７１、７５は、第１絶縁膜９１の上に設けられる。第２絶縁膜９２は、半導体層６１、６５、７１、７５を覆って第１絶縁膜９１の上に設けられる。

【0060】

図５に示す例では、各トランジスタは、いわゆるボトムゲート構造である。ただし、各トランジスタは、半導体層の上側にゲート電極が設けられたトップゲート構造でもよく、半導体層の上側及び下側の両方にゲート電極が設けられたデュアルゲート構造でもよい。

【0061】

接続配線Ｌ９、ソース電極６２、７２及びドレイン電極６７は、第２絶縁膜９２の上に設けられる。ソース電極６２は第２絶縁膜９２に設けられたコンタクトホールを介して第１部分半導体層６１ａ（半導体層６１）と電気的に接続される。

【0062】

ドレイン電極６７は第２絶縁膜９２に設けられたコンタクトホールを介して半導体層６５と電気的に接続される。また、初期化トランジスタＩＳＴのソース電極７２は、第２絶縁膜９２に設けられたコンタクトホールを介して半導体層７１と電気的に接続される。

【0063】

接続配線Ｌ９の一端側は、第２絶縁膜９２に設けられたコンタクトホールを介して画素選択トランジスタＳＳＴの半導体層７５と電気的に接続される。接続配線Ｌ９のうち、半導体層７５と重なる部分がドレイン電極７７として機能する。また、接続配線Ｌ９の他端側は、第２絶縁膜９２に設けられたコンタクトホールを介して初期化トランジスタＩＳＴの半導体層７１と電気的に接続される。接続配線Ｌ９のうち、半導体層７１と重なる部分がドレイン電極７３として機能する。このような構成により、画素選択トランジスタＳＳＴのドレインと初期化トランジスタＩＳＴのドレインとが接続配線Ｌ９を介して電気的に接続される。

【0064】

第３絶縁膜９３は、ソース電極６２、７２及びドレイン電極６７、７３、７７を覆って、第２絶縁膜９２の上に設けられる。第３絶縁膜９３の上にアノード接続電極２４及びシールド電極２６が設けられる。アノード接続電極２４は、第３絶縁膜９３に設けられたコンタクトホールを介してソース電極６２と接続される。シールド電極２６は、アノード電極２３及び発光素子３の下に設けられる。

【0065】

第４絶縁膜９４は、アノード接続電極２４及びシールド電極２６を覆って、第３絶縁膜９３の上に設けられる。アノード電極２３は第４絶縁膜９４の上に設けられる。アノード電極２３は、第４絶縁膜９４に設けられたコンタクトホールを介してアノード接続電極２４と電気的に接続される。

【0066】

発光素子３は、アノード電極２３の上に設けられ、発光素子３のアノード端子２３ｔとアノード電極２３が接続される。これにより、発光素子３のアノード端子２３ｔは、駆動トランジスタＤＲＴのソース電極６２と電気的に接続される。

【0067】

平坦化膜２７は、発光素子３の少なくとも側面３ａを覆って第４絶縁膜９４の上に設けられる。カソード電極２２は、平坦化膜２７の上に設けられ、発光素子３のカソード端子２２ｔと接続される。カソード電極２２は、表示領域ＡＡから周辺領域ＧＡに亘って設けられており、複数の画素４９の発光素子３と電気的に接続される。

【0068】

図６に示すように、基板２１の周辺領域ＧＡには、複数のトランジスタとして、駆動回路１２（図１参照）に含まれるトランジスタＴｒ及びカソード配線６０が設けられる。カソード配線６０は、アノード電源線Ｌ１と同層に設けられ、周辺領域ＧＡにおいて第２絶縁膜９２の上に設けられる。図５に示すカソード電極２２は、第３絶縁膜９３、第４絶縁膜９４及び平坦化膜２７に設けられたコンタクトホールを介して、カソード配線６０と電気的に接続される。また、図３に示すカソード電源線Ｌ１０は、カソード配線６０及びカソード電極２２を含む。

【0069】

トランジスタＴｒは、半導体層８１、ソース電極８２、ドレイン電極８３及びゲート電極８４を含む。トランジスタＴｒは、画素回路ＰＩＣＡに含まれる各トランジスタと同様の層構成を有しており、詳細な説明は省略する。半導体層８１は、第２絶縁膜９２の上、すなわち、各半導体層６１、６５、７１、７５、７９と同層に設けられている。ただし、トランジスタＴｒは、画素４９の各トランジスタと異なる層に設けられていてもよい。

【0070】

図６に示すように、アノード電源線Ｌ１、映像信号線Ｌ２及びリセット電源線Ｌ３は、第２絶縁膜９２の上に設けられる。アノード電源線Ｌ１の幅は、映像信号線Ｌ２及びリセット電源線Ｌ３のそれぞれの幅よりも大きい。また、アノード電源線Ｌ１の厚さｔ２は、ゲート電極６４の厚さｔ１（図５参照）よりも厚い。また、アノード電源線Ｌ１の厚さｔ２は、映像信号線Ｌ２及びリセット電源線Ｌ３の厚さと等しい。これにより、アノード電源線Ｌ１の抵抗値を小さくすることができる。なお、アノード電源線Ｌ１の厚さｔ２は、映像信号線Ｌ２及びリセット電源線Ｌ３の厚さと異なっていてもよい。

【0071】

各配線の層構成は適宜変更できる。例えば、アノード電源線Ｌ１と、映像信号線Ｌ２及びリセット電源線Ｌ３等の各信号線とが、異なる層に設けられていてもよい。

【0072】

アノード電源線Ｌ１と各種ゲート線との間に形成される容量は、デカップリングコンデンサとして用いられる。これにより、デカップリングコンデンサは、アノード電源電位ＰＶＤＤの変動を吸収して、駆動ＩＣ２１０を安定して動作させることができる。また、デカップリングコンデンサは、表示装置１で発生する電磁ノイズが外部に漏れることを抑制できる。

【0073】

なお、上述した図３に示す画素回路ＰＩＣＡの構成は適宜変更することができる。例えば１つの画素４９での配線の数及びトランジスタの数は異なっていてもよい。

【0074】

図７は、実施形態に係る第１発光素子を示す断面図である。本実施形態の表示装置１において、第１発光素子３Ｒａは、アノード端子２３ｔが下側に設けられカソード端子２２ｔが上側に設けられた、いわゆるフェースアップ構造である。

【0075】

図７に示すように、第１発光素子３Ｒａは、複数の部分発光素子３ｓと、複数の部分発光素子３ｓを覆う保護層３９と、ｐ型電極３７と、ｎ型電極３８と、を有する。複数の部分発光素子３ｓは、ｐ型電極３７とｎ型電極３８との間に、それぞれ柱状に形成される。複数の部分発光素子３ｓは、ｎ型クラッド層３３と、発光層３４と、ｐ型クラッド層３５と、を有する。ｎ型電極３８は、ｎ型クラッド層３３に電気的に接続される。ｐ型電極３７はｐ型クラッド層３５に電気的に接続される。ｐ型電極３７の上に、ｐ型クラッド層３５、発光層３４、ｎ型クラッド層３３の順に積層される。ｎ型クラッド層３３及びｐ型クラッド層３５は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）等の化合物半導体が用いられる。第１発光素子３Ｒａの発光層３４は、ユウロピウム（Ｅｕ）が添加された窒化ガリウム（ＧａＮ）である。

【0076】

ｎ型電極３８は、ＩＴＯ（Indium Tin Oxide）等の透光性の導電性材料である。ｎ型電極３８は、第１発光素子３Ｒａのカソード端子２２ｔであり、カソード電極２２に接続される。また、ｐ型電極３７は、第１発光素子３Ｒａのアノード端子２３ｔであり、Ｐｔ層３７ａと、メッキにより形成された厚膜Ａｕ層３７ｂと、を有する。厚膜Ａｕ層３７ｂは、アノード電極２３の載置面２３ａに接続される。

【0077】

保護層３９は、例えばＳＯＧ（Spin on Glass）である。保護層３９の側面が、第１発光素子３Ｒａの側面３ａとなる。平坦化膜２７は、保護層３９の側面を囲んで設けられる。

【0078】

図８は、実施形態に係る第２発光素子を示す断面図である。第２赤色の光を出射する第２発光素子３Ｒｂは、第１赤色の光を出射する第１発光素子３Ｒａと異なる構造を有する。具体的には、図８に示すように、第２発光素子３Ｒｂの発光層３４Ａは、窒化インジウムガリウム（ＩｎＧａＮ）と窒化ガリウム（ＧａＮ）とが多層に積層された多重量子井戸構造である。なお、第３発光素子３Ｇ及び第４発光素子３Ｂは、第１発光素子３Ｒａ及び第２発光素子３Ｒｂと同様の積層構造を有し、第１発光素子３Ｒａと同様に単層の発光層３４を有してもよいし、第２発光素子３Ｒｂと同様に多層の発光層３４を有してもよい。

【0079】

図９は、各発光素子の発光強度と波長との関係を模式的に示すグラフである。第１発光素子３Ｒａ、第２発光素子３Ｒｂ、第３発光素子３Ｇ及び第４発光素子３Ｂからそれぞれ出射される光のスペクトルにおいて、極大発光波長は、それぞれ６２０ｎｍ、６４５ｎｍ、５３０ｎｍ、４５０ｎｍ程度である。

【0080】

第１発光素子３Ｒａの極大発光波長は、第２発光素子３Ｒｂの極大発光波長の近傍にあり、第１発光素子３Ｒａ及び第２発光素子３Ｒｂはいずれも赤色の光（第１赤色、第２赤色）を出射する。第１赤色の光のスペクトルの波長領域は、第２赤色の光のスペクトルの波長領域と重なる。また、第１赤色の光のスペクトルの半値幅は、第２赤色の光のスペクトルの半値幅よりも小さい。第１赤色の光のスペクトルの発光強度は、第２赤色の光のスペクトルの発光強度よりも大きい。本実施形態では、異なる光のスペクトルを有する第１発光素子３Ｒａ及び第２発光素子３Ｒｂにより赤色を表示することで、良好に画像を表示することができる。

【0081】

次に、図１０及び図１１を参照しつつ、各発光素子の出力階調値の設定方法について説明する。図１０は、信号処理回路の構成を模式的に示すブロック図である。図１１は、入力階調値と、駆動される発光素子との関係を説明するための説明図である。

【0082】

図１０に示すように、信号処理回路１００は、第１処理回路１１０と、メモリ１１５と、バッファ１２５とを有する。信号処理回路１００は、映像信号Ｖｓｉｇに基づいて４つの画素４９の各々の出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢを演算する。映像信号Ｖｓｉｇは画素Ｐｉｘごとの入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢを含む。入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢは、それぞれ赤色、緑色、青色の階調値である。出力階調値ＳｏＲａは、第１画素４９Ｒａに対応する階調値である。出力階調値ＳｏＲｂは、第２画素４９Ｒｂに対応する階調値である。出力階調値ＳｏＧは、第３画素４９Ｇに対応する階調値である。出力階調値ＳｏＢは、第４画素４９Ｂに対応する階調値である。信号処理回路１００は、例えば図１に示す駆動ＩＣ２１０に含まれていてもよいし、駆動ＩＣ２１０と別の回路チップとして基板２１に設けられていてもよい。以下において、出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢをそれぞれ区別する必要がない場合、出力階調値Ｓｏという。また、入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢをそれぞれ区別する必要がない場合、入力階調値Ｓｉという。

【0083】

バッファ１２５は、入力階調値Ｓｉを記憶する回路である。なお、バッファ１２５は、１フレーム分の映像信号Ｖｓｉｇに含まれる入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢを含む入力階調値Ｓｉを記憶してもよいし、１フレーム分の映像信号Ｖｓｉｇのうち、一部の映像信号Ｖｓｉｇに含まれる入力階調値Ｓｉを取り込んでもよい。

【0084】

メモリ１１５は、入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢと、４つの画素４９の各々の出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢとの関係を示す情報を示すデータＬＵＴを含む。データＬＵＴは、例えば、ルックアップテーブル（Look Up Table）のようなテーブルデータである。

【0085】

データＬＵＴは、入力階調値ＳｉＲが０以上第１しきい値Ｌｔｈ（図１１参照）以下の範囲では、第１発光素子３Ｒａのみを点灯させる出力階調値ＳｏＲａ、ＳｏＲｂが対応付けられている。すなわち、入力階調値ＳｉＲが０以上第１しきい値Ｌｔｈ以下の範囲では、出力階調値ＳｏＲｂは０（階調値０）である。また、データＬＵＴは、入力階調値ＳｉＲが第１しきい値Ｌｔｈよりも大きく、第２しきい値Ｈｔｈ（図１１参照）よりも小さい範囲では、第１発光素子３Ｒａ及び第２発光素子３Ｒｂの両方を点灯させる出力階調値ＳｏＲａ、ＳｏＲｂが対応付けられている。第２しきい値Ｈｔｈは、第１しきい値Ｌｔｈよりも大きい階調値である。また、データＬＵＴは、入力階調値ＳｉＲが第２しきい値Ｈｔｈ以上の範囲では、第１発光素子３Ｒａのみを点灯させる出力階調値ＳｏＲａ、ＳｏＲｂが対応付けられている。すなわち、入力階調値ＳｉＲが第２しきい値Ｈｔｈ以上の範囲では、出力階調値ＳｏＲｂは０（階調値０）である。なお、第２しきい値Ｈｔｈは、入力階調値ＳｉＲの最大階調値ｍ（例えば、ｍ＝２５５）以下の所定の数値である。

【0086】

第１処理回路１１０は、メモリ１１５から読み出したデータＬＵＴを参照して、入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢに対応する出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢを特定する。第１処理回路１１０は、出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢを画素Ｐｉｘに出力する。各画素４９は、出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢに基づいて点灯する。

【0087】

図１１に示すように、入力階調値ＳｉＲが０以上第１しきい値Ｌｔｈ以下の範囲では、出力階調値ＳｏＲａ、ＳｏＲｂに基づいて、第１発光素子３Ｒａが点灯し、第２発光素子３Ｒｂは点灯しない。入力階調値ＳｉＲが第１しきい値Ｌｔｈよりも大きく、第２しきい値Ｈｔｈよりも小さい範囲では、出力階調値ＳｏＲａ、ＳｏＲｂに基づいて、第１発光素子３Ｒａ及び第２発光素子３Ｒｂの両方が点灯する。入力階調値ＳｉＲが第２しきい値Ｈｔｈ以上の範囲では、出力階調値ＳｏＲａ、ＳｏＲｂに基づいて、第１発光素子３Ｒａのみが点灯し、第２発光素子３Ｒｂは点灯しない。

【0088】

このように、本実施形態では、低階調及び高階調の表示では、発光効率が高い第１発光素子３Ｒａのみを点灯させることで、駆動電流の増大を抑制して良好に表示を行うことができる。また、中間階調の表示では、第１発光素子３Ｒａ及び第２発光素子３Ｒｂの両方を点灯させることで、良好に表示を行うことができる。また、第２発光素子３Ｒｂに供給される駆動電流の増大を抑制することができるので、第２画素４９Ｒｂで形成される第２容量Ｃｓ２を、他の画素４９と同程度の大きさにすることができる。

【0089】

（第１変形例）
図１２は、各発光素子の出力階調値の設定方法を説明するためのフローチャートである。第１実施形態では、信号処理回路１００は、あらかじめ定められたデータＬＵＴに基づいて出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢを演算するが、これに限定されない。図１２に示すように、まず、信号処理回路１００は、１フレーム画像を取り込む（ステップＳＴ１）。具体的には、バッファ１２５は、１フレーム分の映像信号Ｖｓｉｇを取り込んで、赤色、緑色、青色のそれぞれに対応する入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢを記憶する。

【0090】

第１処理回路１１０は、画素Ｐｉｘごとに、入力階調値ＳｉＲが０より大きいか判断する（ステップＳＴ２）。言い換えると、画素Ｐｉｘごとに、赤色の表示があるかどうかを判断する。入力階調値ＳｉＲが０である場合（ステップＳＴ２、Ｎｏ）、第１処理回路１１０は、出力階調値ＳｏＲa、ＳｏＲｂとして階調値０を設定する（ステップＳＴ３）。なお、階調値０は画素Ｐｉｘを非点灯状態とする階調値である。設定された出力階調値ＳｏＲａ、ＳｏＲｂは画素Ｐｉｘに出力され、第１発光素子３Ｒａ及び第２発光素子３Ｒｂは非点灯状態となる。一方で、入力階調値ＳｉＲが０より大きい場合（ステップＳＴ２、Ｙｅｓ）、すなわち入力階調値ＳｉＲが１以上の値である場合、第１処理回路１１０は、入力階調値ＳｉＲと、第１しきい値Ｌｔｈ及び第２しきい値Ｈｔｈとを比較する（ステップＳＴ４）。

【0091】

入力階調値ＳｉＲが０よりも大きく第１しきい値Ｌｔｈ以下の場合、あるいは入力階調値ＳｉＲが第２しきい値Ｈｔｈ以上の場合（ステップＳＴ４、Ｙｅｓ）、第１処理回路１１０は、第１発光素子３Ｒａのみを点灯させる出力階調値ＳｏＲａ、ＳｏＲｂを設定する（ステップＳＴ５）。より具体的には、出力階調値ＳｏＲａとして入力階調値ＳｉＲに基づく０より大きい値（階調値ＳｉｏＲａ）を設定し、出力階調値ＳｏＲｂとして階調値０を設定する。設定された出力階調値ＳｏＲａ、ＳｏＲｂは画素Ｐｉｘに出力され、第１発光素子３Ｒａが点灯し、第２発光素子３Ｒｂは非点灯状態となる。

【0092】

入力階調値ＳｉＲが第１しきい値Ｌｔｈよりも大きく、第２しきい値Ｈｔｈよりも小さい場合（ステップＳＴ４、Ｎｏ）、第１処理回路１１０は、第１発光素子３Ｒａ及び第２発光素子３Ｒｂを点灯させる出力階調値ＳｏＲａ、ＳｏＲｂを設定する（ステップＳＴ６）。より具体的には、出力階調値ＳｏＲａとして入力階調値ＳｉＲに基づく０より大きい値（階調値ＳｉｏＲａ）を設定し、出力階調値ＳｏＲｂとして入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂを設定する。階調値ＳｉｏＲｂは、０より大きい値を有する。設定された出力階調値ＳｏＲａ、ＳｏＲｂは画素Ｐｉｘに出力され、第１発光素子３Ｒａ及び第２発光素子３Ｒｂが点灯する。

【0093】

ステップＳＴ３、ステップＳＴ５、または、ステップＳＴ６の処理が完了した場合、第１処理回路１１０は、入力階調値ＳｉＧが０より大きいかを判断する（ステップＳＴ７）。言い換えると、第１処理回路１１０は、緑色の表示があるかどうかを判断する。入力階調値ＳｉＧが０である場合（ステップＳＴ７、Ｎｏ）、第１処理回路１１０は、出力階調値ＳｏＧとして階調値０を設定する（ステップＳＴ８）。設定された出力階調値ＳｏＧは画素Ｐｉｘに出力され、第３発光素子３Ｇは非点灯状態となる。入力階調値ＳｉＧが０より大きい場合（ステップＳＴ７、Ｙｅｓ）、すなわち入力階調値ＳｉＧが１以上の値である場合、第１処理回路１１０は、入力階調値ＳｉＧに基づく階調値（階調値ＳｉｏＧ）を出力階調値ＳｏＧとして設定する（ステップＳＴ９）。設定された出力階調値ＳｏＧは、画素Ｐｉｘに出力され、第３発光素子３Ｇが点灯する。

【0094】

ステップＳＴ８又はステップＳＴ９の処理が完了した場合、第１処理回路１１０は、入力階調値ＳｉＢが０より大きいかを判断する（ステップＳＴ１０）。言い換えると、第１処理回路１１０は、青色の表示があるかどうかを判断する。入力階調値ＳｉＢが０である場合（ステップＳＴ１０、Ｎｏ）、第１処理回路１１０は、出力階調値ＳｏＢとして階調値０を設定する（ステップＳＴ１１）。設定された出力階調値ＳｏＢは画素Ｐｉｘに出力され、第４発光素子３Ｂは非点灯状態となる。入力階調値ＳｉＢが０より大きい場合（ステップＳＴ１０、Ｙｅｓ）、すなわち入力階調値ＳｉＢが１以上の値である場合、第１処理回路１１０は、入力階調値ＳｉＢに基づく階調値（階調値ＳｉｏＢ）を出力階調値ＳｏＢとして設定する（ステップＳＴ１２）。設定された出力階調値ＳｏＢは、画素Ｐｉｘに出力され、第４発光素子３Ｂが点灯する。

【0095】

ステップＳＴ１１又はステップＳＴ１２の処理が完了した場合、第１処理回路１１０は、１フレーム分の全ての画素Ｐｉｘの出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢが設定されたかを判断する（ステップＳＴ１３）。全ての画素Ｐｉｘの出力階調値Ｓｏが設定されていない場合（ステップＳＴ１３、Ｎｏ）、次の画素Ｐｉｘに対して、ステップＳＴ２からの処理を実行する。全ての画素Ｐｉｘの出力階調値Ｓｏが設定されている場合（ステップＳＴ１３、Ｙｅｓ）、出力階調値Ｓｏの設定処理を完了する。なお、設定処理が完了してから出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢが画素Ｐｉｘに出力され、それぞれの画素Ｐｉｘに配置された発光素子３は、設定された出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢに基づいて、点灯制御される。

【0096】

なお、出力階調値Ｓｏが設定されてから画素Ｐｉｘに出力されるタイミングは、１フレームの全ての画素の出力階調値Ｓｏの設定が完了してからでもよいし、共通するゲート線に接続される１ラインの画素群の設定が完了した段階で画素Ｐｉｘに出力されてもよい。また、画素Ｐｉｘ単位で出力階調値Ｓｏが設定された順に、順次、画素Ｐｉｘに出力されてもよい。

【0097】

（第２変形例）
図１３は、第２変形例に係る信号処理回路の構成を模式的に示すブロック図である。図１４は、第２変形例に係る各発光素子の出力階調値の設定方法を説明するためのフローチャートである。図１３に示すように、信号処理回路１００Ａは、さらに第２処理回路１２０を備える。以下の説明では、隣り合う２つの画素Ｐｉｘを、第１画素群Ｐｉｘ１、第２画素群Ｐｉｘ２と表す。信号処理回路１００Ａは、第１画素群Ｐｉｘ１の入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢに基づいて、第１画素群Ｐｉｘ１の各画素４９に加え第２画素群Ｐｉｘ２の一部の画素４９を点灯させる。

【0098】

第１処理回路１１０は、図１２で示す処理と同様の処理を行い、出力階調値ＳｏＲａ、ＳｏＲｂ１、ＳｏＧ、ＳｏＢを第２処理回路１２０へ出力する。第２処理回路１２０は、第１処理回路１１０から受け取った出力階調値ＳｏＲｂ１に対応する駆動電流と、所定のしきい値電流とを比較し、比較結果に基づく出力階調値ＳｏＲｂ２を設定する。信号処理回路１００Ａは、設定された出力階調値ＳｏＲｂ２を画素Ｐｉｘに出力する。具体的には、第２処理回路１２０は、出力階調値ＳｏＲｂ１に基づいて、第２発光素子３Ｒｂに供給される駆動電流を演算する。そして、第２処理回路１２０は、第２発光素子３Ｒｂの駆動電流が所定のしきい値電流を超えないように、出力階調値ＳｏＲｂ２を設定する。より具体的には、駆動電流が所定のしきい値電流を超える場合、出力階調値ＳｏＲｂ１を、基準階調値ＳｏｔＲｂと、保持階調値ＳｏｒＲｂに分け、基準階調値ＳｏｔＲｂを出力階調値ＳｏＲｂ２として設定する。基準階調値ＳｏｔＲｂは、しきい値電流又はしきい値電流以下の駆動電流に対応する階調値であって、出力階調値ＳｏＲｂ２として設定され、第１画素群Ｐｉｘ１の第２発光素子３Ｒｂ１に出力される。また、保持階調値ＳｏｒＲｂは、メモリ１１５に入力される。

【0099】

第２処理回路１２０は、メモリ１１５に保持階調値ＳｏｒＲｂが保持されている場合、保持階調値ＳｏｒＲｂ及び第２画素群Ｐｉｘ２の入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂに基づいて、出力階調値ＳｏＲｂ２を設定する。なお、第１画素群Ｐｉｘ１の入力階調値ＳｉＲに対応する階調値ＳｉｏＲｂを基準階調値ＳｏｔＲｂと保持階調値ＳｏｒＲｂとに分ける場合は、第２発光素子３Ｒｂ１を出力階調値ＳｏＲｂ１で発光させた場合の輝度と、第２発光素子３Ｒｂ１と、第２画素群Ｐｉｘ２の第２発光素子３Ｒｂ２とをそれぞれ基準階調値ＳｏｔＲｂと保持階調値ＳｏｒＲｂで発光させた場合の輝度が実質的に等しくなるように設定される。そして、第２画素群Ｐｉｘ２の入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂと、第１画素群Ｐｉｘ１の入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂから分けられた保持階調値ＳｏｒＲｂとに基づいて、第２画素群Ｐｉｘ２の第２発光素子３Ｒｂ２に対する出力階調値ＳｏＲｂ２が設定される。

【0100】

図１４のステップＳＴ２１からステップＳＴ２６及びステップＳＴ７からステップＳＴ１３は、図１２と同様であるため、詳細な説明は省略する。図１４に示すように、ステップＳＴ２３、ステップＳＴ２５の処理が完了した後に、第２処理回路１２０は、第１処理回路１１０から出力階調値ＳｏＲｂ１を受け取り、メモリ１１５に保持階調値ＳｏｒＲｂが保持されているかを判断する（ステップＳＴ３１）。メモリ１１５に保持階調値ＳｏｒＲｂが保持されている場合（ステップＳＴ３１、Ｙｅｓ）、第２処理回路１２０は、保持階調値ＳｏｒＲｂを出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３２）。設定された出力階調値ＳｏＲｂ２は画素Ｐｉｘに出力され、画素Ｐｉｘに含まれる第２発光素子３Ｒｂが点灯する。また、メモリ１１５に保持階調値ＳｏｒＲｂが保持されていない場合（ステップＳＴ３１、Ｎｏ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１（階調値０）を出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３３）。設定された出力階調値ＳｏＲｂ２は画素Ｐｉｘに出力され、画素Ｐｉｘに含まれる第２発光素子３Ｒｂが非点灯状態となる。

【0101】

ステップＳＴ２６の処理が完了した後に、第２処理回路１２０は、第１処理回路１１０から出力階調値ＳｏＲｂ１を受け取り、メモリ１１５に保持階調値ＳｏｒＲｂが保持されているかを判断する（ステップＳＴ３４）。メモリ１１５に保持階調値ＳｏｒＲｂが保持されている場合（ステップＳＴ３４、Ｙｅｓ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１（入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂ）に保持階調値ＳｏｒＲｂを加算する（ステップＳＴ３５）。メモリ１１５に保持階調値ＳｏｒＲｂが保持されていない場合（ステップＳＴ３４、Ｎｏ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１（階調値ＳｉｏＲｂ）に対応する駆動電流がしきい値電流以下か判断する（ステップＳＴ３６)。

【0102】

出力階調値ＳｏＲｂ１に対応する駆動電流がしきい値電流以下である場合（ステップＳＴ３６、Ｙｅｓ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１を出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３７）。設定された出力階調値ＳｏＲｂ２は画素Ｐｉｘに出力され、画素Ｐｉｘに含まれる第２発光素子３Ｒｂが点灯する。

【0103】

なお、ステップＳＴ３５の処理が完了した場合も同様に、第２処理回路１２０は、保持階調値ＳｏｒＲｂが加算された出力階調値ＳｏＲｂ１（階調値ＳｉｏＲｂ＋保持階調値ＳｏｒＲｂ）に対応する駆動電流がしきい値電流以下であるかを判断する（ステップＳＴ３６）。出力階調値ＳｏＲｂ１に対応する駆動電流がしきい値電流以下である場合（ステップＳＴ３６、Ｙｅｓ）、第２処理回路１２０は、保持階調値ＳｏｒＲｂが加算された出力階調値ＳｏＲｂ１を出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３７）。設定された出力階調値ＳｏＲｂ２は画素Ｐｉｘに出力され、保持階調値ＳｏｒＲｂが加算された出力階調値ＳｏＲｂ１に対応する階調で、画素Ｐｉｘに含まれる第２発光素子３Ｒｂが点灯する。

【0104】

出力階調値ＳｏＲｂ１に対応する駆動電流がしきい値電流より大きい場合（ステップＳＴ３６、Ｎｏ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１（階調値ＳｉｏＲｂ）より小さい基準階調値ＳｏｔＲｂを出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３８）。より具体的には、第２処理回路１２０は、出力階調値ＳｏＲｂ１に基づき、基準階調値ＳｏｔＲｂと保持階調値ＳｏｒＲｂを演算し、基準階調値ＳｏｔＲｂを出力階調値ＳｏＲｂ２として設定する。ステップＳＴ３８の処理が完了した後に、第２処理回路１２０は、保持階調値ＳｏｒＲｂをメモリ１１５に記録する（ステップＳＴ３９）。設定された出力階調値ＳｏＲｂ２は画素Ｐｉｘに出力され、画素Ｐｉｘに含まれる第２発光素子３Ｒｂが点灯する。

【0105】

なお、ステップＳＴ３５の処理が完了した場合も同様に、第２処理回路１２０は、保持階調値ＳｏｒＲｂが加算された出力階調値ＳｏＲｂ１（階調値ＳｉｏＲｂ＋保持階調値ＳｏｒＲｂ）に対応する駆動電流がしきい値電流より大きい場合（ステップＳＴ３６、Ｎｏ）、第２処理回路１２０は、保持階調値ＳｏｒＲｂが加算された出力階調値ＳｏＲｂ１より小さい基準階調値ＳｏｔＲｂを出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３８）。より具体的には、第２処理回路１２０は、保持階調値ＳｏｒＲｂが加算された出力階調値ＳｏＲｂ１に基づき、基準階調値ＳｏｔＲｂと保持階調値ＳｏｒＲｂを演算し、基準階調値ＳｏｔＲｂを出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３８）。ステップＳＴ３８の処理が完了した後に、第２処理回路１２０は、保持階調値ＳｏｒＲｂをメモリ１１５に記録する（ステップＳＴ３９）。設定された出力階調値ＳｏＲｂ２は画素Ｐｉｘに出力され、画素Ｐｉｘに含まれる第２発光素子３Ｒｂが点灯する。

【0106】

ステップＳＴ３２、ステップＳＴ３３、ステップＳＴ３７又はステップＳＴ３９の処理が完了した後は、図１２と同様に、信号処理回路１００Ａは、ステップＳＴ７からステップＳＴ１３の処理を実施する。なお、各ステップＳＴの実施順は適宜変更可能であり、例えば、ステップＳＴ３８及びステップＳＴ３９は同時に実施してもよいし、ステップＳＴ３９をステップＳＴ３８より先に実施してもよい。また、ステップＳＴ３６において、出力階調値ＳｏＲｂ１に対応する駆動電流としきい値電流を比較しているが、これに限らず、しきい値電流に対応する基準階調値ＳｏｔＲｂを記録し、出力階調値ＳｏＲｂ１が基準階調値ＳｏｔＲｂ以下かを判定してもよい。なお、基準階調値ＳｏｔＲｂは、全ての画素Ｐｉｘに共通の値であってもよいし、画素Ｐｉｘ毎に異なる値を有してもよい。

【0107】

第２変形例では、第１画素群Ｐｉｘ１の入力階調値Ｓｉに基づいて演算された第２発光素子３Ｒｂに供給される駆動電流がしきい値電流よりも大きい場合に、第１画素群Ｐｉｘ１の第２発光素子３Ｒｂが入力階調値ＳｉＲに対応する階調値ＳｉｏＲｂ１より低い出力階調値（基準階調値ＳｏｔＲｂ）で点灯し、保持階調値ＳｏｒＲｂが保持される。隣接する第２画素群Ｐｉｘ２の出力階調値Ｓｏを設定する際に、保持階調値ＳｏｒＲｂが加算されることで、第２発光素子３Ｒｂが入力階調値ＳｉＲに対応する階調値ＳｉｏＲｂ２より高い出力階調値（階調値ＳｉｏＲｂ２＋保持階調値ＳｏｒＲｂ）で点灯する。これによって、隣接する第１画素群Ｐｉｘ１、第２画素群Ｐｉｘ２の２つの第２発光素子３Ｒｂにより合計の発光強度を維持しつつ、第１画素群Ｐｉｘ１の第２発光素子３Ｒｂに流れる駆動電流を抑制することができる。

【0108】

（第３変形例）
図１５は、第３変形例に係る各発光素子の出力階調値の設定方法を説明するためのフローチャートである。第２変形例において、第１処理回路１１０が、ステップＳＴ２２からステップＳＴ２６の処理を行い、第２処理回路１２０がステップＳＴ３１からステップＳＴ３９の処理を行うとしたが、これに限られない。第１処理回路１１０及び第２処理回路１２０が行う処理を入れ替えてもよい。第３変形例において、第１処理回路１１０がメモリ１１５に保持階調値ＳｏｒＲｂが保持されているか否かを判定する。なお、各ステップＳＴにおいて、第２変形例と共通する記載は省略する。

【0109】

第１処理回路１１０は、１フレーム分の入力階調値Ｓｉを取り込み（ステップＳＴ１２１）、保持階調値ＳｏｒＲｂがメモリ１１５に保持されているか否かを判断する（ステップＳＴ１２２）。保持階調値ＳｏｒＲｂが保持されていない場合（ステップＳＴ１２２、Ｎｏ）、第１処理回路１１０は、図１２のステップＳＴ２からステップＳＴ６までと同様の処理を行う。具体的には、入力階調値ＳｉＲが０である場合（ステップＳＴ１２３、Ｎｏ）、及び、入力階調値ＳｉＲが第１しきい値Ｌｔｈ以下、若しくは、入力階調値ＳｉＲが第２しきい値Ｈｔｈ以上である場合（ステップＳＴ１２５、Ｙｅｓ）は、第１処理回路１１０は、第２処理回路１２０を介さずに、出力階調値ＳｏＲｂ２として階調値０を設定する（ステップＳＴ１２４、ステップＳＴ１２６）。また、入力階調値ＳｉＲが第１しきい値Ｌｔｈより大きく、第２しきい値Ｈｔｈより小さい場合（ステップＳＴ１２５、Ｎｏ）は、第１処理回路１１０は、入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂを出力階調値ＳｏＲｂ１として第２処理回路１２０に出力する（ステップＳＴ１２７）。

【0110】

保持階調値ＳｏｒＲｂがメモリ１１５に保持されている場合（ステップＳＴ１２２、Ｙｅｓ）、第１処理回路１１０は、保持階調値ＳｏｒＲｂを加算した上で、ステップＳＴ１２３からステップＳＴ１２７と同様の処理を実施する。第１処理回路１１０は、入力階調値ＳｉＲが０より大きいかを判断する（ステップＳＴ１２８）。具体的には、入力階調値ＳｉＲが０である場合（ステップＳＴ１２８、Ｎｏ）、及び、入力階調値ＳｉＲが第１しきい値Ｌｔｈ以下、若しくは、入力階調値ＳｉＲが第２しきい値Ｈｔｈ以上である場合（ステップＳＴ１３０、Ｙｅｓ）は、第１処理回路１１０は、第２処理回路１２０を介さずに、出力階調値ＳｏＲｂ２として保持階調値ＳｏｒＲｂを設定する（ステップＳＴ１２９、ステップＳＴ１３１）。また、入力階調値ＳｉＲが第１しきい値Ｌｔｈより大きく、第２しきい値Ｈｔｈより小さい場合（ステップＳＴ１３０、Ｎｏ）は、第１処理回路１１０は、入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂに保持階調値ＳｏｒＲｂを加算した値を出力階調値ＳｏＲｂ１として第２処理回路１２０に出力する（ステップＳＴ１３２）。

【0111】

第２処理回路１２０は、第１処理回路１１０から出力階調値ＳｏＲｂ１を受け取ると（ステップＳＴ１３２、ステップＳＴ１２７）、図１４のステップＳＴ３６からステップＳＴ３９と同様の処理を実施する。具体的には、第２処理回路１２０は、出力階調値ＳｏＲｂ１に対応する駆動電流がしきい値電流以下かを判断する（ステップＳＴ１３３）。出力階調値ＳｏＲｂ１に対応する駆動電流がしきい値電流以下である場合（ステップＳＴ１３３、Ｙｅｓ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１を出力階調値ＳｏＲｂ２として設定する（ステップＳＴ１３４）。出力階調値ＳｏＲｂ１に対応する駆動電流がしきい値電流より大きい場合（ステップＳＴ１３３、Ｎｏ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１に基づいて、基準階調値ＳｏｔＲｂと保持階調値ＳｏｒＲｂに分け、基準階調値ＳｏｔＲｂを出力階調値ＳｏＲｂ２として設定し（ステップＳＴ１３５）、保持階調値ＳｏｒＲｂをメモリ１１５に記録する（ステップＳＴ１３６）。

【0112】

ステップＳＴ１２４、ステップＳＴ１２６、ステップＳＴ１２９、ステップＳＴ１３１、ステップＳＴ１３４又はステップＳＴ１３６の処理が完了した後は、図１２と同様に、信号処理回路１００Ａは、ステップＳＴ７からステップＳＴ１３の処理を実施する。

【0113】

このように、保持階調値ＳｏｒＲｂが保持されているか否かを第１処理回路１１０で処理することで、一部のステップＳＴ（ステップＳＴ１２４、ステップＳＴ１２６、ステップＳＴ１２９、ステップＳＴ１３１）で第２処理回路１２０を介さずに処理を完了することででき、処理を簡素化することができる。

【0114】

（第４変形例）
図１６Ａから図１６Ｃは、１つの画素群における各発光素子の配置パターンの変形例を示す平面図である。実施形態では、１画素Ｐｉｘにおいて、図２に示すように、第１発光素子３Ｒａ、第２発光素子３Ｒｂ、第３発光素子３Ｇ、第４発光素子３Ｂが配置されるとしたが、各発光素子３の配置パターンはこれに限られない。図１６Ａは、第４変形例に係る１つの画素群における各発光素子の第１配置パターンを示す平面図である。図１６Ａに示すように、第１配置パターンＡＰ１では、第１発光素子３Ｒａと第２発光素子３Ｒｂは第２方向Ｄｙで並ぶ。第１発光素子３Ｒａと第３発光素子３Ｇは第１方向Ｄｘで並ぶ。第２発光素子３Ｒｂと第４発光素子３Ｂは第１方向Ｄｘで並ぶ。また、第３発光素子３Ｇと第４発光素子３Ｂは第２方向Ｄｙで並ぶ。

【0115】

なお、第１配置パターンＡＰ１において、第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えてもよいし、あるいは、第３発光素子３Ｇと第４発光素子３Ｂとの配置を入れ替えてもよい。第２発光素子３Ｒｂと第１方向Ｄｘ又は第２方向に隣り合う位置には、波長が近い第１発光素子３Ｒａ又は第３発光素子３Ｇが設けられることが好ましい。

【0116】

図１６Ｂは、１つの画素群における各発光素子の第２配置パターンを示す平面図である。図１６Ｂに示すように、第２配置パターンＡＰ２では、第１発光素子３Ｒａと第２発光素子３Ｒｂは第１方向Ｄｘで並ぶ。第１発光素子３Ｒａと第３発光素子３Ｇは第２方向Ｄｙで並ぶ。第２発光素子３Ｒｂと第４発光素子３Ｂは第２方向Ｄｙで並ぶ。また、第３発光素子３Ｇと第４発光素子３Ｂは第１方向Ｄｘで並ぶ。

【0117】

なお、第２配置パターンＡＰ２において、第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えてもよいし、あるいは、第３発光素子３Ｇと第４発光素子３Ｂとの配置を入れ替えてもよい。また、第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えて、且つ、第３発光素子３Ｇと第４発光素子３Ｂとの配置を入れ替えてもよい。つまり、第１発光素子３Ｒａと第２発光素子３Ｒｂとは、第１方向Ｄｘに並び、第２発光素子３Ｒｂと、第３発光素子３Ｇ又は第４発光素子３Ｂとは、第２方向Ｄｙに並ぶ。第２発光素子３Ｒｂと第１方向Ｄｘ又は第２方向に隣り合う位置には、波長が近い第１発光素子３Ｒａ又は第３発光素子３Ｇが設けられることが好ましい。

【0118】

図１６Ｃは、１つの画素群における各発光素子の第３配置パターンを示す平面図である。図１６Ｃに示すように、第３配置パターンＡＰ３では、第１発光素子３Ｒａと第４発光素子３Ｂは第１方向Ｄｘで並ぶ。第１発光素子３Ｒａと第３発光素子３Ｇは第２方向Ｄｙで並ぶ。第４発光素子３Ｂと第２発光素子３Ｒｂは第２方向Ｄｙで並ぶ。また、第３発光素子３Ｇと第２発光素子３Ｒｂは第１方向Ｄｘで並ぶ。言い換えると、第１発光素子３Ｒａと第２発光素子３Ｒｂが第１方向Ｄｘ及び第２方向Ｄｙのいずれとも交差する斜め方向に配列される。

【0119】

なお、第３配置パターンＡＰ３において、第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えてもよいし、あるいは、第３発光素子３Ｇと第４発光素子３Ｂとの配置を入れ替えてもよい。また、第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えて、且つ、第３発光素子３Ｇと第４発光素子３Ｂとの配置を入れ替えてもよい。つまり、第１発光素子３Ｒａと、第３発光素子３Ｇ又は第４発光素子３Ｂの一方とは、第１方向Ｄｘに並び、第２発光素子３Ｒｂと、第３発光素子３Ｇ又は第４発光素子３Ｂの一方とは、第２方向Ｄｙに並ぶ。

【0120】

（第５変形例）
図１７Ａから図１７Ｃは、２つの画素群における各発光素子の配置パターンの変形例を示す平面図である。実施形態及び第４変形例において、各発光素子の配置パターンについて記載したが、マトリクス状に配置された画素Ｐｉｘの全てがこの配置である場合、各第１発光素子３Ｒａ、第２発光素子３Ｒｂ、第３発光素子３Ｇ、第４発光素子３Ｂは、それぞれ、一定の方向に配置されることとなる。このような場合、特に第２発光素子３Ｒｂのような非点灯状態となりやすい画素が一方向に配列されていると、スジムラとして視認される可能性がある。そこで、第５変形例では、各発光素子３の配置パターンが異なる２種類の画素Ｐｉｘを配置する。このようにすることで、スジムラの視認を抑制することができる。

【0121】

図１７Ａは、第５変形例に係る２つの画素群における各発光素子の第４配置パターンを示す平面図である。図１７Ａに示すように、第４配置パターンＡＰ４において、第１方向Ｄｘに並ぶ２つの第１画素群Ｐｉｘ１及び第２画素群Ｐｉｘ２は、発光素子３の配置が異なる。図１７Ａ左側の第１画素群Ｐｉｘ１は、図１６Ａに示す第１配置パターンＡＰ１と同じ発光素子３の配置であり、図１７Ａ右側の第２画素群Ｐｉｘ２は、第１画素群Ｐｉｘ１の第１発光素子３Ｒａと第２発光素子３Ｒｂとを入れ替えた構成である。このように、複数の画素Ｐｉｘごとに発光素子３の配置が異なっていてもよい。

【0122】

図１７Ｂは、２つの画素群における各発光素子の第５配置パターンを示す平面図である。図１７Ｂに示すように、第５配置パターンＡＰ５において、第１画素群Ｐｉｘ１及び第２画素群Ｐｉｘ２は、図１６Ｂに示す第２配置パターンＡＰ２と同様の発光素子３の配置である。図１７Ｂ左側の第１画素群Ｐｉｘ１は、図１６Ｂに示す第２配置パターンＡＰ２において、第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えて、且つ、第３発光素子３Ｇと第４発光素子３Ｂとの配置を入れ替えた構成である。図１７Ｂ右側の第２画素群Ｐｉｘ２は、第１画素群Ｐｉｘ１の第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えた構成である。

【0123】

図１７Ｃは、２つの画素群における各発光素子の第６配置パターンを示す平面図である。図１７Ｃに示すように、第６配置パターンＡＰ６において第１画素群Ｐｉｘ１及び第２画素群Ｐｉｘ２は、図１６Ｃに示す第３配置パターンＡＰ３と同様の発光素子３の配置である。図１７Ｃ左側の第１画素群Ｐｉｘ１は、図１６Ｃに示す第３配置パターンＡＰ３と同じ発光素子３の配置である。図１７Ｃ右側の第２画素群Ｐｉｘ２は、第１画素群Ｐｉｘ１の第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えた構成である。

【0124】

（第６変形例）
図１８は、第６変形例に係る発光素子を示す断面図である。表示装置１において、発光素子３はフェースアップ構造に限定されず、発光素子３の下部が、アノード電極２３及びカソード電極２２に接続される、いわゆるフェースダウン構造であってもよい。

【0125】

図１８に示すように、発光素子３Ａは、透光性基板３１の上に、バッファ層３２、ｎ型クラッド層３３、発光層３４、ｐ型クラッド層３５、ｐ型電極３６の順に積層される。発光素子３Ａは、透光性基板３１が上側に、ｐ型電極３６が下側になるように実装される。また、ｎ型クラッド層３３において、カソード電極２２と対向する面側には、発光層３４から露出した領域が設けられている。この領域にｎ型電極３８Ａが設けられている。

【0126】

ｐ型電極３６は、発光層からの光を反射する金属光沢のある材料で形成される。ｐ型電極３６はバンプ３９Ａを介してアノード電極２３に接続される。ｎ型電極３８Ａはバンプ３９Ｂを介してカソード電極２２に接続される。絶縁膜９７はカソード電極２２及びアノード電極２３を覆っており、絶縁膜９７の開口部分でバンプ３９Ａ、３９Ｂは、それぞれアノード電極２３及びカソード電極２２と接続される。

【0127】

発光素子３Ａでは、ｐ型クラッド層３５とｎ型クラッド層３３とが直接接合せずに、間に別の層（発光層３４）が導入されている。これにより、電子や正孔といったキャリアを発光層３４の中に集中させることができ、効率よく再結合（発光）させることが可能となる。本変形例においても、第１発光素子３Ｒａにおいて、ユウロピウム（Ｅｕ）が添加された窒化ガリウム（ＧａＮ）が、発光層３４として採用される。また、第２発光素子３Ｒｂにおいて、数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が、発光層３４として採用される。なお、第３発光素子３Ｇ及び第４発光素子３Ｂは、第１発光素子３Ｒａと同様に単層の発光層３４を有してもよいし、第２発光素子３Ｒｂと同様に多層の発光層３４を有してもよい。

【0128】

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

【符号の説明】

【0129】

１ 表示装置
２ アレイ基板
３、３Ａ 発光素子
３Ｒａ 第１発光素子
３Ｒｂ 第２発光素子
３Ｇ 第３発光素子
３Ｂ 第４発光素子
１２ 駆動回路
２１ 基板
４９Ｒａ 第１画素
４９Ｒｂ 第２画素
４９Ｇ 第３画素
４９Ｂ 第４画素
６１、６５、７１、７１Ａ、７５、７９ 半導体層
６４、６６、７４、７８ ゲート電極
６２、７２ ソース電極
６７、７３、７７ ドレイン電極
６１ａ 第１部分半導体層
２１０ 駆動ＩＣ
９１ 第１絶縁膜
９２ 第２絶縁膜
９３ 第３絶縁膜
９４ 第４絶縁膜
１００ 信号処理回路
１１０ 第１処理回路
１１５ メモリ
１２０ 第２処理回路
１２５ バッファ
ＤＲＴ 駆動トランジスタ
ＢＣＴ 出力トランジスタ
ＩＳＴ 初期化トランジスタ
ＳＳＴ 画素選択トランジスタ
ＲＳＴ リセットトランジスタ
ＰＶＤＤ アノード電源電位
ＰＶＳＳ カソード電源電位
Ｌ１ アノード電源線
Ｌ２ 映像信号線
Ｌ３ リセット電源線
Ｌ４ 初期化電源線
Ｌ５ リセット制御信号線
Ｌ６ 出力制御信号線
Ｌ７ 画素制御信号線
Ｌ８ 初期化制御信号線
Ｌ９ 接続配線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16A】

【図16B】

【図16C】

【図17A】

【図17B】

【図17C】

【図18】