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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022101473
(43)【公開日】2022-07-06
(54)【発明の名称】効率的なデュアルパス浮動小数点算術演算子
(51)【国際特許分類】
G06F 7/483 20060101AFI20220629BHJP
G06F 7/499 20060101ALI20220629BHJP
G06F 9/38 20060101ALI20220629BHJP
【ＦＩ】
G06F7/483
G06F7/499 647
G06F7/499 101
G06F9/38 370C
【審査請求】未請求
【請求項の数】25
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2021181806
(22)【出願日】2021-11-08
(31)【優先権主張番号】17/133,933
(32)【優先日】2020-12-24
(33)【優先権主張国・地域又は機関】US
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＶＥＲＩＬＯＧ
(71)【出願人】
【識別番号】593096712
【氏名又は名称】インテル コーポレイション
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】マーティン ラングハマー
(72)【発明者】
【氏名】テオ ドレイン
【テーマコード（参考）】
5B013
【Ｆターム（参考）】
5B013DD03
(57)【要約】
【課題】 浮動小数点数に対して算術演算を行うことに関連するシステム及び方法を提供する。
【解決手段】 浮動小数点算術回路は、２つの浮動小数点数を受け取るように構成される。浮動小数点算術回路は、２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、２つの浮動小数点数に対して第１の演算を行うように構成された第１のパスを含む。浮動小数点算術回路は、２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、２つの浮動小数点数に対して第２の演算を行うように構成された第２のパスを含む。第１のパス及び第２のパスは、浮動小数点算術回路で浮動小数点数を受け取った後に、互いに分岐し、第１の演算及び第２の演算に使用される共有加算器に収束する。
【選択図】図４
【解決手段】 浮動小数点算術回路は、２つの浮動小数点数を受け取るように構成される。浮動小数点算術回路は、２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、２つの浮動小数点数に対して第１の演算を行うように構成された第１のパスを含む。浮動小数点算術回路は、２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、２つの浮動小数点数に対して第２の演算を行うように構成された第２のパスを含む。第１のパス及び第２のパスは、浮動小数点算術回路で浮動小数点数を受け取った後に、互いに分岐し、第１の演算及び第２の演算に使用される共有加算器に収束する。
【選択図】図４
【特許請求の範囲】
【請求項1】
システムであって、当該システムは、
２つの浮動小数点数を受け取る浮動小数点算術回路を含み、
該浮動小数点算術回路は、
前記２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、前記２つの浮動小数点数に対して第１の演算を行う第１のパスと、
前記２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、前記２つの浮動小数点数に対して第２の演算を行う第２のパスと、を含み、
前記第１のパス及び前記第２のパスは、互いに分岐して、前記第１のパス及び前記第２のパスが再び分岐する前に、前記第１の演算及び前記第２の演算に使用される共有加算器に収束する、
システム。
２つの浮動小数点数を受け取る浮動小数点算術回路を含み、
該浮動小数点算術回路は、
前記２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、前記２つの浮動小数点数に対して第１の演算を行う第１のパスと、
前記２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、前記２つの浮動小数点数に対して第２の演算を行う第２のパスと、を含み、
前記第１のパス及び前記第２のパスは、互いに分岐して、前記第１のパス及び前記第２のパスが再び分岐する前に、前記第１の演算及び前記第２の演算に使用される共有加算器に収束する、
システム。
【請求項2】
前記２つの浮動小数点数の指数同士の間の指数差を決定する比較器を含み、前記差が閾値未満である場合に、前記第１のパスは、前記２つの浮動小数点数に対して前記第２の演算を行う、請求項１に記載のシステム。
【請求項3】
前記第１の演算は、前記差が前記閾値以上である場合に減算を含む、請求項２に記載のシステム。
【請求項4】
前記第１の演算は、前記差が前記閾値以上である場合に加算を含む、請求項２に記載のシステム。
【請求項5】
前記第１の演算は、前記差が前記閾値未満である場合に加算を含む、請求項２乃至４のいずれか一項に記載のシステム。
【請求項6】
前記第２の演算は、前記差が前記閾値未満である場合に減算を含む、請求項２乃至４のいずれか一項に記載のシステム。
【請求項7】
前記閾値は、２を含む、請求項２乃至４のいずれか一項に記載のシステム。
【請求項8】
第１のシフトした仮数を前記第１のパスから前記共有加算器に送信することと、第２のシフトした仮数を前記第２のパスから前記共有加算器に送信することとの間で選択するマルチプレクサを含む、請求項１乃至７のいずれか一項に記載のシステム。
【請求項9】
前記第１のパスは、前記第１のシフトした仮数を生成するマルチビットシフターを含む、請求項８に記載のシステム。
【請求項10】
前記第２のパスは、前記第２のシフトした仮数を生成する単一ビットシフターを含む、請求項８に記載のシステム。
【請求項11】
前記第２のパスは、
前記共有加算器から結果を受け取り、該結果の先行ゼロの数をカウントする先行ゼロカウント回路と、
前記結果をシフトして、前記先行ゼロの数に少なくとも部分的に基づいて正規化した出力を生成する正規化シフターと、を含む、請求項１乃至７のいずれか一項に記載のシステム。
前記共有加算器から結果を受け取り、該結果の先行ゼロの数をカウントする先行ゼロカウント回路と、
前記結果をシフトして、前記先行ゼロの数に少なくとも部分的に基づいて正規化した出力を生成する正規化シフターと、を含む、請求項１乃至７のいずれか一項に記載のシステム。
【請求項12】
前記第２のパスは、シフト検出を実行し、対数構造に従って複数の入力ビットを結合する複数のレベルを使用して前記共有加算器による結果からの前記複数の入力ビットを結合することによってシフトを適用する結合回路を含む、請求項１乃至７のいずれか一項に記載のシステム。
【請求項13】
前記第１のパスは、前記共有加算器から結果を受け取り、該結果を丸める丸め処理及び加算回路を含む、請求項１乃至７のいずれか一項に記載のシステム。
【請求項14】
前記丸め処理及び加算回路は、
前記結果を受け取る並列プレフィックス回路と、
該並列プレフィックス回路の丸めビットで丸め処理を制御するマルチプレクサと、
前記丸めビットの位置に基づいて、前記並列プレフィックス回路の伝搬ビットをＨｉｇｈにさせるＯＲゲートと、
前記並列プレフィックス回路の出力を左又は右に１ビットだけシフトする出力マルチプレクサと、を含む、請求項１３に記載のシステム。
前記結果を受け取る並列プレフィックス回路と、
該並列プレフィックス回路の丸めビットで丸め処理を制御するマルチプレクサと、
前記丸めビットの位置に基づいて、前記並列プレフィックス回路の伝搬ビットをＨｉｇｈにさせるＯＲゲートと、
前記並列プレフィックス回路の出力を左又は右に１ビットだけシフトする出力マルチプレクサと、を含む、請求項１３に記載のシステム。
【請求項15】
方法であって、当該方法は、
第１の浮動小数点数を受け取るステップと、
第２の浮動小数点数を受け取るステップと、
前記第１の浮動小数点数の第１の仮数を第１のパス及び第２のパスに分割するステップと、
前記第１のパスの第１のシフター内の第１の仮数をシフトして、第１のシフトした仮数を生成するステップと、
前記前記第２のパスの第２のシフター内の第１の仮数をシフトして、第２のシフトした仮数を生成するステップであって、前記第１のシフターは前記第２のシフターよりも大きい、生成するステップと、
前記第１のシフトした仮数及び前記第２のシフトした仮数から選択される仮数を選択するステップと、
前記選択した仮数を加算器／減算器の前記第２の浮動小数点数の第２の仮数に加算する又は前記第２の仮数から前記選した仮数を減算するステップと、
前記加算器／減算器からの結果を第３のパス及び第４のパスに送信するステップと、
前記第３のパスと前記第４のパスとの間の出力を選択するステップと、を含む、
方法。
第１の浮動小数点数を受け取るステップと、
第２の浮動小数点数を受け取るステップと、
前記第１の浮動小数点数の第１の仮数を第１のパス及び第２のパスに分割するステップと、
前記第１のパスの第１のシフター内の第１の仮数をシフトして、第１のシフトした仮数を生成するステップと、
前記前記第２のパスの第２のシフター内の第１の仮数をシフトして、第２のシフトした仮数を生成するステップであって、前記第１のシフターは前記第２のシフターよりも大きい、生成するステップと、
前記第１のシフトした仮数及び前記第２のシフトした仮数から選択される仮数を選択するステップと、
前記選択した仮数を加算器／減算器の前記第２の浮動小数点数の第２の仮数に加算する又は前記第２の仮数から前記選した仮数を減算するステップと、
前記加算器／減算器からの結果を第３のパス及び第４のパスに送信するステップと、
前記第３のパスと前記第４のパスとの間の出力を選択するステップと、を含む、
方法。
【請求項16】
前記第１の浮動小数点数は、前記第２の浮動小数点数よりも小さい指数を有する、請求項１５に記載の方法。
【請求項17】
正規化のためにどれくらいシフトするかを決定し、前記結果を前記第３のパスで正規化するステップを含む、請求項１５又は１６に記載の方法。
【請求項18】
前記結果を前記第４のパスの丸め処理回路で丸めるステップを含み、前記丸め処理回路は、前記結果を丸めた後に、前記結果を正規化するように構成された単一ビットシフトを含む、請求項１５乃至１７のいずれか一項に記載の方法。
【請求項19】
システムであって、当該システムは、
第１の浮動小数点数の第１の仮数を受け取るように構成された第１の入力部と、
第２の浮動小数点数の第２の仮数を受け取るように構成された第２の入力部と、
前記第１の仮数を第１のシフトされる仮数としてシフトするように構成された第１のシフターを有する第１のパスと、
前記第１の仮数を第２のシフトされる仮数としてシフトするように構成された第２のシフターを有する第２のパスであって、前記第２のシフターは前記第１のシフターよりも小さく、前記第２のシフターは単一ビットシフターを含む、第２のパスと、
前記第１のシフトした仮数と前記第２のシフトした仮数との間で選択し、選択した仮数を出力するように構成されたマルチプレクサと、
加算器／減算器であって、該加算器／減算器から前記選択した仮数を受け取るように構成された加算器／減算器と、
結果のビット値に基づいて前記加算器／減算器から前記結果をどれくらいシフトするかを決定し、該シフトを実行するように構成された第３のパスと、
前記加算器／減算器からの前記結果を丸めるように構成された第４のパスと、
前記第３のパスの前記結果及び前記第４のパスの前記結果から当該システムの出力を選択するように構成された出力マルチプレクサと、を含む、
システム。
第１の浮動小数点数の第１の仮数を受け取るように構成された第１の入力部と、
第２の浮動小数点数の第２の仮数を受け取るように構成された第２の入力部と、
前記第１の仮数を第１のシフトされる仮数としてシフトするように構成された第１のシフターを有する第１のパスと、
前記第１の仮数を第２のシフトされる仮数としてシフトするように構成された第２のシフターを有する第２のパスであって、前記第２のシフターは前記第１のシフターよりも小さく、前記第２のシフターは単一ビットシフターを含む、第２のパスと、
前記第１のシフトした仮数と前記第２のシフトした仮数との間で選択し、選択した仮数を出力するように構成されたマルチプレクサと、
加算器／減算器であって、該加算器／減算器から前記選択した仮数を受け取るように構成された加算器／減算器と、
結果のビット値に基づいて前記加算器／減算器から前記結果をどれくらいシフトするかを決定し、該シフトを実行するように構成された第３のパスと、
前記加算器／減算器からの前記結果を丸めるように構成された第４のパスと、
前記第３のパスの前記結果及び前記第４のパスの前記結果から当該システムの出力を選択するように構成された出力マルチプレクサと、を含む、
システム。
【請求項20】
前記第３のパスは、前記結果の複数の入力を複数のレベルで結合して複数の出力ビットを生成するように構成された論理ツリー構造を使用して前記シフト及び決定を実行するように構成された結合回路を含む、請求項１９に記載のシステム。
【請求項21】
システムであって、当該システムは、
第１の浮動小数点数を受け取るための手段と、
第２の浮動小数点数を受け取るための手段と、
前記第１の浮動小数点数の第１の仮数を第１のパス及び第２のパスに分割するための手段と、
前記第１のパスの第１のシフター内の前記第１の仮数をシフトして、第１のシフトした仮数を生成するための手段と、
前記第２のパスの第２のシフター内の前記第１の仮数をシフトして、第２のシフトした仮数を生成するための手段であって、前記第１のシフターは前記第２のシフターよりも大きい、生成するための手段と、
前記第１のシフトした仮数及び前記第２のシフトした仮数から選択される仮数を選択するための手段と、
前記選択した仮数を加算器／減算器の前記第２の浮動小数点数の第２の仮数に加算する又は該第２の仮数から前記選択した仮数を減算するための手段と、
前記加算器／減算器からの結果を第３のパス及び第４のパスに送信するための手段と、
前記第３のパスと前記第４のパスとの間で出力を選択するための手段と、を含む、
システム。
第１の浮動小数点数を受け取るための手段と、
第２の浮動小数点数を受け取るための手段と、
前記第１の浮動小数点数の第１の仮数を第１のパス及び第２のパスに分割するための手段と、
前記第１のパスの第１のシフター内の前記第１の仮数をシフトして、第１のシフトした仮数を生成するための手段と、
前記第２のパスの第２のシフター内の前記第１の仮数をシフトして、第２のシフトした仮数を生成するための手段であって、前記第１のシフターは前記第２のシフターよりも大きい、生成するための手段と、
前記第１のシフトした仮数及び前記第２のシフトした仮数から選択される仮数を選択するための手段と、
前記選択した仮数を加算器／減算器の前記第２の浮動小数点数の第２の仮数に加算する又は該第２の仮数から前記選択した仮数を減算するための手段と、
前記加算器／減算器からの結果を第３のパス及び第４のパスに送信するための手段と、
前記第３のパスと前記第４のパスとの間で出力を選択するための手段と、を含む、
システム。
【請求項22】
前記第１の浮動小数点数は、前記第２の浮動小数点数よりも小さい指数を有する、請求項２１に記載のシステム。
【請求項23】
正規化のためにどれくらいシフトするかを決定し、前記結果を第３のパスで正規化するための手段を含む、請求項２１又は２２に記載のシステム。
【請求項24】
前記結果を前記第４のパスの丸め処理回路で丸めるための手段を含み、前記丸め処理回路は、前記結果を丸めた後に、前記結果を正規化するように構成された単一ビットシフトを含む、請求項２１乃至２３のいずれか一項に記載のシステム。
【請求項25】
集積回路装置であって、当該集積回路装置は、
２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、前記２つの浮動小数点数に対して第１の演算を行う第１の回路パスと、
前記２つの浮動小数点数の間のサイズの前記差に少なくとも部分的に基づいて、前記２つの浮動小数点数に対して第２の演算を行う第２の回路パスと、
前記第１の回路パスと前記第２の回路パスとの間で共有される共有加算器であって、前記第１の回路パス及び前記第２の回路パスは互いに分岐して前記共有加算器に収束し、前記共有加算器は、第１のパス及び第２のパスが再び分岐する前に、前記第１の演算及び前記第２の演算に使用される、共有加算器と、
前記２つの浮動小数点数の指数同士の間の指数差を決定する比較器と、を含み、
第１のパスは、前記差が閾値未満である場合に、前記２つの浮動小数点数に対して前記第２の演算を行い、
前記第１の演算は、前記差が閾値以上である場合に減算を含む、
集積回路装置。
２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、前記２つの浮動小数点数に対して第１の演算を行う第１の回路パスと、
前記２つの浮動小数点数の間のサイズの前記差に少なくとも部分的に基づいて、前記２つの浮動小数点数に対して第２の演算を行う第２の回路パスと、
前記第１の回路パスと前記第２の回路パスとの間で共有される共有加算器であって、前記第１の回路パス及び前記第２の回路パスは互いに分岐して前記共有加算器に収束し、前記共有加算器は、第１のパス及び第２のパスが再び分岐する前に、前記第１の演算及び前記第２の演算に使用される、共有加算器と、
前記２つの浮動小数点数の指数同士の間の指数差を決定する比較器と、を含み、
第１のパスは、前記差が閾値未満である場合に、前記２つの浮動小数点数に対して前記第２の演算を行い、
前記第１の演算は、前記差が閾値以上である場合に減算を含む、
集積回路装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、浮動小数点演算を行うように設計された集積回路に関する。より具体的には、本開示は、効率的なデュアルパス浮動小数点演算子及び／又は浮動小数点演算子における効率的な先行ゼロカウント（count-leading zeros）回路の作製に関する。
【背景技術】
【0002】
集積回路装置は、強化した回路ベースの浮動小数点演算子を利用して、浮動小数点数に対して浮動小数点演算を行うことができる。浮動小数点演算子の数が集積回路装置内で増大するにつれて、浮動小数点演算子を実装する際の効率に対する要求が高まる可能性がある。例えば、以前の集積回路装置には数十から数百の浮動小数点演算子が含まれる可能性があるが、今後の集積回路装置の設計には数千又は数万の浮動小数点演算子が含まれる可能性がある。従って、以前の集積回路装置で適切であった効率のレベルは、浮動小数点演算子の数が増大するため、今後の装置ではあまり適切ではない可能性がある。
【0003】
この段落は、本開示の様々な態様に関連し得る従来技術の様々な態様を読者に紹介することを意図しており、それら本開示の様々な態様は以下に説明され及び／又は特許請求の範囲に記載される。この議論は、本開示の様々な態様のより良い理解を容易にするための背景情報を読者に提供するのに役立つと考えている。従って、これらの陳述は、先行技術の承認としてではなく、この観点から読むべきである。
【図面の簡単な説明】
【0004】
本開示の様々な態様は、以下の詳細な説明を読み、以下の図面を参照することにより、より良く理解され得る。
【図1】本開示の一実施形態による、浮動小数点加算を実施するためのシステムのブロック図である。
【図2】本開示の一実施形態による、浮動小数点加算器を実装することができる集積回路のブロック図である。
【図3】本開示の一実施形態による、集積回路に実装され得る単一パス浮動小数点加算器のブロック図である。
【図4】本開示の一実施形態による、集積回路に実装され得る１つのパスの専用の減算器を使用するデュアルパス浮動小数点加算器のブロック図である。
【図7】本開示の一実施形態による、入力値を加算及び丸める複合加算器のブロック図である。
【図8】本開示の一実施形態による、加算及び丸め処理を効率的に実施する加算器及び丸め処理回路のブロック図である。
【図9】本開示の一実施形態による、デュアルパスを収束させて、専用の加算器又は減算器をいずれかのパスに含めずに、両方のパスに同じ加算器／減算器を使用するデュアルパス加算器のブロック図である。
【図12】本開示の一実施形態による、１つ又は複数の浮動小数点演算子を実装することができるデータ処理システムの図である。
【発明を実施するための形態】
【0005】
１つ又は複数の特定の実施形態について以下に説明する。これらの実施形態の簡潔な説明を与えるために、実際の実施態様の全ての特徴を本明細書に説明しているわけではない。エンジニアリング又は設計プロジェクトの場合と同様に、このような実際の実施態様の開発では、システム関連及びビジネス関連の制約に伴う準拠等、開発者の特定の目標を達成するために、実装固有の多数の決定を行う必要があることを理解でき、その目標は、実施態様毎に異なる場合がある。さらに、そのような開発努力は複雑で時間がかかり得るが、それにもかかわらず、本開示の利益を有する通常の技術者にとって、設計、製作、及び製造の日常的な作業であることが理解され得る。
【0006】
本開示の様々な実施形態の要素を導入する場合に、冠詞「１つの（a, an）」、及び「その（the）」は、１つ又は複数の要素が存在することを意味することを意図している。「含む、有する（including）」及び「有する、含む（having）」という用語は、包括的であることを意図しており、リストされた要素以外の追加の要素が存在し得ることを意味する。さらに、本開示の「いくつかの実施形態」、「実施形態」、「１つの実施形態」、又は「一実施形態」への言及は、列挙された特徴も組み込む追加の実施形態の存在を除外するものとして解釈されることを意図しないことを理解されたい。さらに、Ｂに「基づく」Ａという句は、Ａが少なくとも部分的にＢに基づくことを意味することを意図する。さらに、「又は」という用語は、包括的（例えば、論理ＯＲ）であり、排他的（例えば、論理ＸＯＲ）ではないことを意図する。換言すれば、Ａ「又は」Ｂという句は、Ａ、Ｂ、又はＡとＢとの両方を意味することを意図している。
【0007】
以下でさらに詳細に議論するように、本開示の実施形態は、一般に、浮動小数点演算子を有する論理回路に関する。浮動小数点演算子の数が集積回路（ＩＣ）装置内で増大するにつれて、浮動小数点演算子によって消費されるリソースは、浮動小数点演算子を実装する際の効率に対する要求を高める可能性がある。例えば、以前のＩＣ装置には数十から数百の浮動小数点演算子が含まれる可能性があるが、今後のＩＣ装置の設計には数千又は数万の浮動小数点演算子が含まれる可能性がある。このような効率を改善するための１つのメカニズムには、回路を合成するために使用される設計ツールの使用が含まれる場合があり、その回路には、演算される数の指数がかなりかけ離れている場合のファーパス（far path）と、数の指数が互いに近い場合のニアパス（near path）とを含む複数（例えば、１０，０００）の浮動小数点演算論理ユニット（ＡＬＵ）が含まれ得る。ＡＬＵは、加算器／減算器を丸め演算から分離するファーパス加算器に適用される丸め（rounding：丸め処理）方法を使用することができる。ファーパス加算器／減算器は、ニアパス減算器としても使用でき、両方のパスの間で回路を再利用できる。さらに、ニアパスは、先行ゼロカウント機能をシフト（例えば、左シフト）と組み合わせて、より単純で、より速く、より小さな回路を作成する合成回路を含み得る。
【0008】
前述のことを念頭に置いて、図１は、効率的な仮数丸め処理技術を実装することができるシステム１０のブロック図を示している。設計者は、集積回路装置１２（フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等のＩＣ）上で浮動小数点数演算を含む機能を実装することを望む場合がある。設計者は、ＯｐｅｎＣＬプログラム等の実装される高レベルプログラムを指定することができ、このプログラムによって、設計者が、低レベルのハードウェア記述言語（例えば、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等）の特定の知識を必要とせずに、集積回路装置１２のためのプログラム可能な論理セルのセットを構成するためのプログラミング命令をより効率的且つ容易に提供するのを可能にする。例えば、ＯｐｅｎＣＬがＣ＋＋等の他の高レベルプログラミング言語と非常に似ているため、そのようなプログラミング言語に精通しているプログラマブルロジックの設計者は、なじみのない低レベルのハードウェア記述言語を学習して新しい機能をＩＣに実装する必要がある設計者よりも学習曲線が短くなる可能性がある。
【0009】
設計者は、インテル社によるインテル（登録商標）Ｑｕａｒｔｕｓ（登録商標）のバージョン等の設計ソフトウェア１４を使用して、高レベルの設計を実装することができる。設計ソフトウェア１４は、コンパイラ１６を使用して、高レベルのプログラムを低レベルの記述に変換することができる。設計ソフトウェア１４を使用して、設計の効率を最適化及び／又は向上させることもできる。コンパイラ１６は、高レベルプログラムを表すマシン可読命令をホスト１８及び集積回路装置１２に提供することができる。ホスト１８は、カーネルプログラム２０によって実装され得るホストプログラム２２を受け取ることができる。ホストプログラム２２を実装するために、ホスト１８は、命令をホストプログラム２２から通信リンク２４を介して集積回路装置１２に通信することができ、これは、例えば、直接メモリアクセス（ＤＭＡ）通信又は周辺コンポーネント相互接続エクスプレス（ＰＣＩｅ）通信であり得る。いくつかの実施形態では、カーネルプログラム２０及びホスト１８は、集積回路装置１２上の浮動小数点算術回路２６の構成を可能にし得る。浮動小数点算術回路２６は、回路及び／又は他の論理要素を含み得、例えば、浮動小数点乗算、浮動小数点加算、丸め処理等を行うように構成された強化回路に浮動小数点算術ロジックを実装するため構成され得る。
【0010】
ここで、集積回路装置１２のより詳細な議論に移る。図２は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等のプログラム可能な論理装置であり得る集積回路装置１２を示している。さらに、集積回路装置１２は、任意の他の適切なタイプのプログラム可能な論理装置（例えば、特定用途向け集積回路及び／又は特定用途向け標準製品）であり得ることを理解されたい。示されるように、集積回路装置１２は、装置から信号を駆動し、入力／出力ピン４４を介して他の装置から信号を受け取るための入力／出力回路４２を有し得る。グローバル及びローカルの垂直及び水平の導電線及びバス等の相互接続リソース４６を使用して、集積回路装置１２に信号をルーティングすることができる。さらに、相互接続リソース４６は、固定相互接続（導電線）及びプログラム可能な相互接続（すなわち、それぞれの固定相互接続の間のプログラム可能な接続）を含み得る。プログラマブルロジック４８は、組合せ論理回路及び順次論理回路を含み得る。例えば、プログラマブルロジック４８は、ルックアップテーブル、レジスタ、及びマルチプレクサを含み得る。様々な実施形態において、プログラマブルロジック４８は、カスタム論理関数を実行するように構成され得る。相互接続リソースに関連付けられたプログラマブル相互接続は、プログラマブルロジック４８の一部であると見なすことができる。プログラマブルロジックは、異なる層のプログラム可能性の複数の様々なタイプのプログラマブルロジック４８を含み得る。例えば、プログラマブルロジック４８は、算術論理ユニット（ＡＬＵ）等の様々な数学的論理ユニットを含み得、各ユニットが様々な数学的関数（例えば、浮動小数点算術計算）を実行するように構成される。
【0011】
前で議論したように、プログラマブルロジックは、浮動小数点ＡＬＵ（ＦＰ ＡＬＵ）等の比較的多数（例えば、数百、数千、数万等）のＡＬＵを含み得る。ＦＰ ＡＬＵは、様々なレベルの効率の様々な手法を使用して実装できる。本明細書に開示される合成方法を使用することにより、ＦＰ加算器は、より少ない待ち時間で物理的に小さな空間に実装され得る。具体的には、本明細書に開示するＦＰ加算器は、分岐し、次に収束して、再び分岐する前にいくつかの回路を共有する別個のニアパス及びファーパスを利用することができる。追加的又は代替的に、合成アプローチを使用して、先行ゼロをクリアし、組み合わせたシフト先行ゼロ回路にシフトすることができる。
【0012】
これを念頭に置いて、図３は、ＦＰ加算器１００の一実施形態の簡略化したブロック図である。ＦＰ加算器１００は、２つ以上の浮動小数点数を受け取り、浮動小数点数を結合（例えば、加算又は減算）して結果を得る。各浮動小数点数には、符号（sign）、指数、及び仮数が含まれる。例えば、ＦＰ３２番号では、ＦＰ３２番号には、単一の符号ビット、８ビットの指数、及び２３ビットの仮数が含まれる。ＦＰ加算器１００では、浮動小数点数のこれらの別個の成分は、ＦＰ加算器１００で受け取られる。例えば、ＦＰ加算器１００は、マルチプレクサ１０６及び１０８で仮数１０２及び１０４を受け取る。
【0013】
マルチプレクサ１０６及び１０８は、比較器１１４における指数１１０と１１２との間の比較の結果に基づいて制御される。２つの浮動小数点数が、先行する１（leading one）を有する正規化した浮動点数として受け取られるので、その数のうちの１つ（例えば、小さい方の数）を非正規化して、２つの浮動小数点数を同じ指数に揃える（align）ことができる。こうして、比較器１１４は、より高い指数を有する数を選択し、対応する制御信号１１６をマルチプレクサ１１８に送信する。比較器１１４はまた、制御信号１２０及び１２２をマルチプレクサ１０６及び１０８に送信する。これらの制御信号１２０及び１２２を使用して、マルチプレクサ１０６及び１０８によって、ＦＰ加算器１００が、より小さな数（例えば、より小さな指数）に対応する仮数１２４がマルチプレクサ１０８から送信され、より大きな数に対応する仮数１２６がマルチプレクサ１０６から送信されるのを保証するのを可能にする。従って、より大きな数の指数を基本指数（base exponent）として選択することができる。小さい数を大きい数の指数に揃える必要があり得るので、仮数１２４は、それぞれの指数の差に対応する数の場所だけシフター１２８内で右シフトされ得る。シフトした仮数１３０は、シフター１２８から出力される。シフトした仮数１３０及び仮数１２６は、入力浮動小数点数の符号及びＦＰ加算器１００の選択した演算（例えば、加算又は減算）に基づいて値を加算又は減算し得る加算器／減算器１３２に送信される。加算又は減算した後に、結果１３４は非正規化され得る。従って、先行ゼロカウント回路（ＣＬＺ）１３６を使用して、最初の１の前のゼロの数をカウントして、結果１３４が暗黙の先行１フォーマットで正規化するためにどれくらいシフトされるかを示す（例えば、ＩＥＥＥＥ７５４ＦＰ）制御１３８を出力することができる。このようなシフトでは、ＦＰ加算器１００は、加算器／減算器１４２を使用して基本指数１４０（例えば、より大きい数の指数）を加算又はこの基本指数１４０から減算して、出力指数１４４を生成する。加算器／減算器１４２で加算又は減算される数は、正規化した結果１４８を生成するために、シフター１４６によってどれくらいのシフトが結果１４６に適用されるかも示す。
【0014】
前に述べたように、図３は、ＦＰ加算器１００の一実施形態の簡略化したブロック図を示している。実際に、追加の回路が、ＦＰ加算器１００に含まれ得るが、簡素化するために図３から省略され得る。例えば、ＦＰ加算器１００は、入力及び／又は出力に対して例外処理を利用することができる。ＦＰ加算器１００は、加算器／減算器１３２の合計又は差の丸め処理等の内部関数を利用することもできる。丸め処理は、複雑であり得、ＦＰ加算器１００の実際の実施態様に著しく影響を与える可能性がある。
【0015】
ＦＰ加算器１００は、ＦＰ加算器１００よりも高速且つ効率的に実行することができるデュアルパス実施態様を使用して実装することができる。具体的には、ＦＰ加算器１００のクリティカルパスは、シフター１２８、加算器／減算器１３２、ＣＬＺ１３６、及びシフター１４６を含み得る。シフター１２８は、加算器／減算器１３２、及びＣＬＺ１３６とシフター１４６との組合せと略同じサイズ及び速度であり得る。
【0016】
浮動小数点の加算／減算では、２つの一般的なケース：ニアケース（near case）及びファーケース（far case）が存在する。ニアケースでは、２つの入力数は、指数１１０及び１１２が互いに等しいか、又は閾値（例えば、１）以下の数だけ異なるという点で殆ど同じである。このため、シフター１２８は、ビットの最大閾値数（例えば、１）だけある方向（例えば、右）にシフトし得る。これらのニア（near）数値を差し引くと、結果が非常に小さくなる可能性があり、これは、大きなシフトが使用される可能性があることを意味する。例えば、１．５から１．４９９９を差し引くと、０．０００１の結果は、正規化のために右に複数回シフトする。
【0017】
ファーケースでは、指数１１０及び１１２は、閾値数よりも大きく異なる。例えば、指数１１０及び１１２は、２以上異なる場合がある。ここで、シフター１２８の右シフトはおそらく大きいが、減算の結果は、正規化においてより少ないシフトを使用して正規化した範囲に近くなる。例えば、正規化シフト（例えば、左シフト）は、１ビット以下に制限され得る。
【0018】
ファーケースとニアケースとの両方において、加算は、正規化のために最大１ビットの右シフトをもたらす。これらの特性を使用して、ＦＰ加算器は、ニアケース減算のためのニアパスと、ファーケース加算及び減算のためのファーパスとに分割され得る。ニアケース加算とファーケース加算との両方が小さな加算後シフターを利用するため、ファーパスを使用してニアケース加算を処理することもできる。
【0019】
図４は、ファーパス１６４及びニアパス１６６を含むＦＰ加算器１６０の実施形態の簡略化したブロック図を示している。ファーパス１６４とニアパス１６６との両方が仮数１２４、１２６を受け取り、ニアパス出力とファーパス出力との間で選択するように構成された出力マルチプレクサ１６７に送信されるそれぞれの出力をＦＰ加算器１６０の出力として生成する。図示されるように、仮数１２４、１２６は、図３のＦＰ加算器１００に関連して前述したように生成される。同様に、シフター１２８及び加算器／減算器１３２は両方とも、シフター１２８及び加算器／減算器１３２がＦＰ加算器１６０のファーパス１６４にあることを除いて、図３のＦＰ加算器１００に関して前述したように機能する。しかしながら、加算器／減算器１３２からの結果は、出力マルチプレクサ１６７に送信されるファーパス出力１７０を生成するために右又は左にシフトさせる単一ビットシフター１６８に送信される。単一ビットシフター１６８におけるシフトのサイズ（例えば、０又は１）及び方向は、加算器／減算器１７２に送信されて、基本指数１４０からファー指数１７４を生成する。ファーパス出力１７０が出力マルチプレクサ１６７によって選択される場合に、ファー指数は、ファーパス出力１７と共に使用されて、浮動小数点出力を形成する。
【0020】
ニアパス１６６は、仮数１２４をシフター１７６で受け取り、シフター１７６は、仮数１２４を閾値数（例えば、１ビット）以下だけシフトして、仮数１２４を、シフトした仮数１７７としてより大きな数に揃える。シフトした仮数１７７は、減算器１７８において仮数１２６から減算されて、出力１８０を生成する。出力１８０は、ＣＬＺ１３６及びシフター１４６に送信されて、正規化した結果１４８及び出力指数１４４を生成する。ＣＬＺ１３６及びシフター１４６は、図３のＦＰ加算器１００に関連して説明したように機能する。出力マルチプレクサ１６７は、正規化した結果１４８及び出力指数１４４をニアケース減算のために選択する。
【0021】
ニアパス１６６とファーパス１６４との両方は、ＦＰ加算器１００と比較して、ＦＰ加算器１６０内の追加のシフター（例えば、単一ビットシフター１６８及びシフター１７６）を利用する。しかしながら、これらのシフターは、完全精度（full precision：フルプレシジョン）シフター（シフター１２８及び１４６等）と比較して、面積及び待ち時間が小さい可能性がある。従って、クリティカルパスは、大きなシフター（例えば、シフター１２８及び１４６）、加算器、及び小さなシフターに縮小する。ニアパス１６６では、加算器は、丸め処理を利用しない減算器１７８としてのみ使用される。従って、減算器１７８は、ファーパス１６４の加算器／減算器１３２よりも小さい。ＦＰ加算器１６０の個々の構成要素のサイズは、ＦＰ加算器１００よりも大きくなり得るが、タイミングクロージャが達成される現実の世界では、ＦＰ加算器１６０は、２つの別個のパスを合成して速度を上げることが容易であるため、より小さくすることができる。
【0022】
前述したように、減算器１７８は、減算の性質のために丸め処理を利用しない場合がある。しかしながら、ファーパス１６４内の加算器／減算器１３２は、加算後の丸め処理に対応するように丸め処理を利用することができる。図５は、加算及び丸め処理（rounding：丸め）回路２００の簡略化したブロック図である。加算及び丸め処理回路２００は、仮数１２６及びシフトした仮数１３０を受け取って、結果１３４を生成する加算器／減算器１３２を含む。加算及び丸め処理回路２００はまた、１つ又は複数の入力２０３を受け取って、結果１３４がどのように丸められるかを制御する丸め値２０４を計算／生成する処理回路２０２を含む。入力２０３は、シフター１２８、単一ビットシフター１６８、及び／又は丸めるかどうか、及び丸め処理を適用する場所を選択する集積回路装置１２内の他の場所から受け取ることができる。丸め値２０４は、加算器２０６内の結果１３４に加算され、結果１３４として単一ビットシフター１６８に送信される丸めた結果２０８が生成される。
【0023】
実際の実施態様では、複数のキャリー（carry：桁上げ）伝搬加算器（例えば、加算器／減算器１３２及び加算器２０６）を一緒に連鎖させることは、面積及び待ち時間の点で費用がかかる可能性がある。図６に示されるように、加算及び丸め処理回路２１０において、このコストは、加算器／減算器１３２と加算器２０６との間のシフター２１２における左又は右シフトとして実現される丸め点によってさらに複雑になり得る。この加算及び丸め処理回路２１０は、加算器／減算器１３２、シフター２１２における丸め点選択、処理回路２０２における丸め値計算、及び加算器２０６を単一レベルの論理に結合する単一の複合加算器に結合することができる。
【0024】
図７は、複合加算器２１８の実施形態の簡略化したブロック図である。複合加算器２１８では、入力オペランド（例えば、仮数１２６及び１３０のビット）が、中間信号２２２を計算するために、それぞれのＸＯＲゲート２２０に送信される。入力オペランドは、それぞれの生成信号２２６を計算するために、それぞれのＡＮＤゲート２２４にも送信される。入力オペランドは、伝搬信号２３０を計算するために、それぞれのＯＲゲート２２８にも送信される。生成信号２２６及び伝搬信号２３０は、並列プレフィックス回路２３２に送信され、並列プレフィックス回路２３２は、生成信号２２６及び伝搬信号２３０を使用して、それぞれのキャリー（桁上げ）信号２３６を計算する。キャリー信号の計算は、丸め処理回路ノード２３４を使用して実行され得る。いくつかの実施形態では、並列プレフィックス回路２３２のプレフィックスツリーは、Ｂｒｅｎｔ－Ｋｕｎｇネットワーク又はＫｏｇｇｅ－Ｓｔｏｎｅネットワーク等のトポロジーを含み得る。いくつかの実施形態では、追加の層が、プレフィックスネットワークに続いて、フラグ付きプレフィックス加算器として知られる構造を実装することができる。換言すれば、丸め処理回路ノード２３４は、計算したキャリー信号２３７を生成するために、並列プレフィックス回路２３２の複数の層にいくつかの層を追加する。計算したキャリー信号２３７及びそれぞれの中間信号２２２は、それぞれのＸＯＲゲート２３８に送信されて、出力信号２４０を生成する。
【0025】
前述の回路の組合せは、複雑なネットワークで解決することができる。以下で議論するように、ニアパス１６６及びファーパス１６４の重複部分を組み合わせて、そのようなネットワークを単純化し、効率を高め、及び／又は待ち時間を短くすることができる。
【0026】
図８は、加算及び丸め処理回路２５０に丸め機能を埋め込むための代替の実施形態を示している。加算及び丸め処理回路２５０は、加算器／減算器１３２、処理回路２０２、並列プレフィックス回路２３２、及びＸＯＲゲート２３８を含む。しかしながら、並列プレフィックス回路２３２の出力をシフトするのではなく、マルチプレクサ２５２を使用して、丸めビット（例えば、丸め値２０４）を並列プレフィックス回路２３２の１つ又は複数の最下位ビットの上にある結果１３４と多重化することができ、その最下位ビットは、結果１３４を丸め値２０４と論理和する１つ又は複数のＯＲゲート２５４を使用して強制Ｈｉｇｈ（ハイ；高い）伝搬ビットを有する。Ｈｉｇｈに強制された伝搬ビットは、結果１３４から丸められたビットに対応する。
【0027】
丸め処理が、並列プレフィックス回路２３２の最下位ビットの特定の数（例えば、３）に対してのみ実行されるので、加算及び丸め処理回路２５０は、比較的安価である。ビットが並列プレフィックス回路２３２から伝搬する場合に、丸め処理によるオーバーフロー２５６が発生し、基本指数が１だけ調整される。従って、シフター２１２は、必要に応じて、性能を損なうことなく、又は面積を増大させることなく、ＸＯＲゲート２３８の後に配置され得る。並列プレフィックス回路２３２を使用するマルチプレクサ及びＯＲゲートベースの丸め処理に関する追加の詳細は、２０２０年１２月２４日に出願された、“Rounding Circuitry for Floating-Point Mantissas”という表題の米国特許出願第１７／１３３，８６１号に見出すことができ、この文献は、その全体があらゆる目的のために組み込まれる。
【0028】
前述したように、シフター２１２における丸めシフトは、加算及び丸め処理回路２５０の終了時及び／又は加算後にファーパス１６４において実行され得る。これにより、図９に示されるＦＰ加算器２７０の構築が可能になり、ここで、ファーパス２７２及びニアパス２７４は、別個の部分を有するが、単一の２：１マルチプレクサ２７６のコストに関する加算器／減算器１３２を共有する。丸め処理回路２７７が、ファーパス２７２がニアパス２７４とは別個であり且つ加算器／減算器１３２とは別個である部分に実装され得るため、単純な加算器機能が、複合加算器２１８の全てを使用せずに直接アクセスすることができるので、加算器／減算器１３２は、ファーパス２７２とニアパス２７４との間で共有され得る。加算器／減算器１３２の丸め処理回路２７７からのこの分離は、複合加算器２１８よりも面積又は待ち時間を増大させることなく実施することができる。唯一の増大には、単一の２：１マルチプレクサ２７６が含まれる。しかしながら、単一の２：１マルチプレクサ２７６による増大は、ニアパス１６６で使用される別個の減算器１７８を省略することによって、依然として面積を節約することができる。
【0029】
ＦＰ加算器２７０は、ＦＰ加算器１００及び１６０に関連して使用されるのと同じ技術を使用して、仮数１２６及び仮数１２４を導出する。ニアケースの２つの浮動小数点数が受け取られると、ニアパス２７２において、より小さい数に対応する仮数１２４は、シフター２７８内でシフトされ得る。シフター２７８は、仮数１２４を閾値数（例えば、１ビット）以下だけシフトして、仮数１２４を、シフトした仮数２８０としてより大きい数に正規化する。例えば、ニアケースに同じ指数に対応する仮数１２４及び１２６が含まれる場合に、シフトした仮数２８０は仮数１２４からシフト解除（unshifted）される。シフトした仮数２８０は、ファーパス２７４のために、シフトした仮数１３０とともに単一の２：１マルチプレクサ２７６に送信される。単一の２：１マルチプレクサ２７６は、シフトした仮数１３０とシフトした仮数２８０との間で、選択した仮数２８２として選択する。選択した仮数２８２は、入来データがニアケースであるかファーケースであるかに関係なく、加算器／減算器１３２内の仮数１２６に加算される、又は仮数１２６から減算される。
【0030】
ニアケースでは、加算器／減算器１３２からの結果２８４がＣＬＺ１３６に送信され、ニアパス２７４は、ＦＰ加算器１００が結果１３４から正規化結果１４８を生成する方法と同様に、正規化結果１４８を生成するために結果２８４を処理することを含む。理解され得るように、ＣＬＺ１３６及びシフター１４６は、衒学的な（pedantic）実装であり得る。実際の実装では、この計算を分割して遅延を最適化するために、はるかに複雑な設計が行われる場合がある。例えば、ＣＬＺ１３６は、先行ゼロ予測子（加算器／減算器１３２への２つの入力に基づいてシフトをかなり正確に推測する）と、それに続くＣＬＺ１３６が微調整される微調整との２つの部分で構成され得る。これにより、ＣＬＺ１３６の複雑な計算部分を加算器と並行して実行しながら、微調整をＣＬＺ１３６の他の部分よりもはるかに小さく（そして高速に）行うことができる。
【0031】
丸め処理を利用するファーケースでは、結果２８４は、丸め及び／又は正規化のために丸め処理回路２７７に送られ、ファーパス出力１７０を生成する。丸め処理が利用されない場合に、ファーパス出力１７０は、丸め処理回路２７７の正規化あり又はなしの結果２８４と同じである。
【0032】
図示のように、シフター１４６を使用するニアパス２７４の正規化シフトは、シフター１２８におけるファーパス２７２の非正規化シフトよりも複雑である。これは、ＣＬＺ１３６が正規化シフト量を決定するために使用されるために当てはまる。任意の適切なＣＬＺ１３６実装をＦＰ加算器２７０で使用することができる。しかしながら、いくつかの実施形態では、ＣＬＺ１３６及びシフター１４６は、単一の論理ユニットに結合することができる。例えば、図１０は、結合回路３０２を使用してＣＬＺ１３６及びシフター１４６を置き換えて正規化結果１４８を生成することができるという点を除いて、ＦＰ加算器２６０と同一のＦＰ加算器３００を示している。別個のＣＬＺ１３６及びシフター１４６を別々に使用する代わりに、正規化した結果１４８は、両方の回路の結果を全体的に調べることによって決定することができる。例えば、ＣＬＺ１３６及びシフター１４６の動作は、ＩＦ‐ＴＨＥＮ‐ＥＬＳＥチェーンとして説明することができる。ＣＬＺ１３６が第１のビットが１であると判定した場合に、シフトは発生せず、シフトの判定は後続のビット位置で行われない。ＣＬＺ１３６が、第２のビットが第１のビットの０に続く１を有すると判定した場合に、単一の左シフトが発生し、シフトの判定は後続のビット位置で行われない。ＩＦ‐ＴＨＥＮ‐ＥＬＳＥチェーンも同様に、先頭の１が見つかるまで（複数の）ビットを介して続行できる。仮数が２３ビットのＦＰ３２番号に対してこのようなステートメントを使用すると、条件は次のように記述できる。
ｎｅａｒ（２３）＝！ｎｅａｒ（２３）ＡＮＤｎｅａｒ（２２）＝！ｎｅａｒ（２３）ＡＮＤ！ｎｅａｒ（２２）ＡＮＤｎｅａｒ（２１）＝！ｎｅａｒ（２３）ＡＮＤ！ｎｅａｒ（２２）ＡＮＤ！ｎｅａｒ（２１）ＡＮＤ！ｎｅａｒ（２０）ＡＮＤ！ｎｅａｒ（１９）ＡＮＤ！ｎｅａｒ（１８）ＡＮＤｎｅａｒ（１７） （式１）、
ここで、ｎｅａｒ（ｉ）はシフトする量及びシフトを実行する量を示し、ＡＮＤはブール（Boolean）ＡＮＤであり、！ｎｅａｒ（ｉ）はｎｅａｒ（ｉ）の補集合を示す。式１を使用すると、各条件を再帰的に抽出することができる。例えば、再帰的な条件には次のものが含まれる。
ｆ＿ａ＝！ｎｅａｒ（２３）ＡＮＤ！ｎｅａｒ（２２）ＡＮＤ！ｎｅａｒ（２１）ＡＮＤ！ｎｅａｒ（２０）ＡＮＤ！ｎｅａｒ（１９） （式２）
ｎｅａｒ（１７）＝ｆ＿ａＡＮＤｎｅａｒ（１８） （式３）
ｎｅａｒ（１６）＝ｆ＿ａＡＮＤ！ｎｅａｒ（１８）ＡＮＤｎｅａｒ（１７） （式４）
ｎｅａｒ（１５）＝ｆ＿ａＡＮＤ！ｎｅａｒ（１８）ＡＮＤ！ｎｅａｒ（１７）ＡＮＤｎｅａｒ（１６） （式５）。
ｎｅａｒ（２３）＝！ｎｅａｒ（２３）ＡＮＤｎｅａｒ（２２）＝！ｎｅａｒ（２３）ＡＮＤ！ｎｅａｒ（２２）ＡＮＤｎｅａｒ（２１）＝！ｎｅａｒ（２３）ＡＮＤ！ｎｅａｒ（２２）ＡＮＤ！ｎｅａｒ（２１）ＡＮＤ！ｎｅａｒ（２０）ＡＮＤ！ｎｅａｒ（１９）ＡＮＤ！ｎｅａｒ（１８）ＡＮＤｎｅａｒ（１７） （式１）、
ここで、ｎｅａｒ（ｉ）はシフトする量及びシフトを実行する量を示し、ＡＮＤはブール（Boolean）ＡＮＤであり、！ｎｅａｒ（ｉ）はｎｅａｒ（ｉ）の補集合を示す。式１を使用すると、各条件を再帰的に抽出することができる。例えば、再帰的な条件には次のものが含まれる。
ｆ＿ａ＝！ｎｅａｒ（２３）ＡＮＤ！ｎｅａｒ（２２）ＡＮＤ！ｎｅａｒ（２１）ＡＮＤ！ｎｅａｒ（２０）ＡＮＤ！ｎｅａｒ（１９） （式２）
ｎｅａｒ（１７）＝ｆ＿ａＡＮＤｎｅａｒ（１８） （式３）
ｎｅａｒ（１６）＝ｆ＿ａＡＮＤ！ｎｅａｒ（１８）ＡＮＤｎｅａｒ（１７） （式４）
ｎｅａｒ（１５）＝ｆ＿ａＡＮＤ！ｎｅａｒ（１８）ＡＮＤ！ｎｅａｒ（１７）ＡＮＤｎｅａｒ（１６） （式５）。
【0033】
これらの関数を使用すると、シフトの各レベルを同じ大きさで処理でき、出力の全てのビットの複雑さが異なる場合がある。このような方程式は、ＯＲ及び／又はＡＮＤゲートを使用して実装できる。しかしながら、これらの構造は、電子設計支援ツールを使用して論理再構築を通じてより高速な対数構造に変換して、結合回路３０２内に回路を形成することができる。論理再構成の結果は、以下を含み得る。
【数1】
【0034】
図１１は、ＣＬＺをマージする構造３１０の一実施形態であり、正規化シフトは、論理再構成後にＦＰ３２加算器のビット２１の結合回路３０２に実装され得る。図示されるように、構造３１０は、入力ビット３１２を受け取り、図示のようにレベル３１４、３１６、３１８、３２０、３２２、及び３２４の入力ビット３１２を結合して、ＣＬＺ及び正規化シフトを含む出力３２６を生成する。構造の記述は手動で再帰呼び出しすることができ、特に大規模なシステムの一部である場合に、合成中に異なる結果が得られる可能性がある。さらに、前述は２３ビットの仮数を有するＦＰ３２について言及しているが、同様の手法を異なるサイズの仮数を有する他の浮動小数点フォーマットに適用することができる。従って、この結合回路３０２を使用することにより、ＣＬＺ１３６及びシフター１４６のサイズを縮小し、別個のＣＬＺ１３６及びシフター１３６を有する実装よりも効率を高めることができる。
【0035】
さらに、ＦＰ加算器３００の図示の実施形態が、共有加算器／減算器１３２及び結合回路３０２を備えたデュアルパス技術を含むが、浮動小数点演算子のいくつかの実施形態は、本明細書で使用されるデュアルパス技術を配備することができる一方、他の実施形態は、デュアルパス技術なしで結合回路３０２を配備することができる。
【0036】
集積回路装置１２は、図１２に示されるデータ処理システム３５０等のデータ処理システムであり得るか、又はその構成要素であり得る。データ処理システム３５０は、ホストプロセッサ３５２、メモリ及び／又はストレージ回路３５４、及びネットワークインターフェイス３５６を含み得る。データ処理システム３５０は、より多くの又はより少ない構成要素（例えば、電子ディスプレイ、ユーザインターフェイス構造、又はＡＳＩＣ）を含み得る。ホストプロセッサ３５２は、ＩＮＴＥＬ（登録商標）Ｘｅｏｎ（登録商標）プロセッサ又は縮小命令プロセッサ（例えば、縮小命令セットコンピュータ（ＲＩＳＣ）、又は高度ＲＩＳＣマシン（ＡＲＭ）プロセッサ）等の任意の適切なプロセッサを含み得、このプロセッサは、（例えば、機械学習、ビデオ処理、音声認識、画像認識、データ圧縮、データベース検索ランキング、バイオインフォマティクス、ネットワークセキュリティパターン識別、空間ナビゲーション等を実行するために）データ処理システム３５０のデータ処理要求を管理することができる。メモリ及び／又はストレージ回路３５４は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、１つ又は複数のハードドライブ、フラッシュメモリ等を含み得る。メモリ及び／又はストレージ回路３５４は、データ処理システム３５０によって処理されるデータを保持することができる。場合によっては、メモリ及び／又はストレージ回路３０４は、集積回路装置１２をプログラミングするための構成プログラム（ビットストリーム）も記憶することができる。ネットワークインターフェイス３５６によって、データ処理システム３５０が他の電子装置と通信することが可能になり得る。データ処理システム３５０は、いくつかの異なるパッケージを含み得るか、又は単一のパッケージ基板上の単一のパッケージ内に含まれ得る。
【0037】
一例では、データ処理システム３５０は、様々な異なる要求を処理するデータセンターの一部であり得る。例えば、データ処理システム３５０は、機械学習、ビデオ処理、音声認識、画像認識、データ圧縮、データベース検索ランキング、バイオインフォマティクス、ネットワークセキュリティパターン識別、空間ナビゲーション、又は他の特殊なタスクを実行するために、ネットワークインターフェイス３５６を介してデータ処理要求を受け取ることができる。ホストプロセッサ３５２は、集積回路装置１２のプログラム可能な論理ファブリックを、要求したタスクを実施するのに適した乗算器でプログラムさせることができる。例えば、ホストプロセッサ３５２は、メモリ及び／又はストレージ回路３５４に格納された構成データ（ビットストリーム）が、集積回路装置１２のプログラム可能な論理ファブリックにプログラムされるように指示することができる。構成データ（ビットストリーム）は、１つ又は複数の浮動小数点乗算器のセットのための回路設計を表し得、これは、本明細書で説明する技術に従って、プログラマブルロジックにマッピングされ、一緒にパックされ得る。
【0038】
本明細書に提示される及び特許請求の範囲に記載される技術は、現在の技術分野を明らかに改善し、そのため、抽象的、無形、又は純粋に理論的ではない、実用的な性質の材料物体及び具体例に参照及び適用される。さらに、本明細書の末尾に添付された特許請求の範囲に、「・・・［機能］を［実行］するための手段」又は「・・・［機能］を［実行］するためのステップ」として指定された１つ又は複数の要素が含まれる場合に、それは、そのような要素が米国特許法１１２条（ｆ）の下で解釈すべきであることを意図している。しかしながら、他の方法で指定された要素を含む請求項については、そのような要素が米国特許法１１２条（ｆ）に基づいて解釈すべきでないことを意図している。
【0039】
本開示に記載した実施形態は、様々な修正及び代替形態の影響を受け易い可能性があるが、特定の実施形態は、例として図面に示され、本明細書に詳細に説明している。しかしながら、本開示は、開示した特定の形態に限定されることを意図していないことが理解され得る。本開示は、以下の添付の例示的な実施形態によって規定されるように、本開示の精神及び範囲内にある全ての修正、均等物、及び代替物を網羅するだろう。
【0040】
開示の実施例
【0041】
以下の番号が付けられた項（節）は、本開示の特定の例示的な実施形態を規定する。
【0042】
例示的な実施形態１
システムであって、このシステムは、
２つの浮動小数点数を受け取る浮動小数点算術回路を含み、
浮動小数点算術回路は、
２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、２つの浮動小数点数に対して第１の演算を行う第１のパスと、
２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、２つの浮動小数点数に対して第２の演算を行う第２のパスと、を含み、
第１のパス及び第２のパスは、互いに分岐して、第１のパス及び第２のパスが再び分岐する前に、第１の演算及び第２の演算に使用される共有加算器に収束する。
システムであって、このシステムは、
２つの浮動小数点数を受け取る浮動小数点算術回路を含み、
浮動小数点算術回路は、
２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、２つの浮動小数点数に対して第１の演算を行う第１のパスと、
２つの浮動小数点数の間のサイズの差に少なくとも部分的に基づいて、２つの浮動小数点数に対して第２の演算を行う第２のパスと、を含み、
第１のパス及び第２のパスは、互いに分岐して、第１のパス及び第２のパスが再び分岐する前に、第１の演算及び第２の演算に使用される共有加算器に収束する。
【0043】
例示的な実施形態２
２つの浮動小数点数の指数同士の間の指数差を決定する比較器を含み、差が閾値未満である場合に、第１のパスは、２つの浮動小数点数に対して第２の演算を行う、例示的な実施形態１のシステム。
２つの浮動小数点数の指数同士の間の指数差を決定する比較器を含み、差が閾値未満である場合に、第１のパスは、２つの浮動小数点数に対して第２の演算を行う、例示的な実施形態１のシステム。
【0044】
例示的な実施形態３
第１の演算は、差が閾値以上である場合に減算を含む、例示的な実施形態２のシステム。
第１の演算は、差が閾値以上である場合に減算を含む、例示的な実施形態２のシステム。
【0045】
例示的な実施形態４
第１の演算は、差が閾値以上である場合に加算を含む、例示的な実施形態２のシステム。
第１の演算は、差が閾値以上である場合に加算を含む、例示的な実施形態２のシステム。
【0046】
例示的な実施形態５
第１の演算は、差が閾値未満である場合に加算を含む、例示的な実施形態２のシステム。
第１の演算は、差が閾値未満である場合に加算を含む、例示的な実施形態２のシステム。
【0047】
例示的な実施形態６
第２の演算は、差が閾値未満である場合に減算を含む、例示的な実施形態２のシステム。
第２の演算は、差が閾値未満である場合に減算を含む、例示的な実施形態２のシステム。
【0048】
例示的な実施形態７
閾値は、２を含む、例示的な実施形態２のシステム。
閾値は、２を含む、例示的な実施形態２のシステム。
【0049】
例示的な実施形態８
第１のシフトした仮数を第１のパスから共有加算器に送信することと、第２のシフトした仮数を第２のパスから共有加算器に送信することとの間で選択するマルチプレクサを含む、例示的な実施形態１のシステム。
第１のシフトした仮数を第１のパスから共有加算器に送信することと、第２のシフトした仮数を第２のパスから共有加算器に送信することとの間で選択するマルチプレクサを含む、例示的な実施形態１のシステム。
【0050】
例示的な実施形態９
第１のパスは、第１のシフトした仮数を生成するマルチビットシフターを含む、例示的な実施形態８のシステム。
第１のパスは、第１のシフトした仮数を生成するマルチビットシフターを含む、例示的な実施形態８のシステム。
【0051】
例示的な実施形態１０
第２のパスは、第２のシフトした仮数を生成する単一ビットシフターを含む、例示的な実施形態８のシステム。
第２のパスは、第２のシフトした仮数を生成する単一ビットシフターを含む、例示的な実施形態８のシステム。
【0052】
例示的な実施形態１１
第２のパスは、
共有加算器から結果を受け取り、結果の先行ゼロ（leading zero）の数をカウントする先行ゼロカウント回路と、
結果をシフトして、先行ゼロの数に少なくとも部分的に基づいて正規化した出力を生成する正規化シフターと、を含む、例示的な実施形態１のシステム。
第２のパスは、
共有加算器から結果を受け取り、結果の先行ゼロ（leading zero）の数をカウントする先行ゼロカウント回路と、
結果をシフトして、先行ゼロの数に少なくとも部分的に基づいて正規化した出力を生成する正規化シフターと、を含む、例示的な実施形態１のシステム。
【0053】
例示的な実施形態１２
第２のパスは、シフト検出を実行し、対数構造に従って複数の入力ビットを結合する複数のレベルを使用して共有加算器による（from）結果からの複数の入力ビットを結合することによってシフトを適用する結合回路を含む、例示的な実施形態１のシステム。
第２のパスは、シフト検出を実行し、対数構造に従って複数の入力ビットを結合する複数のレベルを使用して共有加算器による（from）結果からの複数の入力ビットを結合することによってシフトを適用する結合回路を含む、例示的な実施形態１のシステム。
【0054】
例示的な実施形態１３
第１のパスは、共有加算器から結果を受け取り、結果を丸める丸め処理及び加算回路を含む、例示的な実施形態１のシステム。
第１のパスは、共有加算器から結果を受け取り、結果を丸める丸め処理及び加算回路を含む、例示的な実施形態１のシステム。
【0055】
例示的な実施形態１４
丸め処理及び加算回路は、
結果を受け取る並列プレフィックス回路と、
並列プレフィックス回路の丸めビット（rounding bit）で丸め処理を制御するマルチプレクサと、
丸めビットの位置に基づいて、並列プレフィックス回路の伝搬ビットをＨｉｇｈ（ハイ；高）にさせるＯＲゲートと、
並列プレフィックス回路の出力を左又は右に１ビットだけシフトする出力マルチプレクサと、を含む、例示的な実施形態１３のシステム。
丸め処理及び加算回路は、
結果を受け取る並列プレフィックス回路と、
並列プレフィックス回路の丸めビット（rounding bit）で丸め処理を制御するマルチプレクサと、
丸めビットの位置に基づいて、並列プレフィックス回路の伝搬ビットをＨｉｇｈ（ハイ；高）にさせるＯＲゲートと、
並列プレフィックス回路の出力を左又は右に１ビットだけシフトする出力マルチプレクサと、を含む、例示的な実施形態１３のシステム。
【0056】
例示的な実施形態１５
方法であって、この方法は、
第１の浮動小数点数を受け取るステップと、
第２の浮動小数点数を受け取るステップと、
第１の浮動小数点数の第１の仮数を第１のパス及び第２のパスに分割するステップと、
第１のパスの第１のシフター内の第１の仮数をシフトして、第１のシフトした仮数を生成するステップと、
第２のパスの第２のシフター内の第１の仮数をシフトして、第２のシフトした仮数を生成するステップであって、第１のシフターは第２のシフターよりも大きい、生成するステップと、
第１のシフトした仮数及び第２のシフトした仮数から選択される仮数を選択するステップと、
選択した仮数を加算器／減算器の第２の浮動小数点数の第２の仮数に加算する又は第２の仮数から選択した仮数を減算するステップと、
加算器／減算器からの結果を第３のパス及び第４のパスに送信するステップと、
第３のパスと第４のパスとの間の出力を選択するステップと、を含む。
方法であって、この方法は、
第１の浮動小数点数を受け取るステップと、
第２の浮動小数点数を受け取るステップと、
第１の浮動小数点数の第１の仮数を第１のパス及び第２のパスに分割するステップと、
第１のパスの第１のシフター内の第１の仮数をシフトして、第１のシフトした仮数を生成するステップと、
第２のパスの第２のシフター内の第１の仮数をシフトして、第２のシフトした仮数を生成するステップであって、第１のシフターは第２のシフターよりも大きい、生成するステップと、
第１のシフトした仮数及び第２のシフトした仮数から選択される仮数を選択するステップと、
選択した仮数を加算器／減算器の第２の浮動小数点数の第２の仮数に加算する又は第２の仮数から選択した仮数を減算するステップと、
加算器／減算器からの結果を第３のパス及び第４のパスに送信するステップと、
第３のパスと第４のパスとの間の出力を選択するステップと、を含む。
【0057】
例示的な実施形態１６
第１の浮動小数点数は、第２の浮動小数点数よりも小さい指数を有する、例示的な実施形態１５の方法。
第１の浮動小数点数は、第２の浮動小数点数よりも小さい指数を有する、例示的な実施形態１５の方法。
【0058】
例示的な実施形態１７
正規化のためにどれくらいシフトするか（正規化のためのシフト量）を決定し、結果を第３のパスで正規化するステップを含む、例示的な実施形態１５の方法。
正規化のためにどれくらいシフトするか（正規化のためのシフト量）を決定し、結果を第３のパスで正規化するステップを含む、例示的な実施形態１５の方法。
【0059】
例示的な実施形態１８
結果を第４のパスの丸め処理回路で丸めるステップを含み、丸め処理回路は、結果を丸めた後に、結果を正規化するように構成された単一ビットシフトを含む、例示的な実施形態１５の方法。
結果を第４のパスの丸め処理回路で丸めるステップを含み、丸め処理回路は、結果を丸めた後に、結果を正規化するように構成された単一ビットシフトを含む、例示的な実施形態１５の方法。
【0060】
例示的な実施形態１９
システムであって、このシステムは、
第１の浮動小数点数の第１の仮数を受け取るように構成された第１の入力部と、
第２の浮動小数点数の第２の仮数を受け取るように構成された第２の入力部と、
第１の仮数を第１のシフトされる仮数としてシフトするように構成された第１のシフターを有する第１のパスと、
第１の仮数を第２のシフトされる仮数としてシフトするように構成された第２のシフターを有する第２のパスであって、第２のシフターは第１のシフターよりも小さく、第２のシフターは単一ビットシフターを含む、第２のパスと、
第１のシフトした仮数と第２のシフトした仮数との間で選択し、選択した仮数を出力するように構成されたマルチプレクサと、
加算器／減算器であって、加算器／減算器から選択した仮数を受け取るように構成された加算器／減算器と、
結果のビット値に基づいて加算器／減算器から結果をどれくらいシフトするか（結果のシフト量）を決定し、シフトを実行するように構成された第３のパスと、
加算器／減算器からの結果を丸めるように構成された第４のパスと、
第３のパスの結果及び第４のパスの結果からシステムの出力を選択するように構成された出力マルチプレクサと、を含む。
システムであって、このシステムは、
第１の浮動小数点数の第１の仮数を受け取るように構成された第１の入力部と、
第２の浮動小数点数の第２の仮数を受け取るように構成された第２の入力部と、
第１の仮数を第１のシフトされる仮数としてシフトするように構成された第１のシフターを有する第１のパスと、
第１の仮数を第２のシフトされる仮数としてシフトするように構成された第２のシフターを有する第２のパスであって、第２のシフターは第１のシフターよりも小さく、第２のシフターは単一ビットシフターを含む、第２のパスと、
第１のシフトした仮数と第２のシフトした仮数との間で選択し、選択した仮数を出力するように構成されたマルチプレクサと、
加算器／減算器であって、加算器／減算器から選択した仮数を受け取るように構成された加算器／減算器と、
結果のビット値に基づいて加算器／減算器から結果をどれくらいシフトするか（結果のシフト量）を決定し、シフトを実行するように構成された第３のパスと、
加算器／減算器からの結果を丸めるように構成された第４のパスと、
第３のパスの結果及び第４のパスの結果からシステムの出力を選択するように構成された出力マルチプレクサと、を含む。
【0061】
例示的な実施形態２０
第３のパスは、結果の複数の入力を複数のレベルで結合して複数の出力ビットを生成するように構成された論理ツリー構造を使用してシフト及び決定を実行するように構成された結合回路を含む、例示的な実施形態１９のシステム。
第３のパスは、結果の複数の入力を複数のレベルで結合して複数の出力ビットを生成するように構成された論理ツリー構造を使用してシフト及び決定を実行するように構成された結合回路を含む、例示的な実施形態１９のシステム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【外国語明細書】