特開 2022-101513 改良した特性を有するシリコンカーバイドＭＯＳＦＥＴトランジスタ装置及び対応する製造プロセス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022101513

(43)【公開日】2022-07-06

(54)【発明の名称】改良した特性を有するシリコンカーバイドＭＯＳＦＥＴトランジスタ装置及び対応する製造プロセス

(51)【国際特許分類】

   H01L 29/78 20060101AFI20220629BHJP

   H01L 29/12 20060101ALI20220629BHJP

   H01L 21/336 20060101ALI20220629BHJP

   H01L 29/739 20060101ALI20220629BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 652T

H01L29/78 652M

H01L29/78 658A

H01L29/78 658E

H01L29/78 655A

【審査請求】未請求

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2021207993

(22)【出願日】2021-12-22

(31)【優先権主張番号】102020000032441

(32)【優先日】2020-12-24

(33)【優先権主張国・地域又は機関】IT

(71)【出願人】

【識別番号】591002692

【氏名又は名称】エスティーマイクロエレクトロニクス エス．アール．エル．

【氏名又は名称原語表記】ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｓ．ｒ．ｌ．

(74)【代理人】

【識別番号】100076185

【弁理士】

【氏名又は名称】小橋 正明

(72)【発明者】

【氏名】パトリク フィオレンツァ

(72)【発明者】

【氏名】ファブリヅィオ ロッカフォルテ

(72)【発明者】

【氏名】エドアルド ザネッティ

(72)【発明者】

【氏名】マリオ ジウセッペ サッジーオ

(57)【要約】      （修正有）

【課題】ＭＯＳＦＥＴのＪＦＥＴ領域の中央部分においてゲート誘電体領域の電界の増加を抑制するシリコンカーバイドＭＯＳＦＥＴ装置及びその製造プロセスを提供する。
【解決手段】ＭＯＳＦＥＴ装置が、第１導電型を有しておりシリコンカーバイドからなる機能層２４、各々が誘電体領域３１と電極領域３２とを有しており、機能層の上部表面２４ａ上に形成されているゲート構成体３０、表面分離領域２９によって互いに分離されて機能層内に形成されており第２導電型を有している本体ウエル２６、夫々のゲート構成体の横方向及び部分的に下側に該本体ウエル内に形成されており第１導電型を有しているソース領域２７を有している。修正したドーピング領域４０が、夫々のゲート構成体の下側、特に対応する誘電体領域の下側で該表面分離領域内でその中央に配置されており、且つ、機能層のドーパント濃度と比較して修正されたドーパント濃度を有する。
【選択図】図３

【特許請求の範囲】

【請求項1】

ＭＯＳＦＥＴトランジスタ装置において、
第１導電型を有しているシリコンカーバイドからなる機能層（２４）、
前記機能層（２４）の上部表面（２４ａ）上に形成されており各々が誘電体領域（３１）と電極領域（３２）とを有しているゲート構成体（３０）、
第２導電型を有しており、前記機能層（２４）内に形成されており、前記機能層（２４）の表面分離領域（２９）によって互いに分離されている本体ウエル（２６）、
前記第１導電型を有しており、前記本体ウエル（２６）内で夫々のゲート構成体（３０）の横方向及び部分的に下側に形成されているソース領域（２７）、
を有しており、更に、
夫々のゲート構成体（３０）の下側で前記機能層（２４）の表面分離領域（２９）内に配置されている修正したドーピング領域（４０）を有しており、前記修正したドーピング領域（４０）が該機能層（２４）のドーパント濃度と比較して修正されたドーパント濃度を有していることを特徴とする装置。

【請求項2】

前記修正したドーピング領域（４０）が夫々のゲート構成体（３０）の誘電体領域（３１）の下側で表面分離領域（２９）に関して中央に配置されている請求項１記載の装置。

【請求項3】

前記修正したドーピング領域（４０）が夫々の表面分離領域（２９）の幅全体にわたり横断方向に延在しており、本体ウエル（２６）で終端している請求項１又は２記載の装置。

【請求項4】

該修正したドーピング領域（４０）が前記第１導電型を有しており、その正味のドーパント濃度が該機能層（２４）のドーパント濃度と比較して減少されており、機能層（２４）のドーパント濃度の５％乃至５０％の間である請求項１乃至３の内のいずれか１項記載の装置。

【請求項5】

前記修正したドーピング領域（４０）が該上部表面（２４ａ）に対して横断方向で垂直方向（ｚ）において該本体ウエル（２６）の厚さよりも一層小さい厚さを有しており、該本体ウエル（２６）の厚さの１０％乃至５０％の間である請求項４記載の装置。

【請求項6】

該修正したドーピング領域（４０）が夫々の上部層（４０ａ）と該上部層（４０ａ）の下側の夫々の底部層（４０ｂ）とからなる積層体によって構成されており、該底部層（４０ｂ）が該機能層（２４）よりも一層高いドーパント濃度を有しており且つ該上部層（４０ａ）が該底部層（４０ｂ）に関して一層低いドーパント濃度を有している請求項１乃至３の内のいずれか１項記載の装置。

【請求項7】

該底部層（４０ｂ）のドーパント濃度が機能層（２４）のドーパント濃度の１．５乃至５０倍の間であり、且つ該上部層（４０ａ）のドーパント濃度が該底部層（４０ｂ）のドーパント濃度の０．１乃至０．５倍の間である請求項６記載の装置。

【請求項8】

機能層（２４）の上部表面（２４ａ）に関しての底部層（４０ｂ）の深さレベル（Ｄｂ）は本体ウエル（２６）の夫々の深さレベル（Ｄ）の０．５乃至１．２倍の間であり、且つ上部層（４０ａ）の厚さ（Ｔａ）は底部層（４０ｂ）の夫々の厚さ（Ｔｂ）の０．１乃至０．５倍の間である請求項６又は７記載の装置。

【請求項9】

上部層（４０ａ）の幅（Ｗａ）及び底部層（４０ｂ）の夫々の幅（Ｗｂ）は互いに独立しており、表面分離領域（２９）の夫々の幅（Ｗ）より小さいか又は等しい請求項６乃至８の内のいずれか１項記載の装置。

【請求項10】

前記表面分離領域（２９）が前記ＭＯＳＦＥＴトランジスタ装置（２０）のＪＦＥＴ領域である請求項１乃至９の内のいずれか１項記載の装置。

【請求項11】

ＭＯＳＦＥＴトランジスタ装置（２０）を製造する方法において、
第１導電型を有しておりシリコンカーバイドからなる機能層（２４）を形成し、
各々が誘電体領域（３１）と電極領域（３２）とを有しているゲート構成体（３０）を前記機能層（２４）の上部表面（２４ａ）上に形成し、
前記機能層（２４）の表面分離領域（２９）によって互いに分離されており第２導電型を有している本体ウエル（２６）を前記機能層（２４）内に形成し、
夫々のゲート構成体（３０）の横方向及び部分的に下側に前記第１導電型を有するソース領域（２７）を前記本体ウエル（２６）内に形成する、
ことを包含しており、更に、
夫々のゲート構成体（３０）の下側で前記機能層（２４）の表面分離領域（２９）内に配置させて修正したドーピング領域（４０）を形成する、ことを包含しており、前記修正したドーピング領域（４０）は該機能層（２４）のドーピング濃度と比較して修正したドーピング濃度を有していることを特徴とする方法。

【請求項12】

前記修正したドーピング領域（４０）を形成することが、該機能層（３１）の第１導電型のドーピングの部分的な不活性化又は向上化を目的として該表面分離領域（２９）内に局所化した注入を実施することを包含している請求項１１記載の方法。

【請求項13】

局所化した注入を実施することが、該表面分離領域（２９）内に第２導電型の原子で注入することを包含しており、前記注入がカウンタードーピングを提供し、従って該機能層（２４）のドーピングの部分的不活性化を与え、従って減少した正味のドーピング濃度を有する修正したドーピング領域（４０）の形成となる請求項１２記載の方法。

【請求項14】

局所化した注入を実施することが、該表面分離領域（２９）におけるシリコン原子の注入を実施することを包含しており、それが該表面分離領域（２９）におけるドーピングに損傷を与え、従って不活性化させ、従って減少した正味のドーピング濃度を有する修正したドーピング領域（４０）の形成となる請求項１２記載の方法。

【請求項15】

前記機能層（２４）を形成することが、前記機能層（２４）に対する所望のドーピング濃度と前記第１導電型とを有する第１エピタキシャル層（２４’）を基板（２２）上に形成することを包含しており、及び前記修正したドーピング領域（４０）を形成することが、前記修正したドーパント濃度を有している第２エピタキシャル層（２４”）を該第１エピタキシャル層（２４’）上に形成することを包含している請求項１１記載の方法。

【請求項16】

前記本体ウエル（２６）を形成すること及び前記ソース領域（２７）を形成することが、前記機能層の表面部分において夫々の注入を実施し、該第２エピタキシャル層（２４”）内に既に存在するドーピングを考慮に入れるために注入領域の表面ドーピングの濃度を調節すること包含している請求項１５記載の方法。

【請求項17】

前記修正したドーピング領域（４０）が夫々のゲート構成体（３０）の誘電体領域（３１）の下側で該表面分離領域（２９）に関して中央に配置される請求項１１乃至１６の内のいずれか１項記載の方法。

【請求項18】

前記修正したドーピング領域（４０）が夫々の表面分離領域（２９）の幅全体にわたって横断方向に延在しており、該本体ウエル（２６）で終端している請求項１１乃至１６の内のいずれか１項記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、改良した特性を有するシリコンカーバイドＭＯＳＦＥＴトランジスタ装置及び対応する製造プロセスに関するものである。

【背景技術】

【0002】

電子半導体装置は既知であり、特に、シリコンカーバイド基板から開始して製造される例えば電子的パワー適用例のためのＭＯＳＦＥＴトランジスタ（金属－酸化物－半導体電界効果トランジスタ）がある。

【0003】

上記装置は、シリコンカーバイドの好適な化学的物理的特性のおかげで有益的なものであることを示している。例えば、シリコンカーバイドは、通常、一般的に電子装置において使用されているシリコンよりも一層幅の広いバンドギャップを有している。その結果、例え比較的小さな厚さであっても、シリコンカーバイドはシリコンよりも一層高いブレークダウン電圧を有しており、従って高電圧、高パワー、及び高温適用例において効果的に使用することが可能である。

【0004】

特に、その結晶品質のため及びその大規模入手可能性のために、六方晶ポリタイプ（４Ｈ－ＳｉＣ）を有するシリコンカーバイドは電子的パワー適用例に対して使用することが可能である。

【0005】

しかしながら、シリコンカーバイド半導体装置の製造は幾つかの問題によって影響を受けている。例えば、シリコンカーバイドの結晶品質の問題は、高い製造歩留まりを得るための障害となる場合があり、シリコンカーバイドの場合の歩留まりはシリコンから開始して製造される同様の装置の歩留まりよりも一般的に一層低いものである場合があり、そのことは結果的に製造コストを増加させる原因となる。

【0006】

特に、信頼性問題が、シリコン酸化物（ＳｉＯ_２）とシリコンカーバイド（４Ｈ－ＳｉＣ）との間の界面において発生する高い電界にリンクしていることが分かっている。

【0007】

図１は、参照番号１で示したパワー適用例用の特にＮチャンネルＶＤＭＯＳ（縦型二重拡散金属酸化物半導体）である縦型のＭＯＳＦＥＴ装置の基本的又は基礎的な構造（所謂セル）の一部を示しており、それは、ここでは図示していないが（例えば１０^１８原子数／ｃｍ^３よりも一層高い高ドーピング濃度の、例えば、Ｎ^＋型ドーピングで）高度にドープされている半導体物質（特に、シリコンカーバイド４Ｈ－ＳｉＣ）からなる基板と、一層低いドーパント濃度（Ｎ^―）で該基板と同じ導電型を有しており且つ該基板の上側にあるこれもシリコンカーバイドからなるエピタキシャル層（ドリフト層と呼称する）２と、を有している。該基板はＭＯＳＦＥＴ装置１に対するドレインとして動作し、且つ該エピタキシャル層２はその表面延長部を構成しており上部表面２ａを画定している。

【0008】

ＭＯＳＦＥＴ装置１の各セルは、エピタキシャル層２の導電型と反対の導電型を有している本体セル４（図示例では、Ｐ型）と、基板２と同じ導電型及び高ドーパント濃度（Ｎ^＋）を有しており上部表面２ａにおいて本体ウエル４内に配置されているソース領域５とを有している。上部表面２ａに配置されており且つ隣接する本体ウエル４間に介在されているエピタキシャル層２の表面部分は、通常、ＪＦＥＴ領域と呼称される。

【0009】

装置１は、更に、ゲート構成体６を有しており、それは、該ＪＦＥＴ領域上に形成されており且つ本体ウエル４とソース領域５とに部分的に重畳している例えばシリコン酸化物からなるゲート誘電体領域７と、ゲート誘電体領域７上に設けられているゲート電極８と、によって構成されている。

【0010】

例えばフィールド酸化物からなる誘電体物質領域９がゲート電極８上に存在しており、電気的コンタクト領域１１がこの誘電体物質領域９を介して画定されており、ソース領域５の表面部分とコンタクトする構成とされている。

【0011】

ソースメタリゼーション１２が前記電気的コンタクト領域１１とコンタクトして配置されており、更に、図示していないが、ドレインメタリゼーションが裏側から該基板とコンタクトしており、誘電体物質領域９を介して設けられているコンタクト開口内に設けられているゲートメタリゼーションがゲート電極８にコンタクトしている。

【0012】

ＭＯＳＦＥＴ装置１の各セルのチャンネルは、ゲート電極８直下に設定され対応する本体ウエル４の部分内に形成され、且つ、片側において、ソース領域５と本体ウエル４との間の接合と、反対側において、同じ本体ウエル４と該ＪＦＥＴ領域との間の接合とによって範囲が確定される。

【0013】

ゲート電極８は該チャンネルと容量的に結合されてその導電型を調節し、特に、ゲート電極８への適宜の電圧の印加がチャンネル反転を起こすことを可能とし、従って、ソース領域５（該装置の第１電流導通領域）と該基板（該装置の第２電流導通領域）との間に該チャンネル及び該ドリフト層を介しての電子に対する導電経路を形成する。

【0014】

シリコンカーバイドＭＯＳＦＥＴ装置を悩ます一つの問題は、結晶欠陥に起因するものと思われる電界における増加にリンクしており、該絶縁物質中で電界が増加する傾向となることであって、特に逆バイアス形態で、該ＪＦＥＴ領域の中央部分においてゲート誘電体領域７において特に発生する問題である。

【0015】

図２は上に定義した領域における該誘電体物質内の電界Ｅの傾向を示している。該ＪＦＥＴ領域の中央区域における電界の増加が明らかであり、そこで示されているものは誘電体ブレークダウンを発生させ、従ってＭＯＳＦＥＴ装置の信頼性を危険にさらすようなレベルを取る場合もあり得る。

【0016】

前述した問題を解消する既知の解決方法は、以下のアプローチ、即ちエピタキシャル層（ドリフト層）の厚さを増加させること、エピタキシャル層のドーピングを減少させること、及び隣接する本体ウエル間の距離従ってＪＦＥＴ領域の幅を減少させること、の内のの一つ又はそれ以上によってシリコンカーバイドとゲート誘電体領域との間の界面における電界を減少しようとするものである。しかしながら、この様な解決方法は全く満足のいくものではないことが明らかとなった。何故ならば、それらは一般的にＭＯＳＦＥＴのオン抵抗を不所望に増加させるものであり、更に製造プロセスのコスト及び効率に無視することができない影響を与えるものであるからである。

【発明の概要】

【発明が解決しようとする課題】

【0017】

本発明の目的とするところは上述した問題を解消することである。

【課題を解決するための手段】

【0018】

本発明によれば、特許請求の範囲に記載されるように、シリコンカーバイドＭＯＳＦＥＴ装置及び対応する製造プロセスが提供される。

【0019】

本発明をより良く理解するために、その好適実施例について純粋に非制限的な例として添付の図面を参照して以下に説明する。

【図面の簡単な説明】

【0020】

【図1】既知のタイプのＭＯＳＦＥＴ装置の一部の断面図。

【図2】図１のＭＯＳＦＥＴ装置のＪＦＥＴ領域における電界の傾向を示したグラフ図。

【図3】本発明の１実施例に基づくＭＯＳＦＥＴ装置の断面図。

【図4】既知のタイプのＭＯＳＦＥＴ装置における電界の傾向と比較して図３のＭＯＳＦＥＴ装置のＪＦＥＴ領域における電界の傾向を示したグラフ図。

【図5】（Ａ）及び（Ｂ）は第１実施例に基づく製造プロセスの相次ぐステップにおけるＭＯＳＦＥＴ装置の夫々の断面図。

【図6】（Ａ）乃至（Ｃ）は異な実施例に基づく製造プロセスの相次ぐステップにおけるＭＯＳＦＥＴ装置の夫々の断面図。

【図7】（Ａ）は本発明の更なる実施例に基づくＭＯＳＦＥＴ装置の断面図及び（Ｂ）は（Ａ）のＭＯＳＦＥＴ装置の一部の簡略化した断面図。

【発明を実施するための形態】

【0021】

以下に詳細に説明するように、本発明の一つの側面は、ＭＯＳＦＥＴ装置（特に、４Ｈ―ＳｉＣポリタイプシリコンカーバイドパワーＭＯＳＦＥＴトランジスタ）のＪＦＥＴ領域に修正したドーピング領域を導入することによってゲート誘電体領域における、特に逆バイアス条件における、電界を減少させることを目論むものである。該修正したドーピング領域とは、該ＪＦＥＴ領域が設けられているエピタキシャル層の濃度と比較して減少させた正味のドーパント濃度を有する領域のことである。

【0022】

図３は、ＭＯＳＦＥＴ装置２０、特に高パワー適用例用のＮチャンネル縦型トランジスタ、を示している。

【0023】

ＭＯＳＦＥＴ装置２０は、半導体物質、特にシリコンカーバイド（特に４Ｈ－ＳｉＣポリタイプ）、からなるダイ内に設けられており、高度にドープされている（Ｎ^＋型のドーピングで）基板（又は構造層）２２と、基板２２上に配置されており基板２２と同一の導電型及び一層低い濃度（例えば、Ｎ^―型のドーピングで）を有している機能層２４と、を有している。上部表面２４ａを有している機能層２４は、例えば、基板２２上にエピタキシャル技術を使用して成長され且つ、基板２２と共に、ＭＯＳＦＥＴ装置２０のドレインを提供し（即ち、同じ装置の第１電流導通領域）、特に、この機能層２４はＭＯＳＦＥＴ装置２０の所謂ドリフト層を画定する。適宜の導電性物質からなるドレインコンタクト（ここでは不図示）が基板２２の下側に結合されている（即ち、垂直方向ｚに沿って機能層２４とは反対側）。

【0024】

ＭＯＳＦＥＴ装置２０の複数個の機能ユニット又はセルが機能層２４の活性区域内に形成されており、これらのセルは、例えば、長手軸方向ｙ（図３の断面の横断方向ｘに対して及びＭＯＳＦＥＴ装置２０の厚さに対応する前述した垂直方向ｚに対して直交する方向）において大略ストライプ状の延長部を有している。

【0025】

各機能ユニットは、機能層２４の導電型と反対の導電型（図示例においては、Ｐ^－型）を有している本体ウエル２６と、上部表面２４ａにおいて本体ウエル２６内に配置されており基板２２と同じ導電型（及び、図示例においては、Ｎ^＋型のドーピングでの高濃度）を有しており且つ同じ装置の第２電流導通領域を画定しているソース領域２７と、を有している。各本体ウエル２６及びソース領域２７は、図示例においては、ＭＯＳＦＥＴ装置２０の２個の連続する機能ユニットによって共有されている。

【0026】

更に、本体ウエル２６と同じ導電型で且つ高いドーピング（図示例においては、Ｐ^＋型）を有しているドレイン領域２８が、機能層２４の上部表面２４ａにおいて同一の本体ウエル２６の内の一つ又はそれ以上の中に配置されている。

【0027】

セル間即ちＪＦＥＴ領域２９は、２個の隣接する本体ウエル２６（水平方向において、即ち図示例においては横断方向ｘに沿って）の間で且つ機能層２４の上部表面２４ａと本体ウエル２６の深さ（垂直方向ｚにおいて）との間に配置されている機能層２４の部分に対応している。

【0028】

各機能ユニットは、更に、ゲート構成体３０を有しており、それは、上部表面２４ａ上に配置されており且つＪＦＥＴ領域２９と重畳し及び部分的に本体ウエル２６及びソース領域２７と重畳しており、特に、本体ウエル２６のチャンネル領域の上に配置されている（このチャンネル領域は、片側においては、ソース領域２７と本体ウエル２６との間の接合によって、そして、反対側においては、本体ウエル２６とＪＦＥＴ領域２９との間の接合によって範囲が確定されている）。本例においては、ゲート構成体３０はＭＯＳＦＥＴ装置２０の２個の隣接するセルによって共用されている。

【0029】

より詳細に説明すると、例えば長手軸方向ｙに沿ってストライプ状の形状を有するゲート構成体３０は、例えばシリコン酸化物（ＳｉＯ_２）を有しており且つ機能層２４の正面表面２４ａ上に配置されているゲート誘電体領域３１と、ゲート誘電体領域３１と重畳しており且つ同じゲート誘電体領域３１と実質的に同一の横断方向寸法を有しているゲート電極領域３２と、を有している。

【0030】

誘電体物質からなるパッシベーション層３５がゲート構成体３０上に配置されており、且つ下側のソース領域２７におけるソースコンタクト開口３６及び下側のドレイン領域２８における本体コンタクト開口３７が同じパッシベーション層３５を介して画定されている。電気的コンタクト領域３８が前述したソースコンタクト開口３６及び本体コンタクト３７内に配置されており、下側のソース領域２７及びドレイン領域２８の夫々に対するオーミック型の電気的コンタクトを提供している。

【0031】

ＭＯＳＦＥＴ装置２０は、更に、例えばアルミニウムを含むコンフォーマブル即ち適合性のあるタイプのソース・メタリゼーション層３９を有しており、それは、全活性区域におけるパッシベーション層３５上に配置されており、特に、夫々の電気的コンタクト領域３８、従って、ソース領域２７及びドレイン領域２８とコンタクトするようにソースコンタクト開口３６及び本体コンタクト開口３７内に設けられている。

【0032】

図示していない態様で、パッシベーション層３５を介しても延在しているゲート電極３２への電気的接続のために正面において、且つ該ドレインコンタクトに対する電気的接続のために裏側において、更なる電気的コンタクト領域が設けられている。

【0033】

本発明の特定の側面によれば、ＭＯＳＦＥＴ装置２０は、更に、修正したドーピング領域２０を有しており、該領域は、隣接する本体ウエル２６を分離する機能層２４の表面部分内、即ち上部表面２４ａにおいて、夫々のゲート構成体３０の下側、特に対応するゲート誘電体領域３１の下側においてＪＦＥＴ領域２９内に設けられている。

【0034】

前述した修正したドーピング領域４０は、図示した実施例においては、夫々のＪＦＥＴ領域２９に関して中央に配置されているが、代替的に、後に説明し且つ図示する如く、同じ修正したドーピング領域４０は夫々のＪＦＥＴ領域４０の幅全体にわたって横断方向に延在し且つ夫々の隣接するセルの本体ウエル２６で終端することが可能である。

【0035】

更に、前述した修正したドーピング領域４０は、垂直方向ｚにおいて、本体ウエル２６の厚さに関して（即ち、同じ本体ウエル２６と機能層２４との間の本体接合の垂直方向ｚに沿っての位置に関して）一層小さい厚さを有しており、修正したドーピング領域４０の前述した厚さは本体ウエル２６の厚さの１０％乃至５０％の間とすることが可能である。

【0036】

詳細には、修正したドーピング領域４０は機能層２４と同一の導電型を有しており且つ同じ機能層２４の濃度と比較して減少されている正味のドーパント濃度を有している。特に、修正したドーピング領域４０のドーピング濃度は５％乃至５０％の間であり、例えば、それは、機能層２４のドーピング濃度の２０％に等しい。

【0037】

以下に説明するように、前述した修正したドーピング領域４０は、特に局所化した注入を介して、機能層２４のＮ型ドーピングの局所化させ且つ部分的な不活性化によって得ることが可能である。この局所化した注入は、機能層２４に対して局所化したカウンタードーピングを与える例えばアルミニウム原子又は何らかのその他の適宜の物質で、反対の導電型（Ｐ型）を有することが可能であり、又は機能層２４に対して局所化した損傷を発生させることが可能である。

【0038】

代替的に、修正したドーピング領域４０は、機能層２４の上部表面２４ａにおいての適宜の且つ特定のドーピングでのエピタキシャル層の特化した成長によって得ることが可能である。

【0039】

いずれの場合においても、ゲート構成体３０の下側で且つＪＦＥＴ領域２９内に配置された前述した修正したドーピング領域４０の存在は、特にＭＯＳＦＥＴ装置２０の逆バイアス条件において、対応するゲート誘電体領域３１内の電界を減少させることを可能とする。

【0040】

この点に関して、図４は、修正したドーピング領域４０が存在する状態でのゲート誘電体領域３１内の横断方向に沿っての電界の傾向を連続線で示しており、一方、例として与えられる比較のために点線で示しているものは、修正したドーピング領域４０が存在しない従来の解決法における同じゲート誘電体領域３１における電界の傾向である。これらの２つの傾向を吟味すると、ＪＦＥＴ領域２９における電界の減少（円形ボックスでハイライトしてある）が明らかであり、有益的なことであるが、この減少は誘電体ブレークダウンを阻止するのに十分なものであり、従ってＭＯＳＦＥＴ装置２０の信頼性を保全する。

【0041】

電界の減少の有益的な効果はＭＯＳＦＥＴ装置２０のブレークダウン特性の何らかの実質的な修正が何ら関与するものではなく、ブレークダウン電圧及びスレッシュホールド電圧の値は実際には実質的に変更されるものではないことを本発明者等が示したことに注意すべきである。即ち、電界の減少は、ＭＯＳＦＥＴ装置２０のブレークダウン電圧及びスレッシュホールド電圧は不変のまま得ることが可能である。

【0042】

更に、ＭＯＳＦＥＴ装置２０の信頼性における顕著な増加を保証するためには該電界を少量（例えば、１０％以下）だけ減少させることでも十分であるということを指摘すべきである。このことが特に重要であるということは、電界における過剰な減少はＭＯＳＦＥＴ装置２０のオン状態抵抗（Ｒ_ＯＮ）の不所望な増加を招来する場合があるからである。従って、いずれにおいても、電界の減少の有益的な効果とオン状態抵抗の不所望な増加との間の良好な妥協を達成することが可能である。

【0043】

特に前述した修正したドーピング領域４０の形成に関して、ＭＯＳＦＥＴ装置２０を製造する可能なプロセスについて以下に説明する。

【0044】

第１実施例において、同じＭＯＳＦＥＴ装置２０の機能層２４のＮ型ドーピングの部分的な不活性化を目的としてＭＯＳＦＥＴ装置２０のＪＦＥＴ領域２９において実施される適宜の局所化した注入によって修正したドーピング領域４０が得られる。

【0045】

図５（Ａ）に示されるように、製造プロセスは、最初に、それ自身既知の態様で、Ｐ型のドーパント原子（例えば、アルミニウム原子）の注入によって機能層２４内に本体ウエル２６を、Ｎ型のドーパント原子（例えば、リン原子）の夫々の注入によって同じ本体ウエル２６内にソース領域２７を、及び高いドーピングドーズでのＰ型のドーパント原子の夫々の注入によって機能層２４の上部表面２４ａにおける本体ウエル２６の一つ又はそれ以上内のドレイン領域２８を、形成することを目論む。

【0046】

次いで、図５（Ｂ）において、本発明の一つの側面に基づいて、隣接する本体ウエル２６間のＪＦＥＴ領域２９におけるＰ型の注入（例えば、アルミニウム又はボロン原子で）によって修正したドーピング領域４０を設け、この注入は、機能層２４の導電型とは反対の導電型（この場合には、Ｎ型のもの）を有するドーパント原子で行うものであるから、カウンタードーピング、従って機能層２４のドーピングの部分的な不活性化、を行い、従って減少した正味のドーピング濃度を有する修正したドーピング領域４０を形成することとなる。

【0047】

該ドーパントの熱的活性化の後に、本プロセスはそれ自身既知の態様で進行し、機能層２４上にゲート構成体３０を形成する（ゲート誘電体領域３１及びゲート電極３２の形成のための誘電体層及び金属層の付着とその後の画定により、次いでパッシベーション層３５の付着により）。更に、ソース、ゲート、及びドレインコンタクトを与えるために電気的コンタクト領域３８を形成し（正面側及び裏側に）、次いでソース・メタリゼーション層３９を形成する（従って、図３を参照して前述した構成体を画定する）。

【0048】

前述した製造プロセスの１変形例は、修正したドーピング領域４０の形成を興味の或る領域におけるドーピングを損傷させ、従って不活性化させることによって行い、最終的な結果として同じ修正したドーピング領域４０に対する減少した正味のドーピング濃度を得ることを目論むものである。

【0049】

異なる実施例では、その代わりに、所望のドーピング濃度（機能層２４に対して意図されている濃度よりも一層低い）を有する表面層のエピタキシャル成長によって前述した修正したドーピング領域４０を形成することを目論むものである。

【0050】

上記製造プロセスは、図６（Ａ）に示すように、ＭＯＳＦＥＴ装置２０のドリフト層に対して所望の導電型及び所望のドーピング濃度（本例では、Ｎ^＝型のもの）を有する第１エピタキシャル層２４’の基板２２上での成長を目論むものであり、この第１エピタキシャル層２４’はＭＯＳＦＥＴ装置２０の機能層２４に対して全体として所望されるものよりも僅かに一層小さい厚さを有していることに注意すべきである。

【0051】

次いで、図６（Ａ）に示されているように、本発明の一つの側面によれば、第２の薄いエピタキシャル層２４”を第１エピタキシャル層２４’上に成長させる（その場合の厚さは、第１エピタキシャル層２４’の厚さに加算された場合に、機能層２４の所望の厚さが得られるようなものである）。特に、連続的な態様で成長され且つ機能層２４の正面表面２４ａを画定するこの第２エピタキシャル層２４”は、修正したドーピング領域４０に対して所望される正味のドーピング濃度に対応する第１エピタキシャル層２４’と比較して減少されている所望のドーピング濃度を有するＮ型（機能層２４と同様）の導電型を有しており、即ち、以後例示するように、修正したドーピング領域４０自身が、この場合には、前述した第２エピタキシャル層２４”の部分によって画定される。

【0052】

次いで、図６（Ｂ）に示したように、本体ウエル２６、ソース領域２７、及びドレイン領域２８をイオン注入によって形成する。特に、正面表面２４ａにおいては前述した第２エピタキシャル層２４”が存在しているので、その注入領域の表面ドーピングの密度は同じ第２エピタキシャル層２４”内に既に存在しているドーピングを考慮に入れて適宜調節されて所望のドーパント濃度が得られる（該表面ドーピングの密度のこの調節は図６（Ｂ）に模式的に示してある）。

【0053】

注意すべきことであるが、前述したイオン注入の終わりにおいて、修正したドーピング領域４０は本体ウエル２６の間に留まり、同じ本体ウエル２６間に残存する第２エピタキシャル層２４”の部分によって構成されている（この場合には、これらの修正したドーピング領域４０は、横断方向ｘにおいてＪＦＥＴ領域２９の全幅を介して、本体ウエル２６と接触するまで横断方向に延在している）。

【0054】

又、この場合には、本プロセスはそれ自身既知の態様で進行し、機能層２４の上にゲート構成体３０を形成し、ソースコンタクトとゲートコンタクトと（ここでは図示していない態様で）ドレインコンタクトとを形成するために電気的コンタクト領域３８を形成し、及びソース・メタリゼーション層３９を形成し、従って図６（Ｃ）に示したＭＯＳＦＥＴ装置２０を画定する。

【0055】

次に、本発明の更なる実施例について図７（Ａ）及び（Ｂ）を参照して説明する。

【0056】

この更なる実施例においては、ＭＯＳＦＥＴ装置２０のＪＦＥＴ領域２９内に配置される修正したドーピング領域４０は、夫々の上部層４０ａと該上部層４０ａ下側の夫々の底部層４０ｂとからなる積層体によって構成されている。

【0057】

修正したドーピング領域４０の底部層４０ｂは、一層高いドーピングレベル即ちドーパント濃度と機能層２４と同じ導電型（本例においてはＮ型）とを有している。特に、底部層４０ｂのドーパント濃度は機能層２４のドーパント濃度の１．５乃至５０倍の間である。

【0058】

更に、垂直方向ｚに沿っての機能層２４の上部表面２４ａに関する底部層４０ｂの深さレベルは、図７（Ｂ）（尚、簡単化のために、ＭＯＳＦＥＴ装置２０のソース及びドレイン領域２７，２８は示していない）においてＤｂとして示してあり且つ同じく図７（Ｂ）においてＤで示してある本体ウエル２６の夫々の深さレベルの０．５乃至１．２倍の間である。

【0059】

修正したドーピング領域４０の上部層４０ａは底部層４０ｂと比較して一層低いドーパント濃度を有しており、例えば同じ底部層４０ｂのドーパント濃度の０．１乃至０．５倍の間である。上部層４０ａの導電型は機能層２４のものと同じか又は反対のものとすることが可能である。垂直方向ｚに沿っての上部層４０ａの厚さはＴａとして示してあり且つ底部層４０ｂの夫々の厚さＴｂの０．１乃至０．５倍の間である。

【0060】

修正したドーピング領域４０の底部層４０ｂの幅（水平方向においての、図示例においては、横断方向ｘに沿って）は、図７（Ｂ）においてＷｂで示してあり、且つＪＦＥＴ領域２９の幅Ｗよりも小さいか又は等しいものとすることが可能であり（２番目の場合においては、底部層４０ｂはＪＦＥＴ領域２９の全体にわたって水平方向に延在している）、同様に、同じ修正したドーピング領域４０の上部層４０ａの幅Ｗａ（水平方向においての）も、底部層４０ｂとは独立的で且つ非相関した態様で、ＪＦＥＴ領域２９の幅Ｗよりも小さいか又は等しいものとすることが可能である（即ち、上部及び底部層４０ａ、４０ｂの幅Ｗａ，Ｗｂは異なるものとすることが可能であり且つ各々はＪＦＥＴ領域２９の幅と等しいか又はより小さいものとすることが可能である）。

【0061】

この実施例においても、修正したドーピング領域４０は夫々のＪＦＥＴ領域２９に関して中央に配置させることが可能である（即ち、その中心において同じＪＦＥＴ領域２９を横断する垂直面に関して対称的）。

【0062】

修正したドーピング領域４０のこの実施例において、底部層４０ｂの存在は導電型特性を改善し且つＭＯＳＦＥＴ装置２０のオン状態抵抗を減少させることを可能とし、一方、上部層４０ａは、上述したように、同じＭＯＳＦＥＴ装置２０のゲート誘電体領域内の電界を減少させることを可能とする。一般的に、前述したような同様の考慮事項が修正したドーピング領域４０のこの実施例の製造に対しても適用される。

【0063】

底部層４０ｂは、機能層２４に関して単一のステップ又は相次ぐステップにおけるエピタキシャル成長によって得ることが可能であり、それは同じ機能層２４と同じ型のドーピング種を注入することによって得ることが可能であり、そのドーピングを強化させる。底部層４０ｂは上述した深さに形成され且つ機能層２４の上部表面２４ａに到達するか又はその中に埋設させることが可能である。

【0064】

上部層４０ａは、機能層２４及び底部層４０ｂに関して単一のステップ又は相次ぐステップにおけるエピタキシャル成長によって得ることが可能であり、それは、同じ機能層２４と同一の型又は異なる型のドーピング種を注入することによって得ることが可能である。上部層４０ａのドーピングは、カウンタードーピング効果に起因して異なる種を注入することによって調節することが可能である。

【0065】

上部層４０ａは、上述したように、機能層２４の上部表面２４ａに関して所望の深さで形成される。同じ上部層４０ａは連続的なものとするか、又は、例えば、本体ウエル２６及び／又は底部層４０ｂを形成する前又は後のフォトマスク処理とその後の注入ステップとによって、ＪＦＥＴ領域２９において水平方向に区分されたものとすることが可能である。上部層４０ａの幅Ｗａが本体ウエル２６間の距離よりも一層大きい場合には、同じ本体ウエル２６のドーピングは、重畳する領域において同じ上部層４０とのドーピング干渉を考量に入れねばならない。

【0066】

本発明の利点は前述した説明から明らかである。いずれにおいても、再度強調されるべきことは、本発明は、シリコンカーバイド基板（特に、４Ｈ－ＳｉＣポリタイプのもの）から開始して構築されたＭＯＳＦＥＴトランジスタ装置の性能及び信頼性の改善を可能とするということである。特に、本発明は、シリコン酸化物（ＳｉＯ_２）とシリコンカーバイド（４Ｈ－ＳｉＣ）との間の界面、特にＭＯＳＦＥＴトランジスタ装置のＪＦＥＴ領域の中央、において発生する高い電界にリンクされている信頼性の問題を解決することを可能としている。有益的なことであるが、前述した電界の減少は、ＭＯＳＦＥＴトランジスタ装置のブレークダウン特性を不変に維持したまま得られる。

【0067】

更に、上部及び底部層４０ａ、４０ｂの積層体によって形成される修正したドーピング領域４０を有する実施例は、ＭＯＳＦＥＴ装置２０のオン抵抗及び導電型特性を改善する利点を提供すると共に、ゲート誘電体領域に対する電界に関する保護をも提供する。

【0068】

従って、本発明に基づいて得られるＭＯＳＦＥＴトランジスタ装置は、例えば、電源、力率補正（ＰＦＣ）を有する無停電電源装置（ＵＰＳ）、光起電力システム、エネルギ分布システム、産業用モーター、及び電気自動車等の種々の適用分野において有益的に使用することが可能である。

【0069】

最後に、上述し且つ例示したことに対して特許請求の範囲に定義される如き本発明の範囲を逸脱すること無しに、修正例及び変形例を構成することが可能であることは明らかである。特に、一般的にNチャンネル及びPチャンネルＭＯＳＦＥＴトランジスタの両方において、例えば自動車適用例のための例えば信号又はパワーＶＤＭＯＳ装置、ＩＧＢＴ（ＭＯＳＦＥＴトランジスタを含む）ＩＰ（インテリジェントパワー）ＭＯＳＦＥＴにおける異なるシリコンカーバイドＭＯＳＦＥＴトランジスタ装置において有益的に適用することが可能であることが強調される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】