特開 2022-102583 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022102583

(43)【公開日】2022-07-07

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H01L 27/11582 20170101AFI20220630BHJP

   H01L 27/11575 20170101ALI20220630BHJP

   H01L 21/8234 20060101ALI20220630BHJP

   H01L 27/11565 20170101ALI20220630BHJP

   H01L 21/336 20060101ALI20220630BHJP

   H01L 21/768 20060101ALI20220630BHJP

【ＦＩ】

H01L27/11582

H01L27/11575

H01L27/088 E

H01L27/11565

H01L29/78 371

H01L21/90 J

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2020217402

(22)【出願日】2020-12-25

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】一之瀬 大吾

【テーマコード（参考）】

5F033

5F048

5F083

5F101

【Ｆターム（参考）】

5F033HH19

5F033HH20

5F033JJ19

5F033JJ20

5F033NN19

5F033QQ09

5F033QQ16

5F033RR04

5F033RR06

5F033SS15

5F033TT02

5F033TT08

5F033VV16

5F033XX19

5F048AB01

5F048AC01

5F048BA01

5F048BA19

5F048BA20

5F048BB09

5F048BB11

5F048BC18

5F048BD07

5F048BF04

5F048BF07

5F048BF15

5F048BF16

5F048BG13

5F048CB01

5F083EP18

5F083EP33

5F083EP34

5F083EP76

5F083GA10

5F083GA27

5F083JA04

5F083JA19

5F083JA39

5F083JA56

5F083KA01

5F083KA11

5F083LA16

5F083LA21

5F083MA06

5F083MA16

5F083MA19

5F083NA01

5F101BA45

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BH23

(57)【要約】

【課題】薄膜のはがれを低減可能な半導体記憶装置を提供する。
【解決手段】一つの実施形態の半導体記憶装置は、積層体ＳＫ、柱状体、導電部材ＳＬ、板状部ＳＴ２、及び分断部ＩＰを備える。積層体ＳＫは、複数の導電層ＷＬと複数の絶縁層ＯＬとが交互に一層ずつ積層され、第１の方向の端部において導電層ＷＬにより階段部ＳＲが形成される。柱状体は、積層体ＳＫを貫通し、導電層ＷＬと対向する部分にメモリセルが形成される。導電部材ＳＬは、積層体ＳＫの下方において柱状体と電気的に接続し、第１の方向に沿って階段部ＳＲを超えて積層体ＳＫの側方の領域ＰＡにまで延びる。板状部ＳＴ２は、領域ＰＡ内を積層体ＳＫの積層方向に延びて導電部材ＳＬに達するとともに、第１の方向と交差する第２の方向に延びる。分断部ＩＰは、板状部ＳＴ２よりも階段部ＳＲ側の導電部材ＳＬ内に絶縁材料で形成され、導電部材ＳＬを部分的に分断する。
【選択図】図３

【特許請求の範囲】

【請求項1】

複数の導電層と複数の絶縁層とが交互に一層ずつ積層され、第１の方向の端部に前記導電層による階段部が形成された積層体と、
前記積層体を貫通し、前記複数の導電層の少なくとも１つと対向する部分にメモリセルが形成される柱状体と、
前記積層体の下方で前記柱状体と電気的に接続するとともに、前記第１の方向に沿って前記階段部を超えて前記積層体の側方下の領域にまで延びる導電部材と、
前記積層体の側方の領域内を前記積層体の積層方向に延びて前記導電部材に達するとともに、前記積層方向及び前記第１の方向と交差する第２の方向に延びる板状部と、
前記板状部よりも前記階段部側の前記導電部材内に絶縁材料で形成され、前記導電部材を部分的に分断する分断部と
を備える、半導体記憶装置。

【請求項2】

前記導電部材は、
前記柱状体と電気的に接続される第１の部分と、
前記第１の部分より前記第１の方向に沿って前記階段部側へと延びる第２の部分と
を有し、
前記第２の部分は、
前記第１の部分と電気的に導通する第１の層と、
絶縁材料により形成される第２の層を挟んで前記第１の層の上方に設けられ、前記第１の部分と電気的に導通する第３の層と
を有する、請求項１に記載の半導体記憶装置。

【請求項3】

前記積層方向に延びる前記板状部が前記第１の層内で終端し、
前記分断部が前記第１の層に設けられる、請求項２に記載の半導体記憶装置。

【請求項4】

前記積層方向に延びる前記板状部が前記第３の層内で終端し、
前記分断部が前記第３の層に設けられる、請求項２に記載の半導体記憶装置。

【請求項5】

基板の上に形成され、配線層を含む第１の絶縁体部と、
交互に一層ずつ積層される複数の導電層と複数の絶縁層とを含む積層体であって、前記第１の絶縁体部の上方に設けられ、第１の方向の端部に前記導電層による階段部が形成された当該積層体と、
前記積層体を貫通し、前記複数の導電層の少なくとも１つと対向する部分にメモリセルが形成される柱状体と、
前記第１の方向における前記積層体の側方の領域内を、前記積層体の積層方向、並びに前記積層方向及び前記第１の方向と交差する第２の方向に延びるとともに、前記基板及び前記配線層とは離間するように前記第１の絶縁体部内まで達する板状部と、
前記積層体の下方で前記柱状体と電気的に接続し、前記板状部とは離間するように前記第１の方向に沿って延びる導電部材と、
を備える、半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置などの半導体装置では、記憶容量の増大のため、３次元構造が採用されている。更なる記憶容量増大のため、半導体ウエハなどの基板の上に形成される薄膜の総膜厚が更に増大しつつある。このような状況の下、基板や種々の薄膜の間の例えば熱膨張係数の差異により、膜中に生じる応力が増大し、これによる薄膜のはがれなどが懸念される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－１６０９２２号公報

【特許文献2】特開２０２０－０４７７２７号公報

【特許文献2】特開２０１９－１６５１３３号公報

【特許文献2】米国特許第１０５６６３３９号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、薄膜のはがれを低減可能な半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

一つの実施形態の半導体記憶装置は、積層体、柱状体、導電部材、板状部、及び分断部を備える。積層体は、複数の導電層と複数の絶縁層とが交互に一層ずつ積層され、第１の方向の端部に前記導電層による階段部が形成される。柱状体は、前記積層体を貫通し、前記複数の導電層の少なくとも１つと対向する部分にメモリセルが形成される。導電部材は、前記積層体の下方で前記柱状体と電気的に接続するとともに、前記第１の方向に沿って前記階段部を超えて前記積層体の側方下の領域にまで延びる。板状部は、前記積層体の側方の領域内を前記積層体の積層方向に延びて前記導電部材に達するとともに、前記積層方向及び前記第１の方向と交差する第２の方向に延びる。分断部は、前記板状部よりも前記階段部側の前記導電部材内に絶縁材料で形成され、前記導電部材を部分的に分断する。

【図面の簡単な説明】

【0006】

【図1】図１は、実施形態による半導体記憶装置の一部上面図である。

【図2】図２は、図１のＬ１－Ｌ１線に沿った断面図である。

【図3】図３は、図１のＬ２－Ｌ２線に沿った断面図である。

【図4】図４は、実施形態による半導体記憶装置における分断部の平面視形状を示す一部上面図である。

【図5】図５は、実施形態による半導体記憶装置のセルアレイ領域の形成方法を説明する一部断面図である。

【図6】図６は、図５に引き続いて、実施形態による半導体記憶装置のセルアレイ領域の形成方法を説明する一部断面図である。

【図7】図７は、実施形態による半導体記憶装置の分断部ＩＰの形成方法を説明する一部断面図である。

【図8】図８は、比較例による半導体記憶装置の一部断面図である。

【図9】図９は、実施形態による半導体記憶装置の分断部の変形例を示す一部断面図である。

【図10】図１０は、実施形態による半導体記憶装置の分断部の変形例を示す一部断面図である。

【図11】図１１は、実施形態による半導体記憶装置の分断部の変形例を示す一部上面図である。

【発明を実施するための形態】

【0007】

以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間、または、種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により適宜決定されてよい。

【0008】

図１は、実施形態による半導体記憶装置の一部上面図であり、図２は、図１のＬ１－Ｌ１線に沿った断面図であり、図３は、図１のＬ２－Ｌ２線に沿った断面図である。本実施形態による半導体記憶装置１は、例えばシリコンなどの半導体で形成されるほぼ矩形の基板と、基板上に形成された周辺回路部（後述）と、周辺回路部上に形成された記憶素子部とを有している。

【0009】

図１を参照すると、半導体記憶装置１は、記憶素子部にセルアレイ領域ＣＡと階段領域ＳＡを有している。セルアレイ領域ＣＡには複数のメモリピラーＭＰが設けられており、メモリピラーＭＰは図中のｘｙ面内において格子状に配列され、それぞれ図中のｚ方向に延びている。階段領域ＳＡは階段部ＳＲを含み、階段部ＳＲは、後述するように、複数の段（後述）を有している。また、セルアレイ領域ＣＡ及び階段領域ＳＡの上には、上部配線やプラグなどを含む上部配線層が設けられているが、図１では、その図示を省略している。なお、階段領域ＳＡと、半導体記憶装置１の端部１Ｙとの間の領域を周辺領域ＰＡという場合がある。

【0010】

また、半導体記憶装置１には、セルアレイ領域ＣＡ及び階段領域ＳＡを複数のブロックＢＬＫへと分割する複数の第１板状部ＳＴ１が設けられている。各第１板状部ＳＴ１は、セルアレイ領域ＣＡと階段領域ＳＡをｘ方向に通り抜け、周辺領域ＰＡ内で終端する。また、第１板状部ＳＴ１は、図中のｚ方向に延び、後述のソースラインＳＬ内で終端する。また、半導体記憶装置１は、その周辺領域ＰＡに第２板状部ＳＴ２を有している。第２板状部ＳＴ２はｙ方向及びｚ方向に延びる板状の形状を有している。また、第２板状部ＳＴ２よりも階段領域ＳＡ側には、第２板状部ＳＴ２とほぼ平行にｙ方向に延びる分断部ＩＰが設けられている。分断部ＩＰは、後に説明するように、ソースラインＳＬ内に形成される。

【0011】

図２を参照すると、基板Ｓの表層には、素子分離部ＳＴＩにより分離されたトランジスタＴｒが形成されている。トランジスタＴｒ及び基板Ｓの上には、第１の層間絶縁膜ＩＬ１が例えば酸化シリコンなどの絶縁材料により形成され、第１の層間絶縁膜ＩＬ１内には、トランジスタＴｒのゲート電極などに接続するビアＶｇや、配線ＭＬが設けられている。これらのトランジスタＴｒや、ビアＶｇ、配線ＭＬ、第１の層間絶縁膜ＩＬ１により、後述のメモリセルを制御する周辺回路部ＰＥＲが構成されている。

【0012】

第１の層間絶縁膜ＩＬ１の上には絶縁膜ＢＳＬが設けられている。絶縁膜ＢＳＬは、例えば酸化シリコンなどの絶縁材料により形成され得る。ここで、絶縁膜ＢＳＬは、第１の層間絶縁膜ＩＬ１と同じ絶縁材料で形成されるので、絶縁膜ＢＳＬと第１の層間絶縁膜ＩＬ１は実質的に一つの絶縁膜とみなしてもよい。絶縁膜ＢＳＬの上には、ソースラインＳＬが形成されている。ソースラインＳＬは、第１の導電層ＥＣＬ１、第２の導電層ＥＣＬ２、及び第３の導電層ＥＣＬ３を有し、これらがこの順に積層されている。第１の導電層ＥＣＬ１、第２の導電層ＥＣＬ２、及び第３の導電層ＥＣＬ３は、例えば、ヒ素やアンチモンなどの不純物が添加された導電性の多結晶シリコンにより形成される。

【0013】

ソースラインＳＬ上には積層体ＳＫが形成されている。積層体ＳＫには、複数の絶縁層ＯＬと複数の導電層ＷＬとが交互に一層ずつ積層されている。絶縁層ＯＬは絶縁材料、例えば酸化シリコンで形成され、導電層ＷＬは金属、例えばタングステンまたはモリブデンなどで形成される。

【0014】

メモリピラーＭＰは、図示のとおり、ｚ方向（積層体ＳＫの積層方向）に沿って、積層体ＳＫ、第３の導電層ＥＣＬ３、及び第２の導電層ＥＣＬ２を貫通し、第１の導電層ＥＣＬ１内で終端する。メモリピラーＭＰは、有底のほぼ円筒状の形状を有し、中心から外側に向かって同心円状に形成されたコア層ＣＯＲ、チャネル層ＣＨＮ、及びメモリ膜ＭＥＭを有している。ここで、コア層ＣＯＲは例えば酸化シリコン等で形成されてよく、チャネル層ＣＨＮは例えば導電性の多結晶シリコン又はアモルファスシリコン等で形成されてよい。また、図２に示すように、メモリ膜ＭＥＭは、メモリピラーＭＰの中心から外側に向かう方向に沿って順次形成されたトンネル絶縁層ＴＮ、電荷蓄積層ＣＴ、及びブロック絶縁層ＢＫを有している。トンネル絶縁層ＴＮ及びブロック絶縁層ＢＫは例えば酸化シリコンで形成されてよく、電荷蓄積層ＣＴは例えば窒化シリコンで形成されてよい。

【0015】

積層体ＳＫ中の導電層ＷＬがメモリピラーＭＰのメモリ膜ＭＥＭに対向する部分にメモリセルＭＣが形成される。この場合、導電層ＷＬがワード線として機能する。ただし、複数の導電層ＷＬのうちの最上層及び最下層の導電層ＷＬがメモリピラーＭＰに対向する部分は選択トランジスタとして機能する。すなわち、積層体ＳＫ内の最上層の導電層ＷＬは、ドレイン側選択ゲート線に相当し、最下層の導電層ＷＬはソース側選択ゲート線に相当する。なお、ソース側選択ゲート線として例えば導電性の多結晶シリコンの層を使用することも可能である。

【0016】

また、メモリピラーＭＰにおいて、メモリ膜ＭＥＭは、ソースラインＳＬの第２の導電層ＥＣＬ２の下面と上面との間に対応する範囲には設けられていない。そのため、その範囲ではチャネル層ＣＨＮがメモリピラーＭＰの外側面を構成している。そして、そのチャネル層ＣＨＮが第２の導電層ＥＣＬ２と接触している。これにより、チャネル層ＣＨＮとソースラインＳＬとが電気的に接続される。すなわち、ソースラインＳＬは、全体として、メモリピラーＭＰに形成されるメモリセルＭＣに対するソースとして機能する。チャネル層ＣＨＮがその外周面で第２の導電層ＥＣＬ２と接触しているため、それらの接触面積を大きくすることができ、したがって接触抵抗を低減することが可能となる。

【0017】

積層体ＳＫ及びメモリピラーＭＰの上には絶縁膜ＳＯが形成されており、絶縁膜ＳＯには、メモリピラーＭＰのチャネル層ＣＨＮと接続するプラグＰＧが埋め込まれている。また、プラグＰＧは、上部配線（不図示）と接続され、上部配線は積層体ＳＫを貫通し周辺回路部ＰＥＲと接続される貫通コンタクト（不図示）と接続される。

【0018】

第１板状部ＳＴ１は、積層体ＳＫの上面から積層体ＳＫと第３の導電層ＥＣＬ３とを貫通し、第２の導電層ＥＣＬ２内で終端する。第１板状部ＳＴ１は、積層体ＳＫ等を貫通する後述のスリット（図６（ｃ）のスリットＧＰ１参照）を例えば酸化シリコンで埋め込むことにより形成される。ただし、酸化シリコンに代わり、タングステンやモリブデンなどの金属により埋め込まれてもよい。この場合、第１板状部ＳＴ１は、ソースラインＳＬと電気的に接続するソース線コンタクトとして機能することができる。また、この場合、スリットを金属で埋め込む前に、酸化シリコンなどの絶縁材料によるライナー層がスリットの内壁に形成される。

【0019】

図３は、図１中のＬ２－Ｌ２線に沿った断面図であり、階段領域ＳＡとその下方の構造とが図示されている。ただし、階段領域ＳＡの下方にも周辺回路部ＰＥＲが設けられるが、セルアレイ領域ＣＡの下方の周辺回路部ＰＥＲ（図２）と同様の構成を有するため、図３では、図示を省略する。

【0020】

階段部ＳＲは複数の段ＳＴＰを有し、本実施形態では、各段ＳＴＰは一組の導電層ＷＬ及び絶縁層ＯＬにより構成される。階段部ＳＲの上方には、第２の層間絶縁膜ＩＬ２が形成されている。第２の層間絶縁膜ＩＬ２は、絶縁層ＯＬの絶縁材料（例えば酸化シリコン）と同じ絶縁材料により形成され、したがって、絶縁層ＯＬと第２の層間絶縁膜ＩＬ２は実質的に一体化される。各導電層ＷＬは、セルアレイ領域ＣＡから階段領域ＳＡへとｘ方向に延びており、その延在長さは、上方に位置する導電層ＷＬ、すなわちソースラインＳＬから遠くに位置する導電層ＷＬほど短くなる。これにより、導電層ＷＬが段ＳＴＰの実質的なテラス面（踏み面）ＴＲＲとなる。なお、最下層の導電層ＷＬのｘ方向の端部が積層体ＳＫのｘ方向端部に相当し、本実施形態では、積層体ＳＫのｘ方向端部が階段領域ＳＡと周辺領域ＰＡを区分している。なお、上述の第２板状部ＳＴ２は、後述する応力緩和の観点から、積層体ＳＫのｘ方向端部からｘ方向に沿って５μｍ以内の位置、より好ましくは１μｍ以内の位置に配置される。

【0021】

導電層ＷＬによるテラス面ＴＲＲには、絶縁膜ＳＯと第２の層間絶縁膜ＩＬ２を貫通するコンタクトＣＣが接続される。コンタクトＣＣは、例えばタングステンやモリブデンなどの金属により形成され得る。コンタクトＣＣは、不図示の上部配線や貫通コンタクトにより周辺回路部ＰＥＲ（図２）と接続され、周辺回路部ＰＥＲから、ワード線としての導電層ＷＬを介してメモリセルＭＣ（図２）に所定の電圧が印加される。なお、コンタクトＣＣは、セルアレイ領域ＣＡ内に階段部が設けられたうえで、この階段部のテラス面としての導電層ＷＬに接続されてもよい。この場合、階段部ＳＲのコンタクトＣＣを省略することができ、よって、その階段部ＳＲはいわゆるダミー階段部であってよい。

【0022】

また、階段部ＳＲ及び第２の層間絶縁膜ＩＬ２の下方には、ソースラインＳＬの第３の導電層ＥＣＬ３がセルアレイ領域ＣＡから延びており、その下方に絶縁層ＩＮが設けられている。絶縁層ＩＮは、階段領域ＳＡとセルアレイ領域ＣＡとの間の所定の位置で、第２の導電層ＥＣＬ２と接している。すなわち、セルアレイ領域ＣＡでは、第３の導電層ＥＣＬ３の下方に第２の導電層ＥＣＬ２が設けられる一方、階段領域ＳＡでは、第３の導電層ＥＣＬ３の下方に絶縁層ＩＮが設けられる。

【0023】

絶縁層ＩＮの下方には、ソースラインＳＬの第１の導電層ＥＣＬ１がセルアレイ領域ＣＡから延びている。また、第１の導電層ＥＣＬ１内には、第２の層間絶縁膜ＩＬ２、第３の導電層ＥＣＬ３、及び絶縁層ＩＮを貫通する第２板状部ＳＴ２が終端している。第２板状部ＳＴ２は、本実施形態では、第１板状部ＳＴ１のためのスリットと同じ工程においてスリットが形成され、後述するように、このスリットが絶縁材料で埋め込まれることにより形成される。第２板状部ＳＴ２、及び第２板状部ＳＴ２のためのスリットは、セルアレイ領域ＣＡや、階段領域ＳＡ、周辺領域ＰＡにおいて生じ得る応力を緩和する機能を有している。

【0024】

また、第１の導電層ＥＣＬ１には、第１の導電層ＥＣＬ１を部分的に分断する分断部ＩＰが設けられている。分断部ＩＰは、絶縁層ＩＮを構成する絶縁材料と同じ材料で形成されてよい。図４は、分断部ＩＰの平面視形状を示す一部上面図であり、具体的には、第１の導電層ＥＣＬ１の一部上面図に相当する。便宜上、第１板状部ＳＴ１の位置を破線で示している。図示のとおり、本実施形態においては、分断部ＩＰは、周辺領域ＰＡにおいて、第２板状部ＳＴ２とほぼ平行にｙ方向に延び、第１の導電層ＥＣＬ１内で終端している。すなわち、分断部ＩＰは、第１の導電層ＥＣＬ１を完全に分断することはない。言い換えると、第１の導電層ＥＣＬ１は、分断部ＩＰのｙ方向端部の外側の領域を通して、分断部ＩＰのｘ方向に沿った両側で連通しており、したがって、分断部ＩＰの両側で電気的に導通可能である。

【0025】

以下、図５及び図６を参照しながら、セルアレイ領域ＣＡの形成方法を説明する。図５及び図６は、セルアレイ領域ＣＡの形成方法を主な工程ごとに説明する一部断面図であり、図２に示す一部断面図に相当する。なお、その形成方法に先立って、例えばシリコンウエハなどの半導体ウエハ上に上述の周辺回路部ＰＥＲ（図２）が形成され、周辺回路部ＰＥＲの層間絶縁膜ＩＬ１上に絶縁膜ＢＳＬが形成されているものとする。

【0026】

図５（ａ）を参照すると、絶縁膜ＢＳＬの上には、第１の導電層ＥＣＬ１、酸化シリコン膜Ｏｘ１、犠牲膜ＳＣ、酸化シリコン膜Ｏｘ２、及び第３の導電層ＥＣＬ３が順次形成されている。ここで、犠牲膜ＳＣは窒化シリコンで形成されてよい。また、第３の導電層ＥＣＬ３の上には、複数の絶縁層ＯＬと複数の窒化シリコン層ＳＮとが交互に一層ずつ積層された積層体ＴＳＫが形成されている。なお、先に説明した積層体ＳＫは、積層体ＴＳＫの窒化シリコン層ＳＮが導電層ＷＬに置換されることにより形成されたものである。絶縁層ＯＬについては、積層体ＳＫと積層体ＴＳＫとで同一である。

【0027】

次に、図５（ｂ）に示すように、積層体ＴＳＫを貫通する複数の（図示の例では４つの）メモリピラーＭＰが形成される。具体的には、メモリピラーＭＰは、積層体ＴＳＫを貫通してソースラインＳＬの第１の導電層ＥＣＬ１内で終端するメモリホールを形成し、メモリホールの内面にメモリ膜ＭＥＭ、チャネル層ＣＨＮ、及びコア層ＣＯＲを順次形成することにより形成される。次いで、図５（ｃ）に示すように、４つのメモリピラーＭＰの両側にスリットＧＰ１が形成される。これらのスリットＧＰ１は、後に絶縁材料が埋め込まれ、第１板状部ＳＴ１となるが、それに先立って、酸化シリコン膜Ｏｘ１、犠牲膜ＳＣ、及び酸化シリコン膜Ｏｘ２を第２の導電層ＥＣＬ２へ置換するために利用され、さらに、積層体ＴＳＫ内の窒化シリコン層ＳＮを導電層ＷＬへ置換するために利用される。

【0028】

スリットＧＰ１の内側面及び底面にはライナー層ＬＬが形成される。ライナー層ＬＬは、犠牲膜ＳＣと、酸化シリコン膜Ｏｘ１及びＯｘ２を除去する際に、積層体ＴＳＫ内の絶縁層ＯＬと窒化シリコン層ＳＮを保護するために形成される。ライナー層ＬＬの材料として例えば多結晶シリコンが例示される。スリットＧＰ１の底面に形成されたライナー層ＬＬが異方性エッチングにより除去されると、スリットＧＰ１の底面には、犠牲膜ＳＣが露出する。次いで、スリットＧＰ１を通して、犠牲膜ＳＣと、酸化シリコン膜Ｏｘ１及びＯｘ２とを順次除去すると、図６（ａ）に示すように、空間Ｓ１が形成される。また、空間Ｓ１の形成とともに、メモリピラーＭＰのメモリ膜ＭＥＭも除去され、チャネル層ＣＨＮがメモリピラーＭＰの側面に露出する。続けて、図６（ｂ）に示すように、スリットＧＰ１を通して空間Ｓ１に導電性の多結晶シリコンを埋め込むことにより、第２の導電層ＥＣＬ２が形成される。これにより、ソースラインＳＬと、メモリピラーＭＰのチャネル層ＣＨＮとが電気的に接続される。

【0029】

続けて、スリットＧＰ１内のライナー層ＬＬが除去されると、スリットＧＰ１の内側面に絶縁層ＯＬと窒化シリコン層ＳＮが露出する。そして、スリットＧＰ１を通して、積層体ＴＳＫ内の窒化シリコン層ＳＮがエッチングされて除去される。窒化シリコン層ＳＮが除去されることにより生じた空間に、例えばタングステンやモリブデンなどの導電性材料が埋め込まれて、ワード線としての導電層ＷＬが形成される（図６（ｃ））。これにより、積層体ＳＫが得られる。この後、スリットＧＰ１が絶縁材料（例えば酸化シリコン）で埋め込まれ、積層体ＳＫ上にプラグＰＧを有する絶縁膜ＳＯが形成されると、セルアレイ領域ＣＡの構造が得られる（図２）。

【0030】

なお、スリットＧＰ１を通して窒化シリコン層ＳＮを除去することにより生じた空間は、上下に隣接する２つの絶縁層ＯＬにより規定されるが、スリットＧＰ１を通して、これらの絶縁層ＯＬの露出した面に保護層としてのアルミナ膜を形成してもよい。

【0031】

次に、図７を参照しながら、第１の導電層ＥＣＬ１の分断部ＩＰ（図３）の形成方法について説明する。図７（ａ）から図７（ｆ）までは、分断部ＩＰの形成方法を説明する一部断面図である。なお、説明の便宜上、絶縁膜ＢＳＬより下方の構造は省略している。

【0032】

図７（ａ）を参照すると、絶縁膜ＢＳＬ上の第１の導電層ＥＣＬ１の上に酸化シリコン膜Ｏｘ１が形成され、その上にエッチングマスク（ハードマスク）となる窒化シリコン膜ＨＭ０が形成されている。第１の導電層ＥＣＬ１及び酸化シリコン膜Ｏｘ１は、セルアレイ領域ＣＡから階段領域ＳＡを超えて周辺領域ＰＡまで延びている。すなわち、第１の導電層ＥＣＬ１及び酸化シリコン膜Ｏｘ１は、セルアレイ領域ＣＡにおいても階段領域ＳＡ及び周辺領域ＰＡにおいても形成され、図５（ａ）に示した犠牲膜ＳＣが形成される前に、酸化シリコン膜Ｏｘ１の上に窒化シリコン膜ＨＭ０が形成される。

【0033】

次に、図７（ｂ）に示すように、フォトリソグラフィ工程及びエッチング工程により窒化シリコン膜ＨＭ０に開口ＯＰ１が形成され、ハードマスクＨＭが得られる。続けて、ハードマスクＨＭを用いた例えば反応性イオンエッチング（ＲＩＥ）法などのプラズマエッチング法により、開口ＯＰ２が形成される。開口ＯＰ２は、酸化シリコン膜Ｏｘ１及び第１の導電層ＥＣＬ１を貫通し、絶縁膜ＢＳＬ内で終端する。開口ＯＰ２は、分断部ＩＰとなるべき開口であり、図４に示したようにｙ方向に延びている。

【0034】

図７（ｃ）を参照すると、ハードマスクＨＭの上に絶縁膜ＴＳＯが形成される。絶縁膜ＴＳＯは例えば酸化シリコンなどの絶縁材料で形成され、この絶縁材料により開口ＯＰ２が埋め込まれている。次に、絶縁膜ＴＳＯとハードマスクＨＭがプラズマエッチング法により除去される。このとき、図７（ｄ）に示すように、第１の導電層ＥＣＬ１の開口ＯＰ２には絶縁材料が残り、これにより分断部ＩＰが得られる。

【0035】

続けて、図７（ｅ）に示すように、酸化シリコン膜Ｏｘ１の上に例えば酸化シリコンなどの絶縁層ＩＮが形成される。ここで、絶縁層ＩＮの形成に先立って、図５（ａ）に示したように酸化シリコン膜Ｏｘ１の上に犠牲膜ＳＣが形成される。この犠牲膜ＳＣは、セルアレイ領域ＣＡだけでなく、階段領域ＳＡ及び周辺領域ＰＡにおいても形成されるため、階段領域ＳＡ及び周辺領域ＰＡでは、フォトリソグラフィ工程とエッチング工程とにより犠牲膜ＳＣを除去した後に、酸化シリコン膜Ｏｘ１の上に絶縁層ＩＮが形成される。そして、絶縁層ＩＮの上に酸化シリコン膜Ｏｘ２が形成される。このとき、絶縁層ＩＮ及び酸化シリコン膜Ｏｘ２は、実質的に一体化されてセルアレイ領域ＣＡにおいて犠牲膜ＳＣの上にも形成される。これらセルアレイ領域ＣＡの絶縁層ＩＮ及び酸化シリコン膜Ｏｘ２は、そのまま犠牲膜ＳＣの上に残されてもよいし、例えば化学機械研磨（ＣＭＰ）法により薄化されてもよい。その後、酸化シリコン膜Ｏｘ２の上（階段領域ＳＡ及び周辺領域ＰＡにおいては酸化シリコン膜Ｏｘ１及びＯｘ２と実質的に一体化された絶縁層ＩＮの上）に第３の導電層ＥＣＬ３が形成される。

【0036】

次いで、第３の導電層ＥＣＬの上に、複数の絶縁層ＯＬと複数の窒化シリコン層ＳＮとが交互に一層ずつ積層された積層体ＴＳＫが形成される。この積層体ＴＳＫは、先に説明したセルアレイ領域ＣＡにおける積層体ＴＳＫ（図５（ａ））と連続している。すなわち、セルアレイ領域ＣＡと階段領域ＳＡに亘って積層体ＴＳＫが形成されている。次いで、積層体ＴＳＫの上面に、階段部ＳＲが形成されるべき位置に開口を有するレジストマスクが設けられ、例えば、エッチングと、レジストマスクのスリミングと、再度のエッチングとを含む工程を続けることにより、図７（ｆ）に示すように、積層体ＴＳＫの端部に暫定的な階段部ＴＳＲが形成される。

【0037】

この後、暫定的な階段部ＴＳＲを覆うように例えば酸化シリコン膜が堆積される。次いで、この酸化シリコン膜が例えばＣＭＰ法により平坦化されると、第２の層間絶縁膜ＩＬ２が得られる。次に、リソグラフィ工程とエッチング工程によりスリットＧＰ２が形成される。スリットＧＰ２は、第２の層間絶縁膜ＩＬ２、第３の導電層ＥＣＬ３、及び絶縁層ＩＮを貫通し、第１の導電層ＥＣＬ１内で終端する。スリットＧＰ２は、第２板状部ＳＴ２の形成のために設けられ、図４に示したようにｙ方向に延びている。

【0038】

なお、スリットＧＰ２は、スリットＧＰ１（図５（ｃ））と同時に形成されてよい。ここで、図７（ｆ）に示したように、スリットＧＰ２は第１の導電層ＥＣＬ１まで延びて、その内部で終端するのに対し、図５（ｃ）のスリットＧＰ１は犠牲膜ＳＣの上面で終端し、第１の導電層ＥＣＬ１には到達していない。スリットＧＰ１が絶縁層ＯＬと窒化シリコン層ＳＮで構成される積層体ＴＳＫをエッチングすることにより形成される一方で、スリットＧＰ２は、主に、酸化シリコンで形成される第２の層間絶縁膜ＩＬ２をエッチングすることにより形成される。このため、スリットＧＰ２は、スリットＧＰ１よりも大きなエッチング速度で形成される。これにより、スリットＧＰ２のｚ方向の長さ（深さ）が大きくなる。

【0039】

この後、スリットＧＰ１を通して図７（ｆ）に示す積層体ＴＳＫの窒化シリコン層ＳＮが導電層ＷＬに置換され、暫定的な階段部ＴＳＲが階段部ＳＲ（図３）となる。この置換は、図６（ｃ）を参照しながら説明した工程において行われる。また、スリットＧＰ２は、例えば酸化シリコンなどの絶縁材料で埋め込まれることにより、第２板状部ＳＴ２が形成される。スリットＧＰ２への酸化シリコンの埋め込みは、例えばプラズマ化学堆積（ＣＶＤ）法により行うことができる。次いで、層間絶縁膜ＩＬ２の上に絶縁膜ＳＯが形成され、階段部ＳＲの各テラス面ＴＲＲに接続するコンタクトＣＣが形成されると、図３に示した構造が得られる。

【0040】

なお、ＣＶＤ法により第２板状部ＳＴ２を形成する場合、酸化シリコンは、スリットＧＰ２の内側面及び底面に堆積され、内側面での厚さが増大していき、スリットＧＰ２の中央で互いに接合する。このようにしてスリットＧＰ２が埋め込まれ、第２板状部ＳＴ２が形成される。このため、第２板状部ＳＴ２の中央にはｚ方向に沿ったシームが残ることとなる。このようなシームによって第２板状部ＳＴ２の存在が把握され得る。

【0041】

また、先に説明したように、窒化シリコン層ＳＮの除去により生じた空間に露出する上下２つの絶縁層ＯＬに保護層としてのアルミナ膜を形成する場合には、アルミナ膜は、スリットＧＰ１だけでなく、第２板状部ＳＴ２のためのスリットＧＰ２の内側面にも形成され得る。これらの内側面のアルミナ膜は、上述の空間に導電性材料を埋め込んだ後に除去されるが、スリットＧＰ２の内側面に残っても構わない。この場合、残留したアルミナによって、酸化シリコンで形成される第２の層間絶縁膜ＩＬ２内に、同じく酸化シリコンで形成される第２板状部ＳＴ２の輪郭が規定され得る。すなわち、残留したアルミナによっても、第２の層間絶縁膜ＩＬ２内の第２板状部ＳＴ２の存在が把握され得る。

【0042】

次に、本実施形態による半導体記憶装置１により奏される効果について、比較例を参照しながら説明する。図８は、比較例による半導体記憶装置の一部断面図であり、実施形態による半導体記憶装置１についての図７（ｆ）に示す断面図に相当する。図示のとおり、比較例による半導体記憶装置においては、分断部ＩＰが設けられておらず、絶縁膜ＢＳＬの上に第１の導電層ＥＣＬ１が連続的に形成されている。この点を除くと、比較例による半導体記憶装置は、実施形態による半導体記憶装置１と同じ構成を有している。

【0043】

このような構成においては、例えば、第２板状部ＳＴ２のためのスリットＧＰ２の形成後に、アニールなどの高温工程を行った場合に、第１の導電層ＥＣＬ１が絶縁膜ＢＳＬから剥がれてしまうおそれがある。これまでの説明から分かるように、このときの半導体記憶装置は、基板Ｓの上に周辺回路部ＰＥＲ（図２）を有し、その上に、絶縁膜ＢＳＬやソースラインＳＬ（絶縁層ＩＮを含む）を介して、絶縁層ＯＬと窒化シリコン層ＳＮによる積層体ＴＳＫが形成されている。すなわち、基板Ｓ上には、多数の層が種々の材料で形成され、合計の厚さが比較的厚くなっている。そのような状況で、例えば８００℃を超えるような高温での処理を行うと、基板Ｓやその他の層の間には、例えば材料の熱膨張係数の相違に起因する比較的大きな応力が働く。そうすると、応力により、例えば第２板状部ＳＴ２用のスリットＧＰ２の底部から第１の導電層ＥＣＬ１に亀裂が生じ、これが第１の導電層ＥＣＬ１と絶縁膜ＢＳＬとの境界に伝搬し、両者間での剥がれＰＥを引き起こすおそれがあると考えられる。

【0044】

一方、実施形態による半導体記憶装置１においては、第１の導電層ＥＣＬ１には分断部ＩＰが設けられている。仮に、スリットＧＰ２の下方の第１の導電層ＥＣＬ１に応力により亀裂が生じたとしても、分断部ＩＰによって、階段領域ＳＡへ向かって剥がれが伝搬することが妨げられる。特に、本実施形態では、分断部ＩＰは、絶縁膜ＢＳＬと同じ絶縁材料（例えば酸化シリコン）で形成されているため、分断部ＩＰと絶縁膜ＢＳＬは強い結合力で密着することができる。したがって、第１の導電層ＥＣＬ１と絶縁膜ＢＳＬとの間の剥がれは効果的に抑制され得る。

【0045】

また、分断部ＩＰは、第１の導電層ＥＣＬ１を完全に分断することなく、第１の導電層ＥＣＬ１は分断部ＩＰのｘ方向に沿った両側で電気的に連続している。仮に、第１の導電層ＥＣＬ１が分断部ＩＰにより完全に分断されると、例えば、第１の導電層ＥＣＬにおける分断部ＩＰよりも端部側の部分が孤立し、電気的に浮くこととなる。そうすると、半導体記憶装置１の製造工程中の例えばプラズマプロセスにおいて、その部分でアーキングが生じるおそれがある。しかし、上述のとおり、実施形態による半導体記憶装置１においては、第１の導電層ＥＣＬ１が分断部ＩＰのｘ方向に沿った両側で電気的に連続しており、第１の導電層ＥＣＬ１は、他の回路要素を通じて接地され得るため、アーキングの発生を抑制することが可能となる。

【0046】

次に、図９及び図１０を参照しながら、変形例について説明する。図９及び図１０は、分断部の変形例を示す一部断面図である。

【0047】

（変形例１）
図９（ａ）を参照すると、第１の導電層ＥＣＬ１に分断部ＩＰ１が設けられ、第３の導電層ＥＣＬ３に分断部ＩＰ２が設けられている。この場合、分断部ＩＰ１，ＩＰ２は同じ平面視形状を有してよく、一方の幅（ｘ方向の長さ）が他方の幅より大きくてもよい。また、分断部ＩＰ１，ＩＰ２とも絶縁層ＩＮと同じ絶縁材料で形成されてよい。この場合であっても、第２板状部ＳＴ２用のスリットＧＰ２の下方において、第１の導電層ＥＣＬ１と絶縁層ＢＳＬとの間で剥がれが生じても、分断部ＩＰ１により剥がれの伝搬が抑制され得る。また、分断部ＩＰ１，ＩＰ２が同じ平面形状を有している場合、第３の導電層ＥＣＬ３の形成後に、一つのフォトレジストマスクにより、第１の導電層ＥＣＬ１に分断部ＩＰ１となる開口（図７（ｂ）の開口ＯＰ２に相当）を形成するだけでなく、第３の導電層ＥＣＬ３に分断部ＩＰ２用の開口を形成することができる。したがって、第１の導電層ＥＣＬ１にだけ分断部ＩＰを形成する場合に比べ、工程数を低減することが可能となる。

【0048】

（変形例２）
図９（ｂ）を参照すると、第１の導電層ＥＣＬ１のｘ方向への延在長さは、第３の導電層ＥＣＬ３のｘ方向への延在長さよりも短く、第１の導電層ＥＣＬ１のｘ方向端部は、絶縁層ＩＮＬに接している。絶縁層ＩＮＬは、絶縁層ＩＮ及び絶縁膜ＢＳＬと同じ絶縁材料、例えば酸化シリコンで形成されてよい。また、第３の導電層ＥＣＬ３に分断部ＩＰ３が設けられており、第３の導電層ＥＣＬ３における分断部ＩＰ３よりもｘ方向端部側で、第２板状部ＳＴ２が第３の導電層ＥＣＬ３内で終端している。この場合、第３の導電層ＥＣＬ３と絶縁層ＩＮとの間で剥がれが生じるおそれがあるが、分断部ＩＰ３によって、剥がれが進行するのが抑制され得る。

【0049】

なお、この変形例においても、第２板状部ＳＴ２のためのスリットＧＰ２は、第１板状部ＳＴ１のためのスリットＧＰ１と同時に形成されてよく、例えば、エッチング条件でエッチング速度を調整することにより、スリットＧＰ１の底面を犠牲膜ＳＣの上面に位置させるとともに（図５（ｃ）参照）、スリットＧＰ２の底面を第３の導電層ＥＣＬ３内に位置させることができる。また、絶縁層ＩＮＬは、例えば図７（ｂ）において、ハードマスクＨＭに開口ＯＰ１よりもｘ方向に広い開口を設け、そのハードマスクＨＭを用いて第１の導電層ＥＣＬ１をエッチングにより除去した後、絶縁膜ＴＳＯ（図７（ｃ））を形成して全面エッチバックすることにより、形成することができる。

【0050】

（変形例３）
図９（ｃ）には、上述の変形例２の更なる変形例３が図示されている。すなわち、変形例３は、第２板状部ＳＴ２が第３の導電層ＥＣＬ３を貫通して絶縁層ＩＮＬ内で終端している点で、変形例２と異なり、その他の点で同一である。上述のとおり、絶縁層ＩＮ、絶縁層ＩＮＬ、及び絶縁膜ＢＳＬは同じ絶縁材料で一体的に形成される。このため、第２板状部ＳＴ２のためのスリットＧＰ２の底面では亀裂が生じにくく、むしろ、第３の導電層ＥＣＬ３と絶縁層ＩＮとの界面にて剥がれが生じる可能性がある。しかしながら、本例のように、第３の導電層ＥＣＬ３には分断部ＩＰ３が設けられているため、仮に剥がれが生じたとしても、その剥がれの伝搬を抑制することが可能となる。なお、絶縁層ＩＮＬにまで延びるスリットＧＰ２は、第１板状部ＳＴ１のためのスリットＧＰ１と同時に形成するときに、エッチング速度を調整することにより、形成することができる。

【0051】

（変形例４）
図１０（ａ）を参照すると、変形例２及び変形例３とは異なり、変形例４においては、第３の導電層ＥＣＬ３のｘ方向への延在長さが短く、第３の導電層ＥＣＬ３のｘ方向端部が第２板状部ＳＴ２から離間して、絶縁層ＩＮＵに接している。絶縁層ＩＮＵは、絶縁層ＩＮ及び第２の層間絶縁膜ＩＬ２と同じ絶縁材料、例えば酸化シリコンで形成されてよい。第２板状部ＳＴ２は、第２の層間絶縁膜ＩＬ２、絶縁層ＩＮＵ、絶縁層ＩＮを貫通し、第１の導電層ＥＣＬ１内で終端している。分断部ＩＰは、第１の導電層ＥＣＬ１に設けられている。このため、第１の導電層ＥＣＬ１と絶縁膜ＢＳＬとの界面で発生し得る剥がれを抑制することが可能となる。なお、絶縁層ＩＮＵは、第３の導電層ＥＣＬ３の形成後に、フォトリソグラフィ工程、エッチング工程、絶縁膜の堆積工程、及び平坦化工程を行うことにより形成可能である。

【0052】

また、図１０（ｂ）に示すように、第３の導電層ＥＣＬ３のｘ方向端部だけでなく、第１の導電層ＥＣＬ１のｘ方向端部もまた第２板状部ＳＴから離間してもよい。この場合、第２板状部ＳＴ２は、第２の層間絶縁膜ＩＬ２、絶縁層ＩＮＵ、絶縁層ＩＮ、絶縁層ＩＮＬを貫通し、絶縁膜ＢＳＬ内で終端する。本例では、分断部ＩＰは第１の導電層ＥＣＬ１にも第３の導電層ＥＣＬ３にも形成されない。ここで、第２板状部ＳＴ２のためのスリットＧＰ２（図７（ｆ））の側面には、絶縁層ＩＮＬと絶縁膜ＢＳＬとの界面が現れ、この界面から亀裂が進行していく可能性もある。しかし、絶縁層ＩＮＬと絶縁膜ＢＳＬは同じ絶縁材料で形成され得るため、両者が強固に接続されるとともに、両者間では、熱膨張係数の差がないことから、応力が生じにくい。したがって、そのような亀裂が絶縁層ＩＮＬと絶縁膜ＢＳＬとの界面に沿って積層体ＳＫ側へと伝搬することが防止される。

【0053】

なお、第２板状部ＳＴ２のためのスリットＧＰ２は、絶縁膜ＢＳＬを貫通し、絶縁膜ＢＳＬの下方の周辺回路部ＰＥＲの第１の層間絶縁膜ＩＬ１内に達していてもよく、したがって、第２板状部ＳＴ２もまた第１の層間絶縁膜ＩＬ１内で終端してもよい。言い換えると、第２板状部ＳＴ２は、基板Ｓや第１の層間絶縁膜ＩＬ１内のビアＶｇ、配線ＭＬ（図２）といった配線層と離間していれば、絶縁膜ＢＳＬ及び第１の層間絶縁膜ＩＬ１のいずれの層内で終端していてもよい。すなわち、これらの層は同じ絶縁材料で形成され得るため、界面が強固に接続されるとともに、熱膨張係数の差がなく層間での応力が生じにくく、これらの層とは材料が異なる基板Ｓや配線層とは離間して第２板状部ＳＴ２を終端させることで、界面での剥がれの伝搬を効果的に抑制することができる。

【0054】

続けて、図１１を参照しながら、分断部の他の変形例を説明する。図１１は、分断部を示す一部上面図である。すなわち、以下の変形例における分断部は、上述の分断部ＩＰ等とは平面視形状において相違する。

【0055】

（変形例５）
図１１（ａ）に示すように、変形例５における分断部ＩＰ４は、ｙ方向に連続的にではなく、間欠的に延びている。このような場合であっても、第１の導電層ＥＣＬ１とその下地層としての絶縁膜ＢＳＬとの間で生じ得る剥がれは、分断部ＩＰ４により、抑制される。

【0056】

（変形例６）
図１１（ｂ）に示すように、変形例６における分断部ＩＰ５は、変形例５の分断部ＩＰ４と同様の平面視形状がｘ方向に２列に配置されて構成される。しかも、２列の分断部ＩＰ５が、列間で相互にｙ方向にずれて配置されている。このため、第１の導電層ＥＣＬ１とその下地層としての絶縁膜ＢＳＬとの間で生じ得る剥がれは、分断部ＩＰ５により、より効果的に抑制され得る。

【0057】

なお、図１１（ｃ）に示すように、第２板状部ＳＴ２がｘ方向に並んで２列に形成されてもよく、３列または４列以上でも構わない。また、図１１（ｃ）には分断部ＩＰ４が図示されているが、２列の第２板状部ＳＴ２と、分断部ＩＰ，ＩＰ１～ＩＰ３，ＩＰ５のいずれかが設けられてもよい。さらに、分断部ＩＰ２や分断部ＩＰ３の平面視形状が、分断部ＩＰ４と同様であってよく、また、分断部ＩＰ２や分断部ＩＰ３がｘ方向に２列に並んでもよい。言い換えると、分断部ＩＰ，ＩＰ１～ＩＰ３，ＩＰ５の平面視形状は、分断部ＩＰ４と同様に、ｙ方向に連続的にではなく、間欠的に延びてもよい。また、分断部ＩＰ５に倣って、間欠的に延びる分断部ＩＰ，ＩＰ１～ＩＰ３が２列ｙ方向にずらされて設けられてもよい。

【0058】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0059】

１…半導体記憶装置、ＣＡ…セルアレイ領域、ＳＡ…階段領域、ＳＲ…階段部、ＴＲＲ…テラス面、ＭＰ…メモリピラー、ＭＥＭ…メモリ膜、ＴＮ…トンネル絶縁層、ＣＴ…電荷蓄積層、ＢＫ…ブロック絶縁層、ＣＨＮ…チャネル層、ＣＯＲ…コア層、ＢＬＫ…ブロック、ＳＬ…ソースライン、ＥＣＬ１…第１の導電層、ＥＣＬ２…第２の導電層、ＥＣＬ３…第３の導電層、ＩＮ，ＩＮＵ，ＩＮＬ…絶縁層、ＩＰ，ＩＰ１～ＩＰ５…分断部、Ｔｒ…トランジスタ、ＭＬ…配線、ＩＬ１…第１の層間絶縁膜、ＩＬ２…第２の層間絶縁膜、ＰＥＲ…周辺回路部、ＳＫ，ＴＳＫ…積層体、ＷＬ…導電層、ＯＬ…絶縁層（酸化シリコン層）、ＳＮ…窒化シリコン層、ＳＴ１…第１板状部、ＳＴ２…第２板状部、ＧＰ１，ＧＰ２…スリット、ＣＣ…コンタクト、ＬＬ…ライナー層、ＳＯ…絶縁膜。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】