特開 2022-102661 交流電源装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022102661

(43)【公開日】2022-07-07

(54)【発明の名称】交流電源装置

(51)【国際特許分類】

   H02M 7/48 20070101AFI20220630BHJP

【ＦＩ】

H02M7/48 E

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2020217527

(22)【出願日】2020-12-25

(71)【出願人】

【識別番号】000000262

【氏名又は名称】株式会社ダイヘン

(74)【代理人】

【識別番号】100114557

【弁理士】

【氏名又は名称】河野 英仁

(74)【代理人】

【識別番号】100078868

【弁理士】

【氏名又は名称】河野 登夫

(72)【発明者】

【氏名】服部 文哉

(72)【発明者】

【氏名】小羽根 淳志

【テーマコード（参考）】

5H770

【Ｆターム（参考）】

5H770AA02

5H770DA11

5H770DA17

5H770DA44

5H770EA30

5H770JA11Y

5H770JA13Y

5H770KA01Y

(57)【要約】

【課題】比較的軽負荷の場合であっても、スイッチング素子の損失の増大を抑制することが可能な交流電源装置を提供する。
【解決手段】交流電源装置（１ａ）は、スイッチング素子（トランジスタＱ１及びＱ２それぞれ）を含むアームが２つ直列に接続されて両端に直流電圧が印加されるレグを備え、前記直流電圧を交流電圧に変換する。交流電源装置は、２つの前記アームの接続点に対して一端が接続されたインダクタ（Ｌ１）と、該インダクタの他端の電位を前記レグの一端及び他端それぞれの電位にクランプする２つのダイオード（Ｄ１及びＤ２）と、前記インダクタの他端に対して一端が接続されており、他端が所定の電位に接続されたキャパシタ（Ｃ１）とを備え、前記インダクタ及び前記キャパシタによる共振周波数は、前記スイッチング素子のオン／オフ周波数の３倍より高い。
【選択図】図１

【特許請求の範囲】

【請求項1】

スイッチング素子を含むアームが２つ直列に接続されて両端に直流電圧が印加されるレグを備え、前記直流電圧を交流電圧に変換する交流電源装置であって、
２つの前記アームの接続点に対して一端が接続されたインダクタと、
該インダクタの他端の電位を前記レグの一端及び他端それぞれの電位にクランプする２つのダイオードと、
前記インダクタの他端に対して一端が接続されており、他端が所定の電位に接続されたキャパシタと
を備え、
前記インダクタ及び前記キャパシタによる共振周波数は、前記スイッチング素子のオン／オフ周波数の３倍より高い交流電源装置。

【請求項2】

前記レグ、前記インダクタ、前記２つのダイオード及び前記キャパシタの組を２組備える請求項１に記載の交流電源装置。

【請求項3】

一方のレグのハイサイドのアームに含まれるスイッチング素子及び他方のレグのロウサイドのアームに含まれるスイッチング素子がオン／オフする位相を互いにシフトさせることにより、出力する交流電力を制御する制御部を更に備える
請求項２に記載の交流電源装置。

【請求項4】

一の前記インダクタより後段に、前記スイッチング素子のオン／オフ周波数に共振する直列共振回路を更に備える
請求項１から請求項３の何れか１項に記載の交流電源装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、直流電力を交流電力に変換する交流電源装置に関する。

【背景技術】

【0002】

従来、ハーフブリッジ又はフルブリッジのＤ級アンプを用いた交流電源装置が知られている。ハーフブリッジのＤ級アンプは、ハイサイド及びロウサイドのスイッチング素子を交互にオンすることによって矩形波電圧を出力する。フルブリッジのＤ級アンプは、一方のレグのハイサイドのスイッチング素子と他方のレグのロウサイドのスイッチング素子とを同時的にオンする制御を２つのレグの組み合わせについて交互に繰り返すことによって矩形波電圧を出力する。これらのハーフブリッジ又はフルブリッジの出力に共振回路を設け、該共振回路を介して出力電圧を負荷に印加することにより、正弦波に近い交流電力を負荷に供給する交流電源装置が提供される。

【0003】

Ｄ級アンプには、出力側に接続される回路を誘導性にすることにより、ゼロ電圧スイッチング（ＺＶＳ＝Zero Voltage Switching ）を可能とするものがある。ＺＶＳは、スイッチング素子がオフからオンに遷移する前に、該スイッチング素子の出力の静電容量を０Ｖ近くまで放電させて、オン時のスイッチング損失を低減するものである。特に出力側の共振回路の状態にタイミングを合わせてスイッチング素子をオン／オフするものはＥ級増幅器と呼ばれる。

【0004】

一方、Ｄ級アンプの負荷に例えば不整合が生じて出力側から大きな還流電流が流れた場合に、スイッチング素子が損傷することがある。これに対し、特許文献１には、インバータ回路の出力側に接続された２つの高周波フィルタの中間点にダイオードのクランプ回路を設けることにより、該中間点の電位を電源の両端の電位にクランプするＥ級増幅器が開示されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特表２００７－５１９３４０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１に開示された技術の適用の有無にかかわらず、Ｄ級アンプの負荷が比較的軽くなった場合にゼロ電圧スイッチングが成立しなくなり、スイッチング素子の損失が増大するという問題があった。

【0007】

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、比較的軽負荷の場合であっても、スイッチング素子の損失の増大を抑制することが可能な交流電源装置を提供することにある。

【課題を解決するための手段】

【0008】

本発明の一態様に係る交流電源装置は、スイッチング素子を含むアームが２つ直列に接続されて両端に直流電圧が印加されるレグを備え、前記直流電圧を交流電圧に変換する交流電源装置であって、２つの前記アームの接続点に対して一端が接続されたインダクタと、該インダクタの他端の電位を前記レグの一端及び他端それぞれの電位にクランプする２つのダイオードと、前記インダクタの他端に対して一端が接続されており、他端が所定の電位に接続されたキャパシタとを備え、前記インダクタ及び前記キャパシタによる共振周波数は、前記スイッチング素子のオン／オフ周波数の３倍より高い。

【0009】

本態様にあっては、両端に直流電圧が印加されるレグにおける２つのアームの接続点にインダクタの一端が接続されており、該インダクタの他端とレグの一端及び他端との間にそれぞれクランプダイオードが接続されている。更に、インダクタの他端と所定の電位との間にキャパシタが接続されている。インダクタとキャパシタとの共振周波数は、スイッチング素子のオン／オフ周波数の３倍より高い。即ち、キャパシタはスイッチング周波数の高調波の抑止を目的とするものではない。上述の構成により、各スイッチング素子がオフからオンに遷移する前に、インダクタを介して流れる還流電流を確保して、該スイッチング素子の出力の静電容量をより多く放電させることができる。

【0010】

本発明の一態様に係る交流電源装置は、前記レグ、前記インダクタ、前記２つのダイオード及び前記キャパシタの組を２組備える。

【0011】

本態様にあっては、２つのレグが同様の構成であるため、ハーフブリッジの場合と同様に、各スイッチング素子がオフからオンに遷移する前に、インダクタを介して流れる還流電流を確保して、該スイッチング素子の出力の静電容量をより多く放電させることができる。

【0012】

本発明の一態様に係る交流電源装置は、一方のレグのハイサイドのアームに含まれるスイッチング素子及び他方のレグのロウサイドのアームに含まれるスイッチング素子がオン／オフする位相を互いにシフトさせることにより、出力する交流電力を制御する制御部を更に備える。

【0013】

本態様にあっては、フルブリッジ回路の一方のレグ及び他方のレグの斜めに対向するアームに含まれるスイッチング素子がオン／オフする位相をシフトさせて出力電力を制御する。この構成にて出力電力を低下させた場合であっても、各スイッチング素子がオフからオンに遷移する前に、インダクタを介して流れる還流電流を確保して、該スイッチング素子の出力の静電容量をより多く放電させることができる。

【0014】

本発明の一態様に係る交流電源装置は、一の前記インダクタより後段に、前記スイッチング素子のオン／オフ周波数に共振する直列共振回路を更に備える。

【0015】

本態様にあっては、後段の直列共振回路がスイッチング周波数に共振するため、出力の高調波を抑制することができる。

【発明の効果】

【0016】

本発明によれば、比較的軽負荷の場合であっても、スイッチング素子の損失の増大を抑制することが可能となる。

【図面の簡単な説明】

【0017】

【図1】実施形態１に係る交流電源装置の構成例を示す回路図である。

【図2】実施形態１に係る交流電源装置のモード遷移図である。

【図3】実施形態１に係る交流電源装置におけるスイッチング波形をシミュレーションして比較した波形図である。

【図4】実施形態２に係る交流電源装置の構成例を示す回路図である。

【図5】実施形態２に係る交流電源装置のモード遷移図である。

【図6】実施形態２に係る交流電源装置におけるスイッチング波形をシミュレーションして比較した第１の波形図である。

【図7】実施形態２に係る交流電源装置におけるスイッチング波形をシミュレーションして比較した第２の波形図である。

【発明を実施するための形態】

【0018】

以下、本発明をその実施形態を示す図面に基づいて詳述する。
（実施形態１）
図１は、実施形態１に係る交流電源装置１ａの構成例を示す回路図である。交流電源装置１ａは、例えばプラズマ処理装置に交流電力を供給するものである。交流電源装置１ａは、トランジスタＱ１及びＱ２それぞれを含むアームが２つ直列に接続されたレグを備えるハーフブリッジのＤ級アンプである。レグの両端には、直流電源ＤＣ１から直流電圧が印加される。

【0019】

交流電源装置１ａは、トランジスタＱ１及びＱ２の接続点に一端が接続されたインダクタＬ１と、該インダクタＬ１の他端にアノード及びカソードがそれぞれ接続されたダイオードＤ１及びＤ２と、ダイオードＤ２の両端に並列接続されたキャパシタＣ１とを更に備える。ダイオードＤ１のカソードはレグのプラス側の一端に接続されている。ダイオードＤ２のアノードは、レグの他端に接続されている。即ち、ダイオードＤ１は、インダクタＬ１の他端の電位をレグの一端の電位にクランプするものである。ダイオードＤ２は、インダクタＬ１の他端の電位をレグの他端の電位にクランプするものである。レグの他端は共通電位になっている。

【0020】

なお、キャパシタＣ１は、一端をインダクタＬ１の他端に接続し、他端を任意の電位に接続した場合であっても、交流的には図１の場合と等価である。具体的には、キャパシタＣ１の他端をダイオードＤ１のカソードに接続してもよい。また、キャパシタＣ１を２つのキャパシタに容量分割し、一方をダイオードＤ１に並列接続し、他方をダイオードＤ２に並列接続してもよい。

【0021】

ダイオードＤ１およびＤ２の接続点は、インダクタＬｒ及びキャパシタＣｒによる直列共振回路を介してトランスＴ１の一次巻線の一端に接続されている。該一次巻線の他端は共通電位に接続されている。インダクタＬｒ及びキャパシタＣｒの共振周波数は、トランジスタＱ１及びＱ２のスイッチング周波数と略等しい。トランスＴ１の二次巻線からは、インダクタＬｆ及びキャパシタＣｆによるローパスフィルタを介して負荷Ｌｄに交流電力が供給されるようになっている。

【0022】

トランジスタＱ１及びＱ２は例えばＦＥＴ（Field Effect Transistor ）であるが、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）、ＨＥＭＴ（High Electron Mobility Transistor ）等の他のスイッチング素子であってもよい。トランジスタＱ１及びＱ２がＩＧＢＴ又はＨＥＭＴである場合、各ＩＧＢＴ又はＨＥＭＴには外付けのダイオードを逆並列に接続しておくことが好ましい。トランジスタＱ１はドレインが直流電源ＤＣ１に接続されており、ソースがトランジスタＱ２のドレイン及びインダクタＬ１の一端に接続されている。トランジスタＱ２のソースは共通電位に接続されている。

【0023】

トランジスタＱ１及びＱ２それぞれのゲートには、制御部１０ａによってデューティが制御される信号源Ｓ１１及びＳ１２が接続されている。信号源Ｓ１１及びＳ１２は、トランジスタＱ１及びＱ２を互いに逆位相でオン／オフさせる信号を出力する。

【0024】

上述の構成において、２つのアームの接続点であるトランジスタＱ１及びＱ２の接続点から矩形波状の交流電圧が出力される。この交流電圧は、インダクタＬｒ及びキャパシタＣｒによる共振回路と、インダクタＬｆ及びキャパシタＣｆによるローパスフィルタとによって高調波が抑制されるため、負荷Ｌｄに略正弦波状の交流電圧が印加される。

【0025】

本実施形態１では、交流電圧の周波数が３．２ＭＨｚであるが、これに限定されるものではなく、例えば１３．５６ＭＨｚ、２７．１２ＭＨｚ、４０．６８ＭＨｚ等の工業用のＲＦ（Radio Frequency ）帯の周波数であってもよい。

【0026】

インダクタＬ１及びキャパシタＣ１は、見かけ上ローパスフィルタを構成するが、これらの共振周波数、即ちローパスフィルタとしてのカットオフ周波数は、上記交流電圧の周波数の３倍より高くしてある。即ち、他端にキャパシタＣ１が接続されたインダクタＬ１は、該他端より後段の回路に対して、上記交流電圧の周波数では概ね誘導性素子として振る舞う。一方、インダクタＬ１の他端より後段に接続される回路は、上記交流電圧の周波数にて略５０Ωの抵抗となるようにしてある。従って、上記交流電圧の周波数にてトランジスタＱ１及びＱ２に対して接続される回路はインダクタＬ１の作用によって誘導性と見做せる。

【0027】

トランジスタＱ１及びＱ２に対して接続される回路が誘導性の場合、条件が整えば、公知の技術によって、トランジスタＱ１及びＱ２をゼロ電圧スイッチング（ＺＶＳ）させることができる。これは、トランジスタＱ１及びＱ２がオフからオンに遷移する前に、それぞれのトランジスタの出力の静電容量（図１では不図示）を０Ｖ近くまで放電させておくことにより、オン時のスイッチング損失を低減する技術である。

【0028】

しかしながら、交流電源装置１ａが出力する交流電力が比較的小さい場合、インダクタＬ１に流れる電流が相対的に小さくなり、トランジスタＱ１及びＱ２がオフからオンに遷移する前に上記の静電容量を十分に放電させることができなくなってＺＶＳが成立しなくなる。本実施形態１では、ダイオードＤ１及びＤ２とキャパシタＣ１とを備えることにより、交流電源装置１ａが出力する交流電力が比較的小さい場合であっても、トランジスタＱ１及びＱ２をゼロ電圧スイッチングさせることができる。以下では、トランジスタＱ１及びＱ２のデューティ比が比較的小さいか、又は負荷Ｌｄの抵抗値が５０Ωより大きいために、交流電源装置１ａの出力電力が比較的小さい場合について説明する。

【0029】

図２は、実施形態１に係る交流電源装置１ａのモード遷移図である。図２では、トランジスタＱ１及びＱ２のオン／オフ状態の遷移に応じて、交流電源装置１ａの状態をモード１からモード６までの６つのモードに分けて記載する。各モードにおける交流電源装置１ａの構成のうち、インダクタＬｒ及びキャパシタＣｒと、信号源Ｓ１１及びＳ１２と、制御部１０ａとの図示を省略する。交流電源装置１ａは、図中の白抜き矢印の方向にモード遷移を繰り返す。

【0030】

トランジスタＱ１及びＱ２それぞれのドレイン・ソース間には、静電容量Ｃｄ１及びＣｄ２が接続されているものとする。各トランジスタは、オン状態にあるものを「オン」と表記する。オフ状態にあるものは状態を表記しない。図中の破線は直流電源ＤＣ１との間で流れる電流を表し、一点鎖線は直流電源ＤＣ１に対して流れることがない還流電流を表す。ここでは説明の都合により、モード６の状態を起点として説明する。

【0031】

モード６は、トランジスタＱ１がオフからオンに遷移する間及びオンに遷移した直後の状態である。モード６では、トランジスタＱ１がオンすることにより、インダクタＬ１に対し、直流電源ＤＣ１からトランジスタＱ１及びキャパシタＣ１を介して電流が流れ始める。これにより、キャパシタＣ１が徐々に充電される。即ち、キャパシタＣ１が存在することによって、インダクタＬ１に電流を流すことができる。静電容量Ｃｄ２は、モード５にて充電しきれなかった分だけ、直流電源ＤＣ１からトランジスタＱ１を介して流れ始めた電流によって急速に充電される。また、静電容量Ｃｄ１は、モード５にて放電しきれなかった分だけ、トランジスタＱ１がオフからオンに遷移することによって急速に放電する。静電容量Ｃｄ２の充電電流及び静電容量Ｃｄ１の放電電流がトランジスタＱ１の損失となる。本実施形態１では、これらによる損失が最小限に抑えられる。

【0032】

その後、キャパシタＣ１の充電と、静電容量Ｃｄ２の充電と、静電容量Ｃｄ１の放電とが完了した場合、交流電源装置１ａはモード１に遷移する。モード１では、インダクタＬ１を流れる電流が、ダイオードＤ１及びトランジスタＱ１を介して流れ続ける還流電流となる。即ち、ダイオードＤ１が存在することによって、インダクタＬ１を流れる電流が保持される。キャパシタＣ１及び静電容量Ｃｄ２は、直流電源ＤＣ１の電圧に充電されている。

【0033】

その後、トランジスタＱ１がオフした場合、交流電源装置１ａはモード２に遷移する。モード２では、インダクタＬ１を流れる電流は、一部が静電容量Ｃｄ２及びダイオードＤ１を介して直流電源ＤＣ１に流れる電流となる。これにより、静電容量Ｃｄ２が徐々に放電する。静電容量Ｃｄ２は、トランジスタＱ２の不図示の寄生ダイオードが導通するまで放電し得る。インダクタＬ１を流れる電流の他の一部は、ダイオードＤ１及び静電容量Ｃｄ１を流れる還流電流となる。これにより、静電容量Ｃｄ１が徐々に充電する。即ち、モード２にあっても、ダイオードＤ１が存在することによって、インダクタＬ１を流れる電流が保持される。更に、次のモード３にてトランジスタＱ２がオンする前に、静電容量Ｃｄ２が放電して両端電圧が低下する。キャパシタＣ１は、依然として直流電源ＤＣ１の電圧に充電されている。

【0034】

その後、トランジスタＱ２がオンした場合、交流電源装置１ａはモード３に遷移する。モード３は、トランジスタＱ２がオフからオンに遷移する間及びオンに遷移した直後の状態である。モード３では、トランジスタＱ２がオンすることにより、インダクタＬ１に対し、キャパシタＣ１の電圧が印加されて、モード２の場合とは逆向きの電流が流れ始める。これにより、キャパシタＣ１が徐々に放電する。即ち、キャパシタＣ１が存在することによって、インダクタＬ１に電流を流すことができる。静電容量Ｃｄ２は、モード２にて放電しきれなかった分だけ、トランジスタＱ２がオフからオンに遷移することによって急速に放電する。また、静電容量Ｃｄ１は、モード２にて充電しきれなかった分だけ、直流電源ＤＣ１からトランジスタＱ２を介して流れ始めた電流によって急速に充電される。静電容量Ｃｄ２の放電電流及び静電容量Ｃｄ１の充電電流がトランジスタＱ２の損失となる。本実施形態１では、これらによる損失が最小限に抑えられる。

【0035】

その後、キャパシタＣ１の放電と、静電容量Ｃｄ２の放電と、静電容量Ｃｄ１の充電とが完了した場合、交流電源装置１ａはモード４に遷移する。モード４では、インダクタＬ１を流れる電流が、ダイオードＤ２及びトランジスタＱ２を介して流れ続ける電流となる。即ち、ダイオードＤ２が存在することによって、インダクタＬ１を流れる電流が保持される。静電容量Ｃｄ１は、直流電源ＤＣ１の電圧に充電されている。

【0036】

その後、トランジスタＱ２がオフした場合、交流電源装置１ａはモード５に遷移する。モード５では、インダクタＬ１を流れる電流は、一部が静電容量Ｃｄ１及びダイオードＤ２を介して直流電源ＤＣ１に流れる電流となる。これにより、静電容量Ｃｄ１が徐々に放電する。静電容量Ｃｄ１は、トランジスタＱ１の不図示の寄生ダイオードが導通するまで放電し得る。インダクタＬ１を流れる電流の他の一部は、ダイオードＤ２及び静電容量Ｃｄ２を流れる還流電流となる。これにより、静電容量Ｃｄ２が徐々に充電される。即ち、モード５にあっても、ダイオードＤ２が存在することによって、インダクタＬ１を流れる電流が保持される。更に、次のモード６にてトランジスタＱ１がオンする前に、静電容量Ｃｄ１が放電して両端電圧が低下する。

【0037】

以上の図２を用いた説明により、トランジスタＱ１及びＱ２それぞれがオンするときの損失が、インダクタＬ１とダイオードＤ１及びＤ２とキャパシタＣ１とによって低減されることが明らかとなった。ここで、トランジスタＱ１及びＱ２のデューティ比を０．５に固定し、負荷Ｌｄの抵抗値を５０Ωより十分大きくした低出力の場合に、キャパシタＣ１の有無によってトランジスタＱ１及びＱ２のスイッチング波形がどのように変わるかをシミュレーションした結果について説明する。

【0038】

図３は、実施形態１に係る交流電源装置１ａにおけるスイッチング波形をシミュレーションして比較した波形図である。図３Ａでは、キャパシタＣ１がない場合について、上段にトランジスタＱ１のドレイン・ソース間のスイッチング電圧を示し、下段にインダクタＬ１の他端の電圧を示す。図３Ｂでは、キャパシタＣ１がある場合について、上段にトランジスタＱ１のドレイン・ソース間のスイッチング電圧を示し、下段にインダクタＬ１の他端の電圧を示す。何れの波形図にあっても、横軸は時間（μｓ）を表し、縦軸は電圧（Ｖ）を表す。トランジスタＱ２のスイッチング電圧の波形については、図３Ａ及び３Ｂの上段に示す波形よりも半周期遅れたものとなる。

【0039】

図３Ａの上段の図によれば、トランジスタＱ１は、スイッチング電圧が低下しきらないうちにオンしており、スイッチング損失が生じている。一方、図３Ｂの上段の図によれば、トランジスタＱ１は、スイッチング電圧が低下しきった後にオンしており、スイッチング損失が生じていない。図３Ａ及び図３Ｂそれぞれの下段に示すように、キャパシタＣ１がない場合とある場合とでインダクタＬ１の他端の電圧波形に大きな違いは見られない。

【0040】

以上のように本実施形態１によれば、両端に直流電圧が印加されるレグにおける２つのアームの接続点にインダクタＬ１の一端が接続されており、インダクタＬ１の他端とレグの一端及び他端との間に電圧クランプのためのダイオードＤ１及びＤ２が接続されている。更に、インダクタＬ１の他端と共通電位との間にキャパシタＣ１が接続されている。インダクタＬ１とキャパシタＣ１との共振周波数は、トランジスタＱ１及びＱ２のオン／オフ周波数の３倍より高い。即ち、キャパシタＣ１はスイッチング周波数の高調波の抑止を目的とするものではない。この構成により、トランジスタＱ１及びＱ２がオフからオンに遷移する前に、インダクタＬ１を介して流れる環流電流を確保して、トランジスタＱ１及びＱ２それぞれの出力の静電容量Ｃｄ１及びＣｄ２をより多く放電させることができる。従って、比較的軽負荷の場合であっても、トランジスタＱ１及びＱ２であるスイッチング素子の損失の増大を抑制することが可能となる。

【0041】

また、実施形態１によれば、インダクタＬｒ及びキャパシタＣｒによる共振回路がトランジスタＱ１及びＱ２のスイッチング周波数に共振するため、出力の高調波を抑制することができる。

【0042】

（実施形態２）
実施形態１は、Ｄ級アンプがアームを２つ直列に接続したレグを１つ備えるハーフブリッジの形態であるのに対し、実施形態２は、Ｄ級アンプがレグを２つ備えるフルブリッジの形態である。２つのレグの両端は、何れも直流電源ＤＣ１に接続されている。

【0043】

図４は、実施形態２に係る交流電源装置１ｂの構成例を示す回路図である。交流電源装置１ａは、実施形態１の交流電源装置１ａの構成に加えて、トランジスタＱ３及びＱ４それぞれを含むアームが２つ直列に接続された他のレグと、トランジスタＱ３及びＱ４の接続点に一端が接続されたインダクタＬ２と、該インダクタＬ２の他端にアノード及びカソードがそれぞれ接続されたダイオードＤ３およびＤ４と、ダイオードＤ４の両端に並列接続されたキャパシタＣ２とを更に備える。

【0044】

ダイオードＤ３のカソードは各レグのプラス側の一端に接続されている。ダイオードＤ４のアノードは各レグの他端に接続されている。即ち、ダイオードＤ３及びＤ４それぞれは、インダクタＬ２の他端の電位を各レグの一端及び他端の電位にクランプするものである。ダイオードＤ３およびＤ４の接続点は、トランスＴ１の一次巻線の他端に接続されている。

【0045】

トランジスタＱ３はドレインが直流電源ＤＣ１に接続されており、ソースがトランジスタＱ４のドレイン及びインダクタＬ２の一端に接続されている。トランジスタＱ４のソースは共通電位に接続されている。トランジスタＱ１、Ｑ２、Ｑ３及びＱ４それぞれのゲートには、制御部１０ｂによって位相が制御される信号源Ｓ２１、Ｓ２２、Ｓ２３及びＳ２４が接続されている。その他、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。

【0046】

信号源Ｓ２１及びＳ２２それぞれは、トランジスタＱ１及びＱ２を互いに逆位相でオン／オフさせる信号を出力する。信号源Ｓ２３及びＳ２４それぞれは、トランジスタＱ３及びＱ４を互いに逆位相でオン／オフさせる信号を出力する。制御部１０ｂは、トランジスタＱ１及びＱ４それぞれがオン／オフする位相が互いにシフトするように信号源Ｓ２１及びＳ２４の位相を制御し、且つ、トランジスタＱ２及びＱ３それぞれがオン／オフする位相が互いにシフトするように信号源Ｓ２２及びＳ２３の位相を制御する。これにより、交流電源装置１ｂが出力する交流電力の大きさが制御される。即ち、交流電源装置１ｂは、いわゆる位相シフト方式のフルブリッジ型電源装置である。

【0047】

交流電源装置１ｂは、トランジスタＱ１及びＱ４が同時にオンする時間が短く、且つトランジスタＱ２及びＱ３が同時にオンする時間が短くなるほど、出力電力が低下する。出力電力が最小に近い場合、トランジスタＱ１及びＱ３が略同相でオン／オフし、トランジスタＱ２及びＱ４が略同相でオン／オフする。このような場合であっても、トランジスタＱ１、Ｑ２、Ｑ３及びＱ４がオフからオンに遷移する前に、これらのトランジスタの出力の静電容量を十分に放電させることが可能である。以下では、交流電源装置１ｂの出力電力が最小に近い場合を例にして説明する。

【0048】

図５は、実施形態２に係る交流電源装置１ｂのモード遷移図である。図５では、トランジスタＱ１、Ｑ２、Ｑ３及びＱ４のオン／オフ状態の遷移に応じて、交流電源装置１ｂの状態をモード１からモード６までの６つのモードに分けて記載する。各モードにおける交流電源装置１ｂの構成のうち、インダクタＬｒ及びキャパシタＣｒと、信号源Ｓ２１、Ｓ２２、Ｓ２３及びＳ２４と、制御部１０ｂとの図示を省略する。交流電源装置１ｂは、図中の白抜き矢印の方向にモード遷移を繰り返す。

【0049】

トランジスタＱ１、Ｑ２、Ｑ３及びＱ４それぞれのドレイン・ソース間には、静電容量Ｃｄ１、Ｃｄ２、Ｃｄ３及びＣｄ４が接続されているものとする。各トランジスタは、オン状態にあるものを「オン」と表記する。オフ状態にあるものは状態を表記しない。図中の破線は直流電源ＤＣ１との間で流れる電流を表し、一点鎖線は直流電源ＤＣ１に対して流れることがない還流電流を表す。

【0050】

各モードにてトランジスタＱ１及びＱ２と、静電容量Ｃｄ１及びＣｄ２と、ダイオードＤ１及びＤ２と、キャパシタＣ１とについて流れる電流は、実施形態１の図２に示すものと全く同様であるため、図面が煩雑となることを避けるために図示を省略する。即ち、図５には、各モードにてトランジスタＱ３及びＱ４と、静電容量Ｃｄ３及びＣｄ４と、ダイオードＤ３及びＤ４と、キャパシタＣ２とについて流れる電流を表示する。これらの電流は、図２に示す電流と相似であるため、符号を置き換えるだけで図２と同様に説明される。よって、説明の一部を簡略化する。ここでもモード６の状態を起点として説明する。

【0051】

モード６では、トランジスタＱ３がオンすることにより、インダクタＬ２に対し、直流電源ＤＣ１からトランジスタＱ３及びキャパシタＣ２を介して電流が流れ始める。これにより、キャパシタＣ２が徐々に充電される。即ち、キャパシタＣ２が存在することによって、インダクタＬ２に電流を流すことができる。静電容量Ｃｄ４は、モード５にて充電しきれなかった分だけ、直流電源ＤＣ１からトランジスタＱ３を介して流れ始めた電流によって急速に充電される。また、静電容量Ｃｄ３は、モード５にて放電しきれなかった分だけ、トランジスタＱ３がオフからオンに遷移することによって急速に放電する。静電容量Ｃｄ４の充電電流及び静電容量Ｃｄ３の放電電流がトランジスタＱ３の損失となる。本実施形態２では、これらによる損失が最小限に抑えられる。

【0052】

その後、キャパシタＣ２の充電と、静電容量Ｃｄ４の充電と、静電容量Ｃｄ３の放電とが完了した場合、交流電源装置１ｂはモード１に遷移する。モード１では、インダクタＬ２を流れる電流が、ダイオードＤ３及びトランジスタＱ３を介して流れ続ける電流となる。即ち、ダイオードＤ３が存在することによって、インダクタＬ２を流れる電流が保持される。

【0053】

その後、トランジスタＱ３がオフした場合、交流電源装置１ｂはモード２に遷移する。モード２では、インダクタＬ２を流れる電流は、一部が静電容量Ｃｄ４及びダイオードＤ３を介して直流電源ＤＣ１に流れる電流となる。これにより、静電容量Ｃｄ４が徐々に放電する。インダクタＬ２を流れる電流の他の一部は、ダイオードＤ３及び静電容量Ｃｄ３を流れる電流となる。これにより、静電容量Ｃｄ３が徐々に充電される。即ち、モード２にあっても、ダイオードＤ３が存在することによって、インダクタＬ２を流れる電流が保持される。更に、次のモード３にてトランジスタＱ４がオンする前に、静電容量Ｃｄ４が放電して両端電圧が低下する。

【0054】

その後、トランジスタＱ４がオンした場合、交流電源装置１ｂはモード３に遷移する。モード３では、トランジスタＱ４がオンすることにより、インダクタＬ２に対し、キャパシタＣ２の電圧が印加されて、モード２の場合とは逆向きの電流が流れ始める。これにより、キャパシタＣ２が徐々に放電する。即ち、キャパシタＣ２が存在することによって、インダクタＬ２に電流を流すことができる。静電容量Ｃｄ４は、モード２にて放電しきれなかった分だけ、トランジスタＱ４がオフからオンに遷移することによって急速に放電する。また、静電容量Ｃｄ３は、モード２にて充電しきれなかった分だけ、直流電源ＤＣ１からトランジスタＱ４を介して流れ始めた電流によって急速に充電される。静電容量Ｃｄ４の放電電流及び静電容量Ｃｄ３の充電電流がトランジスタＱ４の損失となる。本実施形態２では、これらによる損失が最小限に抑えられる。

【0055】

その後、キャパシタＣ２の放電と、静電容量Ｃｄ４の放電と、静電容量Ｃｄ３の充電とが完了した場合、交流電源装置１ｂはモード４に遷移する。モード４では、インダクタＬ２を流れる電流が、ダイオードＤ４及びトランジスタＱ４を介して流れ続ける電流となる。即ち、ダイオードＤ４が存在することによって、インダクタＬ２を流れる電流が保持される。

【0056】

その後、トランジスタＱ４がオフした場合、交流電源装置１ｂはモード５に遷移する。モード５では、インダクタＬ２を流れる電流は、一部が静電容量Ｃｄ３及びダイオードＤ４を介して直流電源ＤＣ１に流れる電流となる。これにより、静電容量Ｃｄ３が徐々に放電する。インダクタＬ２を流れる電流の他の一部は、ダイオードＤ４及び静電容量Ｃｄ４を流れる電流となる。これにより、静電容量Ｃｄ４が徐々に充電される。即ち、モード５にあっても、ダイオードＤ４が存在することによって、インダクタＬ２を流れる電流が保持される。更に、次のモード６にてトランジスタＱ３がオンする前に、静電容量Ｃｄ３が放電して両端電圧が低下する。

【0057】

以上の図５を用いた説明により、トランジスタＱ３及びＱ４それぞれがオンするときの損失が、インダクタＬ２とダイオードＤ３及びＤ４とキャパシタＣ２とによって低減されることが明らかとなった。ここで、出力電力が０Ｗの場合に、キャパシタＣ１の有無によってトランジスタＱ１及びＱ２のスイッチング波形がどのように変わるかをシミュレーションした結果について説明する。キャパシタＣ２の有無によってトランジスタＱ３及びＱ４のスイッチング波形がどのように変わるかをシミュレーションした結果についても同様である。

【0058】

図６は、実施形態２に係る交流電源装置１ｂにおけるスイッチング波形をシミュレーションして比較した第１の波形図である。図６Ａでは、キャパシタＣ１がない場合について、トランジスタＱ１のドレイン・ソース間のスイッチング電圧を示す。図６Ｂでは、キャパシタＣ１がある場合について、トランジスタＱ１のドレイン・ソース間のスイッチング電圧を示す。何れの波形図にあっても、横軸は時間（ｔ）を表し、縦軸は電圧（Ｖ）を表す。トランジスタＱ２のスイッチング電圧の波形については、図６Ａ及び６Ｂに示す波形よりも半周期遅れたものとなる。

【0059】

図６Ａによれば、トランジスタＱ１又はＱ２は、スイッチング電圧が低下する前にオンしており、スイッチング損失が比較的大きい。一方、図６Ｂによれば、トランジスタＱ１又はＱ２は、スイッチング電圧が半ば低下した後にオンしており、スイッチング損失が比較的小さい。

【0060】

次に、インダクタＬ１及びキャパシタＣ１によるＬＣ共振周波数が、トランジスタＱ１及びＱ２のスイッチング波形に与える影響について説明する。インダクタＬ２及びキャパシタＣ２によるＬＣ共振周波数が、トランジスタＱ３及びＱ３のスイッチング波形に与える影響についても同様である。

【0061】

図７は、実施形態２に係る交流電源装置におけるスイッチング波形をシミュレーションして比較した第２の波形図である。図７Ａ、図７Ｂ、図７Ｃ及び図７Ｄのそれぞれでは、ＬＣ共振周波数が２２．５ＭＨｚ、１５．９ＭＨｚ、１１．３ＭＨｚ及び７．１２ＭＨｚの場合について、トランジスタＱ１のドレイン・ソース間のスイッチング電圧を示す。何れの波形図にあっても、横軸は時間（μｓ）を表し、縦軸は電圧（Ｖ）を表す。トランジスタＱ２のスイッチング電圧の波形については、図７Ａ～７Ｄに示す波形よりも半周期遅れたものとなる。

【0062】

ＬＣ共振周波数がスイッチング周波数（３．２ＭＨｚ）の約７倍である図７Ａの場合と、約５倍である図７Ｂの場合とでは、スイッチング電圧が低下しきる前にトランジスタＱ１がオンしており、スイッチング損失が比較的大きい。ＬＣ共振周波数がスイッチング周波数の約３．５倍である図７Ｃの場合と、約２．２倍である図７Ｄの場合とでは、スイッチング電圧が低下しきった後でトランジスタＱ１がオンしており、スイッチング損失が比較的小さい。但し、図７Ｄの場合は、図７Ｃの場合と比較して出力電圧の波形に大きな歪みが生じることが確認されている。このように、ＬＣ共振周波数が低くなるに連れて損失は小さくなるが、出力電圧の波形に生じる歪みが大きくなる傾向がある。よって、インダクタＬ１及びキャパシタＣ１によるＬＣ共振周波数は、スイッチング周波数の３倍以上であることが好ましい。より好ましくは、３倍から５倍程度である。

【0063】

以上のように本実施形態２によれば、２つのレグが同様の構成であるため、ハーフブリッジの場合と同様に、トランジスタＱ１及びＱ２がオフからオンに遷移する前に、インダクタＬ１を介して流れる還流電流を確保して、トランジスタＱ１及びＱ２それぞれの出力の静電容量Ｃｄ１及びＣｄ２をより多く放電させることができる。

【0064】

また、実施形態２によれば、フルブリッジ回路の一方のレグ及び他方のレグの斜めに対向するアームに含まれるトランジスタＱ１とＱ４（及びＱ２とＱ３）がオン／オフする位相をシフトさせて出力電力を制御する。この構成にて出力電力を低下させた場合であっても、トランジスタＱ１及びＱ２がオフからオンに遷移する前に、インダクタＬ１を介して流れる還流電流を確保して、トランジスタＱ１及びＱ２それぞれの出力の静電容量Ｃｄ１及びＣｄ２をより多く放電させることができる。同様に、トランジスタＱ３及びＱ４がオフからオンに遷移する前に、インダクタＬ２を介して流れる還流電流を確保して、トランジスタＱ３及びＱ４それぞれの出力の静電容量Ｃｄ３及びＣｄ４をより多く放電させることができる。

【0065】

今回開示された実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。

【符号の説明】

【0066】

１ａ、１ｂ 交流電源装置
１０ａ、１０ｂ 制御部
Ｃ１、Ｃ２、Ｃｒ、Ｃｆ キャパシタ
Ｃｄ１、Ｃｄ２、Ｃｄ３、Ｃｄ４ 静電容量
Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード
ＤＣ１ 直流電源
Ｌ１、Ｌ２、Ｌｒ、Ｌｆ インダクタ
Ｌｄ 負荷
Ｑ１、Ｑ２、Ｑ３、Ｑ４ トランジスタ
Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４ 信号源
Ｔ１ トランス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】