特開 2022-102785 メモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022102785

(43)【公開日】2022-07-07

(54)【発明の名称】メモリシステム

(51)【国際特許分類】

   G06F 11/10 20060101AFI20220630BHJP

   G11C 11/56 20060101ALI20220630BHJP

【ＦＩ】

G06F11/10 612

G11C11/56 210

G11C11/56 220

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2020217736

(22)【出願日】2020-12-25

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】今泉 康行

(72)【発明者】

【氏名】原 徳正

(72)【発明者】

【氏名】山岸 俊之

【テーマコード（参考）】

5B001

5B225

【Ｆターム（参考）】

5B001AA03

5B001AB01

5B001AB02

5B001AC01

5B001AD03

5B225BA19

5B225DE08

5B225EA05

5B225FA01

(57)【要約】

【課題】効率良くデータを書き込むことができるメモリシステムを提供する。
【解決手段】メモリシステムは、少なくとも一つのメモリセルを含む不揮発性メモリと、バッファと、メモリコントローラと、を備える。メモリコントローラは、バッファから複数ビットのデータである第１のデータを取得し、第１のデータに対してランダマイズを行うことで第２のデータを生成し、第２のデータに基づいて誤り抑制符号化の処理を識別する情報であるフラグを生成し、フラグをバッファへ格納する。メモリコントローラは、第１のデータのうちの１ビットのデータである第３のデータと、フラグと、をバッファから取得し、第３のデータに対して、取得したフラグに基づく誤り抑制符号化およびランダマイズを行うことで記憶用データを生成し、記憶用データをメモリセルへ書き込む。
【選択図】図３

【特許請求の範囲】

【請求項1】

少なくとも一つのメモリセルを含む不揮発性メモリと、
バッファと、
前記バッファから複数ビットのデータである第１のデータを取得し、
前記第１のデータに対してランダマイズを行うことで第２のデータを生成し、
前記第２のデータに基づいて誤り抑制符号化の処理を識別する情報であるフラグを生成し、
前記フラグを前記バッファへ格納し、
前記第１のデータのうちの１ビットのデータである第３のデータと、前記フラグと、を前記バッファから取得し、
前記第３のデータに対して、前記取得したフラグに基づく誤り抑制符号化およびランダマイズを行うことで記憶用データを生成し、
前記記憶用データを前記メモリセルへ書き込む
ように構成されたメモリコントローラと、
を備えるメモリシステム。

【請求項2】

前記メモリコントローラは、
前記第３のデータに対してランダマイズを行うことで第４のデータを生成し、前記第４のデータに対して前記取得したフラグに基づく誤り抑制符号化を行うことで前記記憶用データを生成する
ように構成されている請求項１に記載のメモリシステム。

【請求項3】

前記メモリコントローラは、
前記第３のデータに対して前記取得したフラグに基づく誤り抑制符号化を行うことで第５のデータを生成し、前記第５のデータに対してランダマイズを行うことで前記記憶用データを生成する
ように構成されている請求項１に記載のメモリシステム。

【請求項4】

前記少なくとも一つのメモリセルは複数のメモリセルを含み、前記複数のメモリセルは複数ページのデータを記憶するように構成され、
前記メモリコントローラは、
前記バッファから複数ページ分のデータである第６のデータを取得し、
前記第６のデータに対してランダマイズを行うことで第７のデータを生成し、
前記第７のデータに基づいて前記フラグを生成し、
前記フラグを前記バッファへ格納し、
前記第６のデータのうちの１ページ分のデータである第８のデータと、前記フラグと、を前記バッファから取得し、
前記第８のデータに対して前記取得したフラグに基づく誤り抑制符号化およびランダマイズを行うことで前記記憶用データを生成する
ようにさらに構成されている請求項１に記載のメモリシステム。

【請求項5】

前記メモリコントローラは、
前記第６のデータを複数に区切ったセグメントデータ毎に前記フラグを生成する
ように構成されている請求項４に記載のメモリシステム。

【請求項6】

前記メモリコントローラは、
前記第８のデータに対して前記取得したフラグに基づく誤り抑制符号化を行うことで第９のデータを生成し、
前記第９のデータの少なくとも一部のデータに対する第１の誤り訂正符号を生成し、
複数の前記第９のデータそれぞれの一部のデータを含むデータに対する第２の誤り訂正符号を生成し、
前記第９のデータと、前記第１の誤り訂正符号と、前記第２の誤り訂正符号と、をランダマイズすることで前記記憶用データを生成する
ようにさらに構成されている請求項４に記載のメモリシステム。

【請求項7】

前記メモリセルは閾値電圧に応じたデータを記憶するように構成され、
前記メモリコントローラは、
前記メモリセルの閾値電圧の条件によるコストに基づいて、前記フラグを生成する
ように構成されている請求項１に記載のメモリシステム。

【請求項8】

前記メモリコントローラは、
前記フラグと前記第３のデータとの排他的論理和を演算することにより、前記第３のデータに対して前記誤り抑制符号化を行う
ように構成されている請求項１に記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、メモリシステムに関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリという）を記憶媒体に用いるメモリシステムでは、例えば誤り訂正機能を備えるものがある。メモリシステムは、書き込み用のデータにパリティデータを付与してＮＡＮＤメモリへ書き込む。この場合、効率良くデータを書き込むことが望まれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０２０／００１２５５４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、効率良くデータを書き込むことができるメモリシステムを提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、メモリシステムは、少なくとも一つのメモリセルを含む不揮発性メモリと、バッファと、メモリコントローラと、を備える。メモリコントローラは、バッファから複数ビットのデータである第１のデータを取得し、第１のデータに対してランダマイズを行うことで第２のデータを生成し、第２のデータに基づいて誤り抑制符号化の処理を識別する情報であるフラグを生成し、フラグをバッファへ格納する。メモリコントローラは、第１のデータのうちの１ビットのデータである第３のデータと、フラグと、をバッファから取得し、第３のデータに対して、取得したフラグに基づく誤り抑制符号化およびランダマイズを行うことで記憶用データを生成し、記憶用データをメモリセルへ書き込む。

【図面の簡単な説明】

【0006】

【図1】図１は、ホストに接続された第１の実施形態にかかるメモリシステムの構成の一例を示す図である。

【図2】図２は、第１の実施形態におけるＴＬＣのメモリセルの閾値電圧とデータコーディングとの対応付けの一例を示す図である。

【図3】図３は、第１の実施形態における誤り抑制符号化の概要を示す図である。

【図4】図４は、第１の実施形態における誤り抑制符号化の詳細な説明のための図である。

【図5】図５は、第１の実施形態における誤り抑制符号化の他の例を説明するための図である。

【図6】図６は、第１の実施形態にかかるメモリシステムによる符号化および復号の流れを説明するための図である。

【図7】図７は、第１の実施形態における符号化の処理手順を示すフローチャートである。

【図8】図８は、第２の実施形態にかかるメモリシステムの構成の一例を示す図である。

【図9】図９は、第２の実施形態にかかるメモリシステムによる符号化および復号の流れを説明するための図である。

【図10】図１０は、第２の実施形態における符号化の処理手順を示すフローチャートである。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

【0008】

（第１の実施形態）
図１は、ホスト２に接続された第１の実施形態にかかるメモリシステム１の構成の一例を示す図である。図１に示すように、メモリシステム１は、メモリコントローラ１０及びＮＡＮＤ型フラッシュメモリ２０（以下、「ＮＡＮＤメモリ２０」と記載）を備える。

【0009】

ＮＡＮＤメモリ２０は、１つ以上のＮＡＮＤパッケージ２１を有する。個々のＮＡＮＤパッケージ２１は、１つ以上のメモリチップを備える。１つ以上のメモリチップのそれぞれは、データを不揮発に記憶する。１つ以上のメモリチップは、それぞれ独立して動作し、メモリチップ間での並列動作が可能である。

【0010】

メモリチップは、メモリセルアレイを有する。メモリセルアレイは、複数のブロックを含む。ブロックは、ビット線およびワード線に関連付けられた複数のメモリセル（メモリセルトランジスタ）の集合であり、例えば、データ消去動作の単位となる。ワード線に関連付けられた複数のメモリセルの集合はメモリセルグループと称される。各メモリセルは１ビット以上のデータを記憶し得るように構成される。メモリセルがシングルレベルセル（ＳＬＣ：Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）である場合は、１つのメモリセルグループが１ページに対応する。ページは、例えばデータ書き込み動作及びデータ読み出し動作の単位である。メモリセルがマルチレベルセル（ＭＬＣ：Ｍｕｌｔｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）である場合は、１つのメモリセルグループが複数ページに対応する。なお、本説明において、ＭＬＣには、１つのメモリセルに３ビットを記憶するＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）や１つのメモリセルに４ビットを記憶するＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）等が含まれる。

【0011】

メモリシステム１において、ＮＡＮＤメモリ２０が有するＮＡＮＤパッケージ２１の個数は任意である。また、ＮＡＮＤパッケージ２１が有するメモリチップの個数は任意である。以下では、ＮＡＮＤメモリ２０が有するＮＡＮＤパッケージ２１の個数は４であるとする。

【0012】

以下においては、ＮＡＮＤメモリ２０を例に挙げて説明するが、メモリシステム１が有する不揮発性メモリはこれに限らず、例えばＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ），ＰＣＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ），ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような他の種類のメモリであってもよい。

【0013】

メモリコントローラ１０は、例えばＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のようなＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）である。メモリコントローラ１０は、ＮＡＮＤメモリ２０に各種動作を命令することができる。メモリコントローラ１０は、外部のホスト２からの要求（リクエスト）に基づいた動作と、ホスト２からの要求に依らない動作とを実行する。メモリコントローラ１０の各機能は、プログラムを実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）により実現されてもよく、専用のハードウェアで実現されてもよい。

【0014】

メモリコントローラ１０は、ＣＰＵ１１、ホストインタフェース（Ｉ／Ｆ）コントローラ１２、ＲＡＭ（Ｒａｎｄｏｎ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３、ＮＡＮＤパッケージ２１と同数のＮＡＮＤコントローラ１４を備える。

【0015】

ＣＰＵ１１は、メモリコントローラ１０全体の動作を制御する。ＣＰＵ１１は、例えばホスト２から受信したライト要求に応答してライトコマンドを発行して、発行したライトコマンドをＮＡＮＤコントローラ１４に送信する。また、ＣＰＵ１１は、例えばホスト２から受信したリード要求に応答してリードコマンドを発行して、発行したリードコマンドをＮＡＮＤコントローラ１４に送信する。

【0016】

ＲＡＭ１３は、ＣＰＵ１１の作業領域として使用される記憶領域である。ＲＡＭ１３には、例えばＮＡＮＤメモリ２０を管理するためのパラメータや、各種の管理テーブルが記憶される。ＲＡＭ１３は、例えばホスト２から受信した要求の待ち行列（コマンドキュー）を記憶する。また、ＲＡＭ１３は、ＮＡＮＤメモリ２０に格納されたデータに関連付けられた論理アドレスをＮＡＮＤメモリ２０の物理アドレスに変換するためのアドレス変換テーブルを記憶する。このアドレス変換テーブルは、例えばＮＡＮＤメモリ２０内に格納され、メモリシステム１の起動時に読み出されてＲＡＭ１３に記憶される。ＲＡＭ１３としては、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）等の揮発性メモリが用いられる。なお、アドレス変換テーブルのデータサイズが大きい場合には、アドレス変換テーブルは、ＲＡＭ１３よりも容量の大きいＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）に記憶されてもよい。

【0017】

ホストＩ／Ｆコントローラ１２は、ホスト２に接続され、メモリシステム１とホスト２との間の通信を司る。ホストＩ／Ｆコントローラ１２は、例えばメモリシステム１とホスト２との間で、データ、要求、及びアドレスの転送を制御する。ホストＩ／Ｆコントローラ１２は、例えばＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＰＣＩｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）、ＮＶＭｅ（Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ）（登録商標）のような通信インタフェース規格をサポートする。つまり、メモリシステム１に接続されるホスト２は、例えばＳＡＴＡ、ＳＡＳ、ＰＣＩｅ、ＮＶＭｅのインタフェースを含むコンピュータである。

【0018】

４つのＮＡＮＤコントローラ１４は、それぞれ異なるチャネルＣｈ．０～Ｃｈ．３を介して、それぞれ異なるＮＡＮＤパッケージ２１に接続される。各チャネルＣｈ．０～Ｃｈ．３は、入出力信号線および制御信号線を含む配線群によって構成される。入出力信号線は、例えばデータ、アドレス、及びコマンドを送受信するための信号線である。制御信号線は、例えばＮＡＮＤメモリ２０を制御する制御信号を送受信するための信号線である。

【0019】

４つのＮＡＮＤコントローラ１４は、それぞれ異なるチャネルＣｈ．０～Ｃｈ．３を制御する。またこれにより、ＮＡＮＤコントローラ１４は、対応するＮＡＮＤパッケージ２１内のメモリチップに対し、ＣＰＵ１１から指示されたコマンドの制御を実行する。例えば、ＮＡＮＤコントローラ１４は、ＣＰＵ１１から指示されたコマンドに応じて、ユーザデータの書き込み、読み出しをする。

【0020】

個々のＮＡＮＤコントローラ１４は、バッファ１４１、フラグ生成部１４２、及びＮＡＮＤインタフェース（Ｉ／Ｆ）１４３を備える。

【0021】

バッファ１４１は、ホスト２から受信したデータを一時的に記憶する。バッファ１４１は、各種データのバッファリングを行う。バッファ１４１は、例えばＳＲＡＭである。

【0022】

フラグ生成部１４２は、ランダマイザ１４２１と、フラグ生成コア部１４２２とを備える。フラグ生成部１４２は、誤り抑制符号化処理で使用するフラグを生成する。当該フラグは、誤り抑制符号化の処理を識別する情報である。当該フラグの生成方法の詳細は、後述する。

【0023】

ＮＡＮＤＩ／Ｆ１４３は、ランダマイザ１４３１、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）符号化／復号部１４３２、誤り抑制符号化／復号部１４３３、およびメモリインタフェース（Ｉ／Ｆ）１４３４を備える。

【0024】

ランダマイザ１４３１は、例えば線形帰還シフトレジスタ等を含んで構成される。ランダマイザ１４３１は、書き込み時には、当該線形帰還シフトレジスタ等の疑似乱数発生器から出力されたランダムデータ（ランダマイズキー）と、ユーザデータとの排他的論理和（ＥＸＯＲ）を実行することでランダマイズ処理を行う。また、ランダマイザ１４３１は、読み出し時には、書き込み時のランダムデータを用いてランダマイズを解除するデランダマイズを実行する。デランダマイズとは、例えば、ランダマイズの逆変換である。このランダマイズ処理は、ＮＡＮＤメモリ２０の信頼性を高めることを目的として実行される。

【0025】

ＥＣＣ符号化／復号部１４３２は、データに対する誤り検出及び誤り訂正のために、データの符号化および復号を行う。具体的には、ＥＣＣ符号化／復号部１４３２は、ＮＡＮＤメモリ２０に書き込むデータのパリティデータを生成することで誤り訂正符号化処理を行う。また、ＥＣＣ符号化／復号部１４３２は、ＮＡＮＤメモリ２０から読み出されたデータを復号する。ＥＣＣ符号化／復号部１４３２は、上記パリティデータを用いた復号処理によって、読み出されたデータに対する誤り検出及び誤り訂正を実行する。ＥＣＣ符号化／復号部１４３２は、誤り訂正に失敗した場合には、誤り訂正の失敗をＣＰＵ１１に通知する。ＥＣＣ符号化／復号部１４３２による符号化および復号のアルゴリズムには、ＲＳ（リード・ソロモン）符号やＢＣＨ（Ｂｏｓｅ－Ｃｈａｕｄｈｕｒｉ－Ｈｏｃｑｕｅｎｇｈｅｍ）符号や低密度パリティ検査（ＬＤＰＣ）符号等を用いた任意のアルゴリズムを適用することが可能である。

【0026】

誤り抑制符号化／復号部１４３３は、ＮＡＮＤメモリ２０に記憶されるユーザデータに対する誤り抑制符号化を行う。また、誤り抑制符号化／復号部１４３３は、ＮＡＮＤメモリ２０から読み出されたデータに対して誤り抑制復号を行う。誤り抑制符号化を適用する単位は、メモリセルアレイ全体であってもよいし、ワード線であってもよい。

【0027】

誤り抑制符号化は、書込み対象のデータを変換することによりメモリセルの閾値電圧に偏りを持たせる処理である。誤り抑制符号化により、セル疲弊を低減できる。セル疲弊とは、セル間干渉効果、並びに、書込みおよび消去によるメモリセルの疲弊を意味する。また、誤り抑制符号化により、ビットエラーレート（ＢＥＲ）に関して特性の悪い閾値電圧へプログラムされるメモリセルの数を低減し、特性のよい閾値電圧へプログラムされるメモリセルの数を増加させることができる。

【0028】

誤り抑制符号は、エラー・ミチゲーション・コード（ＥＭＣ：Error Mitigation Code）と呼ばれることもある。誤り抑制符号の一例はアシンメトリック・コーディング（Asymmetric Coding）である。誤り抑制符号の別の一例はページ・シンメトリック・コーディング（ＰＳＣ：Page Symmetric Coding）である。誤り抑制符号化の詳細については後述する。

【0029】

メモリＩ／Ｆ１４３４は、ＮＡＮＤコントローラ１４とＮＡＮＤパッケージ２１とを接続し、ＮＡＮＤコントローラ１４とＮＡＮＤパッケージ２１との間の通信を司る。メモリＩ／Ｆ１４３４は、トグルＤＤＲ（Double Data Rate）インタフェース、ＯＮＦＩ（Open NAND Flash Interface）のようなＮＡＮＤインタフェース規格に基づいて構成されている。

【0030】

（誤り抑制符号化について）
ここで、誤り抑制符号化について説明する。以下では、メモリセルがＴＬＣである場合を例に説明するが、ＳＬＣおよび他のＭＬＣのメモリセルについても同様の手順を適用できる。

【0031】

図２（ａ）に、ＴＬＣのメモリセルの閾値電圧とデータコーディングとの対応付けの一例を示す。図２（ｂ）は、ＴＬＣのメモリセルの閾値電圧分布を示す。図２（ｂ）において、横軸は閾値電圧（Ｖｔｈ）を表し、縦軸はメモリセルを分布Ｅｒ～分布Ｇのそれぞれにプログラムしたときの、そのメモリセルの閾値電圧の発生確率（Ｐ（Ｖｔｈ））を表している。また、電圧ＶＡ～電圧ＶＧは読み出し時にメモリセルのゲートへ印加する読み出し電圧を表している。

【0032】

図２（ｂ）に示すように、ＴＬＣのメモリセルの場合、閾値電圧分布には、分布Ｅｒ、分布Ａ、分布Ｂ、分布Ｃ、分布Ｄ、分布Ｅ、分布Ｆ、及び分布Ｇの８つの分布が含まれる。分布Ｅｒは閾値電圧が最も低く、消去状態の閾値電圧分布に対応する。分布Ａ、分布Ｂ、分布Ｃ、・・・分布Ｇの順に閾値電圧が高くなる。分布Ｇは閾値電圧が最も高い。３ビット／セルのＴＬＣを用いる場合、８つの閾値電圧分布Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧに、３ビットのデータ値をそれぞれ対応させる。この対応をデータコーディングという。すなわち、このデータコーディングに従って、各メモリセルに記憶されるべきデータ値に応じた閾値電圧が定められる。データの書込み（プログラム）時には、図２（ｂ）に示すそれぞれの範囲内に閾値電圧が収まるように各メモリセルに電荷が注入される。例えば、あるメモリセルに（ＬＯＷＥＲ，ＭＩＤＤＬＥ，ＵＰＰＥＲ）＝（０，１，１）というデータを書き込む場合には、そのメモリセルの閾値電圧がＶＡとＶＢの間に収まるように電荷が注入される。

【0033】

ＴＬＣの場合、１つのワード線に接続されたメモリセルグループに格納されるデータ（以下、ワードラインデータという）が、３ページ分のデータ（以下、１ページ分のデータをページデータという）に対応する。ページデータのサイズは、例えば１６ＫＢｙｔｅである。各メモリセルが記憶可能な３ビットそれぞれは、これら３ページのいずれかに対応している。以下の説明では、これら３ページを、それぞれＵＰＰＥＲページ、ＭＩＤＤＬＥページ、およびＬＯＷＥＲページと呼ぶ。

【0034】

図２（ａ）は、データコーディングの一例を示す図である。図２（ａ）に示すように、分布Ｅｒは“１１１”のデータ値に対応し、分布Ａは“１１０”のデータ値に対応し、分布Ｂは“１００”のデータ値に対応し、分布Ｃは“０００”のデータ値に対応し、・・・分布Ｇは“１０１”のデータ値に対応する。図２（ａ）に示すデータコーディングは一例である。データコーディングは図２（ａ）の例に限定されない。

【0035】

続いて、図３を参照して誤り抑制符号化の概要を説明する。図３中のＵ、ＭおよびＬは、それぞれＵＰＰＥＲページ、ＭＩＤＤＬＥページおよびＬＯＷＥＲページを表す。図３に示すように、書き込み対象のデータであるユーザデータ４０１を用いて、フラグ生成部１４２がフラグ４１１を生成して、誤り抑制符号化／復号部１４３３が誤り抑制符号化処理を実行する。そして、誤り抑制符号化されたユーザデータと、フラグ４１１とが、ＮＡＮＤメモリ２０に書き込まれる。

【0036】

書き込み対象のデータはホストから取得したユーザデータに限られない。書き込み対象データは、ガベージコレクション、ウェアレベリング、リフレッシュ処理のようなメモリシステム１内で行われる内部処理に伴うデータでもよい。

【0037】

続いて、図４を参照して誤り抑制符号化の詳細を説明する。図４中のＵ、ＭおよびＬは、それぞれＵＰＰＥＲページ、ＭＩＤＤＬＥページおよびＬＯＷＥＲページを表す。まず、ＵＰＰＥＲページ、ＭＩＤＤＬＥページおよびＬＯＷＥＲページのユーザデータ４０１が、ある一定のデータ長（例えば、１２８ビット）に区切られる。そして、フラグ生成部１４２は、区切られたユーザデータ（以下ではセグメントデータと称する）毎に、１ビットのフラグ４１１を生成する。

【0038】

誤り抑制符号化は、セグメントデータ毎に、上記フラグに基づいてユーザデータ４０１の各ビットを符号化する。誤り抑制符号化／復号部１４３３は、例えば、ユーザデータ４０１のビットごとに、フラグ４１１との排他的論理和（ＥＸＯＲ）を算出することにより各ビットを符号化する。誤り抑制符号化／復号部１４３３は、例えば、フラグ４１１が「１」である場合、ユーザデータ４０１のビットを反転させ、フラグ４１１が「０」である場合、ユーザデータ４０１のビットを反転させない。

【0039】

フラグ４１１は、例えばＮＡＮＤメモリ２０に書き込むデータを誤りにくいビット列へ可逆的に変換するためのフラグである。フラグ生成部１４２は、例えばコストに基づいてフラグ４１１を生成する。コストは、データの誤り易さを示す。例えばコストの値が小さいほど、データは誤りにくいことを表す。

【0040】

フラグ生成部１４２は、例えば、以下の条件に基づいてコストを計算する。
（条件１）図２（ｂ）に示した分布Ｇへプログラムされるメモリセルの個数が小さいほどコストが小さくなる。
（条件２）ワード線に接続されているメモリセルのうち、「分布Ｇ－分布Ｅｒ－分布Ｇ」とメモリセルが並んでいる箇所の個数が小さいほどコストが小さくなる。

【0041】

すなわち、フラグ生成部１４２は、ユーザデータ４０１と当該フラグ４１１との排他的論理和を実行した場合に、「図２（ｂ）に示した分布Ｇが少なくなる」または「分布Ｇ－分布Ｅｒ－分布Ｇの並びが少なくなる」等の条件を満たすようなフラグを生成する。このように、フラグ生成部１４２は、閾値電圧の条件によるコストに基づいてフラグ４１１を生成する。

【0042】

コストは、各メモリセルへ書き込まれるべきデータに基づいて算出される。従って、あるページデータから得られるセグメントデータに対応するコストを算出するためには、他の２ページ分のページデータも必要である。すなわち、ＬＯＷＥＲページのユーザデータ４０１から得られるセグメントデータに対応するコストの算出には、ＬＯＷＥＲページのユーザデータ４０１、ＭＩＤＤＬＥページのユーザデータ４０１、ＵＰＰＥＲページのユーザデータ４０１が必要である。

【0043】

フラグ生成部１４２によりフラグ４１１が生成されると、誤り抑制符号化／復号部１４３３は、上記フラグ４１１と、ユーザデータ４０１との排他的論理和を実行することで、ユーザデータ４０１を符号化する。誤り抑制符号化／復号部１４３３は、符号化したユーザデータを生成する。フラグ４１１と、符号化したユーザデータとがＮＡＮＤメモリ２０に書き込まれる。例えば、セグメントデータ毎に生成された複数のフラグ４１１は、符号化されたユーザデータの末尾にページ毎に結合され、ＮＡＮＤメモリ２０に書き込まれる。

【0044】

続いて、図５を参照して誤り抑制符号化の他の例を説明する。図５中のＵ、ＭおよびＬは、それぞれＵＰＰＥＲページ、ＭＩＤＤＬＥページおよびＬＯＷＥＲページを表す。図５に示すように、誤り抑制符号化の他の例では、ＵＰＰＥＲページとＭＩＤＤＬＥページとＬＯＷＥＲページとのそれぞれのページデータが任意の整数で分割される。例えば、図５に示すように、ＵＰＰＥＲページは、１２８ビット毎に区切られる。ＭＩＤＤＬＥページは、６４ビット毎に区切られる。ＬＯＷＥＲページは、３２ビット毎に区切られる。そして、それぞれのセグメントデータ単位でコストを計算してフラグ４１１を生成するようにしてもよい。この場合、ページ毎に異なる個数のセグメントデータが生成され、これを基にフラグ４１１が生成されるので、ページ毎にフラグの量が異なる。

【0045】

ここで、ＵＰＰＥＲページ、ＭＩＤＤＬＥページ、およびＬＯＷＥＲページの各ページのユーザデータに対して、ランダマイズして、上述のフラグを生成して、誤り抑制符号化して、誤り訂正用のパリティデータを付加して、ＮＡＮＤメモリに書き込むことを検討する。

【0046】

この場合、ＮＡＮＤメモリ２０のメモリセル間の干渉効果を低減するため、ワード線に接続されたメモリセルにまずＬＯＷＥＲページを書き込んでから、その後、ＵＰＰＥＲページおよびＭＩＤＤＬＥページを追加書き込みすることがある。この場合、ＮＡＮＤＩ／Ｆ１４３の内部に大きなバッファが必要になってしまう。

【0047】

そこで、本実施形態のメモリシステム１は、以下に説明するようにＮＡＮＤメモリ２０へのデータの書き込みを行う。

【0048】

次に、本実施形態によるメモリシステム１による符号化および復号の流れについて説明する。図６は、メモリシステム１による符号化および復号の流れを説明するための図である。

【0049】

図６中のＵ、ＭおよびＬは、それぞれＵＰＰＥＲページ、ＭＩＤＤＬＥページおよびＬＯＷＥＲページを表す。「Ｒａｎｄ」と記載しているデータは、ランダマイズされたデータであることを示す。「Ｎｏ Ｒａｎｄ」と記載しているデータは、ランダマイズされていないデータまたはデランダマイズされたデータであることを示す。

【0050】

ＣＰＵ１１は、ホスト２から受信したライト要求に応答してライトコマンドを発行して、発行したライトコマンドをＮＡＮＤコントローラ１４に送信する。ＣＰＵ１１は、バッファ１４１にライト対象のユーザデータを入力する。これに応じて、ＮＡＮＤコントローラ１４は、符号化処理を行う。図中にＷｒｉｔｅ Ｐａｔｈと示す符号化時において、フラグ生成部１４２は、バッファ１４１からＵＰＰＥＲページ、ＭＩＤＤＬＥページ、およびＬＯＷＥＲページのユーザデータ４０１を取得し、それぞれをランダマイザ（ＲＡＮＤ）１４２１でランダマイズする。フラグ生成部１４２のフラグ生成コア部（ＦＧ）１４２２は、ランダマイズされた各ページのユーザデータ４０１からセグメントデータを生成し、これを基にフラグ４１１を生成する。フラグ生成部１４２は、生成したフラグ４１１をバッファ１４１へ送出する。

【0051】

ＮＡＮＤＩ／Ｆ１４３は、ＬＯＷＥＲページのユーザデータ４０１（ランダマイズされる前のページ単位のユーザデータ４０１）と、フラグ４１１（ＬＯＷＥＲページのユーザデータに対応するフラグ）とを、バッファ１４１から取得する。ランダマイザ（ＲＡＮＤ）１４３１は、ＬＯＷＥＲページのユーザデータ４０１をランダマイザ１４２１で用いたのと同じランダム系列でランダマイズする。この時、ランダマイザ１４３１は、フラグ４１１をランダマイズしない。そして、誤り抑制符号化／復号部（Ｆｌａｇ Ｆｌｉｐｐｅｒ（ＦＬＰ））１４３３は、フラグ４１１に基づいて、ランダマイズしたＬＯＷＥＲページのユーザデータ４０１を、セグメントデータ単位で誤り抑制符号化する。そして、ＥＣＣ符号化／復号部（ＥＣＣＥＮＣ）１４３２は、誤り抑制符号化／復号部１４３３から取得した誤り抑制符号化されたユーザデータ４０１とフラグ４１１とに基づいてパリティデータ（ＥＣＣ ｐａｒｉｔｙ）４２１を生成する。ＮＡＮＤＩ／Ｆ１４３は、誤り抑制符号化されたユーザデータ４０１と、フラグ４１１と、パリティデータ４２１とを、ＮＡＮＤメモリ２０へ書き込む。

【0052】

このように、ＮＡＮＤＩ／Ｆ１４３は、１ページ分のユーザデータ４０１（例えば、ＬＯＷＥＲページのユーザデータ４０１）と、当該ユーザデータ４０１に対応するフラグ４１１とに基づいて、ランダマイズ処理とセグメントデータ単位での誤り抑制符号化処理をし、誤り訂正符号化されたユーザデータをＮＡＮＤメモリ２０へ書き込む。

【0053】

ＣＰＵ１１は、ホスト２から受信したリード要求に応答してリードコマンドを発行して、発行したリードコマンドをＮＡＮＤコントローラ１４に送信する。これに応じて、ＮＡＮＤコントローラ１４は、復号処理を行う。図中にＲｅａｄ Ｐａｔｈと示す復号時には、ＥＣＣ符号化／復号部（ＥＣＣＤＥＣ）１４３２が、ＮＡＮＤメモリ２０から読み出したデータを誤り訂正する。そして、誤り抑制符号化／復号部（ＦＬＰ）１４３３は、誤り訂正したデータをフラグ４１１に基づいて復号する。そして、ランダマイザ（ＲＡＮＤ）１４３１は、復号したデータをデランダマイズし、そのデータをバッファ１４１へ送出する。

【0054】

続いて、第１の実施形態における符号化処理手順について、図７に示すフローチャートを用いて説明する。ＣＰＵ１１は、ホスト２からユーザデータを取得すると、当該ユーザデータをバッファ１４１に保存する（ステップＳ１）。フラグ生成部１４２は、バッファ１４１に保存されたユーザデータを取得すると、当該ユーザデータをランダマイズする（ステップＳ２）。フラグ生成部１４２は、ランダマイズされたユーザデータをセグメントデータに分割し、セグメントデータ毎にフラグ４１１を生成する（ステップＳ３）。フラグ生成部１４２は、当該フラグ４１１をバッファ１４１へ送出する（ステップＳ４）。

【0055】

ＮＡＮＤＩ／Ｆ１４３は、バッファ１４１からページ単位のランダマイズされていないユーザデータ４０１と、当該ユーザデータ４０１に対応するフラグ４１１とを取得する（ステップＳ５）。ランダマイザ１４３１は、ユーザデータ４０１をランダマイズする（ステップＳ６）。この時、ランダマイザ１４３１は、フラグ４１１をランダマイズしない。誤り抑制符号化／復号部１４３３は、フラグ４１１に基づいて、ランダマイズしたユーザデータ４０１をセグメントデータ単位で誤り抑制符号化する（ステップＳ７）。ＥＣＣ符号化／復号部１４３２は、誤り抑制符号化したユーザデータ４０１と、フラグ４１１と、に基づいてパリティデータ４２１を生成する（ステップＳ８）。ＮＡＮＤＩ／Ｆ１４３は、誤り抑制符号化されたユーザデータ４０１と、フラグ４１１と、パリティデータ４２１とを、ＮＡＮＤメモリ２０へ書き込む（ステップＳ９）。

【0056】

上述のように、ＮＡＮＤコントローラ１４のフラグ生成部１４２は、ホスト２から取得したユーザデータ４０１をランダマイズした結果に基づいて誤り抑制符号化のためのフラグ４１１を生成する。また、ＮＡＮＤコントローラ１４は、フラグ４１１と、ランダマイザ１４３１によりランダマイズされ、誤り抑制符号化／復号部１４３３によりセグメントデータ単位で誤り抑制符号化されたユーザデータ４０１と、ＥＣＣ符号化／復号部１４３２により生成されたパリティデータと、をＮＡＮＤメモリ２０に書き込む。

【0057】

ＮＡＮＤコントローラ１４は、３ページ分のユーザデータ４０１を用いて、誤り抑制符号化のためのフラグ４１１を生成し、フラグ４１１をバッファ１４１へ格納する。次に、ＮＡＮＤコントローラ１４は、バッファ１４１から１ページ分のユーザデータ４０１と、当該ユーザデータ４０１に対応するフラグ４１１とを取得して、当該ユーザデータ４０１およびフラグ４１１に基づいてランダマイズ、誤り抑制符号化、および誤り訂正符号化の処理を行う。これにより、ＮＡＮＤコントローラ１４は、ＮＡＮＤＩ／Ｆ１４３内に、容量が大きい（例えば３ページ分の）バッファを設ける必要はない。このように、メモリコントローラ１０は、効率良くデータを書き込むことができる。

【0058】

（変形例）
上述した第１の実施形態では、ランダマイザ１４３１が、ユーザデータ４０１をランダマイズし、誤り抑制符号化／復号部１４３３が、ランダマイズしたユーザデータ４０１をセグメントデータ単位でフラグ４１１に基づいて誤り抑制符号化し、ＥＣＣ符号化／復号部１４３２が、誤り抑制符号化されたユーザデータ４０１と、フラグ４１１と、に基づいてパリティデータ４２１を生成する。しかし、これらの処理手順を変更してもよい。例えば、誤り抑制符号化／復号部１４３３が、ランダマイズされていないユーザデータ４０１をセグメントデータ単位でフラグ４１１に基づいて誤り抑制符号化し、ＥＣＣ符号化／復号部１４３２が、誤り抑制符号化されたユーザデータ４０１と、フラグ４１１と、に基づいてパリティデータ４２１を生成し、ランダマイザ１４３１が、誤り抑制符号化されたユーザデータ４０１と、フラグ４１１と、パリティデータ４２１と、をランダマイズするようにしてもよい。なぜなら、誤り抑制符号化／復号部１４３３による誤り抑制符号化処理も、ランダマイザ１４３１によるランダマイズ処理もビット単位のＥＸＯＲ処理であるので、処理順序を変更できるからである。

【0059】

（第２の実施形態）
第２の実施形態のメモリシステムは、積符号による誤り訂正システムを実装する。すなわち、メモリシステム１は、複数種類のパリティデータを付加する誤り訂正符号化処理を行う。

【0060】

図８は、第２の実施形態にかかるメモリシステム１の構成の一例を示す図である。図８に示すように、第２の実施形態では、誤り抑制符号化／復号部インタフェース（Ｉ／Ｆ）１４４が、ＮＡＮＤＩ／Ｆ１４３から独立している。また、第１ＥＣＣ符号化部１４５および積符号復号部１４６が、ＮＡＮＤＩ／Ｆ１４３から独立している。誤り抑制符号化／復号部Ｉ／Ｆ１４４は、誤り抑制符号化／復号部１４３３を含む。

【0061】

第１ＥＣＣ符号化部１４５は、データに対する誤り検出及び誤り訂正のために、データの符号化をする。例えば、第１ＥＣＣ符号化部１４５は、各行がＵＰＰＥＲページ、ＭＩＤＤＬＥページ、およびＬＯＷＥＲページのいずれかよりなるユーザデータを行列とした場合における、列方向の誤り訂正符号を生成する。第１ＥＣＣ符号化部１４５による符号化のアルゴリズムには、例えばＲＳ（リード・ソロモン）符号が適用される。

【0062】

積符号復号部１４６は、ＮＡＮＤＩ／Ｆ１４３から出力されたデータを復号する。例えば、積符号復号部１４６は、ＬＯＷＥＲページ、ＵＰＰＥＲページおよびＭＩＤＤＬＥページのいずれかのユーザデータを複数ページ分取得すると、これらのユーザデータを行列とした場合の行方向および列方向における誤り検出処理と誤り訂正処理を行う。

【0063】

第２ＥＣＣ符号化／復号部１４３２２は、データに対する誤り検出及び誤り訂正のために、データの符号化をする。例えば、第２ＥＣＣ符号化／復号部１４３２２は、ＵＰＰＥＲページ、ＭＩＤＤＬＥページ、およびＬＯＷＥＲページのいずれかよりなるユーザデータを行列とした場合における、行方向の誤り訂正符号を生成する。第２ＥＣＣ符号化／復号部１４３２２による符号化および復号のアルゴリズムには、例えばＢＣＨ（Ｂｏｓｅ－Ｃｈａｕｄｈｕｒｉ－Ｈｏｃｑｕｅｎｇｈｅｍ）符号や低密度パリティ検査（ＬＤＰＣ）符号が適用される。

【0064】

次に、第２の実施形態にかかるメモリシステム１による符号化および復号の流れについて説明する。図９は、第２の実施形態にかかるメモリシステム１による符号化および復号の流れを説明するための図である。

【0065】

図９中のＵ、ＭおよびＬは、それぞれＵＰＰＥＲページ、ＭＩＤＤＬＥページ、およびＬＯＷＥＲページを表す。「Ｒａｎｄ」と記載しているデータは、ランダマイズされたデータであることを示す。「Ｎｏ Ｒａｎｄ」と記載しているデータは、ランダマイズされていないデータまたはデランダマイズされたデータであることを示す。

【0066】

まず、図中にＷｒｉｔｅ Ｐａｔｈと示す符号化時において、フラグ生成部１４２は、バッファ１４１から、ＵＰＰＥＲページ、ＭＩＤＤＬＥページ、およびＬＯＷＥＲページのユーザデータ４０１を取得し、それぞれをランダマイザ（ＲＡＮＤ）１４２１でランダマイズする。フラグ生成部１４２のフラグ生成コア部（ＦＧ）１４２２は、ランダマイズされた各ページのユーザデータ４０１からセグメントデータを生成し、これを基にフラグ４１１を生成する。フラグ生成部１４２は、生成したフラグ４１１をバッファ１４１へ送出する。

【0067】

誤り抑制符号化／復号部Ｉ／Ｆ１４４は、ＬＯＷＥＲページのユーザデータ４０１（ランダマイズされる前のページ単位のユーザデータ４０１）と、フラグ４１１（ＬＯＷＥＲページのユーザデータに対応するフラグ）とをバッファ１４１から取得する。誤り抑制符号化／復号部（ＦＬＰ）１４３３は、フラグ４１１に基づいて、ランダマイズされていないＬＯＷＥＲページのユーザデータ４０１を、セグメントデータ単位で誤り抑制符号化する。第１ＥＣＣ符号化部（ＥＣＣ１ＥＮＣ）１４５は、誤り抑制符号化されたユーザデータおよびフラグ４１１を取得しておく。

【0068】

第２ＥＣＣ符号化／復号部（ＥＣＣ２ＥＮＣ）１４３２２は、誤り抑制符号化されたユーザデータおよびフラグ４１１に基づいてパリティデータ４２１を生成する。第２ＥＣＣ符号化／復号部（ＥＣＣ２ＥＮＣ）１４３２２は、当該誤り抑制符号化されたユーザデータおよびフラグ４１１にパリティデータ４２１を付加する。ランダマイザ（ＲＡＮＤ）１４３１は、誤り抑制符号化されたユーザデータとフラグ４１１とパリティデータ４２１とをランダマイズする。ＮＡＮＤＩ／Ｆ１４３は、ランダマイズされたユーザデータと、ランダマイズされたフラグ４１１と、ランダマイズされたパリティデータ４２１と、をＮＡＮＤメモリ２０へ書き込む。

【0069】

上述した処理が複数回繰り返されることにより、第１ＥＣＣ符号化部１４５は、ＵＰＰＥＲページ、ＭＩＤＤＬＥページ、およびＬＯＷＥＲページのいずれかよりなるユーザデータとこれに対応するフラグ４１１を複数取得する。第１ＥＣＣ符号化部１４５は、積符号の行列を構成するユーザデータとこれに対応するフラグ４１１を取得すると、列方向のパリティデータ群４２２を生成する。第２ＥＣＣ符号化／復号部（ＥＣＣ２ＥＮＣ）１４３２２は、当該パリティデータ群４２２にパリティデータ４２１を付加する。ランダマイザ（ＲＡＮＤ）１４３１は、パリティデータ群４２２とパリティデータ４２１とをランダマイズする。ＮＡＮＤＩ／Ｆ１４３は、ランダマイズされたパリティデータ群４２２とランダマイズされたパリティデータ４２１と、をＮＡＮＤメモリ２０へ書き込む。

【0070】

図中にＲｅａｄ Ｐａｔｈと示す復号時には、ランダマイザ（ＲＡＮＤ）１４３１が、ＮＡＮＤメモリ２０から読み出したデータをデランダマイズする。そして、第２ＥＣＣ符号化／復号部（ＥＣＣ２ＥＮＣ）１４３２２は、パリティデータ４２１に基づいて誤り訂正を行う。積符号復号部１４６は、第２ＥＣＣ符号化／復号部（ＥＣＣ２ＥＮＣ）１４３２２によって誤り訂正がされたユーザデータ、フラグ４１１、およびパリティデータ４２１を取得する。

【0071】

上述した処理が複数回繰り返されることにより、積符号復号部１４６は、積符号の行列を構成するユーザデータとこれに対応するフラグ４１１およびパリティデータ４２１を取得する。

【0072】

ランダマイザ（ＲＡＮＤ）１４３１は、ＮＡＮＤメモリ２０から読み出したパリティデータ群４２２とこれに対応するパリティデータ４２１をデランダマイズする。第２ＥＣＣ符号化／復号部（ＥＣＣ２ＥＮＣ）１４３２２は、パリティデータ４２１に基づいて誤り訂正を行う。積符号復号部１４６は、第２ＥＣＣ符号化／復号部（ＥＣＣ２ＥＮＣ）１４３２２によって誤り訂正がされたパリティデータ群４２２とこれに対応するパリティデータ４２１を取得する。

【0073】

すなわち、積符号復号部１４６は、積符号の行列を構成するユーザデータとこれに対応するフラグ４１１およびパリティデータ４２１、並びにパリティデータ群４２２とこれに対応するパリティデータ４２１を取得する。積符号復号部１４６は、これらのデータを用いてパリティデータ４２１およびパリティデータ群４２２のパリティデータに基づいた誤り訂正処理を行う。そして、誤り抑制符号化／復号部（ＦＬＰ）１４３３は、誤り訂正処理をした後のデータに対して、フラグ４１１を用いて復号し、復号後のデータをバッファ１４１へ送出する。

【0074】

続いて、第２の実施形態にかかるメモリシステム１における符号化の処理手順について、図１０に示すフローチャートを用いて説明する。図１０は、第２の実施形態における符号化の処理手順を示すフローチャートである。

【0075】

ＣＰＵ１１は、ホスト２からユーザデータ４０１を取得すると、当該ユーザデータをバッファ１４１に保存する（ステップＳ１１）。フラグ生成部１４２のランダマイザ１４２１は、バッファ１４１に保存されたユーザデータ４０１を取得すると、当該ユーザデータ４０１をランダマイズする（ステップＳ１２）。フラグ生成部１４２のフラグ生成コア部１４２２は、ランダマイズされたユーザデータをセグメントデータに分割し、セグメントデータ毎にフラグ４１１を生成する（ステップＳ１３）。

【0076】

フラグ生成部１４２は、当該フラグ４１１をバッファ１４１へ送出する（ステップＳ１４）。誤り抑制符号化／復号部Ｉ／Ｆ１４４は、バッファ１４１からページ単位のユーザデータ４０１と、当該ユーザデータ４０１に対応するフラグ４１１とを取得する（ステップＳ１５）。誤り抑制符号化／復号部１４３３は、ユーザデータ４０１とフラグ４１１とに基づいて、ユーザデータ４０１をセグメント単位で誤り抑制符号化処理を行う（ステップＳ１６）。

【0077】

第１ＥＣＣ符号化部１４５は、誤り抑制符号化したユーザデータの行列を取得すると、列方向のパリティデータ群４２２を生成する（ステップＳ１７）。第２ＥＣＣ符号化／復号部１４３２２は、誤り抑制符号化したユーザデータ４０１およびフラグ４１１、並びにパリティデータ群４２２に基づいてパリティデータ４２１を生成する（ステップＳ１８）。ランダマイザ１４３１は、誤り抑制符号化したデータ、フラグ４１１、パリティデータ群４２２、およびパリティデータ４２１をランダマイズする（ステップＳ１９）。ＮＡＮＤＩ／Ｆ１４３は、ランダマイズしたデータをＮＡＮＤメモリ２０へ書き込む（ステップＳ２０）。

【0078】

上述のように、ＮＡＮＤコントローラ１４のフラグ生成部１４２は、ホスト２から取得したユーザデータ４０１をランダマイズした結果に基づいて誤り抑制符号化のためのフラグ４１１を生成する。誤り抑制符号化／復号部１４３３は、ユーザデータ４０１をセグメントデータ単位でフラグ４１１に基づいて誤り抑制符号化する。第１ＥＣＣ符号化部１４５および第２ＥＣＣ符号化／復号部１４３２２は、ページ単位のユーザデータ４０１を誤り訂正符号化し、パリティデータ４２１を生成する。ランダマイザ１４３１は、フラグ４１１とページ単位のユーザデータ４０１とパリティデータと４２１をランダマイズする。ＮＡＮＤコントローラ１４は、ランダマイズされたデータをＮＡＮＤメモリ２０に書き込む。

【0079】

誤り抑制符号化／復号部１４３３による誤り抑制符号化処理も、ランダマイザ１４３１によるランダマイズ処理もビット単位のＥＸＯＲ処理であるので、処理順序を変更できる。これに基づいて、ＮＡＮＤコントローラ１４は、誤り抑制符号化処理および誤り訂正符号化処理をした後に、ランダマイズ処理を行う。この結果、ＮＡＮＤコントローラ１４は、フラグおよびパリティデータもランダマイズすることができる。また、ＮＡＮＤコントローラ１４がランダマイズ処理を行うタイミングをＮＡＮＤメモリ２０への書き込み直前とすることで、ランダマイザの影響を局在化することができる。これにより、デバッグおよび実機評価における過剰な煩雑さを防止することができる。

【0080】

ランダマイザ１４３１をＮＡＮＤＩ／Ｆ１４３に配置すればＣＰＵ１１は複数のページデータ取得時に用いる複数のページ情報と、それら各ページデータをランダマイザ１４３１でランダマイズするときに用いる複数のランダマイズキーを同時にＮＡＮＤＩ／Ｆ１４３に設定することができる。一方、ランダマイザ１４３１を誤り抑制符号化／復号部Ｉ／Ｆ１４４に配置してしまうと、ＣＰＵ１１は複数のページ情報をＮＡＮＤＩ／Ｆ１４３に設定し、誤り抑制符号化／復号部Ｉ／Ｆ１４４に複数のランダマイズキーを設定する必要がある。そして誤り抑制符号化／復号部Ｉ／Ｆ１４４はバッファ１４１から受信するページデータとランダマイズキーとの間で対応付け処理も行わなければならず、全体として処理が煩雑化してしまう。

【0081】

積符号による誤り訂正システムを実装する場合、チャネル毎に実装する必要のない第１ＥＣＣ符号化部１４５と積符号復号部１４６とを、チャネル毎に実装されるＮＡＮＤＩ／Ｆ１４３から分離することが望ましい。

【0082】

誤り訂正がされていないデータに対して誤り抑制符号化／復号部１４３３による復号処理を行ってしまうと、誤りが増えてしまう。このため、第２ＥＣＣ符号化／復号部１４３２２および積符号復号部１４６による誤り訂正処理は、誤り抑制符号化／復号部１４３３による復号処理よりも先に行う必要がある。すなわち、第２ＥＣＣ符号化／復号部１４３２２および積符号復号部１４６による誤り訂正処理は、誤り抑制符号化処理がされたデータを対象にする必要がある。これに伴い、書き込み時は、誤り抑制符号化／復号部１４３３による誤り抑制符号化処理を先に行い、その後で第１ＥＣＣ符号化部１４５および第２ＥＣＣ符号化／復号部１４３２２による誤り訂正符号化処理を行う必要がある。

【0083】

第２の実施形態に係るＮＡＮＤコントローラ１４は、フラグ４１１と、ページ単位のユーザデータ４０１とに基づいて、誤り抑制符号化／復号部１４３３が誤り抑制符号化し、第１ＥＣＣ符号化部１４５および第２ＥＣＣ符号化／復号部１４３２２が誤り訂正符号化し、ランダマイザ１４３１がランダマイズしたデータをＮＡＮＤメモリ２０に書き込むので、構成を複雑にすることなく、効率良くデータを書き込むことができる。

【0084】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0085】

１ メモリシステム、２ ホスト、１０ メモリコントローラ、１１ ＣＰＵ、１２ ホストＩ／Ｆコントローラ、１３ ＲＡＭ、１４ ＮＡＮＤコントローラ、２０ ＮＡＮＤメモリ、２１ ＮＡＮＤパッケージ、１４１ バッファ、１４２ フラグ生成部、１４３ ＮＡＮＤＩ／Ｆ、１４４ 誤り抑制符号化／復号部Ｉ／Ｆ、１４５ 第１ＥＣＣ符号化部、１４６ 積符号復号部、１４３１ ランダマイザ、１４３２ ＥＣＣ符号化／復号部、１４３３ 誤り抑制符号化／復号部、１４３４ メモリＩ／Ｆ、１４３２２ 第２ＥＣＣ符号化／復号部。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】