(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022104771
(43)【公開日】2022-07-11
(54)【発明の名称】半導体基板、半導体デバイス、電子機器
(51)【国際特許分類】
C30B 29/38 20060101AFI20220704BHJP
C30B 25/18 20060101ALI20220704BHJP
H01L 21/20 20060101ALI20220704BHJP
H01L 21/205 20060101ALI20220704BHJP
【ＦＩ】
C30B29/38 D
C30B25/18
H01L21/20
H01L21/205
【審査請求】有
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2021031013
(22)【出願日】2021-02-26
(62)【分割の表示】P 2020219850の分割
【原出願日】2020-12-29
(11)【特許番号】
(45)【特許公報発行日】2021-12-22
(71)【出願人】
【識別番号】000006633
【氏名又は名称】京セラ株式会社
(74)【代理人】
【識別番号】110000338
【氏名又は名称】特許業務法人ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ
(72)【発明者】
【氏名】神川 剛
(72)【発明者】
【氏名】正木 克明
(72)【発明者】
【氏名】小林 敏洋
(72)【発明者】
【氏名】林 雄一郎
【テーマコード（参考）】
4G077
5F045
5F152
【Ｆターム（参考）】
4G077AA03
4G077BE15
4G077DB08
4G077EA02
4G077EC09
4G077ED06
4G077EE07
4G077EF03
4G077FJ03
4G077GA02
4G077GA06
4G077HA02
4G077TA04
4G077TA07
4G077TB05
4G077TC14
4G077TK08
4G077TK11
5F045AA04
5F045AB14
5F045AB17
5F045AB18
5F045AC08
5F045AC09
5F045AC12
5F045AD15
5F045AE25
5F045AF02
5F045AF03
5F045AF09
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5F045AF19
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5F045BB12
5F045CA10
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5F045CA13
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5F045DB01
5F045DB04
5F152LL05
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5F152NN03
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5F152NN13
5F152NN27
5F152NP13
5F152NP14
5F152NP17
5F152NQ09
(57)【要約】
【課題】異種基板に形成されたＧａＮ系半導体層は、表面転位を多く含む。
【解決手段】異種基板（１）と、開口部（ＫＳ）およびマスク部（５）を有するマスク層（６）と、開口部と重なるシード部（３Ｓ）と、シード部上およびマスク部上に配された、ＧａＮ系半導体を含む半導体層（８）とを備え、半導体層の有効部（ＹＳ）の上面は、開口部の幅方向に沿う第１方向に１０μｍ、第１方向と直交する第２方向に１０μｍのサイズを有する少なくとも１つの低欠陥領域（ＡＬ）を含み、低欠陥領域（ＡＬ）では、ＣＬ法による線状欠陥が測定されない。
【選択図】図１５
【解決手段】異種基板（１）と、開口部（ＫＳ）およびマスク部（５）を有するマスク層（６）と、開口部と重なるシード部（３Ｓ）と、シード部上およびマスク部上に配された、ＧａＮ系半導体を含む半導体層（８）とを備え、半導体層の有効部（ＹＳ）の上面は、開口部の幅方向に沿う第１方向に１０μｍ、第１方向と直交する第２方向に１０μｍのサイズを有する少なくとも１つの低欠陥領域（ＡＬ）を含み、低欠陥領域（ＡＬ）では、ＣＬ法による線状欠陥が測定されない。
【選択図】図１５
【特許請求の範囲】
【請求項1】
ＧａＮ系半導体と格子定数が異なる主基板と、
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、ＧａＮ系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部の上面は、前記開口部の幅方向に沿う第１方向に１０μｍ、前記第１方向と直交する第２方向に１０μｍのサイズを有する少なくとも１つの低欠陥領域を含み、前記低欠陥領域では、ＣＬ法による線状欠陥が測定されない、半導体基板。
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、ＧａＮ系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部の上面は、前記開口部の幅方向に沿う第１方向に１０μｍ、前記第１方向と直交する第２方向に１０μｍのサイズを有する少なくとも１つの低欠陥領域を含み、前記低欠陥領域では、ＣＬ法による線状欠陥が測定されない、半導体基板。
【請求項2】
前記有効部の上面は、前記第１方向に並ぶ複数の低欠陥領域を含む、請求項１に記載の半導体基板。
【請求項3】
前記有効部の上面は、前記第２方向に並ぶ複数の低欠陥領域を含む、請求項１または２に記載の半導体基板。
【請求項4】
前記有効部の第１方向のサイズは、前記開口部の幅よりも大きい、請求項１～３のいずれか１項に記載の半導体基板。
【請求項5】
前記線状欠陥の方向が、前記第１方向に対して斜めをなす、請求項１～４のいずれか１項に記載の半導体基板。
【請求項6】
ＧａＮ系半導体と格子定数が異なる主基板と、
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、ＧａＮ系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部は、前記マスク部との境界面において、前記開口部の幅方向に沿う第１方向に１０μｍ、前記第１方向と直交する第２方向に１０μｍのサイズを有する第１領域と、
前記サイズと同サイズであって、前記第１領域よりも前記マスク部の中央側に位置し、かつ前記マスク部の中央との間隔が前記マスク部の幅の３０％以下である第２領域とを有し、
前記有効部を前記マスク部から剥離したときに、第１領域における長径０．１〔μｍ〕以上の凹部の数は、第２領域における長径０．１〔μｍ〕以上の凹部の数よりも少ない、半導体基板。
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、ＧａＮ系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部は、前記マスク部との境界面において、前記開口部の幅方向に沿う第１方向に１０μｍ、前記第１方向と直交する第２方向に１０μｍのサイズを有する第１領域と、
前記サイズと同サイズであって、前記第１領域よりも前記マスク部の中央側に位置し、かつ前記マスク部の中央との間隔が前記マスク部の幅の３０％以下である第２領域とを有し、
前記有効部を前記マスク部から剥離したときに、第１領域における長径０．１〔μｍ〕以上の凹部の数は、第２領域における長径０．１〔μｍ〕以上の凹部の数よりも少ない、半導体基板。
【請求項7】
前記第１領域に存在する凹部の長径が１μｍ以下である、請求項６に記載の半導体基板。
【請求項8】
ＧａＮ系半導体と格子定数が異なる主基板と、
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、ＧａＮ系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部は、前記マスク部との境界面において、前記開口部の幅方向に沿う第１方向に１０μｍ、前記第１方向と直交する第２方向に１０μｍのサイズを有する第１領域と、
前記サイズと同サイズであって、前記第１領域よりも前記マスク部の中央側に位置し、かつ前記マスク部の中央との間隔が前記マスク部の幅の３０％以下である第２領域とを有し、
前記第１領域内の長径０．１〔μｍ〕以上の空隙の数は、前記第２領域内の長径０．１〔μｍ〕以上の空隙の数よりも少ない、半導体基板。
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、ＧａＮ系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部は、前記マスク部との境界面において、前記開口部の幅方向に沿う第１方向に１０μｍ、前記第１方向と直交する第２方向に１０μｍのサイズを有する第１領域と、
前記サイズと同サイズであって、前記第１領域よりも前記マスク部の中央側に位置し、かつ前記マスク部の中央との間隔が前記マスク部の幅の３０％以下である第２領域とを有し、
前記第１領域内の長径０．１〔μｍ〕以上の空隙の数は、前記第２領域内の長径０．１〔μｍ〕以上の空隙の数よりも少ない、半導体基板。
【請求項9】
前記有効部は、前記マスク部との境界面において、前記開口部の幅方向に沿う第１方向に１０μｍ、前記第２方向に１０μｍのサイズを有する第３領域と、前記サイズと同サイズであって、前記第３領域よりも前記マスク部の中央側に位置し、かつ前記マスク部の中央との間隔が前記マスク部の幅の３０％以下である第４領域とを有し、
前記有効部を前記マスク部から剥離した時に、前記第３領域の癒着面積は、前記第４領域の癒着面積よりも小さい、請求項６～８のいずれか１項に記載の半導体基板。
前記有効部を前記マスク部から剥離した時に、前記第３領域の癒着面積は、前記第４領域の癒着面積よりも小さい、請求項６～８のいずれか１項に記載の半導体基板。
【請求項10】
前記有効部を前記マスク部から剥離したときに、前記第３領域は、前記マスク部との癒着が見られない非癒着領域である、請求項９に記載の半導体基板。
【請求項11】
ＧａＮ系半導体と格子定数が異なる主基板と、
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、ＧａＮ系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部は、第１部分と、前記第１部分よりも前記開口部から遠く、前記開口部との間隔が１０μｍ以上である第２部分とを含み、
前記第１部分を前記マスク部から剥離したときの剥離面の表面粗さを第１表面粗さ、
前記第２部分を前記マスク部から剥離したときの剥離面の表面粗さを第２表面粗さとして、
前記第１表面粗さは、前記第２表面粗さ以下である、半導体基板。
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、ＧａＮ系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部は、第１部分と、前記第１部分よりも前記開口部から遠く、前記開口部との間隔が１０μｍ以上である第２部分とを含み、
前記第１部分を前記マスク部から剥離したときの剥離面の表面粗さを第１表面粗さ、
前記第２部分を前記マスク部から剥離したときの剥離面の表面粗さを第２表面粗さとして、
前記第１表面粗さは、前記第２表面粗さ以下である、半導体基板。
【請求項12】
前記第１表面粗さに対する前記第２表面粗さの比の値が、１．０～１０である、請求項１１に記載の半導体基板。
【請求項13】
前記有効部を前記マスク部から剥離したときの剥離面に、前記開口部の幅方向に沿う第１方向に１０μｍ、前記第１方向と直交する第２方向に１０μｍのサイズを有し、長径０．１〔μｍ〕以上の凹部が存在しない平坦領域が含まれる、請求項１１または１２に記載の半導体基板。
【請求項14】
前記第２表面粗さが１０〔ｎｍ〕未満である、請求項１１～１３のいずれか１項に記載の半導体基板。
【請求項15】
平面視において、前記第１部分が前記開口部に隣接するとともに、前記第２部分と前記マスク部の中央との間隔が前記マスク部の幅の３０％以下である、請求項１１～１４のいずれか１項に記載の半導体基板。
【請求項16】
前記第１部分の剥離面に含まれる長径０．１μｍ以上の凹部が前記剥離面に占める面積割合を第１凹部占有率、
前記第２部分の剥離面に含まれる長径０．１μｍ以上の凹部が前記剥離面に占める面積割合を第２凹部占有率として、
第１凹部占有率は、第２凹部占有率以下である、請求項１１～１５のいずれか１項に記載の半導体基板。
前記第２部分の剥離面に含まれる長径０．１μｍ以上の凹部が前記剥離面に占める面積割合を第２凹部占有率として、
第１凹部占有率は、第２凹部占有率以下である、請求項１１～１５のいずれか１項に記載の半導体基板。
【請求項17】
前記第１部分の剥離面における不純物濃度は、前記第２部分の剥離面における不純物濃度よりも大きい、請求項１１～１６のいずれか１項に記載の半導体基板。
【請求項18】
前記マスク部は酸化シリコンで構成される、請求項１～１７のいずれか１項に記載の半導体基板。
【請求項19】
前記有効部の上面における貫通転位密度が５×１０６〔個／ｃｍ２〕以下である、請求項１～１８のいずれか１項に記載の半導体基板。
【請求項20】
前記開口部の幅方向が、前記半導体層の＜１１－２０＞方向である、請求項１～１９のいずれか１項に記載の半導体基板。
【請求項21】
前記主基板よりも上層に、Ｇａ以外のIII族原子、Ｇａ、および窒素原子を含むシード層を含み、
前記シード層は、主基板側の第１層と、前記第１層よりも上層の第２層とを含み、
前記第２層におけるＧａの組成比は、前記第１層におけるＧａの組成比よりも大きい、請求項１～２０のいずれか１項に記載の半導体基板。
前記シード層は、主基板側の第１層と、前記第１層よりも上層の第２層とを含み、
前記第２層におけるＧａの組成比は、前記第１層におけるＧａの組成比よりも大きい、請求項１～２０のいずれか１項に記載の半導体基板。
【請求項22】
前記主基板と前記シード層との間に、前記Ｇａ以外のIII族原子を含むバッファ層を含む、請求項２１に記載の半導体基板。
【請求項23】
前記Ｇａ以外のIII族原子はＡｌである、請求項２２に記載の半導体基板。
【請求項24】
前記主基板がシリコン基板である、請求項１～２３のいずれか１項に記載の半導体基板。
【請求項25】
前記マスク部の幅が、２０〔μｍ〕～２００〔μｍ〕である、請求項１～２４のいずれか１項に記載の半導体基板。
【請求項26】
前記半導体層は前記マスク部上でエッジ面を有する、請求項１～２５のいずれか１項に記載の半導体基板。
【請求項27】
前記半導体層は、前記マスク部上でエッジ面を有さない一体形状である、請求項１～２５のいずれか１項に記載の半導体基板。
【請求項28】
前記半導体層上に機能層が設けられている、請求項１～２７のいずれか１項に記載の半導体基板。
【請求項29】
請求項２８に記載の半導体層および機能層を含む半導体デバイス。
【請求項30】
請求項２８に記載の半導体基板を含む、電子機器。
【請求項31】
請求項２９に記載の半導体デバイスを含む、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体基板、半導体デバイス、電子機器に関する。
【背景技術】
【0002】
ＧａＮ（窒化ガリウム）を用いた半導体装置は、一般的にＳｉ（シリコン）からなる半導体装置よりも電力変換効率が高い。これにより、ＧａＮを用いた半導体装置は、Ｓｉからなる半導体装置よりも電力損失が小さいので、省エネルギー効果が期待される。従来、ＧａＮを用いた半導体装置を製造するために、ＧａＮ系半導体素子を形成する技術に関する研究が行われている。例えば、特許文献１には、ＥＬＯ（Epitaxial Lateral Overgrowth）法を用いて、ＧａＮ系半導体層を、ＧａＮ系基板あるいは異種基板（例えば、サファイヤ基板）上に形成する手法が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１３－２５１３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１にも開示されているように、異種基板上に形成されたＧａＮ系半導体層は、表面転位（欠陥）を多く含む。
【課題を解決するための手段】
【0005】
本開示にかかる半導体基板は、ＧａＮ系半導体と格子定数が異なる主基板と、前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、平面視で前記開口部と重なるシード部と、前記シード部上およびマスク部上に配された、ＧａＮ系半導体を含む半導体層とを備え、前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、前記有効部の上面は、前記開口部の幅方向に沿う第１方向に１０μｍ、前記第１方向と直交する第２方向に１０μｍのサイズを有する少なくとも１つの低欠陥領域を含み、前記低欠陥領域では、ＣＬ法による線状欠陥が測定されない。
【発明の効果】
【0006】
異種基板上に形成されたＧａＮ系半導体層の裏面品質を高め、表面転位（欠陥）を低減することができる。
【図面の簡単な説明】
【0007】
【図1】本実施形態に係る半導体基板の構成を示す平面図および断面図である。
【図2】本実施形態に係る半導体基板の別構成を示す断面図である。
【図3】本実施形態に係る半導体基板の別構成を示す断面図である。
【図4】本実施形態に係る半導体基板の別構成を示す平面図および断面図である。
【図5】本実施形態に係る半導体基板の別構成を示す平面図および断面図である。
【図6】本実施形態に係る素子分離の工程を示す断面図である。
【図7】本実施形態に係る素子分離の工程を示す平面図である。
【図8】素子分離の工程の別例を示す断面図である。
【図9】素子分離の工程の別例を示す断面図である。
【図10】素子剥離の工程を示す断面図である。
【図11】素子剥離の工程の別例を示す断面図である。
【図12】本実施形態に係る電子機器の構成を示す模式図である。
【図13】本実施形態に係る電子機器の別構成を示す模式図である。
【図14】半導体層の横成長の一例を示す断面図である。
【図15】本半導体基板（ＥＬＯ半導体層がマスク上でエッジ面をもつ構成）の評価について示す平面図および模式図である。
【図16】本半導体基板（ＥＬＯ半導体層がマスク上でエッジ面をもつ構成）の評価について示す平面図および模式図である。
【図17】本半導体基板（ＥＬＯ半導体層がマスク上でエッジ面をもつ構成）の評価について示す平面図および模式図である。
【図18】本半導体基板（ＥＬＯ半導体層がマスク上でエッジ面をもつ構成）の評価について示す平面図および模式図である。
【図19】ＥＬＯ半導体層がマスク上でエッジ面をもたない一体型の半導体基板の評価について示す平面図および模式図である。
【図20】ＥＬＯ半導体層がマスク上でエッジ面をもたない一体型の半導体基板の評価について示す平面図および模式図である。
【図21】ＥＬＯ半導体層がマスク上でエッジ面をもたない一体型の半導体基板の評価について示す平面図および模式図である。
【図22】ＥＬＯ半導体層がマスク上でエッジ面をもたない一体型の半導体基板の評価について示す平面図および模式図である。
【図23】半導体基板１０（主基板はシリコン基板）のＥＬＯ半導体層８を対象としたＣＬ像である。
【図24】半導体基板１０（主基板はサファイア基板）のＥＬＯ半導体層８を対象としたＣＬ像である。
【図25】半導体基板１０のＥＬＯ半導体層裏面（剥離面）を対象としたＣＬ像である。
【図26】参考例のＧａＮ層表面のＣＬ像である。
【図27】参考例のＧａＮ層表面のＣＬ像である。
【図28】参考例のＧａＮ層表面のＣＬ像である。
【図29】参考例のＥＬＯ法成膜のＧａＮ層裏面（剥離面）を対象としたＣＬ像である。
【図30】参考例のＥＬＯ法成膜のＧａＮ層裏面（剥離面）を対象としたＣＬ像である。
【図31】実施例１の半導体基板の構成を示す断面図である。
【図32】実施例１での半導体層剥離の一例を示す断面図である。
【図33】実施例２の半導体基板の構成を示す断面図である。
【図34】実施例３の半導体基板の構成を示す断面図である。
【図35】実施例４の半導体基板の構成を示す断面図である。
【図36】実施例４の適用例を示す断面図である。
【図37】実施例５の構成を示す断面図である。
【図38】実施例６の構成を示す断面図である。
【図39】実施例６の別構成を示す断面図である。
【図40】半導体基板の製造装置の構成例を示すブロック図である。
【発明を実施するための形態】
【0008】
（半導体基板）
図１は、本実施形態に係る半導体基板の構成を示す平面図および断面図である。本実施形態に係る半導体基板１０（半導体ウエハー）は、図１に示すように、主基板１と、主基板１上に形成され、シード部３Ｓを含む下地層４と、下地層４上に形成され、平面視でシード部３Ｓと重なる開口部ＫＳおよびマスク部５を有するマスク層６と、シード部３Ｓ上およびマスク部５上に配された、ＧａＮ系半導体を含む半導体層８とを含む。マスク層４の開口部ＫＳはテーパ形状（下地層４側に向けて幅が狭くなる形状）でもよい。この場合、開口部ＫＳの幅、マスク部５の幅はマスク層上面を対象として表記することができる。ただし、これに限定されない。
図１は、本実施形態に係る半導体基板の構成を示す平面図および断面図である。本実施形態に係る半導体基板１０（半導体ウエハー）は、図１に示すように、主基板１と、主基板１上に形成され、シード部３Ｓを含む下地層４と、下地層４上に形成され、平面視でシード部３Ｓと重なる開口部ＫＳおよびマスク部５を有するマスク層６と、シード部３Ｓ上およびマスク部５上に配された、ＧａＮ系半導体を含む半導体層８とを含む。マスク層４の開口部ＫＳはテーパ形状（下地層４側に向けて幅が狭くなる形状）でもよい。この場合、開口部ＫＳの幅、マスク部５の幅はマスク層上面を対象として表記することができる。ただし、これに限定されない。
【0009】
ＧａＮ系半導体とは、ガリウム原子（Ｇａ）および窒素原子（Ｎ）を含む半導体であり、例えば、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮを挙げることができる。半導体基板とは、ＧａＮ系半導体を含む基板という意味であり、主基板１は、半導体であってもよいし、非半導体であってもよい。主基板１、下地層４およびマスク層６を含めてテンプレート基板７と呼ぶことがある。
【0010】
半導体層８は、開口部ＫＳから露出するシード部３Ｓを起点として、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって形成される。このため、半導体層８を、ＥＬＯ半導体層８と記載することがある。半導体層８の半導体層８の厚み方向はＺ方向（ＧａＮ系結晶の＜０００１＞方向）である。開口部ＫＳは長手形状であり、その幅方向はＸ方向（ＧａＮ系結晶の＜１１－２０＞方向）である。
【0011】
【0012】
半導体基板１０では、主基板上に複数の層が積層されているが、その積層方向を「上方向」とすることができる。また、半導体基板１０の法線方向と平行な視線で半導体基板１０を視ることを「平面視」と呼ぶことができる。
【0013】
（主基板）
主基板１には、ＧａＮ系半導体と異なる格子定数を有する異種基板を用いる。異種基板としては、シリコン（Ｓｉ）基板、サファイア（Ａｌ２Ｏ３）基板、シリコンカーバイド（ＳｉＣ）基板等を挙げることができる。ベース基板１００の面方位は、例えば、シリコン基板の（１１１）面、サファイア基板の（０００１）面、ＳｉＣ基板の６Ｈ－ＳｉＣ（０００１）面である。これらは例示であって、半導体層８をＥＬＯ法で成長させることができる基板および面方位であれば何でもよい。
主基板１には、ＧａＮ系半導体と異なる格子定数を有する異種基板を用いる。異種基板としては、シリコン（Ｓｉ）基板、サファイア（Ａｌ２Ｏ３）基板、シリコンカーバイド（ＳｉＣ）基板等を挙げることができる。ベース基板１００の面方位は、例えば、シリコン基板の（１１１）面、サファイア基板の（０００１）面、ＳｉＣ基板の６Ｈ－ＳｉＣ（０００１）面である。これらは例示であって、半導体層８をＥＬＯ法で成長させることができる基板および面方位であれば何でもよい。
【0014】
（下地層）
下地層４として、主基板側から順に、バッファ層２（例えば、ＡｌＮ層）およびシード層３（例えば、ＧａＮ系半導体）を設けることができる。バッファ層２は、主基板１とシード層３とがダイレクトに接触して互いに溶融することを低減することができる溶融抑制層である。また、シード層３の結晶性を高める効果もある。ＡｌＮ層は、例えばＭＯＣＶＤ法を用いて、厚さ１０ｎｍ程度～５μｍ程度に形成する。例えば、ＧａＮ系半導体であるシード層３と溶融し合わない主基板１を用いた場合には、バッファ層２を設けない構成も可能である。主基板１にシリコン基板等を用いた場合、シード層であるＧａＮ系半導体と溶融し合うため、例えば、ＡｌＮ層等のバッファ層２を設けることで、溶融が低減される。
下地層４として、主基板側から順に、バッファ層２（例えば、ＡｌＮ層）およびシード層３（例えば、ＧａＮ系半導体）を設けることができる。バッファ層２は、主基板１とシード層３とがダイレクトに接触して互いに溶融することを低減することができる溶融抑制層である。また、シード層３の結晶性を高める効果もある。ＡｌＮ層は、例えばＭＯＣＶＤ法を用いて、厚さ１０ｎｍ程度～５μｍ程度に形成する。例えば、ＧａＮ系半導体であるシード層３と溶融し合わない主基板１を用いた場合には、バッファ層２を設けない構成も可能である。主基板１にシリコン基板等を用いた場合、シード層であるＧａＮ系半導体と溶融し合うため、例えば、ＡｌＮ層等のバッファ層２を設けることで、溶融が低減される。
【0015】
シード層３には、例えば、ＡｌＧａＮ層を用いることができる。シード層３は、マスク層６の開口部ＫＳと重なるシード部３Ｓを含む。シード層３として、Ａｌ組成がグレーデットにＧａＮに近づくグレーデット層を用いることができる。グレーデット層は、例えば、ＡｌＮ層側から順に、第１層であるＡｌ０．７Ｇａ０．３Ｎ層、および第２層であるＡｌ０．３Ｇａ０．７Ｎ層を設けた積層体である。この場合、第２層（Ａｌ：Ｇａ：Ｎ＝０．３：０．７：１）におけるＧａの組成比（０．７／２＝０．３５）は、第１層（Ａｌ：Ｇａ：Ｎ＝０．７：０．３：１）におけるＧａの組成比（０．３／２＝０．１５）よりも大きい。グレーデット層は、ＭＯＣＶＤ法で容易に形成することができ、３層以上で構成してもよい。シード層３にグレーデット層を用いることで、異種基板である主基板１からの応力を緩和することができる。シード層３を、ＧａＮ層を含む構成とすることができる。この場合、シード層３をＧａＮ単層としてもよいし、シード層３であるグレーデット層の最上層をＧａＮ層にしてもよい。
【0016】
（マスク層）
マスク層６には、マスク部５および開口部ＫＳが形成される。マスク層６として、酸化シリコン（ＳｉＯｘ）膜、窒化シリコン（ＳｉＮｘ）膜、酸窒化シリコン膜（ＳｉＯＮ）、窒化チタン（ＴｉＮｘ）膜等の無機絶縁膜を用いることができる。例えば、下地層４上に、スパッタ法を用いて厚さ１００ｎｍ程度～４μｍ程度（好ましくは１５０ｎｍ程度～２μｍ程度）の酸化シリコン膜を全面形成し、酸化シリコン膜の全面にレジストを塗布する。その後、フォトリソグラフィー法を用いてレジストをパターニングし、ストライプ状の開口部を持ったレジストを形成する。その後、フッ酸（ＨＦ）、バッファードフッ酸（ＢＨＦ）等のウェットエッチャントによって酸化シリコン膜の一部を除去して開口部ＫＳとし、レジストを有機洗浄で除去することで、開口部ＫＳおよびマスク部５を有するマスク層６が形成される。
マスク層６には、マスク部５および開口部ＫＳが形成される。マスク層６として、酸化シリコン（ＳｉＯｘ）膜、窒化シリコン（ＳｉＮｘ）膜、酸窒化シリコン膜（ＳｉＯＮ）、窒化チタン（ＴｉＮｘ）膜等の無機絶縁膜を用いることができる。例えば、下地層４上に、スパッタ法を用いて厚さ１００ｎｍ程度～４μｍ程度（好ましくは１５０ｎｍ程度～２μｍ程度）の酸化シリコン膜を全面形成し、酸化シリコン膜の全面にレジストを塗布する。その後、フォトリソグラフィー法を用いてレジストをパターニングし、ストライプ状の開口部を持ったレジストを形成する。その後、フッ酸（ＨＦ）、バッファードフッ酸（ＢＨＦ）等のウェットエッチャントによって酸化シリコン膜の一部を除去して開口部ＫＳとし、レジストを有機洗浄で除去することで、開口部ＫＳおよびマスク部５を有するマスク層６が形成される。
【0017】
開口部ＫＳは長手形状であり、複数の開口部ＫＳが、ＥＬＯ半導体層８のａ軸方向（第１方向Ｘ）に第１周期をもって周期的に配列される。
【0018】
開口部ＫＳの幅は、０．１μｍ～２０μｍ程度とする。開口部ＫＳの幅が小さいほど、開口部ＫＳからＥＬＯ半導体層８に伝搬する貫通転移の数は減少する。また、後工程においてＥＬＯ半導体層８の剥離も容易になる。さらに、表面欠陥の少ない有効部の面積を大きくすることができる。
【0019】
マスク層６には、上記材料を含む積層膜、例えば酸化シリコン膜と窒化シリコン膜を含む積層膜を用いることもできる。
【0020】
（ＥＬＯ半導体層の成膜）
半導体層８（ＥＬＯ半導体層８）として、ＧａＮ系半導体層をＥＬＯ法で形成する。ＥＬＯ半導体層８がＧａＮで構成され、シード部３ＳがＧａＮを含んでいてもよい。例えば、主基板１、下地層４およびマスク層６を含むテンプレート基板２０をＭＯＣＶＤ装置に導入し、テンプレート基板２０上にＧａＮ層を成膜する。ＥＬＯ成膜条件の一例として、基板温度：１１２０℃、成長圧力：５０ｋＰａ、ＴＭＧ（トリメチルガリウム）：２２ｓｃｃｍ、ＮＨ３：１５ｓｌｍ、Ｖ／ＩＩＩ＝６０００（ＩＩＩ族原料の供給量に対する、Ｖ族原料の供給量の比）を採用することができる。
半導体層８（ＥＬＯ半導体層８）として、ＧａＮ系半導体層をＥＬＯ法で形成する。ＥＬＯ半導体層８がＧａＮで構成され、シード部３ＳがＧａＮを含んでいてもよい。例えば、主基板１、下地層４およびマスク層６を含むテンプレート基板２０をＭＯＣＶＤ装置に導入し、テンプレート基板２０上にＧａＮ層を成膜する。ＥＬＯ成膜条件の一例として、基板温度：１１２０℃、成長圧力：５０ｋＰａ、ＴＭＧ（トリメチルガリウム）：２２ｓｃｃｍ、ＮＨ３：１５ｓｌｍ、Ｖ／ＩＩＩ＝６０００（ＩＩＩ族原料の供給量に対する、Ｖ族原料の供給量の比）を採用することができる。
【0021】
半導体層８の成膜では、半導体層８とマスク部５との相互反応を低減し、半導体層８とマスク部５とがファンデルワールス力で接触する状態を維持することが好ましい。すなわち、半導体層８とマスク部５とは、主にファンデルワールス力で接触している。
【0022】
（ＥＬＯ半導体層の形状）
半導体層８は、平面視において開口部ＫＳとマスク部の中央５Ｃとの間に位置する有効部ＹＳ（後工程にて素子部を構成する部分）を有する。半導体層８のうち、シード部３Ｓ上に位置する部分（貫通転位が多い部分）は非有効部ＮＳとなる。すなわち、半導体層８は、相対的に貫通転位の少ない有効部ＹＳと、相対的に貫通転位の多い非有効部ＮＳを含む。機能層９が活性層（例えば、電子と正孔が結合する層）を含む場合、活性層は平面視で有効部ＹＳと重なるように設けることができる。ただし、Ｎ型電極等は、平面視で非有効部ＮＳと重なるように設けてもよい。
半導体層８は、平面視において開口部ＫＳとマスク部の中央５Ｃとの間に位置する有効部ＹＳ（後工程にて素子部を構成する部分）を有する。半導体層８のうち、シード部３Ｓ上に位置する部分（貫通転位が多い部分）は非有効部ＮＳとなる。すなわち、半導体層８は、相対的に貫通転位の少ない有効部ＹＳと、相対的に貫通転位の多い非有効部ＮＳを含む。機能層９が活性層（例えば、電子と正孔が結合する層）を含む場合、活性層は平面視で有効部ＹＳと重なるように設けることができる。ただし、Ｎ型電極等は、平面視で非有効部ＮＳと重なるように設けてもよい。
【0023】
貫通転位は、ＥＬＯ半導体層８の厚み方向（＜０００１＞方向、Ｚ方向）に沿って、半導体層８の下面または内部からその表面または表層に延びる転位（欠陥）である。貫通転位は、半導体層８の表面（ｃ面に平行）について、ＣＬ（Cathode luminescence）測定を行うことにより観察可能である。
【0024】
図１の半導体層８は、マスク部５の中央近傍にエッジ面（側面）８Ｅを有し、隣接するシード部３Ｓから成長した半導体層８と会合しない。なお、ｃ面のＥＬＯ半導体層８を島状に形成する場合、典型的には、ＥＬＯ半導体層８の側面は＜１－１０α＞面（αは任意の整数）、＜１１－２β＞面（βは任意の整数）もしくはこれらと結晶学的に等価な面により形成される。すなわち、半導体層８のエッジ面８Ｅが斜め面（ファセット）を有していてもよい。
【0025】
このように、隣り合う２つのシード部３Ｓから逆向きに横方向成長した半導体層８同士がマスク部５上で接触（会合）せず、ギャップ（間隙）ＧＰをもつことで、半導体層８の内部応力を低減することができる。これにより、半導体層８に生じるクラック、欠陥を低減することができる。この効果は、主基板１が異種基板である本実施形態で特に効果的となる。ギャップＧＰの幅は４μｍ以下が好ましく、より好ましくは３μｍ以下である。
【0026】
半導体層８は、ｎ型のＧａＮ系半導体でもよい（ドナーとしては、例えばシリコン）。半導体層８よりも上層に、例えばｐ型半導体層を含む機能層９を形成する場合（図２参照）、半導体層８がｎ型ドーパントとしてシリコンや酸素を有する場合、ｐ型ドーパント（マグネシウム等）が補償されうるところ、ギャップＧＰの幅を上記範囲に抑えることでこの現象を大幅に低減することができる。
【0027】
図３は、本実施形態に係る半導体基板の別構成を示す断面図である。機能層９を形成する場合、図３のようにエッジグロース９Ｇ（角部）が生じることがある。例えば、機能層９がＡｌＧａＮ層を含む場合である。エッジグロースは、１０μｍ以上の幅、高さ２００～３００ｎｍ程度のサイズになることもあり、後工程の障害となるが、ギャップＧＰの幅を上記範囲に抑えることでエッジグロース９Ｇを大幅に低減する（例えば、１００ｎｍ以下）ことができる。
【0028】
図４および図５は、本実施形態に係る半導体基板の別構成を示す平面図および断面図である。図４の半導体層８は、隣り合う２つのシード部３Ｓから逆向きに横方向成長した半導体層同士が、マスク部の中央５Ｃ近傍で会合し、一体化した構成を有する。この構成においては、ＥＬＯ半導体層８の成膜条件、マスク部５の幅等を適宜設定することで、図５に示すように、会合点である、マスク部の中央５Ｃの近傍に中空部８Ｃを形成させてもよい。中空部８Ｃの形状は、マスク部５側が幅広となる形状（例えば、断面視で錘型、滴型）である。この場合の半導体層８は、平面視で中空部８Ｃと重なる部分（非有効部ＮＳ）を有している。すなわち、半導体層８は、有効部ＹＳと、有効部ＹＳに隣接した非有効部ＮＳを有していることになる。
【0029】
マスク層６の材料として用いられる、酸化シリコン、窒化シリコンおよび酸窒化シリコン膜は、ＧａＮ系半導体と比べて熱膨張係数が小さいため、１０００℃程度で会合させたＥＬＯ半導体層８を室温に降温する際、熱膨張係数の違いに起因してＥＬＯ半導体層８にクラックが生じうる。中空部８Ｃは、半導体層８の内部応力を大幅に低減する効果があるため、このようなクラックの発生を効果的に低減することができる。また、半導体層８の表面は、中空部８Ｃの上部にあたる部分に窪み８Ｄを有していてもよい。この窪み８Ｄも半導体層８の内部応力を緩和する効果がある。
【0030】
（機能層）
図２の半導体基板１０は、半導体層８上に機能層９を含む。機能層９は、例えば、ＧａＮ系のｎ型半導体層、ＧａＮ系のノンドープ半導体層、ＧａＮ系のｐ型半導体層、導電層、および絶縁層の少なくとも１つを含む。機能層９のＧａＮ系半導体層については、どのような成膜方法でもよい。
図２の半導体基板１０は、半導体層８上に機能層９を含む。機能層９は、例えば、ＧａＮ系のｎ型半導体層、ＧａＮ系のノンドープ半導体層、ＧａＮ系のｐ型半導体層、導電層、および絶縁層の少なくとも１つを含む。機能層９のＧａＮ系半導体層については、どのような成膜方法でもよい。
【0031】
機能層９は、機能層８とともに半導体デバイス（例えば、ＬＥＤ、レーザ）を構成するものでもよいが、これに限定されない。例えばＧａＮ系のｎ型半導体層だけを設けてもよい。
【0032】
（半導体基板上での素子分離）
図６は、本実施形態に係る、素子分離の工程を示す断面図である。図７は、本実施形態に係る素子分離の工程を示す平面図である。図６に示すように、半導体基板１０において平面視で開口部ＫＳと重なる領域ＡＫを、気相エッチングを用いて、下地層４に到るまで除去する。
図６は、本実施形態に係る、素子分離の工程を示す断面図である。図７は、本実施形態に係る素子分離の工程を示す平面図である。図６に示すように、半導体基板１０において平面視で開口部ＫＳと重なる領域ＡＫを、気相エッチングを用いて、下地層４に到るまで除去する。
【0033】
ここでは、下地層４、マスク層６、半導体層８および機能層９それぞれの一部が除去対象となり、除去後に形成されるトレンチＴＲ（素子分離溝）内には、下地層４およびマスク部５が露出する。トレンチＴＲの開口幅は、マスク層の開口部ＫＳの幅よりも大きくすることが望ましい。素子分離の工程によって、半導体基板１０において、素子部ＤＳを分離することができる。この段階では、素子部ＤＳは、テンプレート基板のマスク部５とファンデルワールス結合しており、半導体基板１０の一部である。
【0034】
図７に示すように、トレンチＴＲは、平面視において格子形状（ラティスパターン）に形成することができる。この場合、隣り合う横トレンチ（Ｘ方向に延伸）と隣り合う縦トレンチ（Ｙ方向に延伸）とで囲まれる領域に素子部ＤＳが１つ含まれる構成としてもよい。
【0035】
気相エッチングは、一般的なフォトリソグラフィ法で実現される。エッチング終了後に、気相エッチングのマスクとなったフォトレジストを除去する必要があるが、弱超音波を用いた有機洗浄を行えば、素子部ＤＳがマスク部５から剥がれ落ちるおそれは少ない。
【0036】
図８は、素子分離の工程の別例を示す断面図である。図８のように、半導体基板１０において平面視で開口部ＫＳと重なる領域およびギャップ部ＧＰと重なる領域を、気相エッチングを用いて、下地層４に到るまで除去してもよい。こうすれば、半導体層８の第２方向（開口部ＫＳの長手方向、Ｙ方向）の蛇行が解消され、形状の揃った素子部ＤＳを得ることができる。
【0037】
図９は、素子分離の工程の別例を示す断面図である。図９のように、半導体基板１０において平面視で開口部ＫＳと重なる領域およびマスク部５中央部（非有効部ＮＳ）と重なる領域を、気相エッチングを用いて、下地層４に到るまで除去することができる。
【0038】
（テンプレート基板からの素子剥離）
図１０は、素子剥離の工程を示す断面図である。半導体層８とマスク部５は、ファンデルワールス力（弱い力）で結合しているため、図１０に示すように、スタンプ装置ＳＴ等の引力（粘着力、吸引力、静電力等）によって機能層９を引き上げることで、素子部ＤＳを容易にテンプレート基板から剥離し、半導体デバイス２０とすることができる。粘弾性エラストマースタンプ、静電接着スタンプ等を用いてマスク部５から直接剥離できることは、コスト、スループット等の面で大きなメリットとなる。ただし、マスク部５と半導体層８との癒着があると剥離が難しくなるため、このような癒着を低減することの意義は大きい（後述）。粘弾性エラストマースタンプ、静電接着スタンプ等を半導体層８に接触させた後、例えば超音波による振動等を加えてもよい。この振動等によって、さらに容易に、マスク部５から半導体層８を剥離することができる。
図１０は、素子剥離の工程を示す断面図である。半導体層８とマスク部５は、ファンデルワールス力（弱い力）で結合しているため、図１０に示すように、スタンプ装置ＳＴ等の引力（粘着力、吸引力、静電力等）によって機能層９を引き上げることで、素子部ＤＳを容易にテンプレート基板から剥離し、半導体デバイス２０とすることができる。粘弾性エラストマースタンプ、静電接着スタンプ等を用いてマスク部５から直接剥離できることは、コスト、スループット等の面で大きなメリットとなる。ただし、マスク部５と半導体層８との癒着があると剥離が難しくなるため、このような癒着を低減することの意義は大きい（後述）。粘弾性エラストマースタンプ、静電接着スタンプ等を半導体層８に接触させた後、例えば超音波による振動等を加えてもよい。この振動等によって、さらに容易に、マスク部５から半導体層８を剥離することができる。
【0039】
図１１は素子剥離の工程の別例を示す断面図である。図１１に示すように、マスク部５をウェットエッチングし、半導体層８の素子部ＤＳがシード層３とのみ接続した状態とした後にテープＴＰ等で機械的に素子部ＤＳをテンプレート基板７から剥離してもよい。この場合、開口部ＫＳ上をエッチングする必要がないため、大型の半導体デバイス２０を形成することができる。この剥離方法は、半導体層８が分離型の場合（マスク部上にエッジ面をもつ場合）に、素子分離の工程を省くことができるメリットがある。半導体層８が一体型の場合（マスク部上にエッジ面をもたない場合）は、エッチャント流入用の掘り込み（下地層まで）を形成すればよく、素子剥離が容易というメリットがある。
【0040】
（半導体デバイス）
図１０および図１１に示すように、テンプレート基板７から剥離された素子部ＤＳは半導体デバイス２０として機能する。具体的な半導体デバイス２０としては、例えば、発光ダイオード（ＬＥＤ）、半導体レーザ、ショットキーダイオード、フォトダイオード、トランジスタ（パワートランジスタ、高電子移動度トランジスタを含む）等を挙げることができる。
図１０および図１１に示すように、テンプレート基板７から剥離された素子部ＤＳは半導体デバイス２０として機能する。具体的な半導体デバイス２０としては、例えば、発光ダイオード（ＬＥＤ）、半導体レーザ、ショットキーダイオード、フォトダイオード、トランジスタ（パワートランジスタ、高電子移動度トランジスタを含む）等を挙げることができる。
【0041】
（電子機器）
図１２は、本実施形態に係る電子機器の構成を示す模式図である。図１２の電子機器３０は、半導体層８および機能層９を含む半導体デバイス２０と、半導体デバイス２０が実装される駆動基板２３と、駆動基板２３を制御する制御回路２５とを含む。図１３は、本実施形態に係る電子機器の別構成を示す模式図である。図１３の電子機器３０は、半導体層８および機能層９を含む半導体基板１０と、半導体基板１０が実装される駆動基板２３と、駆動基板２３を制御する制御回路２５とを含む。この場合、主基板１が光透過性を有する基板（例えば、サファイア基板）であってもよい。
図１２は、本実施形態に係る電子機器の構成を示す模式図である。図１２の電子機器３０は、半導体層８および機能層９を含む半導体デバイス２０と、半導体デバイス２０が実装される駆動基板２３と、駆動基板２３を制御する制御回路２５とを含む。図１３は、本実施形態に係る電子機器の別構成を示す模式図である。図１３の電子機器３０は、半導体層８および機能層９を含む半導体基板１０と、半導体基板１０が実装される駆動基板２３と、駆動基板２３を制御する制御回路２５とを含む。この場合、主基板１が光透過性を有する基板（例えば、サファイア基板）であってもよい。
【0042】
電子機器としては、表示装置、レーザ出射装置（ファブリペロータイプ、面発光タイプを含む）、照明装置、通信装置、情報処理装置、電力制御装置を挙げることができる。
（ＥＬＯ半導体層裏面の空隙）
以下では、半導体基板１０におけるＥＬＯ半導体層８の裏面（マスク部５との境界面）について説明する。
（ＥＬＯ半導体層裏面の空隙）
以下では、半導体基板１０におけるＥＬＯ半導体層８の裏面（マスク部５との境界面）について説明する。
【0043】
異種基板を用い、かつマスク部５を幅広にする場合は、ＥＬＯ半導体層８の裏面に空隙が生じることがある。この空隙はＥＬＯ半導体層８の表面欠陥の原因（例えば、半導体層８に応力がかかった際に欠陥の起点）となり、ＥＬＯ半導体層８上に形成されるデバイスの特性悪化、信頼性の低下を招くことになる。本実施形態では、横方向成膜レートを高め、ＥＬＯ半導体層８とマスク部５との相互反応を低減することで、マスク部５の表面モフォロジーを改善し、結果として、ＥＬＯ半導体層８の裏面の空隙およびマスク部５との癒着を低減することに成功した。
【0044】
具体的には、マスク部５の劣化を低減するため、横方向成膜レートを高め、マスク部５を横方向成長膜（ＥＬＯ半導体層８）によって速やかに覆っている。ＭＯＣＶＤの中で、横方向成膜レートが小さい場合、マスク部５を高温下で水素および窒素に長時間曝すことになり、マスク部５の蒸発および分解が進み、表面モフォロジーの悪化、ピンホールの発生、ピットの発生等を招くおそれがあるからである。
【0045】
横方向成膜レートを高める手法は、以下のとおりである。まず、マスク層６の開口部ＫＳから露出したシード部上に、ｃ軸方向に成長する縦成長層を形成し、その後、ａ軸方向に成長する横成長層を形成する。この際、縦成長層の厚みを、１０μｍ以下、好ましくは５μｍ以下、さらに好ましくは３μｍ以下とすることで、横成長層の厚みを低く抑え、横方向成膜レートを高めることができる。
【0046】
図１４は、半導体層の横成長の一例を示す断面図である。図１４に示すように、開口部ＫＳと重なるシード部３Ｓ上に、イニシャル成長層ＳＬを形成し、その後、イニシャル成長層ＳＬから半導体層８を横方向成長させることが望ましい。イニシャル成長層ＳＬは、半導体層８の横方向成長の起点となる。半導体層８の成膜においては、イニシャル成長層ＳＬのエッジが、マスク部５の上面に乗りあがる直前（マスク部５の側面上端に接している段階）、またはマスク部５の上面に乗り上がった直後のタイミングでイニシャル成長層ＳＬの成膜を止める（すなわち、このタイミングで、ＥＬＯ成膜条件を、ｃ軸方向成膜条件からａ軸方向成膜条件に切り替える）ことが好ましい。こうすれば、イニシャル成長層ＳＬがマスク部５からわずかに突出している状態から横方向成膜を行なうため、半導体層８の厚み方向への成長に材料が消費されることを低減し、効果的に半導体層８を高速で横方向成長させることができる。イニシャル成長層ＳＬは、例えば、２．０μｍ以上３．０μｍ以下の厚さに形成すればよい。
【0047】
図１４のようにイニシャル成長層ＳＬを成膜した後に半導体層８を横方向成長させることで、有効部ＹＳ内部の非貫通転位を多くする（有効部ＹＳ表面における貫通転位密度を低減する）ことができる。また、有効部ＹＳ内部における不純物濃度（例えば、シリコン、酸素）の分布を制御することができる。なお、半導体層８の成膜中の条件を適宜制御することによって、半導体層８をＺ方向（ｃ軸方向）に成長させたり、Ｘ方向（ａ軸方向）に成長させたりする制御が可能である。
【0048】
非貫通転位は、ｃ軸に平行な面（厚み方向に平行な面）による断面においてＣＬ観測される転位であり、主には基底面（ｃ面）転位である。ｃ軸に平行な面は、（１－１００）面に平行な面（法線がＹ方向の面）であってもよいし、（１１－２０）面に平行な面（法線がＸ方向の面）であってもよい。
【0049】
半導体層８の有効部ＹＳの非貫通転位密度は、有効部ＹＳの貫通転位密度よりも大きい。換言すれば、半導体層８の有効部ＹＳは、非貫通転位密度が貫通転位密度よりも大きい、ＧａＮ系結晶体（ＧａＮ系レイヤ）と表現することができる。この場合の非貫通転位密度は、貫通転位密度の１０倍以上、例えば２０倍以上とすることができる。貫通転位密度は、例えば、５×１０６〔個／ｃｍ２〕以下とすることができる。有効部（ＧａＮ系結晶体）の幅（Ｘ方向の長さ）は、例えば、１０μｍ以上とすることができる。また、有効部（ＧａＮ系結晶体）を、Ｘ方向（ａ軸方向）のサイズよりもＹ方向（ｍ軸方向）のサイズが大きい長手形状とすることができる。有効部（ＧａＮ系結晶体）については、（１１－２０）面に平行な面による断面の非貫通転位密度が、（１－１００）面に平行な面による断面の非貫通転位密度よりも大きくてもよい。また、有効部（ＧａＮ系結晶体）は、横方向（Ｘ方向）成長によって形成されるため、Ｘ方向に関して、成長初期にあたる一方の端部よりも成長末期にあたる他方の端部の方が不純物（マスク層６に含まれる原子、例えばシリコン、酸素）の濃度が低い構成とすることができる。
【0050】
マスク部５の質（厚みの均一性、膜質等）は、マスク部５が形成される下地層の表面平坦性、結晶性、材質の影響を受ける。下地層に欠陥部があると、その欠陥部からマスク部５と下地層の反応が進み、マスク部５の質が低下する。この結果、マスク部５とその上に成膜されるＥＬＯ半導体層８の反応が促進され、ＥＬＯ半導体の裏面（マスク部５との境界面）に空隙が発生することがある。ＥＬＯ法では、マスク部５の両側から中央に向けて成膜が進むため、中央に近い部分（成膜までの時間が長い部分）に空隙が生じ易い。
【0051】
ＥＬＯ半導体層８の成膜温度については、１２００℃を超える高温よりも、１１５０℃以下の温度が好ましい。１０００℃を下回るような低温においてもＥＬＯ半導体層８の形成は可能であり、相互反応低減の観点ではより好ましいといえる。このような低温成膜においては、ガリウム原料としてトリメチルガリウム（ＴＭＧ）を用いると、原料が十分に分解されず、ガリウム原子と炭素原子が同時にＥＬＯ半導体層８に、通常より多く取り込まれることが分かった。ＥＬＯ法は、ａ軸方向の成膜は早く、ｃ軸方向の成膜が遅いため、ｃ面成膜時に多く取り込まれるためであると考えられる。
【0052】
ＥＬＯ半導体膜に取り込まれた炭素（カーボン）は、マスク部５との反応を低減し、マスク部５との相互反応を低減し、マスク部５との癒着などを引き起こさないことが分かっている。そのため、ＥＬＯ半導体層８の低温成膜では、アンモニアの供給量を減らし、低Ｖ／ＩＩＩ（＜１０００）程度で成膜することで、原料あるいはチャンバー雰囲気内の炭素元素をＥＬＯ半導体層８が取り込み、マスク部５との反応を低減することができる。この場合、半導体層８が炭素（カーボン）を含む構成となる。
【0053】
また、１０００℃を下回るような低温成膜では、ガリウム原料ガスとしてトリエチルガリウム（ＴＥＧ）を用いることが好ましい。ＴＥＧはＴＭＧに比べ、低温で有機原料が効率よく分解するため、横方向成膜レートを高めることができる。
【0054】
ＥＬＯ半導体層８としてＩｎＧａＮ層を形成してもよい。ＩｎＧａＮ層の横方向成膜は、例えば１０００℃を下回るような低温で行う。高温ではインジウムの蒸気圧が高くなり、膜中に有効に取り込まれないためである。成膜温度が低温になることで、マスク部５とＩｎＧａＮ層の相互反応が低減される効果がある。また、ＩｎＧａＮ層は、ＧａＮ層よりもマスク部５との反応性が低いという効果もある。ＩｎＧａＮ層にインジウムがＩｎ組成レベル１％以上で取り込まれるようになると、マスク部５との反応性がさらに低下するため、望ましい。ガリウム原料ガスとしては、トリエチルガリウム（ＴＥＧ）を用いることが好ましい。
【0055】
マスク部５とＥＬＯ半導体層８の相互反応は、様々な要因により複合的に引き起こされるため、上述の方策を組み合わせてもよい。
【0056】
ＥＬＯ半導体層８の裏面における空隙の発生を抑えることで、ＥＬＯ半導体層８表面の線状欠陥を低減することができる。ＥＬＯ半導体層８のｍ面は応力に対して脆弱であり、欠陥が発生しやすい。この線状欠陥は、ｍ面に沿った結晶の滑りによって生じたものであると考えられる。
【0057】
（ＥＬＯ半導体層裏面の癒着）
異種基板を用い、かつマスク部５を幅広にする場合は、ＥＬＯ半導体層８の裏面にマスク部５との癒着が生じることがある。この癒着が存在すると、ＥＬＯ半導体層８と異種基板との熱膨張係数の違いによって発生する応力が緩和され難くなり、表面欠陥の原因となる。また、ＥＬＯ半導体層８をテンプレート基板７から剥離する際に、剥離歩留まりを悪化させる。
異種基板を用い、かつマスク部５を幅広にする場合は、ＥＬＯ半導体層８の裏面にマスク部５との癒着が生じることがある。この癒着が存在すると、ＥＬＯ半導体層８と異種基板との熱膨張係数の違いによって発生する応力が緩和され難くなり、表面欠陥の原因となる。また、ＥＬＯ半導体層８をテンプレート基板７から剥離する際に、剥離歩留まりを悪化させる。
【0058】
本実施形態では、ＥＬＯ半導体層８とマスク部５との相互反応を低減することで、ＥＬＯ半導体層８とマスク部５との癒着を低減する。具体的には、マスク部５の材質および厚みを最適化するとともに、マスク部５の膜密度を高める。マスク部５の膜密度が低い場合、ＭＯＣＶＤ装置内の高温、水素雰囲気の成膜に対して、膜の蒸発が早かったり、エッチングレートが高くなったりする。このようなマスク部５を横方向成長するＥＬＯ半導体層８が覆っていくと、マスク部５とＥＬＯ半導体層８が癒着する。これは、マスク部５とＥＬＯ半導体層８が混じり合った反応層が生じてＥＬＯ半導体層８がマスク部５に固着してしまうからだと考えられる。
【0059】
ＥＬＯ半導体層８とマスク部５が固着すると、ＥＬＯ半導体層８の裏面に中間層（マスク部５と半導体層８が反応したり、混じり合ったりしている層）が形成される。この中間層（癒着層）は、フッ酸等のエッチャントを用いてマスク部５を除去した場合でも除去されず、ＥＬＯ半導体層８の裏面に残る。そのため、中間層が形成されると、テンプレート基板７から剥離した後のＥＬＯ半導体層８の裏面の表面モフォロジーが悪化する。癒着の影響が少ないものは、ＡＦＭ（Atomic Force Microscope)で算術平均表面粗さＲａが１０ｎｍ以下であり、好ましいものは１ｎｍ程度となる。また、癒着の影響が大きいものは、Ｒａが１３ｎｍ程度であった。後述する剥離方法（実施例１参照）を用い、ＥＬＯ半導体層８の裏面の表面粗さをＡＦＭで測定することで、癒着の状態等を知ることができる。
【0060】
（マスク層の好適な構成）
マスク層としては、上述のシリコン酸化膜（ＳｉＯｘ）のほかに、窒化チタン膜（ＴｉＮ等）、シリコン窒化膜（ＳｉＮなど）、シリコン酸窒化膜（ＳｉＯＮ）、および高融点金属膜のいずれか１つからなる単層膜あるいは２以上からなる複層膜を挙げることができる。
マスク層としては、上述のシリコン酸化膜（ＳｉＯｘ）のほかに、窒化チタン膜（ＴｉＮ等）、シリコン窒化膜（ＳｉＮなど）、シリコン酸窒化膜（ＳｉＯＮ）、および高融点金属膜のいずれか１つからなる単層膜あるいは２以上からなる複層膜を挙げることができる。
【0061】
ＥＬＯ法に一般的に用いられる酸化シリコン膜を用いても、マスク層の成膜条件、ＥＬＯ半導体層８の成膜条件の最適化により、マスク部５およびＥＬＯ半導体層８間の相互反応を効果的に低減することができるが、シリコン窒化膜、シリコン酸窒化膜でもよい。
【0062】
酸化シリコン膜は、ＥＬＯ半導体層８形成中に微量ながら分解、蒸発し、ＥＬＯ半導体層８に取り込まれてしまうことがあるが、シリコン窒化膜、シリコン酸窒化膜は、高温で分解、蒸発し難いというメリットがある。
【0063】
そこで、マスク層を、シリコン窒化膜あるいはシリコン酸窒化膜の単層膜としてもよいし、下地層上にシリコン酸化膜およびシリコン窒化膜をこの順に形成した複層膜としてもよいし、下地層上にシリコン窒化膜およびシリコン酸化膜をこの順に形成した複層膜としてもよいし、下地層上にシリコン窒化膜、シリコン酸化膜およびシリコン窒化膜をこの順に形成した複層膜としてもよい。
【0064】
マスク部５のピンホール等の異常個所は、成膜後に有機洗浄などを行い、再度成膜装置に導入して同膜種を形成することで、異常個所を消滅させてもよい。一般的なシリコン酸化膜を用い、上記のような再成膜方法を用いて良質なマスク層を形成してもよい。
【0065】
（本半導体基板の評価）
以下では、半導体基板１０の評価を説明する。図１５～図１８は本半導体基板（ＥＬＯ半導体層がマスク上でエッジ面をもつ構成）の評価について示す平面図および模式図である。半導体層８の裏面（マスク部との境界面８Ｒ）については、マスク部５と接する境界面の状態で評価することもできるし、半導体層８をマスク部５から剥離し、その剥離面を評価することもできる。この場合、マスク部５をウェットエッチング等で除去すれば半導体層８を剥離することができる（なお、半導体層８が一体型の場合は下地層４までの事前掘り込みを行ってもよい）。
以下では、半導体基板１０の評価を説明する。図１５～図１８は本半導体基板（ＥＬＯ半導体層がマスク上でエッジ面をもつ構成）の評価について示す平面図および模式図である。半導体層８の裏面（マスク部との境界面８Ｒ）については、マスク部５と接する境界面の状態で評価することもできるし、半導体層８をマスク部５から剥離し、その剥離面を評価することもできる。この場合、マスク部５をウェットエッチング等で除去すれば半導体層８を剥離することができる（なお、半導体層８が一体型の場合は下地層４までの事前掘り込みを行ってもよい）。
【0066】
半導体基板１０について、ＥＬＯ半導体層８の表面をＣＬ（カソードルミネセンス）法で測定した結果、有効部ＹＳの上面８Ｆは、開口部ＫＳの幅方向に沿う第１方向Ｘ（ａ軸方向）に１０μｍ、第１方向と直交する第２方向Ｙ（ｍ軸方向）に１０μｍのサイズを有する少なくとも１つの低欠陥領域ＡＬが含まれ、低欠陥領域ＡＬでは、線状欠陥（ｍ面滑りに起因すると考えられる、第１方向Ｘに対して斜めをなす線状欠陥）が測定されなかった（図１５参照、評価基準１）。より具体的には、有効部ＹＳの上面は、第１方向Ｘに並ぶ複数の低欠陥領域ＡＬと、第２方向Ｙに並ぶ複数の低欠陥領域ＡＬとを含んでいた（図１５参照、評価基準２）。有効部ＹＳの第１方向のサイズは、開口部ＫＳの幅よりも大きかった（図１５参照、評価基準３）。
【0067】
有効部ＹＳは、マスク部５との境界面８Ｒにおいて、第１方向Ｘに１０μｍ、第２方向Ｙに１０μｍのサイズを有する第１領域Ａ１と、前記サイズと同サイズであって、第１領域Ａ１よりもマスク部５の中央側に位置し、かつマスク部５の中央５Ｃとの間隔ＰＴがマスク部５の幅の３０％以下である第２領域Ａ２とを有していた。そして、有効部ＹＳをマスク部５から剥離し、第１領域Ａ１および第２領域Ａ２をＡＦＭで観察した結果、第１領域Ａ１における長径０．１〔μｍ〕以上の凹部の数は、第２領域Ａ２における長径０．１〔μｍ〕以上の凹部の数以下であった（図１６参照、評価基準４）。また、第１領域Ａ１に存在する凹部の長径は１μｍ以下であった（以下、評価基準５）。
【0068】
また、マスク部５から剥離する前の有効部ＹＳについて、第１領域Ａ１および第２領域Ａ２の断面観察をＡＦＭで行った結果、第１領域Ａ１における長径０．１〔μｍ〕以上の空隙（ボイド）の数は、第２領域Ａ２における長径０．１〔μｍ〕以上の空隙の数以下であった（図１６参照、評価基準６）。
【0069】
有効部ＹＳは、マスク部５との境界面８Ｒにおいて、第１方向Ｘに１０μｍ、第２方向Ｙに１０μｍのサイズを有する第３領域Ａ３と、前記サイズと同サイズであって、第３領域Ａ３よりもマスク部５の中央側に位置した第４領域Ａ４とを有していた。そして、有効部ＹＳをマスク部５から剥離し、第１領域Ａ３および第２領域Ａ４をＡＦＭで観察した結果、第３領域Ａ３の癒着面積は、第４領域Ａ４の癒着面積よりも小さかった（図１７参照、評価基準７）。さらに、第３領域Ａ３は、マスク部５との癒着が実質的に見られない非癒着領域であった（以下、評価基準８）。なお、第４領域Ａ４は、マスク部の中央５Ｃとの間隔ＰＴがマスク部５の幅の３０％以下となる位置であった。
【0070】
有効部ＹＳは、第１部分Ｐ１と、第１部分Ｐ１よりも開口部ＫＳから遠く、開口部ＫＳとの間隔ＫＴが１０μｍ以上である第２部分Ｐ２とを含み、第１部分Ｐ１をマスク部５から剥離したときの剥離面Ｆ１の表面粗さ（Ｒａ）を第１表面粗さ、第２部分Ｐ２をマスク部５から剥離したときの剥離面Ｆ２の表面粗さ（Ｒａ）を第２表面粗さとして、第１表面粗さは、第２表面粗さ以下であった（図１８参照、評価基準９）。ここでは、各剥離面の５μｍ×５μｍの範囲についての算術平均あらさ（Ｒａ）を、ＡＦＭで測定した粗さ曲線の一部を基準長さで抜き出し、その区間の凹凸状態を平均値で表すことができる。さらに、第１表面粗さに対する第２表面粗さの比の値が、１．０～１０であった（評価基準１０）。さらに、有効部ＹＳをマスク部５から剥離したときの剥離面（Ｆ１・Ｆ２を含む）に、第１方向に１０μｍ、第２方向に１０μｍのサイズを有し、長径０．１〔μｍ〕以上の凹部が存在しない平坦領域が含まれていた（評価基準１１）。また、第２表面粗さが１０〔ｎｍ〕未満であった（評価基準１２）。また、平面視において、第１部分Ｐ１が開口部ＫＳに隣接するとともに、第２部分Ｐ２とマスク部の中央５Ｃとの間隔ＰＴがマスク部５の幅の３０％以下であった（評価基準１３）。また、第１部分Ｐ１の剥離面Ｆ１に含まれる長径０．１μｍ以上の凹部が剥離面に占める面積割合を第１凹部占有率、第２部分の剥離面Ｆ２に含まれる長径０．１μｍ以上の凹部が剥離面に占める面積割合を第２凹部占有率として、第１凹部占有率は、第２凹部占有率以下であった（評価基準１４）。ここでは、各剥離面の５μｍ×５μｍの範囲についてＡＦＭにて凹部（空隙領域）を測定し、その長径、占有率等を得ることができる。
【0071】
また、第１部分Ｐ１の剥離面Ｆ１における不純物濃度は、第２部分Ｐ２の剥離面Ｆ２における不純物濃度よりも大きかった（評価基準１５）。
【0072】
さらに、有効部ＹＳの上面８Ｒにおける貫通転位密度が５×１０６〔個／ｃｍ２〕以下であった（評価基準１６）。
【0073】
上述のとおり、半導体層８の表面陥生を低減するには、マスク部５との癒着を低減して応力の緩和を行うとともに、表面欠陥（ｍ面滑り）の原因となる空隙の発生を低減することが重要である。
【0074】
マスク５の開口部ＫＳからマスク５上に横方向成長するＥＬＯ半導体層８の結晶性は極めて高い。半導体基板１０では、マスク部５と半導体層８の相互反応を低減することで、半導体層８の裏面に発生する空隙、癒着を低減し、主基板１からの応力を効果的に緩和することができている。これにより、有効部ＹＳに発生する欠陥は半導体層８の表面まで貫通することなく、その内部に閉じ込められていることがわかる。
【0075】
【0076】
図２３は、半導体基板１０（主基板はシリコン基板）のＥＬＯ半導体層８を対象としたＣＬ（カソードルミネセンス）像である。有効部ＹＳには、暗点も暗線も観測されない。非有効部ＮＳにのみ、シリコン基板とＧａＮの格子定数差からくる貫通転位が１０１９／ｃｍ２程度存在している。
【0077】
図２４は、半導体基板１０（主基板はサファイア基板）のＥＬＯ半導体層８を対象としたＣＬ（カソードルミネセンス）像である。ＥＬＯ半導体層８は、テンプレート基板からメカニカルに剥離しているため、非有効部は少しダメージを受けており、剥離面が平坦ではないため、ＣＬ像が少し乱れているものの、有効部には、貫通転位である暗点、暗線等は見られないか、もしくは低い転位密度を実現できている。
【0078】
図２５は、半導体基板１０のＥＬＯ半導体層裏面（剥離面）を対象としたＣＬ像である。有効部ＹＳには、空隙も癒着も見られないことがわかる。
【0079】
（ＥＬＯ成膜の参考例）
図２６は、参考例のＧａＮ層表面のＣＬ像である。この参考例では、主基板としてサファイアを用い、ＥＬＯ法によるＧａＮ層を製膜している。開口部上には、高密度の貫通転位（Dislocation）である暗点（１０１８～１０１９／ｃｍ２）と暗線の両方が存在している。また、マスク部上においても、開口部上よりは密度は低下するものの、暗点と暗線が観測される。
図２６は、参考例のＧａＮ層表面のＣＬ像である。この参考例では、主基板としてサファイアを用い、ＥＬＯ法によるＧａＮ層を製膜している。開口部上には、高密度の貫通転位（Dislocation）である暗点（１０１８～１０１９／ｃｍ２）と暗線の両方が存在している。また、マスク部上においても、開口部上よりは密度は低下するものの、暗点と暗線が観測される。
【0080】
図２７は、参考例のＧａＮ層表面のＣＬ像である。この参考例では、主基板としてシリコンを用い、ＥＬＯ法によるＧａＮ層を製膜している。開口部上には、１０１９／ｃｍ２程度の暗点が観測され、マスク部上においても暗線が観測されている。
【0081】
図２８は、参考例のＧａＮ層表面のＣＬ像である。この参考例では、主基板としてシリコンを用い、ＥＬＯ法によるＧａＮ層を製膜している。マスク部上の端部に多数の空隙が認められる。
【0082】
図２９は、参考例のＥＬＯ法成膜のＧａＮ層裏面（剥離面）を対象とした光学顕微鏡像である。マスク部とＧａＮ層との癒着ＮＬ（反応層）が見てとれる。このようなＧａＮ層をマスク部からメカニカルに（例えば、ダイヤモンドペンを使用して）剥がすと、図３０の剥がれ領域ＮＡに示されるように、テンプレート基板から、ＧａＮ層とマスク部とが一緒になって剥がれてしまう。
【0083】
参考例から、ＥＬＯ法さえ用いれば空隙、癒着がなくなり、マスク部上の表面欠陥が大幅に低減するというものではないことがわかる。暗線（線状欠陥）に関しては、発生すると広範囲に影響がわたるため、その低減には大きな意義がある。
【0084】
（実施例１）
図３１は、実施例１の半導体基板の構成を示す断面図である。主基板１には、（１１１）面を有するシリコン基板を用いた。下地層４のバッファ層２は、ＡｌＮ層（例えば、３０ｎｍ）とした。下地層４のシード層３は、第１層であるＡｌ０．６Ｇａ０．４Ｎ層（例えば、３００ｎｍ）と、第２層であるＧａＮ層（例えば、１～２μｍ）とがこの順に形成されたグレーデット層とした。すなわち、第２層（Ｇａ：Ｎ＝１：１）におけるＧａの組成比（１／２＝０．５）は、第１層（Ａｌ：Ｇａ：Ｎ＝０．６：０．４：１）におけるＧａの組成比（０．６／２＝０．３）よりも大きい。
図３１は、実施例１の半導体基板の構成を示す断面図である。主基板１には、（１１１）面を有するシリコン基板を用いた。下地層４のバッファ層２は、ＡｌＮ層（例えば、３０ｎｍ）とした。下地層４のシード層３は、第１層であるＡｌ０．６Ｇａ０．４Ｎ層（例えば、３００ｎｍ）と、第２層であるＧａＮ層（例えば、１～２μｍ）とがこの順に形成されたグレーデット層とした。すなわち、第２層（Ｇａ：Ｎ＝１：１）におけるＧａの組成比（１／２＝０．５）は、第１層（Ａｌ：Ｇａ：Ｎ＝０．６：０．４：１）におけるＧａの組成比（０．６／２＝０．３）よりも大きい。
【0085】
マスク層６には、酸化シリコン膜（ＳｉＯ２）と窒化シリコン膜（ＳｉＮ）とをこの順に形成した積層体を用いた。酸化シリコン膜の厚みは、例えば０．３μｍ、窒化シリコン膜の厚みは、例えば７０ｎｍである。酸化シリコン膜および窒化シリコン膜それぞれの成膜には、プラズマ化学気相成長（ＣＶＤ）法を用いた。
【0086】
半導体層８はＧａＮ層とし、ＭＯＣＶＤ装置を用いてＥＬＯ成膜を行った。まず、開口部ＫＳに露出したシード層３（第２層のＧａＮ層）の表面にＥＬＯ半導体層８が選択成長し、引き続いてマスク部５上に横方向成長する。この際は、マスク部５上においてその両側から横方向成長する半導体層同士が会合する前に成長を停止させた。この時のギャップＧＰは２μｍであった。
【0087】
マスク部５の幅ＷＭは５０μｍ、開口部ＫＳの幅は５μｍ、ＥＬＯ半導体層８の横幅ＷＬは５３μｍ、有効部ＹＳの幅（Ｘ方向のサイズ）は２４μｍであった。また、ＥＬＯ半導体層８の層厚は５μｍであり、ＥＬＯ半導体層８のアスペクト比は、５３μｍ／５μｍ＝１０．６となり、非常に高いアスペクト比が実現された。
【0088】
実施例１で得られた半導体基板１０を評価したところ、上述の評価基準１～１６が満たされていることが分かった。
【0089】
半導体層８の裏面評価の際の半導体層８の剥離については、以下のように行うことができる。例えば、マスク層６がシリコンの、酸化膜、窒化膜または酸窒化膜で形成されている場合、素子分離の工程（図８・図９参照）を行った半導体基板１０を、フッ酸のエッチャントに１０～６０分程度つけておくことで、マスク層６がエッチャントに溶解し、半導体層８をテンプレート基板７から剥離することができる。
【0090】
別の剥離方法として、図３２に示すように、半導体基板１０を、フッ酸のエッチャントにつけて、マスク層６を溶解し、その後、半導体層８の表面に粘着テープ（例えば、半導体ウエハーをダイシングする際に用いる粘着質のダイシングテープ）を張り付け、そのまま、ペルチェ素子を用いて、粘着テープが付いた状態の半導体基板１０を低温に下げるてもよい。この際に、一般に半導体よりも熱膨張係数の大きな粘着テープは大きく収縮し、半導体層８に応力を印可する。半導体層８は、開口部ＫＳ内でのみテンプレート基板７と結合しており、またマスク部５が除去されているため、粘着テープからの応力がテンプレート基板７との結合部に効果的に印可され、機械的に、その結合部をへき開、もしくは破壊することができる。すなわち、結合部をドライエッチングで除去しなくて済む。
【0091】
（実施例２）
図３３は、実施例２の半導体基板の構成を示す断面図である。実施例２では、マスク部５上でＥＬＯ半導体層８がエッジ面をもたない一体型を採用した。マスク部５の幅は５０μｍ、開口部ＫＳの幅は５μｍである。膜応力の緩和の観点から、中空部８Ｃの高さは、１μｍ以上が好ましい。中空部８Ｃの底面の幅も１μｍ以上が好ましく、より好ましくは２μｍ以上である。
図３３は、実施例２の半導体基板の構成を示す断面図である。実施例２では、マスク部５上でＥＬＯ半導体層８がエッジ面をもたない一体型を採用した。マスク部５の幅は５０μｍ、開口部ＫＳの幅は５μｍである。膜応力の緩和の観点から、中空部８Ｃの高さは、１μｍ以上が好ましい。中空部８Ｃの底面の幅も１μｍ以上が好ましく、より好ましくは２μｍ以上である。
【0092】
実施例２で得られた半導体基板１０を評価したところ、上述の評価基準１～１６が満たされていることが分かった。
【0093】
（実施例３）
図３４は、実施例３の半導体基板の構成を示す断面図である。実施例３では、開口部ＫＳの幅が１μｍ以下の、７００nｍであり、マスク部５の幅が、１００μｍとした。実施例３では、有効部ＹＳの幅を広くとることができるため、高出力レーザ半導体素子（リッジ幅が４０μｍ程度）等に好適となる。図３４には、半導体層８がマスク部５上でエッジ面をもつ構造を示したが、マスク部５上でエッジをもたない一体型でもよい。
図３４は、実施例３の半導体基板の構成を示す断面図である。実施例３では、開口部ＫＳの幅が１μｍ以下の、７００nｍであり、マスク部５の幅が、１００μｍとした。実施例３では、有効部ＹＳの幅を広くとることができるため、高出力レーザ半導体素子（リッジ幅が４０μｍ程度）等に好適となる。図３４には、半導体層８がマスク部５上でエッジ面をもつ構造を示したが、マスク部５上でエッジをもたない一体型でもよい。
【0094】
実施例３で得られた半導体基板１０を評価したところ、上述の評価基準１～１６が満たされていることが分かった。
【0095】
（実施例４）
図３５は、実施例４の構成を示す断面図である。実施例４では、半導体層８上に、ＬＥＤを構成する機能層９を成膜する。半導体層８は、例えばシリコン等がドープされたｎ型である。機能層９は、下層側から順に、活性層３４、電子ブロッキング層３５、およびＧａＮ系ｐ型半導体層３６を含む。活性層３４は、ＭＱＷ（Multi-Quantum Well）であり、ＩｎＧａＮ層およびＧａＮ層を含む。電子ブロッキング層３５は、例えばＡｌＧａＮ層である。ＧａＮ系ｐ型半導体層３６は、例えばＧａＮ層である。アノード３８は、ＧａＮ系ｐ型半導体層３６と接触するように形成し、カソード３９は、半導体層８と接触するように形成される。
図３５は、実施例４の構成を示す断面図である。実施例４では、半導体層８上に、ＬＥＤを構成する機能層９を成膜する。半導体層８は、例えばシリコン等がドープされたｎ型である。機能層９は、下層側から順に、活性層３４、電子ブロッキング層３５、およびＧａＮ系ｐ型半導体層３６を含む。活性層３４は、ＭＱＷ（Multi-Quantum Well）であり、ＩｎＧａＮ層およびＧａＮ層を含む。電子ブロッキング層３５は、例えばＡｌＧａＮ層である。ＧａＮ系ｐ型半導体層３６は、例えばＧａＮ層である。アノード３８は、ＧａＮ系ｐ型半導体層３６と接触するように形成し、カソード３９は、半導体層８と接触するように形成される。
【0096】
半導体層裏面の空隙は表面欠陥（線状欠陥）の原因となり、半導体デバイスの特性を低下させる。また、半導体デバイスが発光素子である場合、半導体層裏面の空隙は出射光の面内均一性を低下させる。実施例６ではＥＬＯ半導体層８上に素子部（発光素子部）ＤＳを形成し、これを剥離して発光素子である半導体デバイス２０を得ることができるため、これらの問題を改善することができる。具体的には、半導体デバイス２０の発光領域に欠陥は見られなかった。
【0097】
図３６は、実施例４の適用例を示す断面図である。実施例４によって、赤色マイクロＬＥＤ２０Ｒ、緑色マイクロＬＥＤ２０Ｇ、青色マイクロＬＥＤ２０Ｂを得ることができ、これらを、駆動基板（ＴＦＴ基板）２３に実装することで、マイクロＬＥＤディスプレイ３０Ｄ（電子機器）を構成することができる。一例として、駆動基板２３の複数の画素回路２７に、赤色マイクロＬＥＤ２０Ｒ、緑色マイクロＬＥＤ２０Ｇ、青色マイクロＬＥＤ２０Ｂを、導電樹脂２４（例えば、異方性導電樹脂）等を介してマウントし、その後、駆動基板２３に制御回路２５およびドライバ回路２９等を実装する。ドライバ回路２９の一部が駆動基板２３に含まれていてもよい。
【0098】
（実施例５）
図３７は、実施例５の構成を示す断面図である。実施例５では、半導体層８上に、半導体レーザを構成する機能層９を成膜する。機能層９は、下層側から順に、ｎ型光クラッド層４１、ｎ型光ガイド層４２、活性層４３、ｐ型光ガイド層４４、ｐ型光クラッド層４５、電子ブロッキング層４６、およびＧａＮ系ｐ型半導体層４７を含む。各ガイド層４２・４４には、ＩｎＧａＮ層を用いることができる。各クラッド層４１・４５には、ＧａＮ層もしくはＡｌＧａＮ層を用いることができる。アノード４８はＧａＮ系ｐ型半導体層４７と接触するように形成する。
図３７は、実施例５の構成を示す断面図である。実施例５では、半導体層８上に、半導体レーザを構成する機能層９を成膜する。機能層９は、下層側から順に、ｎ型光クラッド層４１、ｎ型光ガイド層４２、活性層４３、ｐ型光ガイド層４４、ｐ型光クラッド層４５、電子ブロッキング層４６、およびＧａＮ系ｐ型半導体層４７を含む。各ガイド層４２・４４には、ＩｎＧａＮ層を用いることができる。各クラッド層４１・４５には、ＧａＮ層もしくはＡｌＧａＮ層を用いることができる。アノード４８はＧａＮ系ｐ型半導体層４７と接触するように形成する。
【0099】
実施例５では、図３７に示すように、素子部ＤＳを剥離した後に、カソード４９を半導体層８の裏面に形成する。よって、半導体層８裏面の品質がデバイス特性に影響する。
【0100】
（実施例６）
図３８は実施例６の構成を示す断面図である。図３９は実施例６の別構成を示す断面図である。実施例６では、主基板１に、表面凹凸加工されたサファイア基板を用いる。下地層４は、バッファ層２とシード層３を有する。半導体層８は、マスク５上にエッジ面を有する形態（図３８）でも、マスク上にエッジ面を有さない一体型（図３９）でもよい。実施例６では、主基板１上に（２０－２１）面を持つＧａＮ層を下地層４として成膜できる。この場合、ＥＬＯ半導体層８は下地層４において結晶主面である（２０－２１）面となり、半極性面のＥＬＯ半導体層８を得ることができる。半極性面上に、レーザ、ＬＥＤ用の機能層を設けることで、ピエゾ電界が少なく、活性層において、電子とホールの再結合確率が高まるといったメリットがある。なお、表面凹凸加工されたサファイア基板を用いることで、主基板１上に（１１－２２）面を持つＧａＮ層を下地層４として成膜することもできる。
図３８は実施例６の構成を示す断面図である。図３９は実施例６の別構成を示す断面図である。実施例６では、主基板１に、表面凹凸加工されたサファイア基板を用いる。下地層４は、バッファ層２とシード層３を有する。半導体層８は、マスク５上にエッジ面を有する形態（図３８）でも、マスク上にエッジ面を有さない一体型（図３９）でもよい。実施例６では、主基板１上に（２０－２１）面を持つＧａＮ層を下地層４として成膜できる。この場合、ＥＬＯ半導体層８は下地層４において結晶主面である（２０－２１）面となり、半極性面のＥＬＯ半導体層８を得ることができる。半極性面上に、レーザ、ＬＥＤ用の機能層を設けることで、ピエゾ電界が少なく、活性層において、電子とホールの再結合確率が高まるといったメリットがある。なお、表面凹凸加工されたサファイア基板を用いることで、主基板１上に（１１－２２）面を持つＧａＮ層を下地層４として成膜することもできる。
【0101】
（製造装置）
半導体基板１０の製造方法には、少なくとも、テンプレート基板７上にＥＬＯ法を用いて半導体層８を形成する工程が含まれる。主基板１上に下地層４およびマスク層６を形成する工程が含まれていてもよい。
半導体基板１０の製造方法には、少なくとも、テンプレート基板７上にＥＬＯ法を用いて半導体層８を形成する工程が含まれる。主基板１上に下地層４およびマスク層６を形成する工程が含まれていてもよい。
【0102】
半導体基板１０は、例えば図４０に記載の半導体基板の製造装置で作製することができる。半導体基板の製造装置７０は、少なくとも、テンプレート基板７上にＥＬＯ法を用いて半導体層８を形成する工程を行う半導体層形成部７１と、半導体層形成部７１を制御する制御部７２とを含む。半導体層形成部７１はＭＯＣＶＤ装置を含んでいてもよく、制御部７２がプロセッサおよびメモリを含んでいてもよい。制御部７２は、例えば、内蔵メモリ、通信可能な通信装置、またはアクセス可能なネットワーク上に格納されたプログラムを実行することで半導体層形成部７１を制御する構成でもよく、このプログラムおよびこのプログラムが格納された記録媒体等も本実施形態に含まれる。半導体基板の製造装置７０は、主基板１上に下地層４およびマスク層６を形成する工程を行うテンプレート基板形成部、半導体層８上に機能層９を形成する工程を行う機能層形成部等を含んでいてもよい。さらに、素子剥離の工程を行う半導体デバイス製造装置を構成することもできる。半導体デバイス製造装置は素子分離の工程を行ってもよい。半導体デバイス製造装置が半導体基板の製造装置７０を含んでいてもよい。
【0103】
（附記事項）
以上、本開示に係る発明について、諸図面および実施例に基づいて説明してきた。しかし、本開示に係る発明は上述した各実施形態に限定されるものではない。すなわち、本開示に係る発明は本開示で示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示に係る発明の技術的範囲に含まれる。つまり、当業者であれば本開示に基づき種々の変形または修正を行うことが容易であることに注意されたい。また、これらの変形または修正は本開示の範囲に含まれることに留意されたい。
以上、本開示に係る発明について、諸図面および実施例に基づいて説明してきた。しかし、本開示に係る発明は上述した各実施形態に限定されるものではない。すなわち、本開示に係る発明は本開示で示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示に係る発明の技術的範囲に含まれる。つまり、当業者であれば本開示に基づき種々の変形または修正を行うことが容易であることに注意されたい。また、これらの変形または修正は本開示の範囲に含まれることに留意されたい。
【符号の説明】
【0104】
１ 主基板
２ バッファ層
３ シード層
３Ｓ シード部
４ 下地層
５ マスク部
６ マスク層
８ 半導体層
９ 機能層
１０ 半導体基板
２０ 半導体デバイス
３０ 電子機器
７０ 半導体基板の製造装置
ＫＳ 開口部
ＹＳ 有効部
２ バッファ層
３ シード層
３Ｓ シード部
４ 下地層
５ マスク部
６ マスク層
８ 半導体層
９ 機能層
１０ 半導体基板
２０ 半導体デバイス
３０ 電子機器
７０ 半導体基板の製造装置
ＫＳ 開口部
ＹＳ 有効部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【手続補正書】
【提出日】2021-09-10
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ＧａＮ系半導体と格子定数が異なる主基板と、
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、ＧａＮ系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部の上面は、前記開口部の幅方向に沿う第１方向に１０μｍ、前記第１方向と直交する第２方向に１０μｍのサイズを有する少なくとも１つの低欠陥領域を含み、前記低欠陥領域では、ＣＬ法による線状欠陥が測定されない、半導体基板。
前記主基板よりも上層に位置し、開口部およびマスク部を有するマスク層と、
平面視で前記開口部と重なるシード部と、
前記シード部上およびマスク部上に配された、ＧａＮ系半導体を含む半導体層とを備え、
前記半導体層は、平面視において前記開口部と前記マスク部の中央との間に位置する有効部を含み、
前記有効部の上面は、前記開口部の幅方向に沿う第１方向に１０μｍ、前記第１方向と直交する第２方向に１０μｍのサイズを有する少なくとも１つの低欠陥領域を含み、前記低欠陥領域では、ＣＬ法による線状欠陥が測定されない、半導体基板。
【請求項2】
前記有効部の上面は、前記第１方向に並ぶ複数の低欠陥領域を含む、請求項１に記載の半導体基板。
【請求項3】
前記有効部の上面は、前記第２方向に並ぶ複数の低欠陥領域を含む、請求項１または２に記載の半導体基板。
【請求項4】
前記有効部の第１方向のサイズは、前記開口部の幅よりも大きい、請求項１～３のいずれか１項に記載の半導体基板。
【請求項5】
前記マスク部は酸化シリコンで構成される、請求項１～４のいずれか１項に記載の半導体基板。
【請求項6】
前記有効部の上面における貫通転位密度が５×１０６〔個／ｃｍ２〕以下である、請求項１～５のいずれか１項に記載の半導体基板。
【請求項7】
前記開口部の幅方向が、前記半導体層の＜１１－２０＞方向である、請求項１～６のいずれか１項に記載の半導体基板。
【請求項8】
前記主基板よりも上層に、Ｇａ以外のIII族原子、Ｇａ、および窒素原子を含むシード層を含み、
前記シード層は、主基板側の第１層と、前記第１層よりも上層の第２層とを含み、
前記第２層におけるＧａの組成比は、前記第１層におけるＧａの組成比よりも大きい、請求項１～７のいずれか１項に記載の半導体基板。
前記シード層は、主基板側の第１層と、前記第１層よりも上層の第２層とを含み、
前記第２層におけるＧａの組成比は、前記第１層におけるＧａの組成比よりも大きい、請求項１～７のいずれか１項に記載の半導体基板。
【請求項9】
前記主基板と前記シード層との間に、前記Ｇａ以外のIII族原子を含むバッファ層を含む、請求項８に記載の半導体基板。
【請求項10】
前記Ｇａ以外のIII族原子はＡｌである、請求項９に記載の半導体基板。
【請求項11】
前記主基板がシリコン基板である、請求項１～１０のいずれか１項に記載の半導体基板。
【請求項12】
前記マスク部の幅が、２０〔μｍ〕～２００〔μｍ〕である、請求項１～１１のいずれか１項に記載の半導体基板。
【請求項13】
前記半導体層は前記マスク部上に位置するエッジを有する、請求項１～１２のいずれか１項に記載の半導体基板。
【請求項14】
前記半導体層は、前記マスク部上に位置するエッジを有さない一体形状である、請求項１～１２のいずれか１項に記載の半導体基板。
【請求項15】
前記半導体層の上に機能層が設けられている、請求項１～１４のいずれか１項に記載の半導体基板。
【請求項16】
請求項１５に記載の半導体層および機能層を含む半導体デバイス。
【請求項17】
請求項１５に記載の半導体基板を含む、電子機器。
【請求項18】
請求項１６に記載の半導体デバイスを含む、電子機器。