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特開2022-105267誘電体層よりも上に形成された導電性要素を備えた半導体デバイスおよびその製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022105267
(43)【公開日】2022-07-13
(54)【発明の名称】誘電体層よりも上に形成された導電性要素を備えた半導体デバイスおよびその製造方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20220706BHJP
H01L 29/41 20060101ALI20220706BHJP
H01L 29/417 20060101ALI20220706BHJP
H01L 21/336 20060101ALI20220706BHJP
H01L 21/28 20060101ALI20220706BHJP
【ＦＩ】
H01L29/80 F
H01L29/44 Y
H01L29/50 J
H01L29/44 S
H01L29/80 H
H01L29/44 P
H01L29/78 301X
H01L29/78 301B
H01L21/28 301B
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2021175131
(22)【出願日】2021-10-27
(31)【優先権主張番号】17/139,636
(32)【優先日】2020-12-31
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】507219491
【氏名又は名称】エヌエックスピー ビー ヴィ
【氏名又は名称原語表記】ＮＸＰ Ｂ．Ｖ．
【住所又は居所原語表記】Ｈｉｇｈ Ｔｅｃｈ Ｃａｍｐｕｓ ６０， ＮＬ－５６５６ ＡＧ Ｅｉｎｄｈｏｖｅｎ， Ｎｅｔｈｅｒｌａｎｄｓ
(74)【代理人】
【識別番号】100142907
【弁理士】
【氏名又は名称】本田 淳
(72)【発明者】
【氏名】イブラヒム カリル
(72)【発明者】
【氏名】ベルンハルト グロート
(72)【発明者】
【氏名】フマユーン カビール
(72)【発明者】
【氏名】ブルース マクレー グリーン
【テーマコード（参考）】
4M104
5F102
5F140
【Ｆターム（参考）】
4M104AA04
4M104AA07
4M104BB01
4M104BB02
4M104BB04
4M104BB05
4M104BB06
4M104BB07
4M104BB09
4M104BB14
4M104BB16
4M104BB17
4M104BB36
4M104CC01
4M104CC03
4M104CC05
4M104DD33
4M104DD37
4M104DD68
4M104DD78
4M104EE06
4M104EE12
4M104EE14
4M104EE16
4M104EE17
4M104FF07
4M104FF10
4M104FF11
4M104GG09
4M104GG12
5F102GB01
5F102GC01
5F102GD01
5F102GD10
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ05
5F102GJ06
5F102GJ10
5F102GK04
5F102GK08
5F102GL04
5F102GL07
5F102GM04
5F102GM07
5F102GM08
5F102GQ01
5F102GR07
5F102GR09
5F102GR12
5F102GS01
5F102GS04
5F102GT01
5F102GV05
5F102GV06
5F102GV07
5F102GV08
5F102HC01
5F102HC10
5F102HC11
5F102HC19
5F102HC21
5F140BA06
5F140BB06
5F140BB18
5F140BH21
5F140BJ04
5F140BJ05
5F140BJ07
5F140BJ15
5F140BK13
5F140BK21
5F140BK29
5F140BK38
5F140CB04
5F140CC01
5F140CC02
5F140CC03
5F140CC08
5F140CC11
5F140CC12
5F140CD09
5F140CE02
(57)【要約】 （修正有）
【課題】導電性要素を備えた半導体デバイスと、係るデバイスの製造方法にを提供する。
【解決手段】半導体デバイス１００は、半導体基板１１０と、半導体基板の上面よりも上に配置された第１の誘電体層１３０と、第１の誘電体層に形成された複数の開口１３２、１３４内において、半導体基板よりも上に形成された第１の通電電極１４０及び第２の通電電極１４５と、を備える。制御電極１５０は、半導体基板よりも上に形成され、第１の通電電極と第２の通電電極との間及び第１の誘電体層よりも上に配置されている。第１の導電性要素１６０が、制御電極と第２の通電電極との間で制御電極に隣接して、第１の誘電体層よりも上に形成されている。第２の誘電体層１７０は、制御電極よりも上及び第１の導電性要素よりも上に配置されている。第２の導電性要素１８０は、第２の誘電体層よりも上及び第１の導電性要素よりも上に配置されている。
【選択図】図１
【解決手段】半導体デバイス１００は、半導体基板１１０と、半導体基板の上面よりも上に配置された第１の誘電体層１３０と、第１の誘電体層に形成された複数の開口１３２、１３４内において、半導体基板よりも上に形成された第１の通電電極１４０及び第２の通電電極１４５と、を備える。制御電極１５０は、半導体基板よりも上に形成され、第１の通電電極と第２の通電電極との間及び第１の誘電体層よりも上に配置されている。第１の導電性要素１６０が、制御電極と第２の通電電極との間で制御電極に隣接して、第１の誘電体層よりも上に形成されている。第２の誘電体層１７０は、制御電極よりも上及び第１の導電性要素よりも上に配置されている。第２の導電性要素１８０は、第２の誘電体層よりも上及び第１の導電性要素よりも上に配置されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
上面とチャネルを含む半導体基板と、
前記半導体基板の前記上面よりも上に配置された第１の誘電体層と、
前記第１の誘電体層に形成された複数の開口内において、前記半導体基板よりも上に形成された第１の通電電極および第２の通電電極であって、前記チャネルに電気的に結合されている、前記第１の通電電極および前記第２の通電電極と、
前記半導体基板よりも上に形成され、前記ソース電極と前記ドレイン電極との間において、および、前記第１の誘電体層よりも上において配置された制御電極であって、前記チャネルに電気的に結合されている前記制御電極と、
前記制御電極と前記第２の通電電極との間において前記制御電極に隣接して、前記第１の誘電体層よりも上に形成された第１の導電性要素と、
前記制御電極よりも上において、および、前記第１の導電性要素よりも上において配置された第２の誘電体層と、
前記第２の誘電体層よりも上において、および、前記第１の導電性要素よりも上において配置された第２の導電性要素と、
を備える、半導体デバイス。
前記半導体基板の前記上面よりも上に配置された第１の誘電体層と、
前記第１の誘電体層に形成された複数の開口内において、前記半導体基板よりも上に形成された第１の通電電極および第２の通電電極であって、前記チャネルに電気的に結合されている、前記第１の通電電極および前記第２の通電電極と、
前記半導体基板よりも上に形成され、前記ソース電極と前記ドレイン電極との間において、および、前記第１の誘電体層よりも上において配置された制御電極であって、前記チャネルに電気的に結合されている前記制御電極と、
前記制御電極と前記第２の通電電極との間において前記制御電極に隣接して、前記第１の誘電体層よりも上に形成された第１の導電性要素と、
前記制御電極よりも上において、および、前記第１の導電性要素よりも上において配置された第２の誘電体層と、
前記第２の誘電体層よりも上において、および、前記第１の導電性要素よりも上において配置された第２の導電性要素と、
を備える、半導体デバイス。
【請求項2】
前記第１の導電性要素は、前記第２の導電性要素に電気的に結合されている、
請求項１に記載の半導体デバイス。
請求項１に記載の半導体デバイス。
【請求項3】
第１の通電電極は、ソース電極として構成され、第２の通電電極は、ドレイン電極として構成され、前記制御電極は、ゲート電極として構成されている、
請求項１に記載の半導体デバイス。
請求項１に記載の半導体デバイス。
【請求項4】
第１の金属絶縁体半導体領域が、前記第１の導電性要素よりも下に形成されている、
請求項３に記載の半導体デバイス。
請求項３に記載の半導体デバイス。
【請求項5】
第２の金属絶縁体半導体層が、前記第２の導電性要素よりも下において、および、前記ゲート電極と前記第１の導電性要素との間において形成されている、
請求項４に記載の半導体デバイス。
請求項４に記載の半導体デバイス。
【請求項6】
第３の金属絶縁体半導体層が、前記第２の導電性要素よりも下において、および、前記ドレイン電極と前記第１の導電性要素との間において形成されている、
請求項５に記載の半導体デバイス。
請求項５に記載の半導体デバイス。
【請求項7】
前記第１の導電性要素は、前記第１の導電性要素よりも上において前記第２の誘電体層に形成された開口に形成された電気的接続を介して、前記第２の導電性要素に電気的に結合されている、
請求項６に記載の半導体デバイス。
請求項６に記載の半導体デバイス。
【請求項8】
前記第１の導電性要素は、第１のフィールドプレートとして構成され、前記第２の導電性要素は、第２のフィールドプレートとして構成されている、
請求項６に記載の半導体デバイス。
請求項６に記載の半導体デバイス。
【請求項9】
前記ゲート電極および前記第１のフィールドプレートは、同じ材料から形成されている、
請求項８に記載の半導体デバイス。
請求項８に記載の半導体デバイス。
【請求項10】
前記第１のフィールドプレートおよび第２のフィールドプレートは、前記ソース電極と同じポテンシャルにある、
請求項８に記載の半導体デバイス。
請求項８に記載の半導体デバイス。
【請求項11】
前記ゲート電極と前記第１のフィールドプレートとの間の水平距離は、０．２マイクロメートルから１マイクロメートルである、
請求項８に記載の半導体デバイス。
請求項８に記載の半導体デバイス。
【請求項12】
前記半導体基板は、ＩＩＩ族窒化物材料を含む、
請求項１に記載の半導体デバイス。
請求項１に記載の半導体デバイス。
【請求項13】
窒化ガリウム層と上面とチャネルとを含む半導体基板と、
前記半導体基板の前記上面よりも上に配置された第１の誘電体層と、
前記半導体基板内に形成された、分離領域によって規定される活性領域と、
前記活性領域において前記第１の誘電体層に形成された複数の開口内において、前記半導体基板よりも上に形成されたソース電極およびドレイン電極であって、前記チャネルに電気的に結合されている、前記ソース電極および前記ドレイン電極と、
前記半導体基板よりも上に形成され、前記ソース電極と前記ドレイン電極との間において、および、前記第１の誘電体層よりも上において配置されたゲート電極であって、前記チャネルに電気的に結合されている前記ゲート電極と、
前記ゲート電極と前記ドレイン電極との間において前記ゲート電極に隣接して、前記第１の誘電体層よりも上に形成された第１のフィールドプレートであって、第１の金属絶縁体半導体領域が前記第１のフィールドプレートよりも下に形成されている、前記第１のフィールドプレートと、
前記ゲート電極よりも上において、および、前記第１のフィールドプレートよりも上において配置された第２の誘電体層と、
前記第２の誘電体層よりも上において、および、前記第１のフィールドプレートよりも上において配置された第２のフィールドプレートであって、第２の金属絶縁体半導体領域が、前記第２のフィールドプレートよりも下において前記ゲート電極と前記第１のフィールドプレートとの間において形成され、第３の金属絶縁体半導体領域が、前記第２のフィールドプレートの下において形成され、前記第１のフィールドプレートに隣接し、前記第１のフィールドプレートと前記ドレイン電極との間にある、前記第２のフィールドプレートと、
を備える、窒化ガリウムヘテロ接合電界効果トランジスタデバイス。
前記半導体基板の前記上面よりも上に配置された第１の誘電体層と、
前記半導体基板内に形成された、分離領域によって規定される活性領域と、
前記活性領域において前記第１の誘電体層に形成された複数の開口内において、前記半導体基板よりも上に形成されたソース電極およびドレイン電極であって、前記チャネルに電気的に結合されている、前記ソース電極および前記ドレイン電極と、
前記半導体基板よりも上に形成され、前記ソース電極と前記ドレイン電極との間において、および、前記第１の誘電体層よりも上において配置されたゲート電極であって、前記チャネルに電気的に結合されている前記ゲート電極と、
前記ゲート電極と前記ドレイン電極との間において前記ゲート電極に隣接して、前記第１の誘電体層よりも上に形成された第１のフィールドプレートであって、第１の金属絶縁体半導体領域が前記第１のフィールドプレートよりも下に形成されている、前記第１のフィールドプレートと、
前記ゲート電極よりも上において、および、前記第１のフィールドプレートよりも上において配置された第２の誘電体層と、
前記第２の誘電体層よりも上において、および、前記第１のフィールドプレートよりも上において配置された第２のフィールドプレートであって、第２の金属絶縁体半導体領域が、前記第２のフィールドプレートよりも下において前記ゲート電極と前記第１のフィールドプレートとの間において形成され、第３の金属絶縁体半導体領域が、前記第２のフィールドプレートの下において形成され、前記第１のフィールドプレートに隣接し、前記第１のフィールドプレートと前記ドレイン電極との間にある、前記第２のフィールドプレートと、
を備える、窒化ガリウムヘテロ接合電界効果トランジスタデバイス。
【請求項14】
窒化ガリウム層と上面とチャネルとを含む半導体基板を形成することと、
前記半導体基板の前記上面よりも上に第１の誘電体層を形成することと、
前記第１の誘電体層に形成された複数の開口内において、前記半導体基板よりも上にソース電極およびドレイン電極を形成することであって、前記ソース電極および前記ドレイン電極は前記チャネルに電気的に結合されている、形成することと、
前記半導体基板よりも上に、前記ソース電極と前記ドレイン電極との間において、および、前記第１の誘電体層よりも上においてゲート電極を形成することと、
前記ゲート電極と前記ドレイン電極との間において前記ゲート電極に隣接して、前記第１の誘電体層よりも上に第１のフィールドプレートを形成することと、
前記制御電極よりも上において、および、前記第１のフィールドプレートよりも上において第２の誘電体層を形成することと、
前記第２の誘電体層よりも上において、および、前記第１のフィールドプレートよりも上において第２のフィールドプレートを形成することと、
を含む、窒化ガリウムヘテロ接合電界効果トランジスタデバイスの製造方法。
前記半導体基板の前記上面よりも上に第１の誘電体層を形成することと、
前記第１の誘電体層に形成された複数の開口内において、前記半導体基板よりも上にソース電極およびドレイン電極を形成することであって、前記ソース電極および前記ドレイン電極は前記チャネルに電気的に結合されている、形成することと、
前記半導体基板よりも上に、前記ソース電極と前記ドレイン電極との間において、および、前記第１の誘電体層よりも上においてゲート電極を形成することと、
前記ゲート電極と前記ドレイン電極との間において前記ゲート電極に隣接して、前記第１の誘電体層よりも上に第１のフィールドプレートを形成することと、
前記制御電極よりも上において、および、前記第１のフィールドプレートよりも上において第２の誘電体層を形成することと、
前記第２の誘電体層よりも上において、および、前記第１のフィールドプレートよりも上において第２のフィールドプレートを形成することと、
を含む、窒化ガリウムヘテロ接合電界効果トランジスタデバイスの製造方法。
【請求項15】
前記半導体基板内に分離領域を規定することにより活性領域を形成することをさらに含む、
請求項１４に記載の方法。
請求項１４に記載の方法。
【請求項16】
前記ゲート電極を形成することと前記フィールドプレート電極を形成することは、同じ導電性層を使用して行われる、
請求項１４に記載の方法。
請求項１４に記載の方法。
【請求項17】
前記ソース電極およびドレイン電極を形成することは、前記半導体基板においてソース領域およびドレイン領域を規定するオーミック接触領域を形成することを含む、
請求項１４に記載の方法。
請求項１４に記載の方法。
【請求項18】
前記第１のフィールドプレートよりも上において前記第２の誘電体層にフィールドプレート開口を形成することと、前記第１のフィールドプレートを露出させることと、をさらに含む、
請求項１４に記載の方法。
請求項１４に記載の方法。
【請求項19】
前記第２の誘電体層の前記フィールドプレート開口に前記第２のフィールドプレートの一部を形成することをさらに含む、
請求項１８に記載の方法。
請求項１８に記載の方法。
【請求項20】
前記第２の誘電体層において前記ソース電極およびドレイン電極よりも上に複数の開口を形成することをさらに含む、
請求項１８に記載の方法。
請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書に記載の主題の実施形態は、一般に、導電性要素を備えた半導体デバイスと、係るデバイスの製造方法に関する。
【背景技術】
【0002】
半導体デバイスは、様々な電子部品やシステムに適用されている。高出力、高周波トランジスタは、無線周波数（ＲＦ）システムおよびパワーエレクトロニクスシステムに適用されている。窒化ガリウム（ＧａＮ）デバイス技術は、その優れた電子的および熱的特性により、これらのＲＦパワーおよびパワーエレクトロニクスの用途に特に適している。特に、ＧａＮの速い電子速度と強い破壊電界強度により、この材料で製造されたデバイスは、ＲＦパワー増幅器や高出力スイッチング用途に最適である。フィールドプレートは、ゲートドレイン帰還容量を減らし、高周波トランジスタのデバイス破壊電圧を上げるために使用される。したがって、半導体、特にフィールドプレートを備えたＧａＮデバイスが必要である。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９８４７４１１号明細書
【特許文献2】米国特許第１０５９３６１９号明細書
【図面の簡単な説明】
【0004】
【図1】一実施形態に係る例示的なＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の断面側面図である。
【図2】一実施形態に係る例示的なＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の断面側面図である。
【図4】製造方法の実施形態に係る、ＧａＮ ＨＦＥＴデバイスを作製するための製造ステップの断面側面図である。
【図5】製造方法の実施形態に係る、ＧａＮ ＨＦＥＴデバイスを作製するための製造ステップの断面側面図である。
【図6A】製造方法の実施形態に係る、ＧａＮ ＨＦＥＴデバイスを作製するための製造ステップの断面側面図である。
【図6B】製造方法の実施形態に係る、ＧａＮ ＨＦＥＴデバイスを作製するための製造ステップの断面側面図である。
【図6C】製造方法の実施形態に係る、ＧａＮ ＨＦＥＴデバイスを作製するための製造ステップの断面側面図である。
【図6D】製造方法の実施形態に係る、ＧａＮ ＨＦＥＴデバイスを作製するための製造ステップの断面側面図である。
【図7】製造方法の実施形態に係る、ＧａＮ ＨＦＥＴデバイスを作製するための製造ステップの断面側面図である。
【図8】製造方法の実施形態に係る、ＧａＮ ＨＦＥＴデバイスを作製するための製造ステップの断面側面図である。
【図9A】製造方法の実施形態に係る、ＧａＮ ＨＦＥＴデバイスを作製するための製造ステップの断面側面図である。
【図9B】製造方法の実施形態に係る、ＧａＮ ＨＦＥＴデバイスを作製するための製造ステップの断面側面図である。
【図10A】製造方法の実施形態に係る、ＧａＮ ＨＦＥＴデバイスを作製するための製造ステップの断面側面図である。
【図10B】製造方法の実施形態に係る、ＧａＮ ＨＦＥＴデバイスを作製するための製造ステップの断面側面図である。
【発明を実施するための形態】
【0005】
図面と併せて検討する場合、詳細な説明および特許請求の範囲を参照することにより、主題のより完全な理解を導き出すことができる。ここで、同様の参照番号は、図全体を通して同様の要素を指す。
【0006】
以下の詳細な説明は、性質上単に例示的なものであり、主題の実施形態またはそのような実施形態の適用および使用を限定することを意図するものではない。本明細書で使用される場合、「例示的（ｅｘｅｍｐｌａｒｙ）」および「例（ｅｘａｍｐｌｅ）」との語は、「例、実例、または例示として機能する」ことを意味する。本明細書で例示的または例として説明されている実装は、必ずしも他の実装よりも好ましいまたは有利であると解釈されるべきではない。さらに、前述の技術分野、背景技術、または以下の詳細な説明に示されている明示的または黙示的な理論に限定されることは意図されていない。
【0007】
一態様では、半導体デバイスは、上面とチャネルを有し得る半導体基板と、半導体基板の上面よりも上に配置された第１の誘電体層と、第１の誘電体層に形成された複数の開口内において、半導体基板よりも上に形成された第１の通電電極および第２の通電電極と、を備えていてもよい。ここで、第１の通電電極および第２の通電電極は、チャネルに電気的に結合されている。制御電極が、半導体基板よりも上に形成され、第１の通電電極と第２の通電電極との間において、および、第１の誘電体層よりも上において配置されていてもよい。ここで、一実施形態によれば、制御電極は、チャネルに電気的に結合され得る。一実施形態では、第１の導電性要素が、制御電極と第２の通電電極との間において制御電極に隣接して、第１の誘電体層よりも上に形成されていてもよい。一実施形態によれば、第２の誘電体層が、制御電極よりも上において、および、第１の導電性要素よりも上において配置されていてもよい。一実施形態では、第２の導電性要素が、第２の誘電体層よりも上において、および、第１の導電性要素よりも上において配置されていてもよい。
【0008】
別の態様では、本発明の主題の実施形態は、窒化ガリウムヘテロ接合電界効果トランジスタデバイスを含み得る。一実施形態では、窒化ガリウム層と上面とチャネルとを含む半導体基板を含み得る。一実施形態によれば、第１の誘電体層が、半導体基板の上面よりも上に配置されていてもよい。一実施形態では、分離領域によって規定される活性領域が、半導体基板内に形成されていてもよい。ソース電極およびドレイン電極が、活性領域において第１の誘電体層に形成された複数の開口内において、半導体基板よりも上に形成されていてもよい。ソース電極およびドレイン電極は、チャネルに電気的に結合されていてもよい。ゲート電極が、半導体基板よりも上に形成されてもよく、ソース電極とドレイン電極との間において、および、第１の誘電体層よりも上において配置されていてもよい。ここで、ゲート電極は、チャネルに電気的に結合され得る。一実施形態によれば、第１のフィールドプレートが、ゲート電極とドレイン電極との間においてゲート電極に隣接して、第１の誘電体層よりも上に形成されていてもよく、第１の金属絶縁体半導体領域が第１のフィールドプレートよりも下に形成されていてもよい。一実施形態によれば、第２の誘電体層が、ゲート電極よりも上において、および、第１のフィールドプレートよりも上において配置されていてもよい。一実施形態では、第２のフィールドプレートが、第２の誘電体層よりも上において、および、第１のフィールドプレートよりも上において配置されていてもよく、第２の金属絶縁体半導体領域が、第２のフィールドプレートよりも下においてゲート電極と第１のフィールドプレートとの間において形成され、第３の金属絶縁体半導体領域が、第２のフィールドプレートの下において形成され、第１のフィールドプレートに隣接し、第１のフィールドプレートとドレイン電極との間にあってもよい。
【0009】
さらに別の態様では、本発明の主題は、窒化ガリウムヘテロ接合電界効果トランジスタデバイスの製造方法を含み得る。この方法の実施形態は、上面とチャネルとを有する窒化ガリウムを含む半導体基板を形成することと、半導体基板の上面よりも上に第１の誘電体層を形成することと、を含み得る。方法の実施形態は、第１の誘電体層に形成された複数の開口内において、半導体基板よりも上にソース電極およびドレイン電極を形成することであって、ソース電極およびドレイン電極はチャネルに電気的に結合されている、形成することをさらに含み得る。一実施形態によれば、方法は、半導体基板よりも上に、ソース電極とドレイン電極との間において、および、第１の誘電体層よりも上においてゲート電極を形成することを含んでいてもよい。一実施形態では、方法は、ゲート電極とドレイン電極との間においてゲート電極に隣接して、第１の誘電体層よりも上に第１のフィールドプレートを形成することと、制御電極よりも上において、および、第１のフィールドプレートよりも上において第２の誘電体層を形成することと、第２の誘電体層よりも上において、および、第１のフィールドプレートよりも上において第２のフィールドプレートを形成することと、を含んでいてもよい。
【0010】
図１は、一実施形態に係る例示的なＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）デバイス１００の断面側面図である。一実施形態では、ＧａＮ ＨＦＥＴデバイス１００は、半導体基板１１０、１つまたは複数の分離領域１２０、活性領域１２５、第１の誘電体層１３０、ソース電極（一般に「第１の通電電極」）１４０、ドレイン電極（一般に「第２の通電電極」）１４５、ゲート電極１５０（一般に「制御電極」）、第１のフィールドプレート電極（一般に「第１の導電性要素」）１６０、第２の誘電体層１７０、および第２のフィールドプレート１８０（一般に「第２の導電性要素」）を含み得る。以下でより詳述するように、ＧａＮ ＨＦＥＴデバイス１００は、第１の誘電体層１３０、ソース電極１４０、ドレイン電極１４５、ゲート電極１５０、第１のフィールドプレート１６０、および第２のフィールドプレート層１８０が半導体基板１１０よりも上に配置された状態で、分離領域１２０によって規定される活性領域１２５内に実質的に含まれている。
【0011】
一実施形態では、半導体基板１１０は、ホスト基板１０２、ホスト基板１０２よりも上に配置されたバッファ層１０４、バッファ層１０４よりも上に配置されたチャネル層１０６、チャネル層１０６よりも上に配置されたバリア層１０８、およびチャネル層１０６よりも上に配置されたキャップ層１０９を含み得る。一実施形態では、ホスト基板１０２は、炭化ケイ素（ＳｉＣ）を含み得る。他の実施形態では、ホスト基板１０２は、サファイア、シリコン（Ｓｉ）、ＧａＮ、窒化アルミニウム（ＡｌＮ）、ダイヤモンド、ポリＳｉＣ、シリコンオンインシュレータ、ガリウムヒ素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、および他の実質的に絶縁性または高抵抗性の材料等、他の材料を含み得る。核形成層（図示せず）は、バッファ層１０４とホスト基板１０２との間において、ホスト基板１０２の上面１０３上に形成され得る。一実施形態では、核形成層は、ＡｌＮを含み得る。バッファ層１０４は、いくつかのＩＩＩ族Ｎ半導体層を含んでいてもよく、ホスト基板１０２によって支持される。バッファ層１０４の半導体層のそれぞれは、エピタキシャル成長したＩＩＩ族窒化物エピタキシャル層を含み得る。バッファ層１０４を構成するＩＩＩ族窒化物エピタキシャル層は、例えば、窒素（Ｎ）面またはガリウム（Ｇａ）面の材料であり得る。他の実施形態では、バッファ層１０４の半導体層は、エピタキシャル成長されていなくてもよい。さらに他の実施形態では、バッファ層１０４の半導体層は、Ｓｉ、ＧａＡｓ、ＩｎＰ、または他の適切な材料を含み得る。
【0012】
一実施形態では、バッファ層１０４を、ホスト基板１０２の上にエピタキシャル成長させてもよい。バッファ層１０４は、ＡｌＸＧａ１－ＸＮによって示される組成を有する少なくとも１つのＡｌＧａＮ混晶層を含み得る。ここで、Ｘは、アルミニウムモル分率であり、０から１の間の値をとり得る。バッファ層１０４の全体の厚さは、その全ての層を含めて、約２００オングストローム（１オングストロームは０．１ナノメートル）から約１００，０００オングストローム（１オングストロームは０．１ナノメートル）の間であってもよく、なお、他の厚さを使用することができる。Ｘ値を０に制限すると、純粋なＧａＮとなり、値を１とすると、純粋な窒化アルミニウム（ＡｌＮ）となる。一実施形態は、ホスト基板および核形成層（図示せず）よりも上に配置されたバッファ層１０４を含み得る。バッファ層１０４は、追加のＡｌＸＧａ１－ＸＮ層を含み得る。追加のＡｌＸＧａ１－ＸＮ層の厚さは、約２００オングストローム（１オングストロームは０．１ナノメートル）から約５０，０００オングストローム（１オングストロームは０．１ナノメートル）の間である可能性があるが、他の厚さを使用することもできる。一実施形態では、追加のＡｌＸＧａ１－ＸＮ層は、ＡｌＸＧａ１－ＸＮが意図的にドープされていない（ＮＩＤ：ｎｏｔ ｉｎｔｅｎｔｉｏｎａｌｌｙ ｄｏｐｅｄ）、ＧａＮ（Ｘ＝０）として構成されてよい。追加のＡｌＸＧａ１－ＸＮ層は、１つまたは複数のＧａＮ層が意図的にドーパントでドープされている１つまたは複数のＧａＮ層として構成することもでき、ドーパントには、鉄（Ｆｅ）、クロム（Ｃｒ）、炭素（Ｃ）、またはバッファ層１０４を実質的に絶縁性または高抵抗率にする他の適切なドーパントが含まれ得る。ドーパント濃度は、約１０１７ｃｍ－３から１０１９ｃｍ－３の間であり得るが、他のより高いまたはより低い濃度が使用され得る。追加のＡｌＸＧａ１－ＸＮ層は、Ｘ＝０．０１～０．１０で構成されてよく、ここで、ＡｌＸＧａ１－ＸＮはＮＩＤであるか、あるいは、ＡｌＸＧａ１－ＸＮはＦｅ、Ｃｒ、Ｃ、またはその他の適切なドーパント種が意図的にドープされている。他の実施形態（図示せず）では、追加の層は、追加の層が一連の交互のＮＩＤまたはドープされたＡｌＸＧａ１－ＸＮ層（Ｘの値が０から１の間の値をとる）を含む超格子として構成され得る。さらに他の実施形態では、バッファ層１０４はまた、ＩｎＹＧａ１－ＹＮで示される組成を有する１つまたは複数の窒化インジウムガリウム（ＩｎＧａＮ）層を含んでいてもよく、ここで、Ｙはインジウムモル分率であり、０から１の間の値をとることができる。ＩｎＧａＮ層の厚さは、約５０オングストローム（１オングストロームは０．１ナノメートル）から約２０００オングストローム（１オングストロームは０．１ナノメートル）の間である可能性があるが、他の厚さを使用することもできる。
【0013】
一実施形態では、チャネル層１０６は、バッファ層１０４の上に形成され得る。チャネル層１０６は、１つまたは複数のＩＩＩ族Ｎ半導体層を含んでいてもよく、バッファ層１０４によって支持され得る。チャネル層１０６は、Ｘが０から１の間の値をとるＡｌＸＧａ１－ＸＮ層を含み得る。一実施形態では、チャネル層１０６は、ＧａＮ（Ｘ＝０）として構成されているが、本発明の主題の範囲から逸脱することなく、Ｘは他の値としてもよい。チャネル層１０６の厚さは、約５０オングストローム（１オングストロームは０．１ナノメートル）から約１０，０００オングストローム（１オングストロームは０．１ナノメートル）の間である可能性があるが、他の厚さを使用することもできる。チャネル層１０６は、ＮＩＤであってもよく、あるいは、Ｓｉ、ゲルマニウム（Ｇｅ）、Ｃ、Ｆｅ、Ｃｒ、または他の適切なドーパントを含んでいてもよい。ドーパント濃度は、約１０１５ｃｍ－３から１０１９ｃｍ－３の間であり得るが、他のより高いまたはより低い濃度が使用され得る。他の実施形態では、チャネル層１０６は、ＮＩＤまたはドープされたＩｎＹＧａ１－ＹＮを含んでいてもよく、ここで、Ｙはインジウムモル分率であり、０から１の間の値をとることができる。
【0014】
一実施形態によれば、バリア層１０８は、チャネル層１０６の上に形成され得る。バリア層１０８は、１つまたは複数のＩＩＩ族Ｎ半導体層を含んでいてもよく、チャネル層１０６によって支持される。一部の実施形態では、バリア層１０８は、チャネル層１０６よりも大きなバンドギャップおよび大きな自発分極を有し、バリア層１０８がチャネル層１０６と直接接触しているとき、チャネル１０７が、チャネル層１０６とバリア層１０８との間の界面近くのチャネル層１０６内に二次元電子ガス（２－ＤＥＧ）の形態で生成される。さらに、バリア層１０８とチャネル層１０６との間の歪に起因して、追加の圧電電荷が２－ＤＥＧおよびチャネル１０７に導入される可能性がある。バリア層１０８は、Ｘが０から１の間の値をとる、少なくとも１つのＮＩＤのＡｌＸＧａ１－ＸＮ層を含み得る。一部の実施形態では、Ｘは０．１から０．３５の値をとることができるが、Ｘの他の値を用いてもよい。バリア層１０８の厚さは、約５０オングストローム（１オングストロームは０．１ナノメートル）から約１０００オングストローム（１オングストロームは０．１ナノメートル）の間である可能性があるが、他の厚さを使用することもできる。バリア層１０８は、ＮＩＤであってもよく、あるいは、Ｓｉ、Ｇｅ、Ｃ、Ｆｅ、Ｃｒ、または他の適切なドーパントを含んでいてもよい。ドーパント濃度は、約１０１６ｃｍ－３から１０１９ｃｍ－３の間であり得るが、他のより高いまたはより低い濃度が使用され得る。一実施形態では、一実施形態による追加のＡｌＮバリア間層（図示せず）が、チャネル層１０６とバリア層１０８との間に形成され得る。ＡｌＮバリア間層は、チャネル電荷を増加させ、結果として生じる２－ＤＥＧの電子閉じ込めを改善する可能性がある。他の実施形態では、バリア層１０８は、ＩｎＹＡｌ１－ＹＮで示されるインジウム窒化アルミニウム（ＩｎＡｌＮ）層を含み得る。ここで、Ｙはインジウムモル分率であり、約０．１から約０．２の間の値をとることができるが、Ｙの他の値を使用することもできる。ＩｎＡｌＮバリアの場合、バリア層１０８の厚さは、約３０オングストローム（１オングストロームは０．１ナノメートル）から約２０００オングストローム（１オングストロームは０．１ナノメートル）の間である可能性があるが、他の厚さを使用することもできる。ＩｎＡｌＮを使用してバリア層１０８を形成する場合、ＩｎＡｌＮは、ＮＩＤであってもよく、あるいは、Ｓｉ、Ｇｅ、Ｃ、Ｆｅ、Ｃｒ、または他の適切なドーパントを含んでいてもよい。ドーパント濃度は、約１０１６ｃｍ－３から１０１９ｃｍ－３の間であり得るが、他のより高いまたはより低い濃度が使用され得る。
【0015】
図１に示される実施形態では、キャップ層１０９は、バリア層１０８の上に形成され得る。キャップ層１０９は、半導体基板１１０の安定した表面を提供し、ウェーハ処理に付随する化学的および環境的曝露から半導体基板１１０の表面を保護するのに役立つ。キャップ層１０９は、１つまたは複数のＩＩＩ族Ｎ半導体層を含んでいてもよく、バリア層１０８によって支持される。一実施形態では、キャップ層１０９はＧａＮである。キャップ層１０９の厚さは、約５オングストローム（１オングストロームは０．１ナノメートル）から約１００オングストローム（１オングストロームは０．１ナノメートル）の間である可能性があるが、他の厚さを使用することもできる。キャップ層１０９は、ＮＩＤであってもよく、あるいは、Ｓｉ、Ｇｅ、Ｃ、Ｆｅ、Ｃｒ、または他の適切なドーパントを含んでいてもよい。ドーパント濃度は、約１０１６ｃｍ－３から１０１９ｃｍ－３の間であり得るが、他のより高いまたはより低い濃度が使用され得る。本発明の主題の範囲から逸脱することなく、半導体基板１１０を形成するための材料の選択および層の配置が例示的であることを理解されたい。ホスト基板１０２、バッファ層１０４、チャネル層１０６、バリア層１０８、およびキャップ層１０９を半導体基板１１０に含めることは例示的であり、様々な層の機能および動作を組み合わせることができ、任意の特定の実施形態で使用される材料に応じて変化する可能性があることが理解されるべきである。例えば、一部の実施形態（図示せず）では、キャップ層１０９は省略されてもよい。Ｎ極性材料（図示せず）を使用する他の実施形態では、チャネル層１０６をバリア層１０８の上に配置して、オプションのキャップ１０９およびゲート電極１５０の真下に２－ＤＥＧおよびチャネル１０７を生成することができる。さらに別の実施形態は、半導体基板１１０を形成するために、ＧａＡｓ、酸化ガリウム（Ｇａ２Ｏ３）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、およびアルミニウムインジウム砒素（ＡｌＩｎＡｓ）を含む材料から形成された半導体層を含み得る。
【0016】
一実施形態によれば、１つまたは複数の分離領域１２０を半導体基板１１０に形成して、ホスト基板１０２の上面１０３の上およびそれに沿って活性領域１２５を規定することができる。分離領域１２０は、半導体基板１１０を高抵抗率領域１２２において高抵抗率または半絶縁性にする一方で、活性領域１２５において結晶構造を損傷せずに、エピタキシャルおよび／または他の半導体層を損傷して、半導体基板１１０の高抵抗率領域１２２を生成するように構成されている注入手順を介して形成することができる。他の実施形態では、分離領域１２０は、半導体基板１１０のエピタキシャルおよび／または他の半導体層のうちの１つまたは複数を除去することによって形成することができ、半導体基板１１０の残りの層を半絶縁性にし、高抵抗率または半絶縁性の分離領域１２０（図示せず）に囲まれた活性領域１２５「メサ（ｍｅｓａｓ）」を残す。さらに他の実施形態では、分離領域１２０は、半導体基板１１０のエピタキシャルおよび／または他の半導体層のうちの１つまたは複数を除去することと、その後、半導体基板１１０の残りの層の半絶縁特性をさら強化するよう損傷をさせるべくイオン注入を使用して、注入された高抵抗率または半絶縁性の分離領域１２０に囲まれた活性領域１２５「メサ」を後に残す（図示せず）ことと、によって形成され得る。一実施形態では、第１の誘電体層１３０は、活性領域１２５および分離領域１２０の上に形成され得る。一部の実施形態では、第１の誘電体層１３０は、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、および酸化ハフニウム（ＨｆＯ２）を含む１つまたは複数の適切な材料から形成され得るが、他の実質的に絶縁性の材料を使用することができる。一実施形態では、第１の誘電体層１３０は、２００オングストローム（１オングストロームは０．１ナノメートル）から１０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有し得る。他の実施形態では、第１の誘電体層１３０は、５０オングストローム（１オングストロームは０．１ナノメートル）から１００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有し得るが、他の厚さを使用してもよい。
【0017】
一実施形態では、ソース電極１４０およびドレイン電極１４５は、活性領域１２５において、半導体基板１１０に形成されたソースおよびドレイン領域１４２、１４７の上に形成される場合があり、これらに接触し得る。ソース電極１４０およびドレイン電極１４５は、第１の誘電体層１３０に形成されたソース開口１３２およびドレイン開口１３４の内部に形成されてよく、１つまたは複数の導電性層から形成され得る。一部の実施形態では、イオン注入を使用して、チャネル１０７へのオーミック接触を形成し、ソース領域およびドレイン領域１４２、１４７を生成することができる。一実施形態では、ソース電極およびドレイン電極１４０、１４５を形成するために使用される１つまたは複数の導電性層は、Ｔｉ、Ａｕ、Ａｌ、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、Ｓｉ、Ｇｅ、白金（Ｐｔ）、または他の適切な材料を含み得る。一実施形態では、ソース電極１４０およびドレイン電極１４５は、キャップ層１０９の上に形成され、キャップ層１０９と接触し得る。他の実施形態（図示せず）では、ソース電極１４０およびドレイン電極１４５の一方または両方は、キャップ層１０９を通るように凹み、部分的にバリア層１０８を通るよう延びることができる。一実施形態では、ソース電極１４０およびドレイン電極１４５は、多層スタックから形成され得る。一実施形態では、ソース電極１４０およびドレイン電極１４５を形成するために使用される多層スタックは、接着層および１つまたは複数の層を含んでいてもよく、これは、アニールされると、チャネル１０７とソースおよびドレイン領域１４２、１４７との間にオーミック接触を形成することを可能にする。一実施形態では、接着層は、チタン（Ｔｉ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、または他の適切な材料を含み得る。一実施形態では、接着層は、４．５電子ボルト未満の仕事関数を有し得る。
【0018】
一実施形態では、ゲート電極１５０は、活性領域１２５において、半導体基板１１０上に形成することができる。一実施形態によれば、ゲート電極１５０は、鉛直ステム１５２と、第１の誘電体層１３０よりも上においてソース電極に向かう、鉛直ステム１５２に結合された第１の突出領域１５４と、を含み得る。一実施形態では、一実施形態による第２の突出領域１５６が、鉛直ステム１５２に結合することができ、第１の誘電体層１３０よりも上においてドレイン電極１４５に向かうよう形成されてよい。一実施形態では、ゲート電極１５０は、キャップ層１０９およびバリア層１０８を通じてチャネル１０７に電気的に結合され得る。ゲート電極１５０に印加される電位の変化は、チャネル層１０６の擬フェルミ準位に対して、バリア層１０８の擬フェルミ準位をシフトさせる場合があり、それにより、ゲート電極１５０の下の半導体基板１１０内のチャネル１０７における電子濃度が変調される。一実施形態によれば、Ｎｉ、Ｐｄ、Ｐｔ、イリジウム（Ｉｒ）、銅（Ｃｕ）などのショットキー材料は、金属スタックにおいて、Ａｕ、Ａｌ、Ｃｕ、ポリシリコン、またはその他の適切な材料などの１つまたは複数の低応力導電性材料と組み合わされてよく、これにより、チャネル１０７に電気的に結合された低損失ショットキーゲート電極１５０用のゲート電極１５０を形成する。一実施形態では、ゲート電極１５０を形成することができ、鉛直ステム１５２は、第１の誘電体層１３０におけるゲート開口１３６内に形成される。
【0019】
一実施形態では、ゲート電極１５０は、ゲート開口１３６内のゲート長１５３と、第１および第２の突出領域長１５８および１５９によって特徴付けられてよい（ここで、第１および第２の突出領域１５４および１５６は、第１の誘電体層１３０に重なる）。一実施形態では、ゲート長１５３は、約０．１マイクロメートルから約１マイクロメートルの間であり得る。他の実施形態では、ゲート長１５３は、約０．０５マイクロメートルから約２マイクロメートルの間であってもよく、なお、他の適切な寸法を採用してもよい。一実施形態では、第１の突出領域長１５８は、約０．１マイクロメートルから約０．５マイクロメートルの間であり得る。他の実施形態では、第１の突出領域長１５８は、約０．０５マイクロメートルから約２マイクロメートルの間であってもよく、なお、他の適切な寸法を採用してもよい。一実施形態では、第２の突出領域長１５９は、約０．１マイクロメートルから約０．５マイクロメートルの間であり得る。他の実施形態では、第２の突出領域長１５９は、約０．１マイクロメートルから約２マイクロメートルの間であってもよく、なお、他の適切な長さを採用してもよい。
【0020】
本発明の主題の範囲から逸脱することなく、他の多くの実施形態を実現することができる。図１の例示的な実施形態は、鉛直ステム１５２と、第１の誘電体層１３０よりも上に配置された第１および第２の突出領域１５４および１５６とを有するＴ字形のゲート電極１５０を示している。他の実施形態では、ゲート電極１５０は、第１の誘電体層１３０よりも上に突出領域（例えば、１５４および１５６）を有さない正方形状であり得る。他の実施形態（図示せず）では、ゲート電極１５０は、キャップ層１０９を通るように凹み、部分的にバリア層１０８内に延び、バリア層１０８を介したチャネル１０７へのゲート電極１５０の電気的結合を強めることができる。他の実施形態（図示せず）では、キャップ層１０９を省略してもよく、ゲート電極１５０はバリア層に直接接触してもよい（図示せず）。さらに他の実施形態では、ゲート電極１５０は、ゲート電極１５０と半導体基板１１０との間に形成されるゲート誘電体よりも上に配置されて、金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）デバイス（図示せず）を形成してもよい。
【0021】
一実施形態では、第１のフィールドプレート１６０が、ゲート電極１５０とドレイン電極１４５との間においてゲート電極１５０に隣接して、第１の誘電体層よりも上に形成されていてもよい。一実施形態によれば、第１のフィールドプレート１６０は、第１のフィールドプレート長１６３、およびゲート電極１５０からのフィールドプレートからゲートまでの距離１６５によって特徴付けられ得る。一実施形態では、第１のフィールドプレート長１６３は、約０．２マイクロメートルから約０．８マイクロメートルの間であり得る。他の実施形態では、第１のフィールドプレート長１６３は、約０．１マイクロメートルから約２マイクロメートルの間であってもよく、なお、他の適切な長さを採用してもよい。第１のフィールドプレートからゲートまでの距離１６５は、約０．２マイクロメートルから約１マイクロメートルの間であり得る。他の実施形態では、第１のフィールドプレートからゲートまでの距離１６５は、約０．１マイクロメートルから約２マイクロメートルの間であってもよく、なお、他の適切な長さを採用してもよい。第１の金属絶縁体半導体領域１６７は、第１のフィールドプレート１６０、その下にある第１の誘電体層１３０、および半導体基板１１０によって生成され得る。一実施形態では、第１の金属絶縁体半導体領域１６７は、アクティブデバイスの一部として機能し、誘電体層１３０の厚さおよびチャネル１０７の電荷の量に依存する第１の閾値電圧を有する。一実施形態では、第１の閾値電圧は、－５ボルトから－１５Ｖの間であり得る。他の実施形態では、閾値電圧は、－４ボルトから－３０Ｖの間であり得る。一実施形態では、第２のフィールドプレート１８０は、ゲート電極１５０とドレイン電極１４５との間の電界を低減する。
【0022】
一実施形態では、第２の誘電体層１７０は、第１の誘電体層１３０、ソースおよびドレイン電極１４０および１４５、ゲート電極１５０、および第１のフィールドプレート１６０よりも上に配置され得る。一実施形態では、第２の誘電体層１７０は、１つまたは複数のＳｉＮ、ＳｉＯ２、ＡｌＮ、ＨｆＯ２、Ａｌ２Ｏ３、スピンオンガラス、または他の適切な絶縁材料を含み得る。一実施形態では、第３の第２層１７０は、約５００オングストローム（１オングストロームは０．１ナノメートル）から約５０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有し得る。他の実施形態では、第２の誘電体層１７０は、約１００オングストローム（１オングストロームは０．１ナノメートル）から約２００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有し得る。
【0023】
一実施形態では、第２のフィールドプレート１８０は、第２の誘電体層１６０のよりも上において、および、ゲート電極１５０および第１のフィールドプレート１６０よりも上において配置され得る。一実施形態では、第２のフィールドプレートは、ゲート電極１５０のドレイン電極１４５に面する側面に形成されてよい。一実施形態では、第２のフィールドプレート１８０は、ソース電極１４０に結合され得る。他の実施形態（図示せず）では、第２のフィールドプレート１８０は、第２の誘電体層１７０のよりも上において、および、ゲート電極１５０および第１のフィールドプレート１６０よりも上において配置されていてもよく、ソース電極１４０およびドレイン電極１４５に面するゲート電極１５０の側面に接するように、ゲート電極１５０および第１のフィールドプレート１６０を囲んでいてもよく、ソース電極１４０まで延びて接触していてもよい。
【0024】
一実施形態では、第２のフィールドプレートは、第２のフィールドプレート、第２の誘電体層１７０、第１の誘電体層１３０、および半導体基板１１０を含む、第２の金属絶縁体半導体領域１８７および第３の金属絶縁体半導体領域１８９を生成する。第２および第３の金属絶縁体半導体領域１８７、１８９は、アクティブデバイスのうちの部分として機能し、誘電体層１３０および第２の誘電体層１７０の厚さと、チャネル１０７における電荷の量と、誘電体層自体の間、および第１の誘電体層１３０と半導体基板１１０との間に存在し得る界面電荷とによる、第２および第３の閾値電圧を有する。一実施形態では、第２および第３の閾値電圧は、－２０ボルトから－８０ボルトの間であり得る。他の実施形態では、閾値電圧は、－１０ボルトから－２００ボルトの間であり得る。一実施形態では、第２のフィールドプレート１８０は、ゲート電極１５０とドレイン電極１４５との間の電界および結合ならびに関連するゲート－ドレイン容量を低減する。一実施形態では、フィールドプレートドレイン延在部１８２は、ドレイン電極１４５に面する第１のフィールドプレート１６０に隣接する第２のフィールドプレートのうちの部分から、第２のフィールドプレートドレイン延在部長１８４の分だけ、ドレイン電極１４５に向かって延びていてもよい。他の実施形態では、第２のフィールドプレートドレイン延在部１８２の下面１８３は、第２の突出領域１５６が第１の誘電体層１３０に接触するゲート電極１５０の辺りにおいて、第１の誘電体層１３０と接触することができる。さらに他の実施形態では、第２のフィールドプレートドレイン延在部１８２の下面１８３は、第２の突出領域１５６が第１の誘電体層１３０に接触するゲート電極１５０の第２の突出領域１５６よりも上にあってもよい。一実施形態では、第２のフィールドプレートドレイン延在部長１８４は、第２の誘電体層１７０および第１の誘電体層１３０に対する第２のフィールドプレート１８０の重なりを特徴付ける。一実施形態では、第２のフィールドプレートドレイン延在部長１８４は、約０．２マイクロメートルから２マイクロメートルの間であり得る。他の実施形態では、第２のフィールドプレートドレイン延在部長１８４は、約０．１マイクロメートルから１０マイクロメートルの間であり得る。本発明の主題の範囲から逸脱することなく、第２のフィールドプレートドレイン延在部長１８４は、他のより長いまたはより短い長さを有し得る。一実施形態では、第２のフィールドプレート１８０は、ソース電極１４０と同じポテンシャルまたは接地ポテンシャルに結合され得る。他の実施形態では、第２のフィールドプレート１８０は、ゲート電極１５０に結合されてもよい（図示せず）。他のさらなる実施形態では、第２のフィールドプレート１８０は、任意のポテンシャルに結合されてもよい（図示せず）。一実施形態では、ソースおよびドレイン電極へのソースおよびドレインメタライゼーション１８５、１８６は、第２のフィールドプレート１８０と同じ導電性層を使用して形成され得る。
【0025】
一実施形態では、ＧａＮ ＨＦＥＴデバイス１００は、ソース電極１４０、ドレイン電極１４５、ゲート電極１５０、第１のフィールドプレート電極１６０、および第２のフィールドプレート電極１８０は、ゲートフィンガー（図示せず）を形成する細長い要素として構成され得る、トランジスタフィンガーとして構成され得る。ＧａＮトランジスタデバイス１００は、ゲートフィンガーのゲート幅を包含する分離領域１３０によって部分的に規定され得る（すなわち、図１のＧａＮトランジスタデバイス１００の平面に垂直な軸に沿った寸法は、ゲート電極１５０のゲート長１５３よりも十分に大きい（つまり、ゲート幅に垂直な軸に沿った寸法）。一部の実施形態では、ゲート幅は、約５０マイクロメートルから約５００ミクロンの間であり得る。他の実施形態では、ゲート幅は、約５マイクロメートルから約１０００ミクロンの間であり得る。一部の実施形態では、第１のフィールドプレート１６０および第２のフィールドプレート１８０を１つまたは複数の点のポテンシャルに電気的に結合することによって、第１のフィールドプレート１６０および第２のフィールドプレート１８０に沿って一定のポテンシャルを維持するために、ゲートフィンガーに沿った信号減衰を最小化することが望ましい。一実施形態では、第１のフィールドプレート１６０と第２のフィールドプレート１８０は、ソース電極１４０と同じポテンシャルに電気的に結合され得る。第１のフィールドプレート１６０は、第１のフィールドプレート１６０を形成するために使用される導電性材料の延在部から形成された接続部を使用して、ソース電極１４０に接続され得る（分離領域１２５におけるデバイスフィンガーの１つまたは複数の端部からソース電極１４０まで）（図示せず）。一部の実施形態では、第２のフィールドプレート１８０をソース電極１４０に電気的に接続する導電性領域「ストラップ」は、第２のフィールドプレート１８０を形成するために使用されるのと同じ導電性層を使用して、デバイスフィンガーに沿って周期的に形成され得る。一実施形態では、これらの導電性ストラップは、幅が０．１マイクロメートルから５マイクロメートルで、デバイスフィンガーに沿ってストラップ間の間隔で配置されてもよい。一実施形態では、一実施形態によるストラップ間の間隔は、約２５マイクロメートルから約１００マイクロメートルの間であり得るが、他のより短いまたはより長いストラップ間の間隔が使用され得る。一実施形態によるストラップ間の間隔は、約５マイクロメートルから約２００マイクロメートルの間であり得るが、他のより短いまたはより長いストラップ間の間隔が使用され得る。他の実施形態（図示せず）では、第２のフィールドプレート１８０のソース電極１４０への接続は、第２のフィールドプレート１８０を形成するために使用されるのと同じ金属を使用した、第２のフィールドプレート１８０からソース電極１４０への接続部によって達成されてもよいし、あるいは、分離領域１２５のデバイスフィンガーの端に別の金属層（例えば、相互接続層）を使用することによって達成されてもよい。さらに他の実施形態では、ソース電極１４０と第２のフィールドプレート１８０との間の接続は、第２のフィールドプレート１８０をソース電極１４０への固体の連続接続部として形成することによって達成することができる（図示せず）。
【0026】
図２は、本発明の主題に含まれる一実施形態に係る例示的なＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）２００の断面側面図である。一実施形態では、ＧａＮ ＨＦＥＴデバイス２００は、半導体基板１１０、分離領域１２０、活性領域１２５、第１の誘電体層１３０、ソース電極１４０、ドレイン電極１４５、ゲート電極１５０、第１のフィールドプレート１６０、第２の誘電体層１７０、および第２のフィールドプレート２８０を含み得る。図１のＧａＮ ＨＦＥＴデバイス１００に関連して説明したように、ＧａＮ ＨＦＥＴデバイス２００は、第１の誘電体層１３０、ソース電極１４０、ドレイン電極１４５、ゲート電極１５０、第１のフィールドプレート１６０、第２の誘電体層１７０、および第２のフィールドプレート１８０が半導体基板１１０よりも上に配置された状態で、分離領域１２０によって規定される活性領域１２５内に実質的に含まれていてよい。一実施形態では、フィールドプレート開口２７２が、第１のフィールドプレート１６０よりも上において、第２の誘電体層１７０に形成され得る。一実施形態によれば、フィールドプレート開口２７２は、第２のフィールドプレート２８０が第１のフィールドプレートに接触することを可能にし得る。一部の実施形態では、フィールドプレート開口２７２は、ＧａＮ ＨＦＥＴデバイス２００のゲート幅全体に沿って連続している。他の実施形態では、フィールドプレート開口２７２は、単位ゲート幅に沿った別個の複数の領域に形成されている（図示せず）。これらの実施形態では、一定の接続間距離は、約５マイクロメートルから約５００マイクロメートルの間の固定値であり得るが、接続間距離の他のより短いまたはより長い値が使用されてもよい。
【0027】
図３のフローチャート３００は、半導体デバイス（例えば、ＧａＮ ＨＦＥＴデバイス１００、２００、図１、図２）を製造するための方法の実施形態を説明している。図３は、例示的な実施形態による、図１および図２の半導体デバイスを製造するための一連の製造ステップの断面側面図を示している、図３、図４、図５、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図７、図８、図９Ａ、図９Ｂ、図１０Ａ、および図１０Ｂとともに参照されたい。
【0028】
図３のブロック３０２で、図４のステップ４００に示されているように、一実施形態に係る方法は、半導体基板１１０を形成することを含み得る。一実施形態では、ステップ４００は、ホスト基板１０２を提供することと、ホスト基板１０２に接して、あるいはホスト基板１０２よりも上に複数の半導体層を形成することとを含み得る。一実施形態では、ホスト基板１０２は、ＳｉＣを含み得るか、サファイア、Ｓｉ、ＧａＮ、ＡｌＮ、ダイヤモンド、ポリＳｉＣ、シリコンオンインシュレータ、ＧａＡｓ、ＩｎＰ、および他の実質的に絶縁性または高抵抗性の材料等、他の材料を含み得る。複数半導体層を形成することは、ホスト基板１０２の上面１０３に接して、あるいは上面１０３よりも上に核形成層（図示せず）を形成することと、核形成層に接して、あるいは核形成層よりも上にバッファ層１０４を形成することと、バッファ層１０４に接して、あるいはバッファ層１０４よりも上にチャネル層１０６を形成することと、チャネル層１０６に接して、あるいはチャネル層１０６よりも上にバリア層１０８を形成することと、バリア層１０８に接して、あるいはバリア層１０８よりも上にキャップ層１０９を形成することと、を含み得る。上述したように、実施形態に係る、バッファ層１０４、チャネル層１０６、バリア層１０８、およびキャップ層１０９は、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、または他の適切な材料から選択される材料を含み得る。半導体層１０４、１０６、１０８、および１０９は、有機金属化学的気相成長法（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）、ハイドライド気相成長法（ＨＶＰＥ）のいずれか、またはこれらの技術の組み合わせを使用して成長させることができるが、代わりに他の適切な技術を使用してもよい。半導体基板１１０が得られる。
【0029】
図３のブロック３０４で、図５のステップ５００に示されているように、一実施形態に係る方法は、半導体基板１１０に接して、あるいは半導体基板１１０よりも上に第１の誘電体層１３０を形成することを含み得る。上述したように、一実施形態では、第１の誘電体層１３０は、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌＮ、およびＨｆＯ２から選択される材料を含み得る。第１の誘電体層１３０は、低圧化学気相成長法（ＬＰＣＶＤ）、原子層堆積法（ＡＬＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、プラズマ励起化学気相成長法（ＰＥＣＶＤ）、ＭＯＣＶＤ、ＭＢＥ、誘導結合プラズマ（ＩＣＰ）成長法、電子サイクロトロン共鳴（ＥＣＲ）成長法、またはその他の適切な手法のうちの１つまたは複数を使用して形成され得る。他の実施形態では、第１の誘電体層１３０は、半導体基板１１０の半導体層の成長をさせたチャンバーまたは成膜システム（例えば、ＭＯＣＶＤまたはＭＢＥ）と同じ場所において、当該成長の直後に形成され得る。構造体５０１が得られる。
【0030】
図３のブロック３０６で、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄのステップ６００、６０２、６０４、６０６に示されているように、一実施形態に係る方法は、第１の誘電体層１３０にソースおよびドレイン領域１４２および１４７を形成することと、ソースおよびドレイン電極１４０および１４５を形成することと、を含み得る。再び図６Ａとステップ６００を参照して、一実施形態に係る方法は、注入マスク６１０をパターニングすることと、ドーパント種６２０を、注入マスク６１０の開口６１５を通じて半導体基板に注入して、半導体基板１１０内に注入領域６３０を形成することと、を含んでいてもよい。注入マスク層がパターニングされると、ドーパント種が注入マスク層を通って半導体基板に注入され得る。一実施形態では、Ｓｉ、Ｇｅ、Ｏ、または他の適切なｎ型ドーパントは、注入マスクを介して半導体基板に注入され得る。構造体６０１が得られる。
【0031】
図６Ｂを参照しつつ再び図６Ａとステップ６０２を参照して、一実施形態に係る方法は、ドーパント種を活性化して、半導体基板１１０内のソースおよびドレイン領域１４２および１４７の形成を完了することと、次に、注入マスク６１０を除去することと、を含み得る。一実施形態によれば、ドーパント種は、約９００度から約１５００度の温度で活性化アニールを使用して半導体基板１１０をアニールすることによって活性化される。構造体６０３が得られる。
【0032】
一実施形態では、図６Ｃを参照して、ソースおよびドレイン開口１３２、１３４が形成され、第１の誘電体層１３０に対してレジスト層６４０を供給することと、レジスト層６４０のパターンニングを行いレジスト開口６５０を形成することと、を含み得る。一実施形態では、ソースおよびドレイン電極１４０および１４５は、ソースおよびドレイン開口１３２および１３４を形成するためにレジスト開口６５０によって露出された領域において、第１の誘電体層１３０をエッチングすることによって作成され得る。第１の誘電体層１３０（例えば、ＳｉＮ）のエッチングは、一実施形態による反応性イオンエッチング（ＲＩＥ）、ＩＣＰエッチング、ＥＣＲエッチング、およびウェット化学エッチングなど、１つまたは複数のドライおよび／またはウェットエッチング技術を使用するエッチングを含み得る。一実施形態によれば、適切なウェットエッチング化学は、フッ化水素酸（ＨＦ）、バッファードＨＦ、バッファード酸化物エッチング（ＢＯＥ）、リン酸（Ｈ３ＰＯ４）、または他の適切なウェットエッチング剤を含み得る。これらのドライエッチング技術は、一実施形態によれば、六フッ化硫黄（ＳＦ６）、六フッ化二炭素（Ｃ２Ｆ６）、四フッ化炭素（ＣＦ４）、トリフルオロメタン（ＣＨＦ３）または他の適切な化学物質のうちの１つ以上を使用して、ＳｉＮを除去し得る。一実施形態では、第１の誘電体１３０をエッチングするために使用されるエッチャントは、第１の誘電体層１３０の一部を選択的にエッチングし、次にエッチング停止層（図示せず）（例えば、Ａｌ２Ｏ３またはＡｌＮ）で停止することができる。一実施形態では、エッチング停止層（例えば、Ａｌ２Ｏ３またはＡｌＮのエッチング停止層）のエッチングは、ウェットおよび／またはドライエッチング技術を含み得る。他の実施形態では、エッチング停止層（例えば、ＡｌＮまたはＡｌ２Ｏ３のエッチング停止）のドライエッチングは、Ｃｌ２、三塩化ホウ素（ＢＣｌ３）、または他の適切なドライエッチング化学など、塩素ベースの化学と組み合わせた適切な技術（例えば、ＲＩＥ、ＩＣＰ、またはＥＣＲ）を使用するドライエッチングを含み得る。構造体６０５が得られる。
【0033】
図３のブロック３０６と図６Ｃのステップ６０４を再度参照すると、一実施形態に係る方法は、ソースおよびドレイン開口１３２および１３４において、ソースおよびドレイン電極１４０および１４５を形成およびパターンニングすることを含み得る。一実施形態では、方法は、レジスト層６４０に対して、および、レジスト層６４０に形成されたレジスト開口６５０において露出した、第１の誘電体層１３０をエッチングすることによって形成されたソースおよびドレイン開口１３２および１３４において金属層６６０を成膜することを含み得る。一実施形態では、金属層６６０は、Ｔｉ、Ｔａ、Ａｌ、Ｍｏ、Ａｕ、Ｎｉ、Ｓｉ、Ｇｅ、白金（Ｐｔ）、タングステン（Ｗ）、および／または他の耐火金属を含む１つまたは複数の金属層を含んでいてもよく、これらは、アニールされると、ソースおよびドレイン領域１４２、１４７とオーミック接触を形成する。一実施形態では、金属層６６０は、Ｔｉ、Ａｌ、およびＡｕを含む基板上に成膜されたスタックを含み得る。一実施形態では、金属層６６０を形成するために、Ｔｉ層は、開口６５０において半導体基板１１０よりも上に配置されてよく、Ａｌ層は、Ｔｉ層よりも上に配置されてよく、Ｍｏまたは他の適切なバリア金属（Ｎｉもしくはタングステンなど）から形成されたバリア層は、Ａｌ層よりも上に配置されてよく、Ａｕ層は、バリア層よりも上に配置されてよい。一実施形態では、金属層６６０は、蒸着を通じて成膜され得る。他の実施形態では、金属層６６０は、スパッタリング、ＰＶＤ、または他の適切な成膜技術によって成膜され得る。一実施形態では、Ｔｉ層の厚さは約１００オングストローム（１オングストロームは０．１ナノメートル）から２００オングストローム（１オングストロームは０．１ナノメートル）の間であってよく、Ａｌ層の厚さは約６００オングストローム（１オングストロームは０．１ナノメートル）から１５００オングストローム（１オングストロームは０．１ナノメートル）の間であってよく、Ｍｏ層の厚さは約２００オングストローム（１オングストロームは０．１ナノメートル）から７００オングストローム（１オングストロームは０．１ナノメートル）の間であってよく、Ａｕ層の厚さは約３００オングストローム（１オングストロームは０．１ナノメートル）から１０００オングストローム（１オングストロームは０．１ナノメートル）の間であってよい。他の実施形態では、他の金属に置換することができ（例えば、ＮｉまたはＰｔをＭｏの代わりに添加することができ、またはＴａをＴｉの代わりに添加できる）、他の厚さを使用してもよい。一実施形態では、レジスト層６４０は、リフトオフプロファイルで構成することができ、レジスト層６４０の開口は逆行プロファイル（ｒｅｔｒｏｇｒａｄｅ ｐｒｏｆｉｌｅ）を有し、レジスト開口６５０に成膜していない金属が溶媒に溶解したときに「リフトオフ」することを可能にする。他の実施形態（図示せず）では、ソース電極およびドレイン電極１４０および１４５は、ドライエッチングによってパターンニングされ得る。構造体６０５が得られる。
【0034】
図３のブロック３０６を再度参照すると、図６Ｄのステップ６０６に示されているように、一実施形態に係る方法は、ソースおよびドレイン開口１３２および１３４において、ソースおよびドレイン電極１４０および１４５をアニーリングすることを含み得る。一実施形態では、ソースおよびドレイン電極１４０および１４５をアニーリングすることは、図６Ｃの金属層６６０を合金化するために使用されるアニーリングステップを含んでいてもよく、これは、ソースおよびドレイン電極１４０および１４５を形成する半導体基板１１０に形成されたソースおよびドレイン領域１４２および１４７へのオーミック接触をもたらす。一実施形態では、アニーリングステップは、急速熱アニーリングによって達成することができる。一実施形態では、図６Ｃのソースおよびドレイン開口１３２および１３４に残る図６Ｃの金属層６６０は、摂氏約５００度から摂氏７００度の間の温度で、約１５秒から約６０秒間かけて合金化され得る。他の実施形態では、図６Ｃの金属層６６０は、摂氏約４００度から摂氏約８００度の間で、約１０秒から約６００秒の間、アニールされ得るが、他のより高いまたはより低い温度と他のより長いまたはより短い時間が使用されてもよい。一実施形態では、金属層６６０（例えば、Ｔｉ、Ａｌ、Ｍｏ、およびＡｕ）を形成するために使用される金属スタックは、混合して、ソースおよびドレイン電極１４０および１４５を形成する。構造体６０７が得られる。
【0035】
本発明の主題の範囲から逸脱することなく、ドレインおよびソース電極１４０および１４５は、合金によるオーミック接触（図示せず）を使用して形成され得る。これらの実施形態では、ソースおよびドレイン領域は形成されない場合がある。むしろ、半導体基板１１０へのオーミック接触は、オーミック金属の高温アニーリングによって達成される（例えば、Ｔｉ、Ａｌ、Ｍｏ、Ａｕを使用して、金属スタック６６０を形成することができる）。
【0036】
図７のブロック３０８およびステップ７００を再び参照し、一実施形態では、方法は、分離領域１２０を作成することを含み得る。分離領域１２０を形成することは、第１の誘電体層１３０に対してレジストマスク７１０を供給およびパターニングし、次にレジストマスク７１０に開口７２０を規定することを含み得る。イオン注入を使用して、ドーパント種７２５（例えば、酸素、窒素、ホウ素、およびヘリウムのうちの１つまたは複数）を半導体基板１１０に打ち込んで、高抵抗率領域１２２を作成することができる。一実施形態では、注入のエネルギーおよび量は、半導体基板が、分離領域１２０の高抵抗率領域１２２内で実質的に高抵抗率または半絶縁性となるように、半導体基板１１０の結晶構造に十分な量の損傷を生じさせるように構成され得る。他の実施形態（図示せず）では、分離領域１２０を形成することは、最初に、半導体基板１１０において半導体層のいくつかまたはすべてをエッチングすることと、次に、残りの半導体層および／またはホスト基板１０２の抵抗率を高めるためのイオン注入を行うことと、を含み得る。構造体７０１が得られる。
【0037】
次に、図３のブロック３１０と３１２、および図８のステップ８００を参照して、一実施形態では、図１および図２のトランジスタデバイス１００、２００のゲート電極および第１のフィールドプレートを形成することは、第１の誘電体層１３０にゲート開口１３６を形成することを含み得る。一実施形態では、ゲート電極１５０および第１のフィールドプレート１６０を形成することは、導電性材料の成膜およびパターニングを行い、ゲート電極１５０および第１のフィールドプレート１６０を形成することを含み得る。示されている実施形態では、ゲート電極１５０および第１のフィールドプレート１６０は、同じ導電性（例えば、金属）層を使用して製造され得る。他の実施形態（図示せず）では、別個の金属層および処理ステップを使用して、ゲート電極１５０および第１のフィールドプレート１６０を形成してもよい。
【0038】
一実施形態に係る方法では、フォトレジストまたは電子ビームレジスト（図示せず）は、図６Ｃおよびステップ６０４に係る上記説明と同様の方法で、レジストに開口を作成するようにパターンニングされ得る。レジスト層に作成された開口を使用して、一実施形態によれば、第１の誘電体層１３０がエッチングされてゲート開口１３６を形成してもよく、それにより上部基板表面１１２の一部を露出させることができる。一実施形態では、次に、ゲート金属の１つまたは複数の層をレジストの開口に対して成膜して、基板１１０の上部基板表面１１２よりも上にゲート電極１５０を形成し、第１の誘電体層１３０よりも上に第１のフィールドプレート１６０を形成できる。ゲート電極１５０および第１のフィールドプレート１６０を形成するためのゲート金属の成膜は、１つまたは複数の金属層および／または他の適切な材料を含む多層スタックの成膜を含み得る。ゲート電極１５０および第１のフィールドプレート１６０を形成するために使用される多層スタック内の第１の層は、Ｔｉ、Ｎｉ、Ｐｔ、Ｃｕ、パラジウム（Ｐｄ）、Ｃｒ、Ｗ、イリジウム（Ｉｒ）、ポリシリコンまたは他の適切な材料を含み得る。第１の層の厚さは約３０オングストローム（１オングストロームは０．１ナノメートル）から約２０００オングストローム（１オングストロームは０．１ナノメートル）の間であり得るが、他の厚さの値を使用してもよい。一実施形態によれば、導電性層として機能する１つまたは複数の層を第１の層の上に成膜して、ゲート電極１５０および第１のフィールドプレート１６０を形成することができる。導電性層は、Ａｕ、Ａｇ、Ａｌ、Ｃｕ、Ｔｉまたは他の実質的に導電性の材料を含み得る。導電性層の厚さは約５０オングストローム（１オングストロームは０．１ナノメートル）から約２０，０００オングストローム（１オングストロームは０．１ナノメートル）の間であり得るが、他の厚さの値を使用してもよい。任意選択で、１つまたは複数のバリア金属層は、第１の層と導電性層との間に配置されてよく、ここで、バリア金属層は、基板１１０および第１の誘電体層１３０に接触する第１の層の部分と、導電層との間のバリアとして機能する、Ｎｉ、Ｐｔ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗ、Ｉｒまたは他の実質的に屈折性の材料などの材料を含み得る。バリア層の厚さは約５０オングストローム（１オングストロームは０．１ナノメートル）から約１０，０００オングストローム（１オングストロームは０．１ナノメートル）の間であり得るが、他の厚さの値を使用してもよい。一実施形態では、ゲート電極１５０および第１のフィールドプレート１６０を形成するために使用される様々な層は、蒸着、スパッタリング、ＰＶＤ、ＡＬＤ、または他の適切な成膜技術によって成膜され得る。
【0039】
本発明の主題の範囲から逸脱することなく、ゲート電極１５０および第１のフィールドプレート１６０を形成するために他の方法を使用できることを理解されたい。これらの他の実施形態（図示せず）を製造するための方法において、ゲート電極１５０および第１のフィールドプレート１６０は、第１のレジスト層をパターニングして開口を形成することと、第１の誘電体層１３０をエッチングして、基板１１０の上部基板表面２１２を露出する開口を作成することと、次に、最初のレジスト層を除去することと、によって形成され得る。この実施形態では、ゲート電極１５０および第１のフィールドプレート１６０を形成することは、上部基板表面１１２を露出させるために、第１の誘電体層１３０に作成された開口に対して位置合わせされた第２のレジスト層に開口をパターニングすることを含む。第２のレジスト層の開口は、第１の誘電体層１２２の開口よりも小さくても大きくてもよい。他の実施形態では、ゲート金属は、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、または同様の材料（図示せず）などのゲート誘電体よりも上に配置されてよい。一実施形態によれば、ゲート誘電体は、上部基板表面１１２に対して、上部基板表面１１２よりも上に成膜してもよい。さらに他の実施形態では、ゲート電極１５０および第１のフィールドプレート１６０は、基板１１０よりも上に成膜したゲート金属を使用して形成することができ、次に、フォトレジストをパターニングし、次に、ゲート金属をエッチングすることによって規定される。ゲート電極１５０および第１のフィールドプレート１６０を形成するために選択された実施形態または方法のいずれにおいても、次に、ゲート金属は、図８に示されるゲート電極１５０の形成に関連して説明した方法を使用して成膜してよい。
【0040】
ここで、図３のブロック３１４、図９Ａおよび図９Ｂ、ならびにステップ９００、９０２を参照して、図１および図２のトランジスタデバイス１００および２００を製造する方法は、一実施形態によれば、図８の構造体８０１のソースおよびドレイン電極１４０、１４５、ゲート電極１５０、第１のフィールドプレート層、および第１の誘電体層１３０に対して第２の誘電体層１７０の成膜およびパターンニングを行うことをさらに含み得る。一実施形態では、第２の誘電体層１７０は、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２、ＩＴＯ、ダイヤモンド、ポリダイヤモンド、ＡｌＮ、ＢＮ、ＳｉＣ、またはこれらまたは他の絶縁材料の組み合わせのうちの１つを含み得る。第２の誘電体層１７０を形成するために使用される複数の層の総厚は、厚さが約１００オングストローム（１オングストロームは０．１ナノメートル）から約１０，０００オングストローム（１オングストロームは０．１ナノメートル）の間であり得るが、他の厚さの値が使用されてもよい。第２の誘電体層１７０は、ＬＰＣＶＤ、ＰＥＣＶＤ、スパッタリング、ＰＶＤ、ＡＬＤ、Ｃａｔ－ＣＶＤ、ＨＷＣＶＤ、ＥＣＲＣＶＤ、ＣＶＤ、ＩＣＰ－ＣＶＤ、これらまたは他の適切な誘電体成膜技術の組み合わせを使用して成膜され得る。
【0041】
一実施形態では、第２の誘電体層１７０をエッチングするための追加のプロセスステップは、図６Ｃ、ステップ６０４、およびに関連して説明した、第１の誘電体層１３０をエッチングするために使用されるものと同様であり、開口１７２、１７４、および１７８を作成するために使用されてよい。一実施形態では、第２の誘電体層１７０は、第２の誘電体層１７０に対してレジスト層（図示せず）を配置することと、ソースおよびドレイン電極１４０、１４５よりも上の第２の誘電体層１７０のうちの部分への開口を形成するようにレジスト層をパターニングすることと、によってパターニングされ得る。次に、第２の誘電体層１７０は、図６Ｃのステップ６０４に関連して説明した第１の誘電体層１３０のエッチングと同様の技術を使用して、レジスト層の開口を通してエッチングされ得る。したがって、開口１７２および１７４は、図９Ａの構造体９０１に作成され、開口１７２、１７４、および１７８は、図９Ｂの構造体９０３に形成される。構造体９０１および９０３が得られる。
【0042】
ここで、図３のブロック３１６、図１０Ａおよび図１０Ｂ、ならびにステップ１０００、１００２を参照して、一実施形態によれば、図９の構造体９０１および９０３における第２の誘電体層１７０およびソース電極およびドレイン電極１４０、１４５の上において、図２のデバイス２００のトランジスタ構造体を製造する方法は、第２のフィールドプレート１８０、２８０およびソースおよびドレインメタライゼーション１８５、１８６を成膜およびパターニングすることをさらに含み得る。一実施形態では、第２のフィールドプレート１８０、２８０およびソースおよびドレインメタライゼーション１８５、１８６の形成およびパターニングは、レジスト層（図示せず）を塗布およびパターニングすることと、第２のフィールドプレート１８０、ソースおよびドレインメタライゼーション１８５、１８６を成膜することと、リフトオフ構成で、第２のフィールドプレート１８０、２８０、ソースおよびドレインメタライゼーション１８５、１８６、および他の構造（例えば、相互接続部、図示せず）の以外の覆いとなっている金属とレジスト層を除去することと、によって達成することができる。図７のステップ７００と同様に、一実施形態では、第２のフィールドプレート金属は、上記のように部分的に形成されたデバイスに塗布されるレジスト層にパターニングされた開口（図示せず）に１つまたは複数の接着および導電性金属層を成膜することによって形成される。一実施形態では、接着層を最初に成膜し、続いて導電性層を成膜してよい。一実施形態では、接着および導電性層は、同じ成膜ステップで成膜してよい。接着層は、Ｔｉ、Ｎｉ、Ｃｒまたは他の適切な接着層材料のうちの１つを含み得る。接着層の厚さは約５０オングストローム（１オングストロームは０．１ナノメートル）から約２，０００オングストローム（１オングストロームは０．１ナノメートル）の間であり得るが、他の厚さの値を使用してもよい。導電性層は、Ｃｕ、Ａｕ、Ａｌ、またはＡｇを含み得るが、他の適切な材料が使用され得る。導電性層の厚さは約２００オングストローム（１オングストロームは０．１ナノメートル）から約４０，０００オングストローム（１オングストロームは０．１ナノメートル）の間であり得るが、他の厚さの値を使用してもよい。一実施形態によれば、第２のフィールドプレート金属２８０を形成するために使用される接着および導電性層は、第２の誘電体層１７０および第１のフィールドプレート１６０よりも上に成膜してよく、これらと接触していてもよい。一実施形態では、接着層および導電性層は、スパッタリング、蒸着、または電気めっきによって形成されてよい。一実施形態では、レジスト層を塗布およびパターニングし、第２のフィールドプレート１８０、２８０を成膜した後、レジスト層と、レジスト層よりも上に成膜した、第２の誘電体層１７０、第１のフィールドプレート１６０に接触する第２のフィールドプレート金属の部分に含まれない金属とは、図６Ｃのステップ６０４とともに説明した溶媒と同様の溶媒を使用して除去される。他の実施形態では、第２のフィールドプレート金属は、接着および導電性層（後に適切なドライまたはウェット化学エッチング技術によってパターニングされる）を成膜することによって形成されてよい。完成したトランジスタデバイス１００、２００が得られる。
【0043】
少なくとも１つの例示的な実施形態が前述の詳細な説明に提示されているが、膨大な数の変形が存在することを理解されたい。本明細書に記載の例示的な１つまたは複数の実施形態は、特許請求の範囲の主題の範囲、適用可能性、または構成を何らかの方法で制限することを意図するものではないことも理解されたい。むしろ、前述の詳細な説明は、当業者に、説明された１つまたは複数の実施形態を実施するための便利なロードマップを提供するであろう。この特許出願を提出する時点での既知の均等物および予見可能な均等物を含む、特許請求の範囲によって定義される範囲から逸脱することなく、要素の機能および配置に様々な変更を加えることができることを理解されたい。
【0044】
簡潔にするために、従来の半導体製造技術は、本明細書では詳細に説明されていない場合がある。加えて、特定の用語は、参照のためにのみ本明細書で使用されている場合があり、したがって、限定することを意図するものではなく、構造を指す用語「第１」、「第２」および他のそのような数値を用いた語は、文脈によって明確に示されない限り、配列または順序を意味しない。
【0045】
以上において、ともに「接続されている（ｃｏｎｎｅｃｔｅｄ）」または「結合されている（ｃｏｕｐｌｅｄ）」要素またはノードまたはフィーチャに説明している。本明細書で使用される場合、特に明記されていない限り、「接続されている」とは、ある要素が別の要素に直接的に繋がっている（または直接通信している）ことを意味し、必ずしも機械的に繋がっていることを意味しない。同様に、特に明記されていない限り、「結合されている」とは、ある要素が別の要素に直接的または間接的に繋がっている（または直接的または間接的に通信している）ことを意味し、必ずしも機械的に繋がっていることを意味しない。したがって、図に示されている概略図は、複数の要素の１つの例示的な配置を示しているが、追加の介在要素、デバイス、フィーチャ、または構成要素は、記載した主題の実施形態に存在し得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図7】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【外国語明細書】