特開 2022-106004 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022106004

(43)【公開日】2022-07-19

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03K 17/22 20060101AFI20220711BHJP

【ＦＩ】

H03K17/22 D

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021000625

(22)【出願日】2021-01-06

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】鹿嶋 一生

(72)【発明者】

【氏名】津田 敦史

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX12

5J055AX14

5J055AX48

5J055AX57

5J055AX63

5J055BX41

5J055DX14

5J055DX22

5J055EY01

5J055EY17

5J055EZ03

5J055EZ10

5J055GX01

5J055GX05

(57)【要約】

【課題】パワーオンリセット回路の低電圧における検知技術を提供することにある。
【解決手段】半導体装置は、第一バイポーラトランジスタと、バイポーラトランジスタが複数並列接続されて構成された第二バイポーラトランジスタと、検知電圧調整用抵抗素子と、温度特性調整用抵抗素子と、電流調整用抵抗素子と、比較器と、を含むパワーオンリセット回路を有する。
【選択図】図５

【特許請求の範囲】

【請求項1】

パワーオンリセット回路を有する半導体装置であって、
前記パワーオンリセット回路は、
第一バイポーラトランジスタと、
Ｎ個のバイポーラトランジスタが並列に接続されて構成される第二バイポーラトランジスタと、
反転入力端子と非反転入力端と出力端子を有する比較器と、
温度が上がると電流値が大きくなる正温度特性の第一電流を生成するため前記第一バイポーラトランジスタのベースと前記第二バイポーラトランジスタのベースとの間に接続される第一抵抗素子と、
温度が上がると電流値が小さくなる負温度特性の第二電流を生成するため前記第一バイポーラトランジスタのベースとエミッタとの間に接続される第二抵抗素子と、
前記正温度特性の第三電流を生成するため前記第一バイポーラトランジスタのベースと前記反転入力端子との間に接続される第三抵抗素子と、
前記第一電流と前記第二電流と前記第三電流の合計電流である第四電流を流すように接続される第四抵抗素子と、
を備え、
前記第一バイポーラトランジスタのコレクタおよび前記第二バイポーラトランジスタのベースは前記非反転入力端に接続され、
前記第四電流が前記第四抵抗素子に流れることにより生成される電圧と前記第一バイポーラトランジスタのベースとエミッタとの間の電圧を足し合わせた電圧が電源電圧となるよう構成され、
前記比較器は前記第一電流と前記第三電流が等しくなるときに反転するよう構成される半導体装置。

【請求項2】

請求項１の半導体装置において、さらに、
前記比較器の前記出力端子がゲートに接続され、前記パワーオンリセット回路のハイレベルを出力するＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインに接続され、前記パワーオンリセット回路のローレベルを出力する第五抵抗素子と、
を備える半導体装置。

【請求項3】

請求項１の半導体装置において、
前記第四抵抗素子は電源に接続され、前記第一抵抗素子と直列に接続される半導体装置。

【請求項4】

請求項１の半導体装置において、
さらに、前記パワーオンリセット回路の出力を受ける内部回路を有する半導体装置。

【請求項5】

パワーオンリセット回路を有する半導体装置であって、
前記パワーオンリセット回路は、
基準電位が供給される第一ノードと、
前記第一ノードとの間に電源電圧が印加される第二ノードと、
前記第二ノードと前記第一ノードとの間に直列に接続される、第四抵抗素子、第一抵抗素子および第一バイポーラトランジスタと、
前記第四抵抗素子と前記第一抵抗素子とが接続される第三ノードと、
前記第一抵抗素子と前記第一バイポーラトランジスタのコレクタとが接続される第四ノードと、
前記第三ノードおよび前記第一バイポーラトランジスタのベースに接続される一端と、前記第一バイポーラトランジスタのエミッタに接続される他端と、を有する第二抵抗素子と、
前記第三ノードと前記第一ノードとの間に直列に接続される、第三抵抗素子および第二バイポーラトランジスタと、
前記第三抵抗素子と前記第二バイポーラトランジスタのコレクタとが接続される第五ノードと、
前記第四ノードが接続される非反転入力端子と前記第五ノードが接続される反転入力端子とを有する比較器と、
を有し、
前記第二バイポーラトランジスタはＮ個のバイポーラトランジスタが並列に接続して構成されている半導体装置。

【請求項6】

請求項５の半導体装置において、
さらに、前記第二ノードと前記第一ノードとの間に直列に接続される、ＰＭＯＳトランジスタおよび第五抵抗素子を備え、
前記ＰＭＯＳトランジスタのソースは前記第二ノードに接続され、ゲートは前記比較器の出力端子に接続され、
前記第五抵抗素子の一端は前記第一ノードに接続され、他端は前記ＰＭＯＳトランジスタのドレインに接続される半導体装置。

【請求項7】

請求項５の半導体装置において、
さらに、一端が前記第一ノードに接続され、他端が前記第一バイポーラトランジスタのエミッタおよび前記第二バイポーラトランジスタのエミッタに接続される第六抵抗素子を備える半導体装置。

【請求項8】

請求項５の半導体装置において、
さらに、前記パワーオンリセット回路の出力を受ける内部回路を有する半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は半導体装置に関し、例えば、パワーオンリセット回路を有する半導体装置に適用可能である。

【背景技術】

【0002】

パワーオンリセット回路は、電源投入時に、別の半導体装置等により構成されるシステムまたは同一の半導体装置に内蔵される他の回路の誤動作するのを防止するため、電源電圧が所定の値になるまでリセット信号を出力する回路である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１２－４８３４９号公報

【非特許文献】

【0004】

【非特許文献1】ELECTRONICS LETTERS 28th May 2015 Vol. 51 No. 11 pp. 856-858

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＩｏＴ（Internet of Things）機器等では半導体装置の動作下限電圧の低下による電池寿命向上と半導体装置の消費電流削減が今後進むと予想される。半導体装置の動作下限電圧以下でリセット信号を発行するパワーオンリセット回路の低電圧における検知技術が必要となる。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は、第一バイポーラトランジスタと、バイポーラトランジスタが複数並列接続されて構成された第二バイポーラトランジスタと、検知電圧調整用の抵抗素子と、温度特性調整用の抵抗素子と、電流調整用の抵抗素子と、比較器と、を含むパワーオンリセット回路を有する。

【発明の効果】

【0008】

本開示によれば、パワーオンリセット回路を低電圧化できる。

【図面の簡単な説明】

【0009】

【図1】図１は実施形態における半導体装置の構成を示すブロック図である。

【図2】図２はパワーオンリセット回路の課題を説明する図である。

【図3】図３は図１に示すパワーオンリセット回路の構成の一例を示す回路図である。

【図4】図４は図３に示すパワーオンリセット回路の動作を説明する図である。

【図5】図５は図１に示すパワーオンリセット回路の構成の別の一例を示す回路図である。

【図6】図６は第一比較例におけるパワーオンリセット回路の構成を示す回路図である。

【図7】図７は図６に示すパワーオンリセット回路の動作を説明するための図である。

【図8】図８は第二比較例におけるパワーオンリセット回路の構成を示す回路図である。

【図9】図９は図８に示すパワーオンリセット回路の動作を説明するための図である。

【図10】図１０は第三比較例におけるパワーオンリセット回路の構成を示す図である。

【図11】図１１は図１０に示すパワーオンリセット回路の動作を説明するための図である。

【図12】図１２は第四比較例におけるパワーオンリセット回路の構成を示す回路図である。

【図13】図１３は図１２に示すパワーオンリセット回路の動作を説明するための図である。

【図14】図１４は第五比較例におけるパワーオンリセット回路の構成を示す回路図である。

【図15】図１５は図１４に示すリパワーオンリセット回路の動作を説明するための図である。

【図16】図１６は図１４に示すパワーオンリセット回路に用いる電流源の構成を示す回路図である。

【発明を実施するための形態】

【0010】

以下、実施形態について、図面を用いて説明する。ただし、説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。

【0011】

図１は実施形態における半導体装置の構成を示すブロック図である。半導体装置１は、パワーオンリセット回路（ＰＯＲ）１０と、内部回路（ＩＮＣ）３０と、を一つの半導体チップに含む集積回路（ＩＣ：Integrated Circuit）である。半導体装置１がマイクロコントローラの場合、内部回路３０には、中央処理装置（ＣＰＵ：Central Processing Unit）、ＲＡＭ（Random Access Memory）および周辺回路などが含まれる。なお、パワーオンリセット回路１０は半導体装置１に内蔵されず、半導体装置１とは別の半導体チップに形成されていてもよい。

【0012】

パワーオンリセット回路１０は、電源投入時および電源電圧（ＶＣＣ）が一時的に低下したときなどに電源電圧（ＶＣＣ）の値に応じてリセット信号（ＲＳ）を内部回路３０に出力する。外部電源電圧（ＶＣＣ）が所定の電圧より低い場合には、リセット信号（ＲＳ）はローレベル（以下、Ｌレベルという。）であり、外部電源電圧（ＶＣＣ）が所定の電圧より高くなるとリセット信号（ＲＳ）がハイレベル（以下、Ｈレベルという。）に切替わる。ここで、リセット信号（ＲＳ）のＬレベルをリセット状態という。リセット信号（ＲＳ）のＨレベルをリセット状態の解除という。パワーオンリセット回路１０の具体例については図３において説明する。

【0013】

ここで、実施形態における半導体装置をより明確にするため、パワーオンリセット回路１０における課題について図２、図６および図７を用いて説明する。図２はパワーオンリセット回路の課題を説明する図である。図６は第一比較例におけるパワーオンリセット回路の構成を示す回路図である。図７は図６に示すパワーオンリセット回路の動作を説明するための図である。

【0014】

図６に示すように、第一比較例におけるパワーオンリセット回路は、ＰＭＯＳ（Positive Channel Metal Oxide Semiconductor）トランジスタ５１と、抵抗素子５２と、バッファ回路５３を備える。ＰＭＯＳトランジスタ５１および抵抗素子５２はこの順に電源電圧（ＶＣＣ）のラインと接地電圧（ＧＮＤ）のラインとの間に直列に設けられる。ＰＭＯＳトランジスタ５１のゲートは、接地電圧（ＧＮＤ）を受ける。ＰＭＯＳトランジスタ５１と抵抗素子５２との間のノードがバッファ回路５３と接続される。バッファ回路５３が、リセット信号（ＲＳ）を出力する。

【0015】

電源電圧（ＶＣＣ）が０Ｖのとき、中間電位ノードＮ５１は０Ｖに保たれている。電源投入後、ＰＭＯＳトランジスタ５１のゲート・ソース間電圧がトランジスタの閾値電圧以下の間は、中間電位ノードＮ５１の電位は０Ｖに保たれる。図７に示すように、バッファ回路５３の出力であるリセット信号（ＲＳ）はＬレベルである。この状態がリセット状態である。その後、電源電圧（ＶＣＣ）が所定電圧に上昇し、ＰＭＯＳトランジスタ５１の電流駆動力が抵抗素子５２の電流駆動力より大きくなると、中間電位ノードＮ５１の電位が上昇する。中間電位ノードＮ５１の電位がバッファ回路５３の閾値電位を超えると、図７に示すように、リセット信号（ＲＳ）はＨレベルになり、リセット状態が解除される。ここで、上記所定電圧を検知電圧（Ｖｐｏｒ）という。パワーオンリセット回路は検知電圧（Ｖｐｏｒ）を検知する検知回路を有する。

【0016】

電池電源は放電し電源電圧（ＶＣＣ）が時間経過に従って低下していく。半導体装置１の低電圧化により、矢印（Ｃ）に示すように、動作下限電圧（ＶＣＣｍｉｎ）が低下することにより、矢印（Ｄ）に示すように、電池寿命が向上して半導体装置１の動作時間が延長される。

【0017】

図２の（Ａ）に示すように、動作下限電圧（ＶＣＣｍｉｎ）がＶＣＣ１である場合、パワーオンリセット回路１０はＶＣＣ１よりも低い電圧において検知電圧（Ｖｐｏｒ）を検知する必要がある。すなわち、パワーオンリセット回路１０は電源電圧がＶＣＣ１からＶＣＣ３の範囲で動作する必要がある。

【0018】

半導体装置１の低電圧化により、図２の（Ｂ）に示すように、パワーオンリセット回路１０はより低い電圧（ＶＣＣ２）よりも低い電圧において検知電圧（Ｖｐｏｒ）を検知する必要がある。検知電圧（Ｖｐｏｒ）を低下させることができないと、図７の破線で示すように、リセット信号（ＲＳ）は解除できなくなる。すなわち、パワーオンリセット回路１０は電源電圧がＶＣＣ２からＶＣＣ３の範囲で動作する必要がある。

【0019】

また、検知電圧の低下に伴い、検知ばらつきの削減も必要である。さらに、電池駆動の半導体装置においては、消費電流の削減も必要である。

【0020】

次に、検知電圧の検知ばらつきを第一比較例よりも低減する第二比較例におけるパワーオンリセット回路について図８および図９を用いて説明する。図８は第二比較例におけるパワーオンリセット回路の構成を示す回路図である。図９は図８に示すパワーオンリセット回路の動作を説明するための図である。

【0021】

図８に示すように、第二比較例におけるパワーオンリセット回路は、第一比較例におけるパワーオンリセット回路に検知電圧を調整する検知回路６２および定電流生成回路６３が追加されている。検知回路６２はＰＭＯＳトランジスタ５４，５５およびＮＭＯＳ（Negative Channel Metal Oxide Semiconductor）トランジスタ５６を含む。ＰＭＯＳトランジスタ５４，５５およびＮＭＯＳトランジスタ５６は、電源電圧（ＶＣＣ）のラインと接地電圧（ＶＳＳ）のラインとの間に直列接続される。ＰＭＯＳトランジスタ５４，５１のゲートは、ともにＰＭＯＳトランジスタ５４のドレインに接続される。ＰＭＯＳトランジスタ５５のゲートはＰＭＯＳトランジスタ５５のドレインが接続されてダイオードを構成している。ＮＭＯＳトランジスタ５６のゲートは、定電流生成回路６３の出力に接続される。ＮＭＯＳトランジスタ５６に定電流生成回路６３の出力の電圧に応じたレベルの電流が流れる。

【0022】

定電流生成回路６３は、ＰＭＯＳトランジスタ５７，５８、ＮＭＯＳトランジスタ５９，６０、および抵抗素子６１を含む。ＰＭＯＳトランジスタ５７、ＮＭＯＳトランジスタ５９および抵抗素子６１は、電源電圧（ＶＣＣ）のラインと接地電圧（ＶＳＳ）のラインとの間に直列接続される。ＰＭＯＳトランジスタ５８およびＮＭＯＳトランジスタ６０は、電源電圧（ＶＣＣ）のラインと接地電圧（ＶＳＳ）のラインとの間に直列接続される。ＰＭＯＳトランジスタ５７，５８のゲートは、ともにＰＭＯＳトランジスタ５８のドレインに接続される。ＮＭＯＳトランジスタ５９，６０のゲートは、ともにＮＭＯＳトランジスタ５９のドレイン（定電流生成回路６３の出力）に接続される。ＮＭＯＳトランジスタ５９，６０のゲート電圧の差と抵抗素子６１の抵抗値により、定電流生成回路６３の定電流の値が決まる。定電流生成回路６３の出力には、定電流に応じたレベルのバイアス電圧が現れる。

【0023】

第一比較例および第二比較例におけるパワーオンリセット回路の抵抗とＰＭＯＳトランジスタはプロセスばらつきと温度依存性が大きい。第一比較例におけるパワーオンリセット回路よりも第二比較例におけるパワーオンリセット回路の方がばらつきは小さいが、それでも検知電圧のばらつき（ΔＶ）は約６００ｍＶ程度となる。このため、図９に示すように、第一比較例および第二比較例におけるパワーオンリセット回路の検知電圧精度がかなり悪い。なお、第二比較例におけるパワーオンリセット回路の消費電力は数百ｎＡ程度である。

【0024】

また、抵抗素子５２とＰＭＯＳトランジスタ５１の引き合いのみだと検知電圧が約１Ｖ以上に設定するのは難しい。ダイオードＰＭＯＳ（ＰＭＯＳトランジスタ５５）で検知電圧をＶｔｈ分上昇させるため、希望の電圧に調整するのが難しい。このため、第一比較例および第二比較例におけるパワーオンリセット回路の検知電圧の調整が難しい。

【0025】

次に、検知電圧の検知ばらつきを第二比較例よりも低減する第三比較例におけるパワーオンリセット回路について図１０および図１１を用いて説明する。図１０は第三比較例におけるパワーオンリセット回路の構成を示す図である。図１１は図１０に示すパワーオンリセット回路の動作を説明するための図である。

【0026】

第三比較例におけるパワーオンリセット回路は、第一パワーオンリセット回路（ＰＯＲＡ）６４と、第二パワーオンリセット回路（ＰＯＲＢ）６５と、を含む。第一パワーオンリセット回路（ＰＯＲＡ）６４は第一比較例または第二比較例におけるパワーオンリセット回路で構成され、第一リセット信号（ＲＳＡ）が出力される。

【0027】

第二パワーオンリセット回路（ＰＯＲＢ）６５は、抵抗素子６５ａ，６５ｂと、電源電圧（ＶＣＣ）によって動作する比較器（ＣＭＰ）６５ｃと、バンドギャップリファレンス回路（ＢＧＲ）６５ｄと、を含む。抵抗素子６５ａ，６５ｂは、電源電圧（ＶＣＣ）を受ける電源ノードと、接地電圧（ＧＮＤ）を受ける接地ノードとの間に直列に接続される。比較器６５ｃの非反転入力端子は、抵抗素子６５ａ，６５ｂの接続ノードに接続される。比較器６５ｃの反転入力端子にはバンドギャップリファレンス回路（ＢＧＲ）６５ｄから出力された基準電圧（ＶＲ）が入力される。比較器６５ｃの出力端子から第二リセット信号（ＲＳＢ）が出力される。接続ノードの検出電圧が基準電圧（ＶＲ）を超えると第二リセット信号（ＲＳＢ）がＨレベルになり、リセット状態が解除される。

【0028】

第一パワーオンリセット回路（ＰＯＲＡ）６４は、第一比較例または第二比較例におけるパワーオンリセット回路で構成されるので、図１１に示すように、第一リセット信号（ＲＳＡ）の立ち上がりのばらつきが大きい。

【0029】

第二パワーオンリセット回路（ＰＯＲＢ）６５は、基準電圧（ＶＲ）と電源電圧（ＶＣＣ）を比較することによって、第二リセット信号（ＲＳＢ）の立ち上がりのばらつきを抑制することができる。しかし、図１１に示すように、バンドギャップリファレンス回路（ＢＧＲ）６５ｄが動作するまで第二パワーオンリセット回路（ＰＯＲＢ）６５は不定出力する。なお、バンドギャップリファレンス回路（ＢＧＲ）６５ｄが安定したときの基準電圧（ＶＲ）は１Ｖ程度である。

【0030】

そこで、バンドギャップリファレンス回路（ＢＧＲ）６５ｄの動作電圧以下では、合成回路６６において第一パワーオンリセット回路（ＰＯＲＡ）６４の第一リセット信号（ＲＳＡ）により第二リセット信号（ＲＳＢ）をマスクしてＬレベル出力を補償する。

【0031】

第三比較例におけるパワーオンリセット回路は、検知電圧（Ｖｐｏｒ）の検知はバンドギャップリファレンス回路（ＢＧＲ）６５ｄの動作下限電圧と第一パワーオンリセット回路（ＰＯＲＡ）６４の検知ばらつき以上でしか設定できない。例えば、バンドギャップリファレンス回路（ＢＧＲ）６５ｄの動作下限電圧は１．５Ｖ程度であり、第一パワーオンリセット回路（ＰＯＲＡ）６４の検知ばらつきは０．６Ｖ程度なので、検知電圧（Ｖｐｏｒ）は２．１Ｖ付近の検知となる。このため、第三比較例におけるパワーオンリセット回路は、検知電圧（Ｖｐｏｒ）の低電圧検知が難しい。なお、第三比較例におけるパワーオンリセット回路の検知ばらつきは約８０ｍＶ程度であり、第二比較例におけるパワーオンリセット回路の検知電圧精度よりも向上する。しかし、第三比較例におけるパワーオンリセット回路の消費電力は数μＡ程度であり、第二比較例におけるパワーオンリセット回路の消費電力よりも多くなる。

【0032】

なお、バンドギャップリファレンス回路（ＢＧＲ）６５ｄの出力は、他の内部回路の基準電圧として使用されることがあり、バンドギャップリファレンス回路（ＢＧＲ）６５ｄにトリミング機能を有することがある。電源電圧の立ち上げ時にフラッシュメモリ等の不揮発性メモリからのトリミング値が不定状態になる。パワーオンリセット回路は電源立ち上げ時に使用するのでトリミングが不定状態になり検知ばらつきが増大する。このため影響を受けないようにトリミング固定など対策が必要である。

【0033】

次に、検知電圧を低電圧化する第四比較例におけるパワーオンリセット回路について図１２および図１３を用いて説明する。図１２は第四比較例におけるパワーオンリセット回路の構成の一例を示す回路図である。図１３は図１２に示すパワーオンリセット回路の動作を説明するための図である。

【0034】

第四比較例におけるパワーオンリセット回路は、ＰＮＰ型のバイポーラトランジスタ７１，７２と、抵抗素子７３～７５と、オペアンプで構成される比較器７９と、を含む。バイポーラトランジスタ７２はＮ個のバイポーラトランジスタが並列接続されたものである。抵抗素子７３，７５の抵抗値をＲ_１、抵抗素子７４の抵抗値をＲ_２とする。比較器７９は電源電圧（ＶＣＣ）によって動作する。まず、これらの構成要素間の接続について説明する。

【0035】

バイポーラトランジスタ７１、抵抗素子７３はこの順で接地電圧（ＶＳＳ）を受ける接地ノードＮ７１と外部電源電圧（ＶＣＣ）を受ける電源ノードＮ７２との間に直列に接続される。バイポーラトランジスタ７１のコレクタおよびベースは接地ノードＮ７１に接続される。バイポーラトランジスタ７１のエミッタは抵抗素子７３の一端に接続され、その接続点によりノードＮ７３が形成されている。抵抗素子７３の他端は電源ノードＮ７２に接続される。

【0036】

バイポーラトランジスタ７２、抵抗素子７４，７５はこの順で接地ノードＮ７１と電源ノードＮ７２との間に直列に接続される。バイポーラトランジスタ７２のコレクタおよびベースは接地ノードＮ７１に接続される。バイポーラトランジスタ７２のエミッタは抵抗素子７４の一端に接続され、その接続点によりノードＮ７４が形成されている。抵抗素子７４の他端は抵抗素子７５の一端に接続され、その接続点によりノードＮ７４が形成されている。抵抗素子７５の他端は電源ノードＮ７２に接続される。

【0037】

比較器７９は、その反転入力端子がノードＮ７４に接続され、非反転入力端子がノードＮ７３に接続される。比較器７９における反転入力端子と非反転入力端子の入力電圧が同じ電圧になることにより出力信号の電圧レベルが反転して電源電圧（ＶＣＣ）が所定電圧値（Ｖｐｏｒ）になったことを検知する。このとき、抵抗素子７４，７５の第一電流（Ｉ_１）と抵抗素子７３の第二電流（Ｉ_２）が等しくなる。

【0038】

ノードＮ７３の電圧とノードＮ７４の電圧が等しいので、Ｖ_ＢＥ１＝Ｉ_１×Ｒ_２＋Ｖ_ＢＥ２となり、第一電流（Ｉ_１）は図１３に示す式（１１）で表される。ここで、Ｖ_ＢＥ１はバイポーラトランジスタ７１のベース・エミッタ間電圧である。Ｖ_ＢＥ２はバイポーラトランジスタ７２のベース・エミッタ間電圧である。また、第二電流（Ｉ_２）は第一電流（Ｉ_１）と等しいので、第二電流（Ｉ_２）は図１３に示す式（１１）で表される。

【0039】

また、バイポーラトランジスタ７１とバイポーラトランジスタ７２のエミッタの電位差（Ｖ_ＢＥ２－Ｖ_ＢＥ１）は、図１３に示す式（１２）で表される。ここで、ｋｂはボルツマン定数、Ｔは絶対温度、ｑは電子電荷、Ｎはバイポーラトランジスタ７２の並列接続数、ｌｎは自然対数を表す。

【0040】

電源電圧（ＶＣＣ）は、第二電流（Ｉ_２）が抵抗素子７３に流れることにより生成される電圧とＶ_ＢＥ１を足し合わせた電圧となる。すなわち、比較器７９が反転する電源電圧（ＶＣＣ）である検知電圧（Ｖｐｏｒ）は、図１３に示す式（１３）で表される。図６に示す式（１３）に式（１１）を代入することにより図１３に示す式（１４）が得られる。ここで、式（１４）の項Ｍ１１は負の温度特性を有し、項Ｍ１２は正の温度特性を有する。よって、負の温度特性の電圧と正の温度特性の電圧を足し合わせることで相殺して温度依存性が無い電圧値で検知が可能となる。

【0041】

しかし、温度依存性を小さくするように抵抗調整すると、図１３に示す式（１４）の右辺はほぼ一定となり、検知電圧（Ｖｐｏｒ）は１．２Ｖ付近しか設定できず、検知電圧の調整が出来ない。

【0042】

また、オフセット影響を考慮した検知電圧式は、図１３に示す式（１５）となり、比較器７９にオフセット（Ｖｏｓ）が生じると、オフセットはＲ_１／Ｒ_２倍となって検知ばらつきを増加させる。温度依存性を小さくするにはＲ_１／Ｒ_２を約１０程度にする必要があり、その結果、オフセットは１０倍に増加する。このため、検知電圧精度が悪くなる。第四比較例におけるパワーオンリセット回路の検知ばらつきは約１３０ｍＶ程度であり、消費電力は数百ｎＡ程度である。

【0043】

次に、検知電圧が調整できる第五比較例におけるパワーオンリセット回路について図１４から図１６を用いて説明する。図１４は第五比較例におけるパワーオンリセット回路の構成を示す回路図である。図１５は図１４に示すリパワーオンリセット回路の動作を説明するための図である。図１６は図１４に示すパワーオンリセット回路に用いる電流源の構成を示す回路図である。

【0044】

図１４に示すように、第五比較例におけるパワーオンリセット回路は、ＰＮＰ型のバイポーラトランジスタ９１，９２と、抵抗素子９３～９５と、オペアンプで構成される比較器９９と、ＰＭＯＳトランジスタ９６～９８と、を含む。バイポーラトランジスタ９２はＮ個のバイポーラトランジスタが並列接続されたものである。抵抗素子９３，９５の抵抗値をＲ_１、抵抗素子９４の抵抗値をＲ_２とする。比較器９９は電源電圧（ＶＣＣ）によって動作する。まず、これらの構成要素間の接続について説明する。

【0045】

バイポーラトランジスタ９１、ＰＭＯＳトランジスタ９６はこの順で接地電圧（ＶＳＳ）を受ける接地ノードＮ９１と外部電源電圧（ＶＣＣ）を受ける電源ノードＮ９２との間に直列に接続される。バイポーラトランジスタ９１のコレクタおよびベースは接地ノードＮ９１に接続される。バイポーラトランジスタ９１のエミッタはＰＭＯＳトランジスタ９６のドレインに接続され、その接続点によりノードＮ９３が形成されている。ＰＭＯＳトランジスタ９６のソースは電源ノードＮ９２に接続される。抵抗素子９３の一端はノードＮ９３に接続され、他端は接地ノードＮ９１に接続される。

【0046】

バイポーラトランジスタ９２、抵抗素子９４、ＰＭＯＳトランジスタ９７はこの順で接地ノードＮ９１と電源ノードＮ９２との間に直列に接続される。バイポーラトランジスタ９２のコレクタおよびベースは接地ノードＮ９１に接続される。バイポーラトランジスタ９２のエミッタは抵抗素子９４の一端に接続され、その接続点によりノードＮ９４が形成されている。抵抗素子９４の他端はＰＭＯＳトランジスタ９７のドレインに接続され、その接続点によりノードＮ９５が形成されている。ＰＭＯＳトランジスタ９７のソースは電源ノードＮ９２に接続される。抵抗素子９５の一端はノードＮ９５に接続され、他端は接地ノードＮ９１に接続される。

【0047】

比較器９９は、その反転入力端子がノードＮ９５に接続され、非反転入力端子がノードＮ９３に接続される。比較器９９における反転入力端子と非反転入力端子の入力電圧が同じ電圧になることにより出力信号の電圧レベルが反転して電源電圧（ＶＣＣ）が所定電圧値（Ｖｐｏｒ）になったことを検知する。

【0048】

ノードＮ９３の電圧とノードＮ９４の電圧が等しいので、Ｖ_ＢＥ１＝Ｉ_Ａ×Ｒ_２＋Ｖ_ＢＥ２となり、第一電流（Ｉ_Ａ）は図１５に示す式（２１）で表される。ここで、Ｖ_ＢＥ１はバイポーラトランジスタ９１のベース・エミッタ間電圧である。Ｖ_ＢＥ２はバイポーラトランジスタ９２のベース・エミッタ間電圧である。ΔＶ_ＢＥはバイポーラトランジスタ９１とバイポーラトランジスタ９２のエミッタの電位差（Ｖ_ＢＥ１－Ｖ_ＢＥ２）である。ここで、ｋｂはボルツマン定数、Ｔは絶対温度、ｑは電子電荷、Ｎはバイポーラトランジスタ９２の並列接続数、ｌｎは自然対数を表す。また、第二電流（Ｉ_Ｂ）は図１５に示す式（２２）で表される。

【0049】

ＰＭＯＳトランジスタ９６に流れる電流は電流源のＰＭＯＳトランジスタ９８に流れる電流と同じであり、第一電流（Ｉ_Ａ）と第二電流（Ｉ_Ｂ）との和と等しい。すなわち、比較器９９が反転する電源電圧（ＶＣＣ）である検知電圧（Ｖｐｏｒ）は、図１５に示す式（２３）で表される。ここで、Ｒ_３は図１６に示す式（２６）で定義される抵抗値である。図１５に示す式（２３）に式（２１）（２２）を代入することにより図１５に示す式（２４）が得られる。ここで、式（２４）の項Ｍ２１は負の温度特性を有し、項Ｍ２２は正の温度特性を有する。よって、負の温度特性の電圧と正の温度特性の電圧を足し合わせることで相殺して温度依存性が無い電圧値で検知が可能となる。

【0050】

しかし、オフセット影響を考慮した検知電圧式は、図１５に示す式（２５）となり、比較器７９にオフセット（Ｖｏｓ）が生じると、オフセットは（Ｒ_３／Ｒ_１）×（Ｒ_１／Ｒ_２）倍となって検知ばらつきを増加させる。検知電圧が２．４Ｖ程度の場合はＲ_３／Ｒ_１を２程度にする必要があり、温度依存性を小さくするにはＲ_１／Ｒ_２を約１０程度にする必要があり、その結果、オフセットは２０倍に増加する。このため、検知電圧精度が悪くなる。第五比較例におけるパワーオンリセット回路の検知ばらつきは約１３０ｍＶ程度であり、消費電力は数μＡ程度である。

【0051】

次に、図１４に示すパワーオンリセット回路の電流生成回路について図１６を用いて説明する。電流生成回路は、抵抗素子１０１～１０３と、オペアンプで構成される比較器１０４と、ＰＭＯＳトランジスタ９８と、を含む。比較器１０４は電源電圧（ＶＣＣ）によって動作する。

【0052】

抵抗素子１０１，１０２はこの順で接地ノードＮ９１と電源ノードＮ９２との間に直列に接続される。抵抗素子１０１の一端は接地ノードＮ９１に接続され、他端は抵抗素子１０２の一端に接続され、その接続点によりノードＮ１０１が形成されている。

【0053】

抵抗素子１０３、ＰＭＯＳトランジスタ９８はこの順で接地ノードＮ９１と電源ノードＮ９２との間に直列に接続される。抵抗素子１０３の一端は接地ノードＮ９１に接続され、他端はＰＭＯＳトランジスタ９８のドレインに接続され、その接続点によりノードＮ１０２が形成されている。ＰＭＯＳトランジスタ９８のソースは電源ノードＮ９２に接続される。

【0054】

比較器１０４は、その反転入力端子がノードＮ１０１に接続され、非反転入力端子がノードＮ１０２に接続され、出力端子はＰＭＯＳトランジスタ９８のゲートに接続される。

【0055】

図１６に示すような電流生成回路により生成する電流（Ｉ）は、図１６に示す式（２６）で表される。式（２６）に示す１／Ｒ_３の電流を生成するのが難しい。すなわち、出力発振しないように抵抗と容量を接続して調整するため面積増加すると共に、回路設計が複雑になる。また、電流のばらつきが検知電圧のばらつきに数十倍になって増加する。また、動作下限の低下が難しいため低電圧検知が難しい。さらに、消費電流の削減も難しい。

【0056】

次に、実施形態におけるパワーオンリセット回路１０の構成について図３を用いて説明する。図３は図１に示すパワーオンリセット回路の構成の一例を示す回路図である。

【0057】

パワーオンリセット回路１０は、ＮＰＮ型のバイポーラトランジスタ１１，１２と、抵抗素子１３～１８と、オペアンプで構成される比較器１９と、ＰＭＯＳトランジスタ２０と、を含む。第二バイポーラトランジスタとしてのバイポーラトランジスタ１２はＮ個のバイポーラトランジスタが並列接続されたものである。比較器１９は外部電源電圧（ＶＣＣ）によって動作する。まず、これらの構成要素間の接続について説明する。

【0058】

抵抗素子１３，１４、第一バイポーラトランジスタとしてのバイポーラトランジスタ１１、抵抗素子１１５、はこの順で外部電源電圧（ＶＣＣ）を受ける電源ノードＮ２と接地電圧（ＧＮＤ）を受ける接地ノードＮ１との間に直列に接続される。ここで、接地ノードＮ１を第一ノードともいい、電源ノードＮ２を第二ノードともいう。第四抵抗素子としての抵抗素子１３の一端は電源ノードＮ２に接続される。抵抗素子１３の他端は第一抵抗素子としての抵抗素子１４の一端に接続され、その接続点により第三ノードとしてのノードＮ３が形成されている。抵抗素子１４の他端はバイポーラトランジスタ１１のコレクタに接続され、その接続点により第四ノードとしてのノードＮ４が形成されている。バイポーラトランジスタ１１のエミッタは第五抵抗素子としての抵抗素子１５の一端に接続され、その接続点により第六ノードとしてのノードＮ６が形成されている。バイポーラトランジスタ１１のベースはノードＮ３に接続される。

【0059】

第二抵抗素子としての抵抗素子１６の一端はバイポーラトランジスタ１１のベース（ノードＮ３）に接続され、他端はノードＮ６に接続される。

【0060】

第三抵抗素子としての抵抗素子１７、バイポーラトランジスタ１２、はこの順でノードＮ３とノードＮ６との間に直列に接続される。抵抗素子１７の一端はノードＮ３に接続される。抵抗素子１７の他端はバイポーラトランジスタ１２のコレクタに接続され、その接続点によりノードＮ５が形成されている。バイポーラトランジスタ１２のエミッタはノードＮ６に接続される。バイポーラトランジスタ１２のベースはノードＮ４に接続される。

【0061】

ここで、抵抗素子１４，１７は温度特性調整用の抵抗素子であり、その抵抗値をＲ_１とする。抵抗素子１６は電流調整用の抵抗素子であり、その抵抗値をＲ_２とする。抵抗素子１３，１５は検知電圧調整用の抵抗素子であり、その抵抗値をＲ_３とする。

【0062】

比較器１９は、その反転入力端子がノードＮ５に接続され、非反転入力端子がノードＮ４に接続され、出力端子がＰＭＯＳトランジスタ２０のゲートに接続される。

【0063】

抵抗素子１８、ＰＭＯＳトランジスタ２０はこの順で接地ノードＮ１と電源ノードＮ２との間に直列に接続される。抵抗素子１８の一端は接地ノードＮ１に接続される。抵抗素子１８の他端はＰＭＯＳトランジスタ２０のドレインに接続され、その接続点により出力ノードＮ７が形成されている。ＰＭＯＳトランジスタ２０のソースは電源ノードＮ２に接続される。出力ノードＮ７からリセット信号（ＲＳ）が出力される。ここで、抵抗素子１８は低電圧時にリセット信号（ＲＳ）を確実にＬレベル出力にするため抵抗素子である。

【0064】

電源電圧（ＶＣＣ）が０Ｖのとき、出力ノードＮ７は０Ｖに保たれている。電源投入後、ＰＭＯＳトランジスタ２０のゲート・ソース間電圧がトランジスタの閾値電圧以下の間は、出力ノードＮ７の電位は０Ｖに保たれる。この状態がリセット状態である。その後、電源電圧（ＶＣＣ）が所定電圧に上昇し、比較器１９の出力がＬレベルに反転すると、ＰＭＯＳトランジスタ２０の電流駆動力が抵抗素子１８の電流駆動力より大きくなり、出力ノードＮ７の電位が上昇してリセット状態が解除される。

【0065】

パワーオンリセット回路１０の動作について図３および図４を用いて説明する。図４はパワーオンリセット回路の動作を説明する図である。

【0066】

比較器１９における反転入力端子と非反転入力端子の入力電圧が同じ電圧になることにより出力信号の電圧レベルが反転して電源電圧（ＶＣＣ）が検知電圧（Ｖｐｏｒ）になったことを検知する。このとき、抵抗素子１４の第一電流（Ｉ_１）と抵抗素子１７の第三電流（Ｉ_３）が等しくなる。

【0067】

バイポーラトランジスタ１１とバイポーラトランジスタ１２のベースとの間に抵抗素子１４が接続されている。バイポーラトランジスタ１１とバイポーラトランジスタ１２のベースの電位差（ΔＶ_ＢＥ（＝Ｖ_ＢＥ２－Ｖ_ＢＥ１））により、抵抗素子１４に第一電流（Ｉ_１）が生成される。ここで、Ｖ_ＢＥ１はバイポーラトランジスタ１１のベース・エミッタ間電圧である。Ｖ_ＢＥ２はバイポーラトランジスタ１２のベース・エミッタ間電圧である。

【0068】

第一電流（Ｉ_１）は、図４に示す式（１）で表される。ここで、ΔＶ_ＢＥは抵抗素子１４，１７の電圧である。ｋｂはボルツマン定数、Ｔは絶対温度、ｑは電子電荷、Ｎはバイポーラトランジスタ１２の並列接続数、ｌｎは自然対数を表す。第一電流（Ｉ_１）は温度が上がると電流値が大きくなる正の温度特性を有する。

【0069】

バイポーラトランジスタ１１のベース・エミッタ間に抵抗素子１６を接続されている。ベース・エミッタ間の電圧（Ｖ_ＢＥ１）により、抵抗素子１６に第二電流（Ｉ_２）が生成される。第二電流（Ｉ_２）は、図４に示す式（２）で表される。第二電流（Ｉ_２）は温度が上がると電流値が小さくなる負の温度特性を有する。

【0070】

接地ノードＮ１に抵抗素子１５が接続され、ノードＮ２に抵抗素子１３が接続されている。電源電圧（ＶＣＣ）は、第一電流（Ｉ_１）と第二電流（Ｉ_２）と第三電流（Ｉ_３）の合計電流が抵抗素子１３，１５に流れることにより生成される電圧とＶ_ＢＥ１を足し合わせた電圧となる。

【0071】

すなわち、比較器１９が反転する電源電圧（ＶＣＣ）である検知電圧（Ｖｐｏｒ）は、図４に示す式（３）で表される。図４に示す式（３）に式（１）および式（２）を代入することにより図４に示す式（４）が得られる。ここで、式（４）の項Ｍ１は負の温度特性を有し、項Ｍ２は正の温度特性を有する。よって、負の温度特性の電圧と正の温度特性の電圧を足し合わせることで相殺して温度依存性が無い電圧値で検知が可能となる。

【0072】

また、例えば、式（４）の項Ｍ１と項Ｍ２との和を１．２Ｖとすると、抵抗素子１３，１５の抵抗値（Ｒ_３）を調整することで１．２Ｖの（２Ｒ_３／Ｒ_２＋１）倍の検知電圧となり１．２Ｖ以上なら所望の値に調整できる。

【0073】

また、比較器１９にオフセット（Ｖｏｓ）が生じても下記の通りキャンセルするように動作して検知電圧のばらつきが抑えられる。

【0074】

オフセット（Ｖｏｓ）により電流（Ｉ_３）が減少すると、バイポーラトランジスタ１２のベース・エミッタ間電圧（Ｖ_ＢＥ２）が低下する。これにより、抵抗素子１４の電圧（ΔＶ_ＢＥ）が増加し、第一電流（Ｉ_１）が増加する。よって、合計電流（Ｉ_１＋Ｉ_２＋Ｉ_３）が変わらないように動作する。抵抗素子１３，１５はほぼ同じ電流値でしか検知しないため検知ばらつきが小さい。

【0075】

オフセット影響を考慮した検知電圧式は、図４に示す式（５）となり、式（５）の項Ｍ６の（１／ｌｎ（Ｎ）－１）Ｖｏｓのｌｎ（Ｎ）により変動を抑制できる。

【0076】

例えば、検知電圧が２．４Ｖ程度の場合は、式（５）における項Ｍ３の（２Ｒ_３／Ｒ_２＋１）が２程度である。温度依存性を小さくするには、式（５）における項Ｍ４の（４Ｒ_３／Ｒ１（２Ｒ_３／Ｒ_２＋１））が１０程度にする必要があるため、式（５）の項Ｍ５の２Ｒ３／Ｒ１は１０程度となる。バイポーラトランジスタ１２の並列接続数であるＮはだいたい４から８となるため、式（５）の項Ｍ６の（１／ｌｎ（Ｎ）－１）は０．３から０．５となるのでＶｏｓの３倍から５倍程度の検知ばらつき増加になる。しかし、この検知ばらつきは、第四比較例の１０倍および第五比較例の２０倍よりも小さくできる。なお、パワーオンリセット回路１０の検知ばらつきは約８０ｍＶ程度である。

【0077】

パワーオンリセット回路１０の消費電力は数百ｎＡ程度であり、第三比較例および第五比較例の数μＡ程度よりも小さくできる。また、パワーオンリセット回路１０は第三比較例における基準電圧生成回路が不要であり、トリミング制御が不要である。パワーオンリセット回路１０を使用することにより半導体装置の動作保証電圧を下げることが可能となり、電池寿命が向上する。

【0078】

パワーオンリセット回路１０の別の構成について図５を用いて説明する。図５は図１に示すパワーオンリセット回路の構成の別の一例を示す回路図である。

【0079】

図５に示すように、パワーオンリセット回路１０は、図３の示す接地ノードＮ１とノードＮ６との間に接続される抵抗素子１５はなくてもよい。また、パワーオンリセット回路１０は、図３の示す電源ノードＮ２とノードＮ３の間に接続される抵抗素子１３はなくてもよい。

【0080】

以上、本開示者らによってなされた開示を実施形態に基づき具体的に説明したが、本開示は、上記実施形態に限定されるものではなく、種々変更可能であることはいうまでもない。

【符号の説明】

【0081】

１・・・半導体装置
１０・・・パワーオンリセット回路
１１・・・バイポーラトランジスタ（第一バイポーラトランジスタ）
１２・・・バイポーラトランジスタ（第二バイポーラトランジスタ）
１３・・・抵抗素子（第四抵抗素子）
１４・・・抵抗素子（第一抵抗素子）
１６・・・抵抗素子（第二抵抗素子）
１７・・・抵抗素子（第三抵抗素子）
１９・・・比較器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】