特開2022-106934超微細ピッチを有する３次元ＮＯＲ型メモリアレイ：デバイスと方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022106934
(43)【公開日】2022-07-20
(54)【発明の名称】超微細ピッチを有する３次元ＮＯＲ型メモリアレイ：デバイスと方法
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220712BHJP
H01L 21/336 20060101ALI20220712BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
【審査請求】有
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022077330
(22)【出願日】2022-05-10
(62)【分割の表示】P 2020535594の分割
【原出願日】2018-12-21
(31)【優先権主張番号】62/611,205
(32)【優先日】2017-12-28
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】62/752,092
(32)【優先日】2018-10-29
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】518109985
【氏名又は名称】サンライズ メモリー コーポレイション
(74)【代理人】
【識別番号】110001379
【氏名又は名称】特許業務法人 大島特許事務所
(72)【発明者】
【氏名】ハラリ、エリ
(72)【発明者】
【氏名】ヘルナー、スコット ブラッド
(72)【発明者】
【氏名】チエン、ウー－イー
(57)【要約】 （修正有）
【課題】高アスペクト比を伴うエッチングを必要とせず、ミニマムピッチまたはサブミニマムピッチの垂直導電体の形成が可能である３次元メモリアレイのアーキテクチャを提供する。
【解決手段】フィーチャサイズが２０ｎｍ以下であるか又は８層以上のメモリ層を有する高アスペクト比３次元メモリ構造体において、アクティブストリップの一側面及びその対向面の隣接メモリセル間の分離向上は、アクティブストリップの一側面の隣接メモリセル間に強力な誘電体バリア膜を導入し、アクティブストリップの対向面のメモリセルを千鳥足状にする。
【選択図】なし
【解決手段】フィーチャサイズが２０ｎｍ以下であるか又は８層以上のメモリ層を有する高アスペクト比３次元メモリ構造体において、アクティブストリップの一側面及びその対向面の隣接メモリセル間の分離向上は、アクティブストリップの一側面の隣接メモリセル間に強力な誘電体バリア膜を導入し、アクティブストリップの対向面のメモリセルを千鳥足状にする。
【選択図】なし
【特許請求の範囲】
【請求項1】
メモリ構造体を製造する方法であって、
半導体基板の平坦な表面上に、前記平坦な表面に対して実質的に垂直をなす第１の軸方向に沿った深さを有するトレンチによって互いに離間された第１の複数層の半導体構造体および第２の複数層の半導体構造体を形成するステップであって、該トレンチが、前記平坦な表面と実質的に平行をなす第２の軸方向に沿った所定の幅を有する、該ステップと、
それぞれが第１のコンダクタ材料を含み、かつ所定の距離をもって互いに離間して配列され、かつ第１の電荷トラップ材料によって隣接する前記第１の複数層の半導体構造体から隔離された、前記第１の軸方向に延在する複数のコンダクタからなる第１のコンダクタ群を、前記トレンチ内に形成するステップと、
それぞれが前記第１のコンダクタ群中の互いに隣接する２つのコンダクタ間に設けられ、かつ第２のコンダクタ材料を含み、かつ第２の電荷トラップ材料によって隣接する前記第１の複数層の半導体構造体から隔離された、前記第１の軸方向に延在する複数のコンダクタからなる第２のコンダクタ群を形成するステップとを含み、
前記第１のコンダクタ群中または前記第２のコンダクタ群中の各コンダクタ、ならびに、前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体のうちの１つと該コンダクタとの間に存在する前記第１の電荷トラップ材料および前記第２の電荷トラップ材料の部分が薄膜ストレージトランジスタのためのゲート電極およびストレージ層を形成する方法。
半導体基板の平坦な表面上に、前記平坦な表面に対して実質的に垂直をなす第１の軸方向に沿った深さを有するトレンチによって互いに離間された第１の複数層の半導体構造体および第２の複数層の半導体構造体を形成するステップであって、該トレンチが、前記平坦な表面と実質的に平行をなす第２の軸方向に沿った所定の幅を有する、該ステップと、
それぞれが第１のコンダクタ材料を含み、かつ所定の距離をもって互いに離間して配列され、かつ第１の電荷トラップ材料によって隣接する前記第１の複数層の半導体構造体から隔離された、前記第１の軸方向に延在する複数のコンダクタからなる第１のコンダクタ群を、前記トレンチ内に形成するステップと、
それぞれが前記第１のコンダクタ群中の互いに隣接する２つのコンダクタ間に設けられ、かつ第２のコンダクタ材料を含み、かつ第２の電荷トラップ材料によって隣接する前記第１の複数層の半導体構造体から隔離された、前記第１の軸方向に延在する複数のコンダクタからなる第２のコンダクタ群を形成するステップとを含み、
前記第１のコンダクタ群中または前記第２のコンダクタ群中の各コンダクタ、ならびに、前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体のうちの１つと該コンダクタとの間に存在する前記第１の電荷トラップ材料および前記第２の電荷トラップ材料の部分が薄膜ストレージトランジスタのためのゲート電極およびストレージ層を形成する方法。
【請求項2】
請求項１に記載の方法であって、
前記複数層の半導体構造体のうちの１つが、該複数層の半導体構造体内の複数のストレージトランジスタのために、共通ソース領域および共通ドレイン領域を提供する方法。
前記複数層の半導体構造体のうちの１つが、該複数層の半導体構造体内の複数のストレージトランジスタのために、共通ソース領域および共通ドレイン領域を提供する方法。
【請求項3】
請求項１に記載の方法であって、
前記第１のコンダクタ群を形成する前記ステップが、
前記トレンチのそれぞれの内部に該トレンチの前記第１の電荷トラップ材料の層で囲まれた空間を残しながら、同トレンチの側壁上に同層をコンフォーマルに形成するステップと、
前記空間を、前記第１のコンダクタ材料を用いて充填するステップと、
前記第１のコンダクタ群を形成するために、前記空間内の前記第１のコンダクタ材料をパターニングおよびエッチングし、前記第１のコンダクタ群の隣接するコンダクタ同士が前記第２の軸方向に所定の距離で分離されるステップとを含む方法。
前記第１のコンダクタ群を形成する前記ステップが、
前記トレンチのそれぞれの内部に該トレンチの前記第１の電荷トラップ材料の層で囲まれた空間を残しながら、同トレンチの側壁上に同層をコンフォーマルに形成するステップと、
前記空間を、前記第１のコンダクタ材料を用いて充填するステップと、
前記第１のコンダクタ群を形成するために、前記空間内の前記第１のコンダクタ材料をパターニングおよびエッチングし、前記第１のコンダクタ群の隣接するコンダクタ同士が前記第２の軸方向に所定の距離で分離されるステップとを含む方法。
【請求項4】
請求項３に記載の方法であって、
前記第１のコンダクタ群を形成する前記ステップが、
前記第１のコンダクタ群内の隣接するコンダクタ同士を分離する所定の距離中に存在する、前記第１の電荷トラップ材料の層を除去するステップと、
前記第１のコンダクタ群中の互いに隣接するコンダクタ同士の間に前記第２の電荷トラップ材料の層で囲まれた空間を残しながら、前記第１のコンダクタ群の露出した側壁上に同層をコンフォーマルに形成するステップと、
前記第２のコンダクタ群を形成するために、前記第２の電荷トラップ材料の層で囲まれた前記空間を、前記第２のコンダクタ材料で充填するステップとを含む方法。
前記第１のコンダクタ群を形成する前記ステップが、
前記第１のコンダクタ群内の隣接するコンダクタ同士を分離する所定の距離中に存在する、前記第１の電荷トラップ材料の層を除去するステップと、
前記第１のコンダクタ群中の互いに隣接するコンダクタ同士の間に前記第２の電荷トラップ材料の層で囲まれた空間を残しながら、前記第１のコンダクタ群の露出した側壁上に同層をコンフォーマルに形成するステップと、
前記第２のコンダクタ群を形成するために、前記第２の電荷トラップ材料の層で囲まれた前記空間を、前記第２のコンダクタ材料で充填するステップとを含む方法。
【請求項5】
請求項１に記載の方法であって、
前記第１のコンダクタ群を形成する前記ステップが、
前記トレンチを充填するために、犠牲材料を堆積するステップと、
それぞれが前記犠牲材料の残留物によって分離されている複数のシャフトからなる第１のシャフトのセットを形成するために、前記犠牲材料をパターニングおよびエッチングするステップと、
前記第１のシャフトのセットの各シャフトの内部に前記第１の電荷トラップ材料の層で囲まれた空間を残しながら、同シャフトの側壁上に同層をコンフォーマルに形成するステップと、
前記第１のコンダクタ群を形成するために、前記第１のシャフトのセットの各シャフトの内部に存在する前記第１の電荷トラップ材料の層で囲まれた前記空間を、前記第１のコンダクタ材料で充填するステップとを含む方法。
前記第１のコンダクタ群を形成する前記ステップが、
前記トレンチを充填するために、犠牲材料を堆積するステップと、
それぞれが前記犠牲材料の残留物によって分離されている複数のシャフトからなる第１のシャフトのセットを形成するために、前記犠牲材料をパターニングおよびエッチングするステップと、
前記第１のシャフトのセットの各シャフトの内部に前記第１の電荷トラップ材料の層で囲まれた空間を残しながら、同シャフトの側壁上に同層をコンフォーマルに形成するステップと、
前記第１のコンダクタ群を形成するために、前記第１のシャフトのセットの各シャフトの内部に存在する前記第１の電荷トラップ材料の層で囲まれた前記空間を、前記第１のコンダクタ材料で充填するステップとを含む方法。
【請求項6】
請求項５に記載の方法であって、
前記第２のコンダクタ群を形成する前記ステップが、
複数のシャフトからなる第２のシャフトのセットを形成するために、前記犠牲材料の残留物を除去するステップと、
前記第２のシャフトのセットの各シャフトの内部に前記第２の電荷トラップ材料の層で囲まれた空間を残しながら、同セットの側壁上に同層をコンフォーマルに形成するステップと、
前記第２のコンダクタ群を形成するために、前記第２のシャフトのセットの各シャフトの内部に存在する前記第２の電荷トラップ材料の層で囲まれた前記空間を、前記第２のコンダクタ材料で充填するステップとを含む方法。
前記第２のコンダクタ群を形成する前記ステップが、
複数のシャフトからなる第２のシャフトのセットを形成するために、前記犠牲材料の残留物を除去するステップと、
前記第２のシャフトのセットの各シャフトの内部に前記第２の電荷トラップ材料の層で囲まれた空間を残しながら、同セットの側壁上に同層をコンフォーマルに形成するステップと、
前記第２のコンダクタ群を形成するために、前記第２のシャフトのセットの各シャフトの内部に存在する前記第２の電荷トラップ材料の層で囲まれた前記空間を、前記第２のコンダクタ材料で充填するステップとを含む方法。
【請求項7】
請求項１に記載の方法であって、
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、金属コンダクタである方法。
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、金属コンダクタである方法。
【請求項8】
請求項１に記載の方法であって、
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、耐火金属を含む方法。
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、耐火金属を含む方法。
【請求項9】
請求項１に記載の方法であって、
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、ヘビードープされたｐ＋ポリシリコン、ヘビードープされたｎ＋ポリシリコン、およびシリサイドからなる群から選択される方法。
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、ヘビードープされたｐ＋ポリシリコン、ヘビードープされたｎ＋ポリシリコン、およびシリサイドからなる群から選択される方法。
【請求項10】
請求項１に記載の方法であって、
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料の層の少なくとも一方が、酸化物－窒化物－酸化物の三重層を含む方法。
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料の層の少なくとも一方が、酸化物－窒化物－酸化物の三重層を含む方法。
【請求項11】
請求項１に記載の方法であって、
前記第１および第２の複数層の半導体構造体の各々の第１の端面と、前記第１の端面の反対側の第２の端面とにそれぞれ形成され、前記第１の軸方向および前記第２の軸方向に対して実質的に垂直をなす第３の軸方向に沿って延在する複数のコンダクタを有し、
前記第１の端面上の前記複数のコンダクタおよび前記第２の端面上の前記複数のコンダクタが、それぞれ前記第１のコンダクタ群および前記第２のコンダクタ群に含まれる方法。
前記第１および第２の複数層の半導体構造体の各々の第１の端面と、前記第１の端面の反対側の第２の端面とにそれぞれ形成され、前記第１の軸方向および前記第２の軸方向に対して実質的に垂直をなす第３の軸方向に沿って延在する複数のコンダクタを有し、
前記第１の端面上の前記複数のコンダクタおよび前記第２の端面上の前記複数のコンダクタが、それぞれ前記第１のコンダクタ群および前記第２のコンダクタ群に含まれる方法。
【請求項12】
請求項１に記載の方法であって、
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料が、実質的に同質の電荷トラップ特性を有する方法。
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料が、実質的に同質の電荷トラップ特性を有する方法。
【請求項13】
請求項１に記載の方法であって、
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料が、実質的に異質の電荷トラップ特性を有する方法。
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料が、実質的に異質の電荷トラップ特性を有する方法。
【請求項14】
請求項１に記載の方法であって、
前記メモリ構造体と前記半導体基板の前記平坦な表面との間の絶縁層の内部に、グローバル配線コンダクタの第１のシステムを形成するステップと、
前記グローバル配線コンダクタが対応する一部分を露出させ、前記第１の電荷トラップ材料の層、前記第２の電荷トラップ材料の層、または両層への接続を可能にするために、
前記絶縁層の一部と、前記絶縁層に隣接する前記第１の電荷トラップ材料の層、前記第２の電荷トラップ材料の層、または両層の一部とを除去するステップとをさらに含む方法。
前記メモリ構造体と前記半導体基板の前記平坦な表面との間の絶縁層の内部に、グローバル配線コンダクタの第１のシステムを形成するステップと、
前記グローバル配線コンダクタが対応する一部分を露出させ、前記第１の電荷トラップ材料の層、前記第２の電荷トラップ材料の層、または両層への接続を可能にするために、
前記絶縁層の一部と、前記絶縁層に隣接する前記第１の電荷トラップ材料の層、前記第２の電荷トラップ材料の層、または両層の一部とを除去するステップとをさらに含む方法。
【請求項15】
請求項１４に記載の方法であって、
前記メモリ構造体の上方にグローバルコネクタの第２のシステムを形成し、前記接続が、前記グローバル配線コンダクタの第１のシステムを、前記グローバル配線コンダクタの第２のシステムに電気的に配線可能にするステップをさらに含む方法。
前記メモリ構造体の上方にグローバルコネクタの第２のシステムを形成し、前記接続が、前記グローバル配線コンダクタの第１のシステムを、前記グローバル配線コンダクタの第２のシステムに電気的に配線可能にするステップをさらに含む方法。
【請求項16】
請求項１５に記載の方法であって、
前記グローバル配線コンダクタの第２のシステムの少なくとも一部分が、前記半導体基板上に形成された回路システムと電気的に接続されている方法。
前記グローバル配線コンダクタの第２のシステムの少なくとも一部分が、前記半導体基板上に形成された回路システムと電気的に接続されている方法。
【請求項17】
請求項１に記載の方法であって、
前記第１のコンダクタ群中および前記第２のコンダクタ群中の選択されたコンダクタが、それぞれのコンダクタ群中のあらゆるコンダクタよりも、前記選択されたコンダクタ以外で前記第２の軸方向への長さが大きいので、それぞれのコンダクタに、より低い抵抗率が提供される方法。
前記第１のコンダクタ群中および前記第２のコンダクタ群中の選択されたコンダクタが、それぞれのコンダクタ群中のあらゆるコンダクタよりも、前記選択されたコンダクタ以外で前記第２の軸方向への長さが大きいので、それぞれのコンダクタに、より低い抵抗率が提供される方法。
【請求項18】
請求項１７に記載の方法であって、
前記選択されたコンダクタのそれぞれが、ビア配線の一部、プリチャージ薄膜トランジスタの一部分、デコード選択薄膜トランジスタの一部分、または非ストレージ目的で使用される別の薄膜トランジスタの一部分である方法。
前記選択されたコンダクタのそれぞれが、ビア配線の一部、プリチャージ薄膜トランジスタの一部分、デコード選択薄膜トランジスタの一部分、または非ストレージ目的で使用される別の薄膜トランジスタの一部分である方法。
【請求項19】
請求項１に記載の方法であって、
前記第１のコンダクタ群が、それぞれ前記第２の軸方向に第１の所定幅を有し、前記第２のコンダクタ群が、それぞれ前記第２の軸方向に第２の所定幅を有し、前記第２の電荷トラップ材料の層が、前記第２の軸方向に第３の所定幅を有しており、前記第１の所定幅が、前記第３の所定幅の２倍に前記第２の所定幅が加わった幅よりも短い幅を有する方法。
前記第１のコンダクタ群が、それぞれ前記第２の軸方向に第１の所定幅を有し、前記第２のコンダクタ群が、それぞれ前記第２の軸方向に第２の所定幅を有し、前記第２の電荷トラップ材料の層が、前記第２の軸方向に第３の所定幅を有しており、前記第１の所定幅が、前記第３の所定幅の２倍に前記第２の所定幅が加わった幅よりも短い幅を有する方法。
【請求項20】
請求項１に記載の方法であって、
前記第１のコンダクタ群中の各コンダクタが、前記第２の電荷トラップ材料の層によって、前記第２のコンダクタ群中の少なくとも１つのコンダクタから電気的に絶縁されている方法。
前記第１のコンダクタ群中の各コンダクタが、前記第２の電荷トラップ材料の層によって、前記第２のコンダクタ群中の少なくとも１つのコンダクタから電気的に絶縁されている方法。
【請求項21】
請求項１に記載の方法であって、
前記第１のコンダクタ群の形成過程または前記第２のコンダクタ群の形成過程で施されるエッチングステップ中の保護のために、前記第１の複数層の半導体構造体および第２の複数層の半導体構造体の上方にハードマスク材料を設けるステップをさらに含む方法。
前記第１のコンダクタ群の形成過程または前記第２のコンダクタ群の形成過程で施されるエッチングステップ中の保護のために、前記第１の複数層の半導体構造体および第２の複数層の半導体構造体の上方にハードマスク材料を設けるステップをさらに含む方法。
【請求項22】
メモリ構造体であって、
半導体基板の平坦な表面に対して実質的に垂直をなす第１の軸方向に沿った深さを有し、かつ、前記表面と実質的に平行な第２の軸方向に沿って所定幅を有するトレンチによって互いに分離された第１の複数層の半導体構造体および第２の複数層の半導体構造体が、前記表面上に形成されており、
それぞれが第１のコンダクタ材料を含み、かつ所定の距離をもって互いに離間して配列され、かつ第１の電荷トラップ材料によって隣接する前記第１の複数層の半導体構造体から隔離された、前記第１の軸方向に延在する複数のコンダクタからなる第１のコンダクタ群が、前記トレンチ内に形成されており、
それぞれが前記第１のコンダクタ群中の互いに隣接する２つのコンダクタ間に設けられ、かつ第２のコンダクタ材料を含み、かつ第２の電荷トラップ材料によって隣接する前記第１の複数層の半導体構造体から隔離された、前記第１の軸方向に延在する複数のコンダクタからなる第２のコンダクタ群が形成されていて、
前記第１のコンダクタ群中または前記第２のコンダクタ群中の各コンダクタ、ならびに、前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体のうちの１つと該コンダクタとの間に存在する前記第１の電荷トラップ材料および前記第２の電荷トラップ材料の部分が、薄膜ストレージトランジスタのためのゲート電極およびストレージ層を形成するメモリ構造体。
半導体基板の平坦な表面に対して実質的に垂直をなす第１の軸方向に沿った深さを有し、かつ、前記表面と実質的に平行な第２の軸方向に沿って所定幅を有するトレンチによって互いに分離された第１の複数層の半導体構造体および第２の複数層の半導体構造体が、前記表面上に形成されており、
それぞれが第１のコンダクタ材料を含み、かつ所定の距離をもって互いに離間して配列され、かつ第１の電荷トラップ材料によって隣接する前記第１の複数層の半導体構造体から隔離された、前記第１の軸方向に延在する複数のコンダクタからなる第１のコンダクタ群が、前記トレンチ内に形成されており、
それぞれが前記第１のコンダクタ群中の互いに隣接する２つのコンダクタ間に設けられ、かつ第２のコンダクタ材料を含み、かつ第２の電荷トラップ材料によって隣接する前記第１の複数層の半導体構造体から隔離された、前記第１の軸方向に延在する複数のコンダクタからなる第２のコンダクタ群が形成されていて、
前記第１のコンダクタ群中または前記第２のコンダクタ群中の各コンダクタ、ならびに、前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体のうちの１つと該コンダクタとの間に存在する前記第１の電荷トラップ材料および前記第２の電荷トラップ材料の部分が、薄膜ストレージトランジスタのためのゲート電極およびストレージ層を形成するメモリ構造体。
【請求項23】
請求項２２に記載のメモリ構造体であって、
前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体のうちの１つが、該複数層の半導体構造体内の複数のストレージトランジスタのために、共通ソース領域および共通ドレイン領域を提供するメモリ構造体。
前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体のうちの１つが、該複数層の半導体構造体内の複数のストレージトランジスタのために、共通ソース領域および共通ドレイン領域を提供するメモリ構造体。
【請求項24】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ群中の各コンダクタが、前記第２のコンダクタ群中のコンダクタと隣接する前記第２の電荷トラップ材料の層の一部分の、すぐ近くに隣接しているメモリ構造体。
前記第１のコンダクタ群中の各コンダクタが、前記第２のコンダクタ群中のコンダクタと隣接する前記第２の電荷トラップ材料の層の一部分の、すぐ近くに隣接しているメモリ構造体。
【請求項25】
請求項２４に記載のメモリ構造体であって、
前記第２のコンダクタ群中の前記コンダクタが、前記第２の電荷トラップ材料の層で囲まれているメモリ構造体。
前記第２のコンダクタ群中の前記コンダクタが、前記第２の電荷トラップ材料の層で囲まれているメモリ構造体。
【請求項26】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ群中のそれぞれが、前記第１の電荷トラップ材料の層で囲まれているコンダクタを備えているメモリ構造体。
前記第１のコンダクタ群中のそれぞれが、前記第１の電荷トラップ材料の層で囲まれているコンダクタを備えているメモリ構造体。
【請求項27】
請求項２６に記載のメモリ構造体であって、
前記第２のコンダクタ群中のそれぞれが、前記第２の電荷トラップ材料の層で囲まれているコンダクタを備えているメモリ構造体。
前記第２のコンダクタ群中のそれぞれが、前記第２の電荷トラップ材料の層で囲まれているコンダクタを備えているメモリ構造体。
【請求項28】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、金属コンダクタであるメモリ構造体。
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、金属コンダクタであるメモリ構造体。
【請求項29】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、耐火金属であるメモリ構造体。
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、耐火金属であるメモリ構造体。
【請求項30】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、ヘビードープされたｐ＋ポリシリコン、ヘビードープされたｎ＋ポリシリコン、およびシリサイドからなる群から選択されるメモリ構造体。
前記第１のコンダクタ材料および前記第２のコンダクタ材料の少なくとも一方が、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、ヘビードープされたｐ＋ポリシリコン、ヘビードープされたｎ＋ポリシリコン、およびシリサイドからなる群から選択されるメモリ構造体。
【請求項31】
請求項２２に記載のメモリ構造体であって、
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料の層の少なくとも一方が、酸化物－窒化物－酸化物の三重層を含むメモリ構造体。
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料の層の少なくとも一方が、酸化物－窒化物－酸化物の三重層を含むメモリ構造体。
【請求項32】
請求項２２に記載のメモリ構造体であって、
前記コンダクタが、前記第１のコンダクタ群および前記第２のコンダクタ群とは異なる第３の軸方向に延在する前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体のそれぞれの対向面上に形成されるメモリ構造体。
前記コンダクタが、前記第１のコンダクタ群および前記第２のコンダクタ群とは異なる第３の軸方向に延在する前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体のそれぞれの対向面上に形成されるメモリ構造体。
【請求項33】
請求項２２に記載のメモリ構造体であって、
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料が、実質的に同質の電荷トラップ特性を有するメモリ構造体。
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料が、実質的に同質の電荷トラップ特性を有するメモリ構造体。
【請求項34】
請求項２２に記載のメモリ構造体であって、
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料が、実質的に異質の電荷トラップ特性を有するメモリ構造体。
前記第１の電荷トラップ材料の層および前記第２の電荷トラップ材料が、実質的に異質の電荷トラップ特性を有するメモリ構造体。
【請求項35】
請求項２２に記載のメモリ構造体であって、
前記メモリ構造体と前記半導体基板の前記平坦な表面の間の絶縁層内に、グローバル配線コンダクタの第１のシステムを形成するステップと、
前記グローバル配線コンダクタの対応する一部分を露出させ、前記第１の電荷トラップ材料の層、前記第２の電荷トラップ材料の層、または両層への接続を可能にするために、前記絶縁層と、前記絶縁層への隣接部と、前記第１の電荷トラップ材料の層、前記第２の電荷トラップ材料の層、または両層のいずれかとの一部分を除去するステップとをさらに含むメモリ構造体。
前記メモリ構造体と前記半導体基板の前記平坦な表面の間の絶縁層内に、グローバル配線コンダクタの第１のシステムを形成するステップと、
前記グローバル配線コンダクタの対応する一部分を露出させ、前記第１の電荷トラップ材料の層、前記第２の電荷トラップ材料の層、または両層への接続を可能にするために、前記絶縁層と、前記絶縁層への隣接部と、前記第１の電荷トラップ材料の層、前記第２の電荷トラップ材料の層、または両層のいずれかとの一部分を除去するステップとをさらに含むメモリ構造体。
【請求項36】
請求項３５に記載のメモリ構造体であって、
前記メモリ構造体の上方にグローバルコネクタの第２のシステムを形成し、前記接続が、前記グローバル配線コンダクタの第１のシステムを、前記グローバル配線コンダクタの第２のシステムに電気的に配線可能にするステップをさらに含むメモリ構造体。
前記メモリ構造体の上方にグローバルコネクタの第２のシステムを形成し、前記接続が、前記グローバル配線コンダクタの第１のシステムを、前記グローバル配線コンダクタの第２のシステムに電気的に配線可能にするステップをさらに含むメモリ構造体。
【請求項37】
請求項３６のメモリ構造体であって、
前記グローバル配線コンダクタの第２のシステムの少なくとも一部分が、前記半導体基板上に形成された回路システムと電気的に接続されているメモリ構造体。
前記グローバル配線コンダクタの第２のシステムの少なくとも一部分が、前記半導体基板上に形成された回路システムと電気的に接続されているメモリ構造体。
【請求項38】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ群中および前記第２のコンダクタ群中の選択されたコンダクタが、それぞれのコンダクタ群中のあらゆるコンダクタよりも、前記選択されたコンダクタ以外で前記第２の軸方向への長さが大きいので、それぞれのコンダクタに、より低い抵抗率が提供されるメモリ構造体。
前記第１のコンダクタ群中および前記第２のコンダクタ群中の選択されたコンダクタが、それぞれのコンダクタ群中のあらゆるコンダクタよりも、前記選択されたコンダクタ以外で前記第２の軸方向への長さが大きいので、それぞれのコンダクタに、より低い抵抗率が提供されるメモリ構造体。
【請求項39】
請求項３８に記載のメモリ構造体であって、
前記選択されたコンダクタのそれぞれが、ビア配線の一部、プリチャージ薄膜トランジスタの一部分、デコード選択薄膜トランジスタの一部分、または非ストレージ目的で使用される他の薄膜トランジスタの一部分であるメモリ構造体。
前記選択されたコンダクタのそれぞれが、ビア配線の一部、プリチャージ薄膜トランジスタの一部分、デコード選択薄膜トランジスタの一部分、または非ストレージ目的で使用される他の薄膜トランジスタの一部分であるメモリ構造体。
【請求項40】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ群が、それぞれ前記第２の軸方向に第１の所定幅を有し、前記第２のコンダクタ群が、それぞれ前記第２の軸方向に第２の所定幅を有し、前記第２の電荷トラップ材料の層が、前記第２の軸方向に第３の所定幅を有しており、前記第１の所定幅が、前記第３の所定幅の２倍に前記第２の所定幅が加わった幅よりも短い幅を有するメモリ構造体。
前記第１のコンダクタ群が、それぞれ前記第２の軸方向に第１の所定幅を有し、前記第２のコンダクタ群が、それぞれ前記第２の軸方向に第２の所定幅を有し、前記第２の電荷トラップ材料の層が、前記第２の軸方向に第３の所定幅を有しており、前記第１の所定幅が、前記第３の所定幅の２倍に前記第２の所定幅が加わった幅よりも短い幅を有するメモリ構造体。
【請求項41】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ群中の各コンダクタが、前記第２の電荷トラップ材料の層によって、前記第２のコンダクタ群中の少なくとも１つのコンダクタから電気的に絶縁されているメモリ構造体。
前記第１のコンダクタ群中の各コンダクタが、前記第２の電荷トラップ材料の層によって、前記第２のコンダクタ群中の少なくとも１つのコンダクタから電気的に絶縁されているメモリ構造体。
【請求項42】
請求項２２に記載のメモリ構造体であって、
前記第１のコンダクタ群の形成過程または前記第２のコンダクタ群の形成過程で施されるエッチングステップ中の保護のために、前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体の上方にハードマスク材料を設けるステップをさらに含むメモリ構造体。
前記第１のコンダクタ群の形成過程または前記第２のコンダクタ群の形成過程で施されるエッチングステップ中の保護のために、前記第１の複数層の半導体構造体および前記第２の複数層の半導体構造体の上方にハードマスク材料を設けるステップをさらに含むメモリ構造体。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性ＮＯＲ型メモリストリングに関する。より詳細には、本発明は、高アスペクト比を伴うエッチングを必要とせず、ミニマムピッチまたはサブミニマムピッチの垂直導電体の形成が可能である、３次元メモリアレイのアーキテクチャに関する。
【背景技術】
【0002】
非仮出願や仮出願で開示されている高密度３次元メモリ構造体においては、製造歩留まりを高く維持しつつ、可能な限りのメモリセルの小型化（それによる、メモリセル密度の増加）が望まれている。メモリセルのサイズが減少するにつれ、フィーチャのアスペクト比（例えば、トレンチの深さを水平方向のエッチングギャップ寸法で除した値）が増加していく。トレンチの例では、エッチングが施される層の総厚さを一定に保つと、フィーチャサイズが減少するにつれ、トレンチのアスペクト比が増加していく。メモリセル密度を増加させるための代替方法は、より多くのメモリセル層を垂直方向に設けることである。この代替方法では、エッチングの方法を変更することなく、必然的にトレンチのアスペクト比が増加する。当該分野の現状では、トレンチのアスペクト比が約５０を超えた場合に、トレンチのエッチングが信頼できなくなるか、法外なコストが必要となる。
【発明の概要】
【課題を解決するための手段】
【0003】
本発明は、微細フィーチャサイズ（例えば、最新技術では２０ｎｍ以下）を有する、またはメモリ構造体中に８層以上のメモリセルを有するメモリ構造体を製造するための方法を提供する。本発明はまた、メモリ構造体内のアクティブストリップの一側面およびその対向面の隣接メモリセル間の分離向上を提供する。この分離向上は、アクティブストリップの一側面の隣接メモリセル間に強力な誘電体バリア膜を導入し、アクティブストリップの対向面のメモリセルを千鳥足状にすることにより提供される（本明細書において、「アクティブストリップ」という用語は、メモリセルのストリングのチャネル領域、共有ソース領域、および共有ドレイン領域を形成する、水平で細長のメモリ構造体部分を指す）。
【0004】
本発明の別の実施形態によれば、本発明は、水平なローカルワード線を有する垂直ＮＯＲストリング型メモリ構造体において、積層ローカルワード線の一側面およびその対向面の隣接メモリセル間の分離向上を提供する。この分離向上は、ローカルワード線の一側面の隣接メモリセル間に強力な誘電体バリア膜を導入し、ローカルワード線の対向面のメモリセルを千鳥足状にすることにより提供される。
【0005】
本発明は、参照の図面と併せて以下の詳細な説明を考慮すると、より良く理解される。
【図面の簡単な説明】
【0006】
【図1】図１は、本発明の一実施形態による、メモリアレイの支持回路システム（例えば、センスアンプ、アドレスデコーダ、および出入力回路システム）を半導体基板５（図示せず）上に形成した後の、３次元ＮＯＲ型メモリアレイ５０（図示せず）のグローバル配線コンダクタ１０形成の初期ステップを示している。
【図2】図２は、３次元ＮＯＲ型メモリアレイ５０作製の中間ステップで形成されたアクティブスタックを示しており、アクティブスタック１００は、より明確にするため左側に拡大されたアクティブストリップ２５５を含む、８本のアクティブストリップから構成される。
【図4】図４は、電荷トラップ層２４０およびＰ＋半導体層２５０をパターニングおよびエッチングし、それにより、Ｐ＋半導体層２５０が第１の垂直ローカルワード線コンダクタ２７５のセットを提供すると共に、３次元ＮＯＲ型メモリアレイ５０の第１のメモリセル群が形成された後の、図３のメモリ構造体５０を示している。
【図5】図５は、本発明の一実施形態による、図４のメモリ構造体５０の隣接ローカルワード線２７５間に存在するトレンチ２９５の側壁上に、第２の電荷トラップ層２７０をコンフォーマルに堆積し、続いて、第２のローカルワード線コンダクタ２８０群を形成するＰ＋半導体材料の第２の層を堆積した後の、図４のメモリ構造体５０を示している。
【図6】図６は、本発明の一実施形態による、第２のグローバルワード線セット（グローバルワード線２９０の参照符号が付されている）およびそれに対応するビア（例えば、ビア３００）が、ローカルワード線２８０と接続するためにメモリ構造体の上方に形成された後の、図５のメモリ構造体５０を示している。
【0007】
図間の相互参照を簡単にするために、同一の要素には同様の参照番号を付している。
【発明を実施するための形態】
【0008】
本発明は、参照で本発明に組み込まれる非仮出願や仮出願等で既に開示されているメモリ構造体（例えば、３次元ＮＯＲ型メモリアレイ）内の、メモリセル密度およびその製造プロセスを改善する。本発明は、例えば、非仮出願ＩＩＩに記載の図４６～５４に関連して、同出願で開示されている３次元ＮＯＲ型メモリアレイおよびその製造プロセスを改善する。
【0009】
図１は、本発明の一実施形態による、メモリアレイの支持回路システム（例えば、センスアンプ、アドレスデコーダ、および出入力回路システム）を半導体基板５（図示せず）上に形成した後の、３次元ＮＯＲ型メモリアレイ５０製造の初期ステップを示している。図１に示すように、半導体基板５上には、層間誘電体（ＩＬＤ）層２５が形成されている。その後、ＩＬＤ層２５上に、互いが電気的に絶縁されたコンダクタのセット（例えば、コンダクタ１０）が形成される。コンダクタ１０は、製造中の３次元ＮＯＲ型メモリアレイ５０内のメモリセルのローカルワード線との接続を意図しているため、本明細書では、コンダクタ１０を「グローバルワード線」１０と呼称する（当然、適切な場合には、コンダクタ１０は、メモリセルのローカルワード線への接続を提供する上に、概してメモリ構造体５０の配線コンダクタとして機能することもできる）。グローバルワード線１０は、メモリセル操作（例えば、プログラム、消去、プログラム禁止、読み出し）に適した電圧が半導体基板５内の回路システムから供給されるように、ビアまたは埋設コンタクトによって、半導体基板５内の適切な回路システムにそれぞれ接続される。グローバルワード線１０は、任意の適切な技術、例えば、１層または複数層の金属（例えば、Ｔｉ／ＴｉＮ／Ｗ）あるいはＰ＋ポリシリコン等のコンダクタ材料を用いた、サブトラクティブ金属法またはダマシン金属法で形成されてもよい。
【0010】
その後、グローバルワード線１０を覆って、次のＩＬＤ層２３３（図示せず）が形成される。その後、例えば従来の方法を用いて、ＩＬＤ層２３３を通貫するビア２０が（例えば、ＩＬＤ層２３３にエッチングを施しコンダクタを堆積することで）形成される。ビア２０は、製造中の３次元ＮＯＲ型メモリアレイ５０内のローカルワード線を、グローバルワード線１０と接続するために設けられる。ビア２０は、グローバルワード線１０と同じコンダクタ材料（例えば、１層または複数層の金属（例えば、Ｔｉ／ＴｉＮ／Ｗ）またはＰ＋ポリシリコン）から形成してもよい。余剰なコンダクタ材料は、エッチングしたビア内にのみコンダクタ材料を残して、任意の適切な方法（例えば、ＣＭＰ法）を用いてＩＬＤ層２３３の上面から除去してもよい。
【0011】
図２は、複数のアクティブスタック（例えば、アクティブスタック１００）が形成された後の、３次元ＮＯＲ型メモリアレイ５０製造の中間ステップを示している。アクティブスタックは、非仮出願Ｉで図５ａ～図５ｈ－３およびそれに付随する説明と関連して議論されている製造プロセスを用いて、図１のＩＬＤ層２３３上に連続して堆積された半導体層および絶縁材料層内に、深度の大きいトレンチ２３５をエッチングすることで形成される。図２では、アクティブスタックは、代表的なアクティブスタック１００で図示されており、アクティブスタック１００内の代表的なアクティブストリップ２５５は、より明確にするため左側に拡大している。
【0012】
図２に示すように、アクティブストリップ２５５は、Ｎ＋半導体層１３０およびＮ＋半導体層１４０（例えば、シリコンまたはポリシリコン）を備えており、Ｎ＋半導体層１３０およびＮ＋半導体層１４０は、その抵抗を低減するために設けられた金属層１１０および１２０に、それぞれ隣接して設けられる。誘電体クラッド層１５０、誘電体クラッド層１６０、誘電体クラッド層１７０、および誘電体クラッド層１８０は、意図しない短絡を防ぐ目的で、金属層１１０および金属層１２０を電気的に絶縁するために設けられる。N＋半導体層１３０およびN＋半導体層１４０は、それぞれに対応する金属層１１０および金属層１２０と共に、アクティブストリップ２５５に形成中のメモリセルのストリング内に、共有ソース副層および共有ドレイン副層を形成する。Ｎ＋半導体層１３０およびＮ＋半導体層１４０の間には、アクティブストリップ２５５の両側面に、チャネル半導体層１９０およびチャネル半導体層２００が形成される。本実施形態では、チャネル半導体層１９０およびチャネル半導体層２００は、犠牲層（「ＳＡＣ１」）の部分的除去で生じる空乏を充填することで形成される。事実、ＳＡＣ１層の残留物が、チャネル半導体層１９０およびチャネル半導体層２００の間に、ＳＡＣ１層２１０として図２に示されている（別の実施形態では、ＳＡＣ１層２１０は、現在ＳＡＣ１層２１０が図示されている空間にエアギャップまたは真空ギャップをもたらすために、その後、完全に除去されてもよい。また、チャネル半導体層１９０およびチャネル半導体層２００は、以前ＳＡＣ１層が占有していた空間を充填するために、互いにマージされることも可能であり得る）。
【0013】
図２に、代表として誘電体層２２０が示されているように、アクティブスタック１００内の隣接するアクティブストリップ同士は、互いに誘電体層で絶縁されている。加えて、アクティブスタック間のトレンチ２３５がエッチングされる前に、ハードマスク層２３０が設けられる。ハードマスク層２３０は、後にエッチングで形成されるアクティブスタックを安定化させる。高アスペクト比構造を安定化させるための、このようなハードマスク層２３０の使用法、および加えて支柱（図２では図示せず）を備える使用法は、非仮出願ＩＩＩに開示されている。この例では、各アクティブストリップは、（図２に示されている第３の軸方向に）１５～５０ｎｍの幅を有していても良く、また、ハードマスク層２３０の各層は、各アクティブスタックが１つずつ積み重なった８層以上のアクティブストリップの形成を支持してもよい。非仮出願Ｖに開示されているように、ＮＯＲ型メモリアレイは、「セグメンテッド・スタック」（すなわち、一度に８層のアクティブストリップ積層を形成する方法）で作製されてもよい。製造方法のステップは、セグメンテッド・スタックのアプローチを利用して、１６層、２４層、３２層、４８層、６４層・・・、のアクティブストリップを有するメモリアレイを形成するために、複数回繰り返し行ってもよい。
【0014】
一実施形態では、Ｎ＋半導体層１３０およびＮ＋半導体層１４０、金属層１１０および金属層１２０、チャネル半導体層１９０およびチャネル半導体層２００、ならびに誘電体層２２０は、アクティブスタック１００内の８つのアクティブストリップが、５０ｎｍのハードマスク層２３０と合わせて総高さが１４９０ｎｍ以上となるように、それぞれ約１８０ｎｍの厚さを有してもよい。ローカルワード線２７５の幅が４５ｎｍで、かつ隣接するローカルワード線間のギャップまたはトレンチが４５ｎｍのとき、エッチングされたトレンチのアスペクト比は、３３：１である。アクティブスタック１００が１２層のアクティブストリップを有する場合は、トレンチのアスペクト比が、４９：１に達する。
【0015】
その後、隣接するアクティブスタック間の各トレンチの側壁上および底部上に、コンフォーマルな電荷トラップ層２４０（例えば、図３の挿入図を参照）が設けられ、これは、ＳｉＯ２－ＳｉＮ－ＳｉＯ２の三重層（すなわち、酸化物－窒化物－酸化物または「ＯＮＯ」層）であってもよい。ＯＮＯ層の電荷トラップ作用は、当技術分野の一般的な当業者には周知である。電荷トラップ層２４０は、例えば、３ｎｍ未満～６ｎｍのＳｉＯ２（または、バンドギャップ設計されたサンドイッチ状誘電体）と、６ｎｍのＳｉＮと、６ｎｍのＳｉＯ２（または、Ａｌ２Ｏ３膜等の高誘電率を有する誘電体膜）とから構成されてもよい。電荷トラップ層２４０を堆積した後、３ｎｍの厚さを有する保護ポリシリコン層もまた、コンフォーマルに堆積してもよい。その後、各トレンチ底部の保護ポリシリコン層および電荷トラップ層２４０の一部分は、ビア２０を露出するために除去されても良く、それにより、グローバルワード線１０および次に形成されるローカルワード線との間の接続が可能となる。このエッチングのアスペクト比が１００を超えている場合でも、約２０ｎｍの厚さを有する、各トレンチ底部の電荷トラップ層２４０および保護ポリシリコン層２５０のみが、除去される。このエッチングに続いて、露出したトレンチ２３５の残部を充填するために、Ｐ＋半導体層２５０（例えば、シリコンまたはポリシリコン）を堆積する。図３は、本発明の一実施形態による、電荷トラップ層２４０およびＰ＋半導体層２５０を堆積および加工した後の、図２のメモリ構造体５０を示している。Ｐ＋半導体層２５０は、金属導体（例えば、窒化チタン、チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、またはＳｉＯ２に対して適切な仕事関数を有するその他の屈折性金属（refractory metal））で置き換えてもよい。
【0016】
ＯＮＯ三重層（例えば、図４にトンネル酸化物２４２、ストレージ窒化物２４４、ブロッキング酸化物２４６で示されている）を備える電荷トラップ層２４０は、（第３の軸方向に）約１５ｎｍの厚さを有してもよい。その後、３次元ＮＯＲ型メモリアレイ５０の第１のメモリセル群を形成するために、電荷トラップ層２４０およびＰ＋半導体層２５０をパターニングおよびエッチング（ローカルワード線２７５によって保護されていない空間内における、ＯＮＯ三重層の残留物の除去を含む）し、図４に示されているように、エッチング後のＰ＋半導体層２７５は、垂直ローカルワード線２７５の第１のセットを提供する。第１の隣接ローカルワード線２７５群間に生じる分離（図４に、シャフト２９５として示されている）により、第２の垂直ローカルワード線２８０群が、それらに対応する電荷トラップ層２７０（図５参照）と共に、その内部に形成されることが可能となる。本実施形態では、各シャフトの（第２の軸方向への）幅は、約７５ｎｍ（すなわち、ローカルワード線の４５ｎｍの幅に、ローカルワード線２８０の両側に存在するＯＮＯ三重層２７０の１５ｎｍずつの厚さを加えたもの）であってよい。７５ｎｍの幅を有するトレンチをエッチングするためのアスペクト比は、約１４９０／７５＝２０：１であり、これは、図４および図５の構造無しで、前述した３３：１と比較して大きく緩和されている。しかし、ローカルワード線のピッチ（すなわち、線幅に線間距離を加えたもの）は、標準ピッチである（４５＋４５）＝９０ｎｍから、１／３減の（４５＋４５＋（２＊１５）／２）＝６０ｎｍに減少している。図４および図５に示されている、各アクティブスタックの対向面のローカルワード線２７５は、アクティブスタックの長さ方向を横切る水平方向（すなわち、第３の軸方向）に配列されているが、非仮出願ＩＶで教授されている千鳥状配列も可能である。千鳥状配列では、アクティブストリップの対向面に存在する隣接するメモリセルは、寄生プログラムによる妨害を低減するため、さらに離れて配置される。
【0017】
第１のローカルワード線内の隣接するそれぞれの間に存在するシャフト２９５をエッチングした後、第２の電荷トラップ材料（例えば、図５の電荷トラップ層２７０で、これは、２７２、２７４、および２７６の参照符号が付された層を備えるＯＮＯ三重層であってもよい）を、第１のローカルワード線２７５群間の各シャフト２９５の側壁上に、コンフォーマルに堆積する。電荷トラップ層２７０の形成に続き、Ｐ＋半導体材料の第２の層を堆積し、第２のローカルワード線群（図５では、ローカルワード線２８０と参照符号を付されている）が形成される。その後、電荷トラップ層２７０およびローカルワード線２８０の一部が、メモリ構造体の頂部から除去され、それにより、第２のメモリセル群が完成する。作製された構造体は図５の拡大領域Ａ１に示されており、拡大領域Ａ１は、ＯＮＯ電荷トラップ層２７０の厚みによって互いが分離されている、第１の群（すなわち、ローカルワード線２７５）および第２の群（すなわち、ローカルワード線２８０）が互い違いになったワード線を、明瞭に図示している。
【0018】
ローカルワード線２８０を形成する以前の第２のＰ＋半導体層の堆積前に、トレンチ底部の電荷トラップ層２７０の一部分を異方性エッチングで除去して、ローカルワード線２８０をグローバルワード線１０（図１のグローバルワード線１０を参照）に接続するためのビア２０を、メモリ構造体の下部に露出させてもよい。しかし、後に議論されるように、グローバルワード線の第２のセット（例えば、図６のグローバルワード線２９０）がメモリ構造体の上方に設けられる場合には、トレンチ底部の電荷トラップ層２７０の一部分を除去する必要はない。メモリ構造体５０の頂部および下方の双方にグローバルワード線を設けることで、より高密度なメモリ構造体を実現することが可能である。図６に示すように、頂部からのグローバルワード線２９０は、ビア３００を利用してアクティブストリップの一側面のローカルワード線にコンタクトしても良く、一方、メモリ構造体５０の下方のグローバルワード線は、ビア３００を利用してアクティブストリップの対向側面のローカルワード線にコンタクトしてもよい。もしくは、第１の群（すなわちローカルワード線２７５）および第２の群（すなわちローカルワード線２８０）の両群とも、頂部のグローバルワード線（すなわちコンダクタ２９０）からコンタクト可能で、あるいは、適切にエッチングされたビアを介して底部（すなわちコンダクタ１０）からコンタクト可能である。当然、適切な場合には、グローバルワード線２９０は、ローカルワード線２８０への接続を提供することに加え、概してメモリ構造体５０のための配線コンダクタとして機能することもできる。
【0019】
電荷トラップ層２４０および電荷トラップ層２７０の２つを連続して堆積する行為には、重要かつポジティブな効果があり、第１の群の電荷トラップ層と第２の群の電荷トラップ層を、別個のＯＮＯ三重層にできる。図５は、第１のローカルワード線群に対応するＯＮＯ三重層（すなわち、電荷トラップ層２４２、電荷トラップ層２４４、および電荷トラップ層２４６）と、第２のローカルワード線群に対応するＯＮＯ三重層（すなわち、電荷トラップ層２７２、電荷トラップ層２７４、および電荷トラップ層２７６）との間の不連続性を示している。この不連続性は、（ブロッキング酸化物層２７２によって提供されるような）強力な誘電体バリア膜を提供し、それにより、隣接メモリセル間（すなわち、第１のローカルワード線群に対応するシリコン窒化物層２４４と、第２のローカルワード線群に対応するシリコン窒化物層２７４との間）にトラップされた電荷の横方向への望ましくない伝導を、実質的に排除することができる。
【0020】
通常、電荷トラップ層２４０および電荷トラップ層２７０は、その電気的特性を可能な限り厳密に模倣して堆積するが、本発明のいくつかの実施形態では、電荷トラップ層２４０および電荷トラップ層２７０は、明確に異なる電気的特性を有して堆積してもよい。例えば、電荷トラップ層２４０は、長期のデータ保持特性が最高となるように最適化されてもよく、一方で、電荷トラップ層２７０は、より速いプログラム／消去／読み出し動作を提供するために個別に最適化されてもよい。この配置では、電荷トラップ層２７０に対応するメモリセルは、（データ保持時間の減少を犠牲にして）より高い書き込み／消去サイクル耐久特性を有するキャッシュメモリとして使用されてもよい。本発明のいくつかの実施形態では、第１のメモリセル群および第２のメモリセル群は、それぞれがメモリ構造体中のメモリセルの総数の半分を占める必要はない。
【0021】
本発明の第２の実施形態を、図７Ａおよび図７Ｂに示す。この第２の実施形態では、ローカルワード線２７５およびそれに対応する電荷トラップ層２４０（例えば、図４参照）よりもむしろ、概してローカルワード線２８０およびそれに対応する電荷トラップ層２７０が使用されるため、第１のローカルワード線群および第２のローカルワード線群の両群は、上述した第２のローカルワード線群の構造等の、実質的に同じ構造を有する。
【0022】
この第２の実施形態では、図２に示すように、アクティブスタック（例えば、アクティブスタック１００）を形成した後、トレンチ２３５は、犠牲材料（例えば、多孔質ＳｉＯ２等のファストエッチング誘電体材料）を堆積することで充填される。その後、この犠牲材料に、図７Ａの挿絵に参照番号４００で示されているように、犠牲材料のアイランド４００を形成するため、パターニングおよび部分的エッチングを施す。各アイランドは、シャフト（図７Ａに示されており、以下に説明するように、電荷トラップ層２７０およびローカルワード線２８０で充填されている）によって、周囲から分離されている。各アイランド４００は、第２の軸方向に所定の長さを有しており、これは、各トレンチ２３５内の隣接するアイランド４００間の分離と実質的に同じである。この分離は、ローカルワード線（例えば、図５のローカルワード線２８０のうちの１つ）の幅に、電荷トラップ層（例えば、図５の電荷トラップ層２７０）の厚さの２倍を加えた長さを収容するのに、また、第２の軸方向のローカルワード線の両側面に存在する電荷トラップ層を収容するのに、十分な距離である。
【0023】
次に、アイランド４００の形成で作られたシャフトの側壁上および底部上に、電荷トラップ層をコンフォーマルに堆積し、各シャフト内部に空隙を残す。この空隙は、その後、コンダクタ材料で充填されてもよい。この電荷トラップ層は、図５の電荷トラップ層２７０と実質的に同じ材料（例えば、電荷トラップ層２７２、電荷トラップ層２７４、および電荷トラップ層２７６にそれぞれ対応する酸化物－窒化物－酸化物の三重層）によって提供されてもよい。参照を簡単にするために、この電荷トラップ層には、図７Ａにおいても２７０の参照符号を付している。同様に、各シャフトの空乏を充填するコンダクタ材料は、図５のローカルワード線２８０を形成するコンダクタ材料と同じ材料で提供されてもよい。再び、参照を簡単にするために、それぞれが電荷トラップ層２７０で囲まれている導電性カラムのセットを形成するこの電荷トラップ材料、すなわち導電性カラムにもまた、ローカルワード線２８０の参照符号を付している。コンダクタ材料は、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、ヘビードープされたＰ＋ポリシリコンまたはＮ＋ポリシリコン、あるいは他の屈折金属を含む群から選択されてもよい。その後、コンダクタ材料は、ＣＭＰ法または制御型エッチングにより、アクティブスタック頂部から除去される。
【0024】
その後、図７Ａの導電性カラム２８０およびその周囲の電荷トラップ層２７０は、アイランド４００を除去する次のエッチングステップから保護するためにマスキングされ、それにより、第２のシャフトのセットが形成される（以下、導電性カラム２８０およびその周囲の電荷トラップ層２７０を、それぞれ「第１のローカルワード線群」および「第１の電荷トラップ層」と呼称する）。次に、第２のシャフトのセットの各側壁上および各底部上に、第２の電荷トラップ層をコンフォーマルに堆積し、中央に残存する空隙をコンダクタ材料のカラムで充填することにより、それぞれ第２のローカルワード線群および第２の電荷トラップ層が形成される（この第２のローカルワード線群およびその周囲の第２の電荷トラップ層は、それぞれ第１のローカルワード線群および第１の電荷トラップ層と同じ材料で提供されてもよい）。図７Ｂに、第１のローカルワード線群のワード線と、第２のローカルワード線群のワード線とを交互に配置した、実質的に同一なワード線が示されている。第１のローカルワード線群および第２のローカルワード線群を、グローバルワード線１０（すなわち、メモリ構造体の下方に位置するグローバルワード線のセット（例えば、図１を参照））およびグローバルワード線２９０（すなわち、メモリ構造体の上方に位置するグローバルワード線のセット（例えば、図６を参照））に接続するための残りのステップは、第１の実施形態で上述した関連ステップに従う。
【0025】
第１の実施形態（図５）および第２の実施形態（図７Ｂ）のいずれも、先行技術と同じか、もしくはより好ましいエッチングアスペクト比を享受する。両実施形態は、隣接するローカルワード線間に、好適な物理的分離を享受する。両実施形態のセル当たりの面積の大きさは、先行技術のそれよりも小さいが、第２の実施形態のセル当たりの面積の大きさは、第１の実施形態のそれよりも大きく、これは、第２の実施形態における隣接するローカルワード線間の分離は、連続（back-to-back）した電荷トラップ層を含む（例えば、一例では１５ｎｍの２倍）のに対し、第１の実施形態における同分離は、電荷トラップ層を１つしか含まない（すなわち、同例では１５ｎｍ）ためである。しかし、第２の実施形態は、第１の実施形態と比較して特定の補償的利点を有している。まず、第２の実施形態の隣接するローカルワード線およびそれに対応する電荷トラップ層は、実質的に同じ構造を有しているため、隣接するローカルワード線の物理的特性を、相互に良好にトラッキングすることができる。次に、第１の実施形態では、コンダクタ材料２７５のトレンチの深さ全体に渡るエッチングを必要とし、これは、コンダクタ材料２７５が屈折性金属を含有する場合に挑戦的となり得る。また、第１の実施形態は、コンダクタ材料２７５が除去された領域のトレンチ側壁に沿った、まっさらな電荷トラップ層２４２、電荷トラップ層２４４、および電荷トラップ層２４６のエッチングを必要とする。第２の実施形態における第１のワード線群および第２のワード線群のカラムの幅は、アイランドの長さおよび電荷トラップ層の厚さによって予め決定されているため、第２の実施形態では、各ワード線群の画定にこれらのエッチングステップを必要としない。
【0026】
本発明におけるローカルワード線の二段階形成は、非仮出願および仮出願で議論されているプロセスと比較して、多くのプロセス・ステップを必要とするが、本発明は、コストの観点から、追加で要するプロセス・ステップの補償以上が達成され得る、シリコン領域縮小型メモリアレイを提供する。
【0027】
本発明は、メモリセルとアクティブスタック頂部にあるグローバルワード線とを、ならびにメモリセルとアクティブスタック下方にある基板内の論理回路システムとを接続するための低抵抗コンダクタを必要とし、数μｍの高さを有する多層アクティブスタックの形成を可能とする。本発明における第１のローカルワード線群または第２のローカルワード線群は、基板表面に垂直である垂直方向に走っており、これらのローカルワード線は、アクティブスタック上方を走る１つまたは複数の導電層と、アクティブスタック底部と基板の間を走る１つまたは複数の導電層との間の背高配線として、より概して機能するように調整されてもよい。
【0028】
この背高配線は、メモリアレイ内部に、ダミーアクティブスタック内部に、またはアクティブスタックに隣接して形成され、実質的にアクティブスタックと同じ高さを有する背高絶縁層（例えば、図７Ａの犠牲コンダクタ材料４００）内部に存在する、アクティブストリップ間のトレンチ内に形成されてもよい。ダミーアクティブスタックは、それ自体が電気的な役割を果たすものでは無く、単に、ビア開口部（すなわち、ダミーアクティブスタック底部までエッチングされた深いホール）中に密に分離されたマトリクスとしてパターニングされる背高配線を支持するための分離媒体として機能する。第２の実施形態では、例えば、第２のトレンチのセットのエッチングと並行してビア開口部をエッチングし、第１の電荷トラップ層（例えば、ＯＮＯ三重層）を、絶縁壁として、ビア開口部の側壁上にコンフォーマルに堆積してもよい。ビアホール底部に堆積された第１の電荷トラップ層は、その下の絶縁誘電体層と共に、後の電気的接続に必要なコンタクトビアを下に露出するために、マスキングおよび異方性エッチングで除去されてもよい。
【0029】
その後、ビアホールは、コンダクタ材料（例えば、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、あるいは屈折性金属またはシリサイド等の他の金属導体）で充填されてもよい。アクティブスタック上面の余剰コンダクタ材料は、ＣＭＰ法や、制御型エッチング（個々のコンダクタを分離するために、ダマシン様プロセスが用いられる場合）を用いて除去されてもよい。その後、分離誘電体層を上面に堆積し、頂部から底部への導体経路を必要とする下方の充填済ビアホール内に存在するコンダクタ材料を露出させるために、この分離誘電体層を通貫するビアをパターニングおよびエッチングしてもよい。
【0030】
さらなる改良として、各背高配線を取り囲む電荷トラップ層は、機械的支持および保護のために背高配線のコンダクタ材料を採用することが可能であり、それにより、配線間の犠牲誘電体材料を除去してエアギャップによる分離を形成し、隣接する背高配線間の寄生容量性カップリングを大幅に低減することができる。電荷トラップ層をエッチングすること無く犠牲誘電体材料を除去するステップは、犠牲誘電体材料と電荷トラップ層との間で異なるエッチング選択性を有するエッチング液が利用可能である場合に達成され得る。例えば、犠牲誘電体材料が多孔質シリコン酸化物であって、電荷トラップ層がシリコン窒化物を含有するとき、犠牲酸化物を除去でき、かつシリコン窒化物に対しては本質的に無影響であるため、ＨＦは適切な化学エッチング液になり得る。このやり方では、ある背高配線が隣接する背高配線に向かって傾いた場合でも、クラッドとして機能するそれぞれの電荷トラップ層によって、これらの背高配線は互いに電気的に絶縁される。
【0031】
並列したローカルワード線の連続群（すなわち、薄膜ストレージトランジスタの連続群）の提供は、関連の非仮出願ＩＩに記載されているような、３次元垂直薄膜トランジスタメモリストリングにも適用可能であり得る。例えば、非仮出願ＩＩの図６ａおよび６ｂは、それぞれ、薄膜ストレージトランジスタの垂直ＮＯＲストリング（例えば、共有ローカルビット線としてのＮ＋ポリシリコン６５４と、左右の共有チャネルとしてのＰ－ポリシリコン層６５６と、共有ローカルソース線としてのＮ＋ポリシリコン６５５とを有する垂直ＮＯＲストリング）を開示している。このような垂直ＮＯＲストリングは、本発明による連続的な製造作業で作製できる。まず、垂直ＮＯＲストリングの隔行は、トレンチの第１のセット（例えば、隣接するワード線６２３ｐ－Ｒおよび６２３ｐ－Ｌ間のトレンチ）内に形成できる。その後、垂直ＮＯＲストリングの上述とは異なる隔行が、形成済の垂直ＮＯＲストリングの隔行間の空間に形成される。第１の垂直ＮＯＲストリング群および第２の垂直ＮＯＲストリング群に対応する電荷トラップ層は、同一である必要はない。このやり方では、垂直ＮＯＲストリングの異なる群同士は、明らかに異質のストレージ特性を有していてもよい。
【0032】
上述の詳細な説明は、本発明の特定の実施形態を例示するために提供されるものであり、本発明を限定することを意図したものではなく、複数の変形および修正が、本発明の範囲内で可能である。本発明は、以下の特許請求の範囲に記載されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【手続補正書】
【提出日】2022-05-10
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第１のコンダクタおよび第２のコンダクタに関連付けられたＮＯＲメモリストリングであって、
共通ドレイン領域および共通ソース領域を共有する第１および第２のストレージトランジスタを含み、
前記第１のコンダクタは前記第１のストレージトランジスタのゲート電極として機能し、前記第２のコンダクタは前記第２のストレージトランジスタのゲート電極として機能し、
前記第１および第２のストレージトランジスタの各々は、チャネル領域と、前記ゲート電極と、前記ゲート電極と前記チャネル領域との間に設けられる電荷トラップ層とを備え、かつ、以下の３つの条件
（ｉ）前記第１のコンダクタと、前記第２のコンダクタとは材料の組成が異なる、
（ｉｉ）前記第１のストレージトランジスタの前記電荷トラップ層と、前記第２のストレージトランジスタの前記電荷トラップ層とは材料の組成が異なる、および
（ｉｉｉ）前記第１のストレージトランジスタの前記電荷トラップ層はその前記ゲート電極を取り囲み、前記第２のストレージトランジスタの前記電荷トラップ層はその前記ゲート電極を取り囲んでいない、
のなかの少なくとも１つが当てはまることを特徴とするＮＯＲメモリストリング。
共通ドレイン領域および共通ソース領域を共有する第１および第２のストレージトランジスタを含み、
前記第１のコンダクタは前記第１のストレージトランジスタのゲート電極として機能し、前記第２のコンダクタは前記第２のストレージトランジスタのゲート電極として機能し、
前記第１および第２のストレージトランジスタの各々は、チャネル領域と、前記ゲート電極と、前記ゲート電極と前記チャネル領域との間に設けられる電荷トラップ層とを備え、かつ、以下の３つの条件
（ｉ）前記第１のコンダクタと、前記第２のコンダクタとは材料の組成が異なる、
（ｉｉ）前記第１のストレージトランジスタの前記電荷トラップ層と、前記第２のストレージトランジスタの前記電荷トラップ層とは材料の組成が異なる、および
（ｉｉｉ）前記第１のストレージトランジスタの前記電荷トラップ層はその前記ゲート電極を取り囲み、前記第２のストレージトランジスタの前記電荷トラップ層はその前記ゲート電極を取り囲んでいない、
のなかの少なくとも１つが当てはまることを特徴とするＮＯＲメモリストリング。
【請求項2】
請求項１に記載のＮＯＲメモリストリングであって、
前記第１のコンダクタは、前記第２のストレージトランジスタの前記電荷トラップ層の一部に隣接していることを特徴とするＮＯＲメモリストリング。
前記第１のコンダクタは、前記第２のストレージトランジスタの前記電荷トラップ層の一部に隣接していることを特徴とするＮＯＲメモリストリング。
【請求項3】
請求項１に記載のＮＯＲメモリストリングであって、
前記第１のコンダクタは耐火金属で構成されていることを特徴とするＮＯＲメモリストリング。
前記第１のコンダクタは耐火金属で構成されていることを特徴とするＮＯＲメモリストリング。
【請求項4】
請求項１に記載のＮＯＲメモリストリングであって、
前記第１のコンダクタは、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、ヘビードープされたｐ＋ポリシリコン、ヘビードープされたｎ＋ポリシリコン、およびシリサイドからなる群から選択される材料を含むことを特徴とするＮＯＲメモリストリング。
前記第１のコンダクタは、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、ヘビードープされたｐ＋ポリシリコン、ヘビードープされたｎ＋ポリシリコン、およびシリサイドからなる群から選択される材料を含むことを特徴とするＮＯＲメモリストリング。
【請求項5】
請求項１に記載のＮＯＲメモリストリングであって、
前記第１の電荷トラップ層が、酸化物－窒化物－酸化物の三重層を含むことを特徴とするＮＯＲメモリストリング。
前記第１の電荷トラップ層が、酸化物－窒化物－酸化物の三重層を含むことを特徴とするＮＯＲメモリストリング。
【請求項6】
請求項１に記載のＮＯＲメモリストリングであって、
前記ＮＯＲメモリストリングは、アクティブストリップの複数の材料の層から形成され、前記第１のストレージトランジスタおよび前記第２のストレージトランジスタは、前記アクティブストリップの両側部に設けられることを特徴とするＮＯＲメモリストリング。
前記ＮＯＲメモリストリングは、アクティブストリップの複数の材料の層から形成され、前記第１のストレージトランジスタおよび前記第２のストレージトランジスタは、前記アクティブストリップの両側部に設けられることを特徴とするＮＯＲメモリストリング。
【請求項7】
請求項１に記載のＮＯＲメモリストリングであって、
前記第１および第２のストレージトランジスタはそれぞれ、半導体基板の平坦な表面上に形成された薄膜トランジスタを含むことを特徴とするＮＯＲメモリストリング。
前記第１および第２のストレージトランジスタはそれぞれ、半導体基板の平坦な表面上に形成された薄膜トランジスタを含むことを特徴とするＮＯＲメモリストリング。
【請求項8】
請求項７に記載のＮＯＲメモリストリングであって、
前記ＮＯＲメモリストリングは、３次元の半導体構造で形成された複数のＮＯＲメモリストリングの１つであることを特徴とするＮＯＲメモリストリング。
前記ＮＯＲメモリストリングは、３次元の半導体構造で形成された複数のＮＯＲメモリストリングの１つであることを特徴とするＮＯＲメモリストリング。
【請求項9】
請求項８に記載のＮＯＲメモリストリングであって、
前記半導体構造は、前記ＮＯＲメモリストリングと前記半導体基板の前記平坦な表面との間の絶縁層に設けられた第１および第２のグローバル配線コンダクタをさらに含み、
前記第１および第２のコンダクタは、それぞれ前記第１および第２のグローバル配線コンダクタに電気的に接続されていることを特徴とするＮＯＲメモリストリング。
前記半導体構造は、前記ＮＯＲメモリストリングと前記半導体基板の前記平坦な表面との間の絶縁層に設けられた第１および第２のグローバル配線コンダクタをさらに含み、
前記第１および第２のコンダクタは、それぞれ前記第１および第２のグローバル配線コンダクタに電気的に接続されていることを特徴とするＮＯＲメモリストリング。
【請求項10】
請求項８に記載のＮＯＲメモリストリングであって、
前記半導体構造は、前記ＮＯＲメモリストリングの上方の絶縁層に第１および第２のグローバル配線コンダクタをさらに含み、
前記第１および第２のコンダクタは、それぞれ前記第１および第２のグローバル配線コンダクタに電気的に接続されていることを特徴とするＮＯＲメモリストリング。
前記半導体構造は、前記ＮＯＲメモリストリングの上方の絶縁層に第１および第２のグローバル配線コンダクタをさらに含み、
前記第１および第２のコンダクタは、それぞれ前記第１および第２のグローバル配線コンダクタに電気的に接続されていることを特徴とするＮＯＲメモリストリング。
【請求項11】
請求項８に記載のＮＯＲメモリストリングであって、
前記半導体構造は、前記ＮＯＲメモリストリングの上方の第１の絶縁層に形成された第１のグローバル配線コンダクタと、前記ＮＯＲメモリストリングと前記半導体基板の前記平坦な表面との間に形成された第２のグローバル配線コンダクタとをさらに含み、
前記第１および第２のコンダクタは、それぞれ前記第１および第２のグローバル配線コンダクタに電気的に接続されていることを特徴とするＮＯＲメモリストリング。
前記半導体構造は、前記ＮＯＲメモリストリングの上方の第１の絶縁層に形成された第１のグローバル配線コンダクタと、前記ＮＯＲメモリストリングと前記半導体基板の前記平坦な表面との間に形成された第２のグローバル配線コンダクタとをさらに含み、
前記第１および第２のコンダクタは、それぞれ前記第１および第２のグローバル配線コンダクタに電気的に接続されていることを特徴とするＮＯＲメモリストリング。
【請求項12】
請求項１１に記載のＮＯＲメモリストリングであって、
前記半導体構造は、前記ＮＯＲメモリストリングと前記半導体基板の前記平坦な表面との間に形成された第３のグローバル配線コンダクタをさらに含み、
前記第３のグローバル配線コンダクタは、前記第１のコンダクタに電気的に接続されていることを特徴とするＮＯＲメモリストリング。
前記半導体構造は、前記ＮＯＲメモリストリングと前記半導体基板の前記平坦な表面との間に形成された第３のグローバル配線コンダクタをさらに含み、
前記第３のグローバル配線コンダクタは、前記第１のコンダクタに電気的に接続されていることを特徴とするＮＯＲメモリストリング。
【請求項13】
請求項１１に記載のＮＯＲメモリストリングであって、
前記半導体構造は、メモリの各動作をサポートする回路を含み、前記第２のグローバル配線コンダクタは、前記回路に電気的に接続されていることを特徴とするＮＯＲメモリストリング。
前記半導体構造は、メモリの各動作をサポートする回路を含み、前記第２のグローバル配線コンダクタは、前記回路に電気的に接続されていることを特徴とするＮＯＲメモリストリング。
【請求項14】
請求項１に記載のＮＯＲメモリストリングであって、
前記第１のコンダクタと前記第２のコンダクタは、前記第２のストレージトランジスタの前記電荷トラップ層によって互いに電気的に絶縁されていることを特徴とするＮＯＲメモリストリング。
前記第１のコンダクタと前記第２のコンダクタは、前記第２のストレージトランジスタの前記電荷トラップ層によって互いに電気的に絶縁されていることを特徴とするＮＯＲメモリストリング。