特開 2022-107357 セラミック電子部品およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022107357

(43)【公開日】2022-07-21

(54)【発明の名称】セラミック電子部品およびその製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20220713BHJP

【ＦＩ】

H01G4/30 512

H01G4/30 513

H01G4/30 201A

H01G4/30 201K

H01G4/30 201C

H01G4/30 311D

H01G4/30 311F

H01G4/30 517

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021002250

(22)【出願日】2021-01-08

(71)【出願人】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】寺岡 秀弥

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AC03

5E001AC08

5E001AD03

5E001AE01

5E001AE02

5E001AE03

5E001AE04

5E001AF03

5E001AF06

5E001AH01

5E001AH05

5E001AH06

5E001AH07

5E001AH09

5E001AJ01

5E001AJ02

5E082AA01

5E082AB03

5E082BC32

5E082BC35

5E082EE04

5E082EE13

5E082EE23

5E082EE26

5E082EE35

5E082EE43

5E082FG04

5E082FG26

5E082FG46

5E082FG54

5E082GG10

5E082GG28

5E082JJ03

5E082JJ15

5E082JJ23

5E082LL03

5E082MM22

5E082MM24

5E082MM37

5E082PP09

(57)【要約】

【課題】 内部構造の欠陥発生を抑制しつつ絶縁劣化を抑制することができるセラミック電子部品およびその製造方法を提供する。
【解決手段】 セラミック電子部品は、セラミックを主成分とする第１誘電体層と、第１内部電極層と、セラミックを主成分とする第２誘電体層と、第２内部電極層とがこの順に積層され、略直方体形状を有し、第１内部電極層が略直方体形状の第１端面に露出し、第２内部電極層が略直方体形状の第２端面に露出するように形成された積層構造を備え、第１誘電体層は、第１内部電極層の第１端面側の端部に、第１端面と第２端面とが対向する方向の中央部よりも薄く形成された薄層部を備え、第２誘電体層は、第１内部電極層の第１端面側の端部に、第１端面と第２端面とが対向する方向の中央部よりも厚く形成された厚層部を備えることを特徴とするセラミック電子部品。
【選択図】 図５

【特許請求の範囲】

【請求項1】

セラミックを主成分とする第１誘電体層と、第１内部電極層と、セラミックを主成分とする第２誘電体層と、第２内部電極層とがこの順に積層され、略直方体形状を有し、前記第１内部電極層が前記略直方体形状の第１端面に露出し、前記第２内部電極層が前記略直方体形状の第２端面に露出するように形成された積層構造を備え、
前記第１誘電体層は、前記第１内部電極層の前記第１端面側の端部に、前記第１端面と前記第２端面とが対向する方向の中央部よりも薄く形成された薄層部を備え、前記第２誘電体層は、前記第１内部電極層の前記第１端面側の端部に、前記第１端面と前記第２端面とが対向する方向の中央部よりも厚く形成された厚層部を備えることを特徴とするセラミック電子部品。

【請求項2】

前記第１端面と前記第２端面とが対向する方向において、前記薄層部と前記厚層部との重なり長さは、２μｍ以上であることを特徴とする請求項１に記載のセラミック電子部品。

【請求項3】

前記第１端面と前記第２端面とが対向する方向において、前記薄層部と前記厚層部との重なり長さは、８０μｍ以下であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。

【請求項4】

前記薄層部が形成された前記第１誘電体層において、前記薄層部は、前記第１端面と前記第２端面とが対向する方向の中央部に対して、０．０５μｍ以上０．３μｍ以下、薄いことを特徴とする請求項１から請求項３のいずれか一項に記載のセラミック電子部品。

【請求項5】

前記厚層部が形成された前記第２誘電体層において、前記厚層部は、前記第１端面と前記第２端面とが対向する方向の中央部に対して、０．０５μｍ以上０．３μｍ以下、厚いことを特徴とする請求項１から請求項４のいずれか一項に記載のセラミック電子部品。

【請求項6】

主成分セラミック粒子を含むグリーンシート上に、金属導電ペーストの第１パターンを配置する第１工程と、
前記グリーンシート上において前記金属導電ペーストが配置されていない領域に、主成分セラミック粒子を含む第２パターンを配置する第２工程と、
前記第２工程によって得られた積層単位を、前記第１パターンの配置位置が交互にずれるように複数積層してセラミック積層体を得て、前記第１パターンを前記セラミック積層体の第１端面および第２端面に交互に露出させる第３工程と、
前記第３工程で得られたセラミック積層体を焼成する第４工程と、を含み、
焼成前の前記セラミック積層体において、少なくともいずれかの前記グリーンシートは、前記第１パターンの前記第１端面側の端部に、前記第１端面と前記第２端面とが対向する方向の中央部よりも薄く形成された薄層部を備え、積層方向において当該第１グリーンシートに隣接する他の前記グリーンシートは、前記第１パターンの前記第１端面側の端部に、前記第１端面と前記第２端面とが対向する方向の中央部よりも厚く形成された厚層部を備えることを特徴とするセラミック電子部品の製造方法。

【請求項7】

前記第２工程後かつ前記第３工程前に、前記第２パターン上を覆い、かつ前記第１パターンの一部まで覆うように、金属導電ペーストの第３パターンを配置し、
前記第３工程後かつ前記第４工程前に、前記第３工程で得られた前記セラミック積層体を積層方向から圧着することで、前記薄層部および前記厚層部を形成することを特徴とする請求項６に記載のセラミック電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、セラミック電子部品およびその製造方法に関する。

【背景技術】

【0002】

近年、電子機器の小型化及び高性能化に伴い、電子機器に用いられる積層セラミックコンデンサに対する小型化および大容量化への要求がますます強くなってきている。積層セラミックコンデンサのサイズを小さく抑えつつ容量を大きくするためには、積層セラミックコンデンサの誘電体層と内部電極層を薄層化し、積層数を増やすことが有効である。

【0003】

誘電体層の薄層化に伴い、各誘電体層における電界強度が増加することで、低電圧で誘電体層に絶縁劣化が生じるおそれがある。その結果、生産歩留まりの低下などが起きやすくなる。特に、内部電極の端部では電界が集中して劣化しやすくなる。このような問題を解決するため、内部電極の端部に位置する誘電体層を局所的に厚くすることで、耐電圧が高く生産歩留まりが良いコンデンサを得る方法が提案されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１５－１５９１４０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、積層数が多くなると、局所的な厚みが蓄積されてしまう。その結果、内部の層構造が歪んでしまい、密着不足によるデラミネーション、クラックなどが発生し易くなる。また、誘電体層中の厚みの差が積層により蓄積することで、最終的なチップ形状の厚み寸法で高低差ができてしまい、積層数が増やせないおそれがある。

【0006】

本発明は、上記課題に鑑みなされたものであり、内部構造の欠陥発生を抑制しつつ絶縁劣化を抑制することができるセラミック電子部品およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係るセラミック電子部品は、セラミックを主成分とする第１誘電体層と、第１内部電極層と、セラミックを主成分とする第２誘電体層と、第２内部電極層とがこの順に積層され、略直方体形状を有し、前記第１内部電極層が前記略直方体形状の第１端面に露出し、前記第２内部電極層が前記略直方体形状の第２端面に露出するように形成された積層構造を備え、前記第１誘電体層は、前記第１内部電極層の前記第１端面側の端部に、前記第１端面と前記第２端面とが対向する方向の中央部よりも薄く形成された薄層部を備え、前記第２誘電体層は、前記第１内部電極層の前記第１端面側の端部に、前記第１端面と前記第２端面とが対向する方向の中央部よりも厚く形成された厚層部を備えることを特徴とする。

【0008】

上記セラミック電子部品において、前記第１端面と前記第２端面とが対向する方向において、前記薄層部と前記厚層部との重なり長さは、２μｍ以上としてもよい。

【0009】

上記セラミック電子部品において、前記第１端面と前記第２端面とが対向する方向において、前記薄層部と前記厚層部との重なり長さは、８０μｍ以下としてもよい。

【0010】

上記セラミック電子部品において、前記薄層部が形成された前記第１誘電体層において、前記薄層部は、前記第１端面と前記第２端面とが対向する方向の中央部に対して、０．０５μｍ以上０．３μｍ以下、薄くてもよい。

【0011】

上記セラミック電子部品において、前記厚層部が形成された前記第２誘電体層において、前記厚層部は、前記第１端面と前記第２端面とが対向する方向の中央部に対して、０．０５μｍ以上０．３μｍ以下、厚くてもよい。

【0012】

本発明に係るセラミック電子部品の製造方法は、主成分セラミック粒子を含むグリーンシート上に、金属導電ペーストの第１パターンを配置する第１工程と、前記グリーンシート上において前記金属導電ペーストが配置されていない領域に、主成分セラミック粒子を含む第２パターンを配置する第２工程と、前記第２工程によって得られた積層単位を、前記第１パターンの配置位置が交互にずれるように複数積層してセラミック積層体を得て、前記第１パターンを前記セラミック積層体の第１端面および第２端面に交互に露出させる第３工程と、前記第３工程で得られたセラミック積層体を焼成する第４工程と、を含み、焼成前の前記セラミック積層体において、少なくともいずれかの前記グリーンシートは、前記第１パターンの前記第１端面側の端部に、前記第１端面と前記第２端面とが対向する方向の中央部よりも薄く形成された薄層部を備え、積層方向において当該第１グリーンシートに隣接する他の前記グリーンシートは、前記第１パターンの前記第１端面側の端部に、前記第１端面と前記第２端面とが対向する方向の中央部よりも厚く形成された厚層部を備えることを特徴とする。

【0013】

上記セラミック電子部品の製造方法において、前記第２工程後かつ前記第３工程前に、前記第２パターン上を覆い、かつ前記第１パターンの一部まで覆うように、金属導電ペーストの第３パターンを配置し、前記第３工程後かつ前記第４工程前に、前記第３工程で得られた前記セラミック積層体を積層方向から圧着することで、前記薄層部および前記厚層部を形成してもよい。

【発明の効果】

【0014】

本発明によれば、内部構造の欠陥発生を抑制しつつ絶縁劣化を抑制することができるセラミック電子部品およびその製造方法を提供することができる。

【図面の簡単な説明】

【0015】

【図1】積層セラミックコンデンサの部分断面斜視図である。

【図2】図１のＡ－Ａ線断面図である。

【図3】図１のＢ－Ｂ線断面図である。

【図4】（ａ）はサイドマージンの断面の拡大図であり、（ｂ）はエンドマージンの断面の拡大図である。

【図5】図２を拡大してハッチを省略した図である。

【図6】積層セラミックコンデンサの製造方法のフローを例示する図である。

【図7】（ａ）および（ｂ）は積層工程を例示する図である。

【図8】（ａ）～（ｄ）は積層工程を例示する図である。

【図9】積層工程を例示する図である。

【図10】積層工程を例示する図である。

【図11】実施例１の積層セラミックコンデンサの断面のＳＥＭ写真を模式的に描いた図である。

【発明を実施するための形態】

【0016】

以下、図面を参照しつつ、実施形態について説明する。

【0017】

（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。なお、図１において、Ｘ軸方向（第１方向）は、積層チップ１０の長さ方向であって、積層チップ１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向である。Ｙ軸方向（第２方向）は、後述する内部電極層の幅方向である。Ｚ軸方向は、積層方向である。Ｘ軸方向と、Ｙ軸方向と、Ｚ軸方向とは、互いに直交している。

【0018】

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、卑金属材料を含む内部電極層とが、交互に積層された構成を有する。各内部電極層の端縁は、積層チップ１０の外部電極２０ａが設けられた第１端面と、外部電極２０ｂが設けられた第２端面とに、交互に露出している。それにより、各内部電極層は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層を介して積層された構成を有する。外部電極２０ａに接続されている内部電極層を内部電極層１２ａ（第１内部電極層）と称する。外部電極２０ｂに接続されている内部電極層を内部電極層１２ｂ（第２内部電極層）と称する。誘電体層１１と内部電極層との積層構造において、積層方向の最外層には内部電極層が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。

【0019】

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。

【0020】

内部電極層１２ａ，１２ｂは、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２ａ，１２ｂとして、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。

【0021】

図２で例示するように、外部電極２０ａに接続された内部電極層１２ａと外部電極２０ｂに接続された内部電極層１２ｂとが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該電気容量を生じる領域を、容量領域１４と称する。すなわち、容量領域１４は、異なる外部電極に接続された隣接する内部電極層同士が対向する領域である。

【0022】

同じ外部電極に接続された内部電極層が異なる外部電極に接続された内部電極層を介さずに対向する領域を、エンドマージンと称する。エンドマージン１５は、外部電極２０ａに接続された内部電極層１２ａ同士が、外部電極２０ｂに接続された内部電極層１２ｂを介さずに対向する領域である。他のエンドマージン１５は、外部電極２０ｂに接続された内部電極層１２ｂ同士が、外部電極２０ａに接続された内部電極層１２ａを介さずに対向する領域である。エンドマージンは、電気容量を生じない領域である。

【0023】

図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２ａ，１２ｂに至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２ａ，１２ｂが２側面側に延びた端部を覆うように設けられた領域である。サイドマージン１６も、電気容量を生じない領域である。

【0024】

図４（ａ）は、サイドマージン１６の断面の拡大図である。サイドマージン１６は、誘電体層１１と逆パターン層１７とが、容量領域１４における誘電体層１１と内部電極層１２ａ，１２ｂとの積層方向において交互に積層された構造を有する。容量領域１４の各誘電体層１１とサイドマージン１６の各誘電体層１１とは、互いに連続する層である。この構成によれば、容量領域１４とサイドマージン１６との段差が抑制される。

【0025】

図４（ｂ）は、エンドマージン１５の断面の拡大図である。サイドマージン１６との比較において、エンドマージン１５では、積層される複数の内部電極層１２ａ，１２ｂのうち、１つおきにエンドマージン１５の端面まで内部電極層１２ｂが延在する。または、積層される複数の内部電極層１２ａ，１２ｂのうち、１つおきにエンドマージン１５の端面まで内部電極層１２ａが延在する。また、内部電極層１２ａ，１２ｂがエンドマージン１５の端面まで延在する層では、逆パターン層１７が積層されていない。容量領域１４の各誘電体層１１とエンドマージン１５の各誘電体層１１とは、互いに連続する層である。この構成によれば、容量領域１４とエンドマージン１５との段差が抑制される。

【0026】

近年、電子機器の小型化及び高性能化に伴い、電子機器に用いられる積層セラミックコンデンサ１００に対する小型化および大容量化への要求がますます強くなってきている。積層セラミックコンデンサ１００のサイズを抑えつつ容量を大きくするためには、積層セラミックコンデンサ１００の誘電体層１１と内部電極層１２ａ，１２ｂを薄層化し、積層数を増やすことが有効である。例えば、内部電極層１２ａ，１２ｂの１層あたりの平均厚みを、０．５μｍ以下とする。例えば、誘電体層１１の１層あたりの平均厚みを、０．５μｍ以下とする。内部電極層１２ａ，１２ｂの合計積層数を、例えば、１００から５００とする。

【0027】

誘電体層１１の薄層化に伴い、各誘電体層１１に印加される電界強度が増加することで、低電圧で誘電体層１１に絶縁劣化が生じるおそれがある。その結果、積層セラミックコンデンサ１００の生産歩留まりの低下などが起きやすくなる。特に、内部電極層１２ａ，１２ｂの端部では電界が集中し劣化しやすくなる。例えば、内部電極層１２ａの外部電極２０ｂ側の端部において、誘電体層１１への電界集中が生じやすくなる。また、内部電極層１２ｂの外部電極２０ａ側の端部において、誘電体層１１への電界集中が生じやすくなる。そこで、内部電極層１２ａの外部電極２０ｂ側の端部において誘電体層１１を局所的に厚くし、内部電極層１２ｂの外部電極２０ａ側の端部において誘電体層１１を局所的に厚くし、耐電圧性を向上させることが考えられる。

【0028】

しかしながら、誘電体層１１の積層数が多くなると、局所的な厚みが蓄積されてしまう。その結果、積層チップ１０の内部の層構造が歪んでしまい、密着不足によるデラミネーション、クラックなどが発生し易くなる。また、誘電体層１１中の厚みの差が積層により蓄積することで、最終的なチップ形状の厚み寸法で高低差ができてしまい、積層数が増やせないおそれがある。

【0029】

そこで、本実施形態に係る積層セラミックコンデンサ１００は、内部構造の欠陥発生を抑制しつつ絶縁劣化を抑制することができる構造を有している。

【0030】

図５は、図２を拡大してハッチを省略した図である。図５で例示するように、誘電体層１１は、内部電極層１２ａの外部電極２０ｂ側の端部（外部電極２０ｂ側の端から外部電極２０ａ側への所定範囲）において、局所的に薄く形成された薄層部１１ａを備える。Ｚ軸方向において当該誘電体層１１の次の誘電体層１１は、内部電極層１２ａの外部電極２０ｂ側の端部において、局所的に厚く形成された厚層部１１ｂを備える。積層方向において当該誘電体層１１の次の誘電体層１１は、内部電極層１２ａの外部電極２０ｂ側の端部において、局所的に薄く形成された薄層部１１ａを備える。このように、内部電極層１２ａの外部電極２０ｂ側の端部において、薄層部１１ａと厚層部１１ｂとが、内部電極層を挟んで交互に積層されている。外部電極２０ｂ側において薄層部１１ａと厚層部１１ｂとが積層されている領域を、厚み変更領域３０ｂと称する。

【0031】

また、誘電体層１１は、内部電極層１２ｂの外部電極２０ａ側の端部（外部電極２０ａ側の端から外部電極２０ｂ側への所定範囲）において、局所的に薄く形成された薄層部１１ａを備える。当該誘電体層１１の次の誘電体層１１は、内部電極層１２ｂの外部電極２０ａ側の端部において、局所的に厚く形成された厚層部１１ｂを備える。当該誘電体層１１の次の誘電体層１１は、内部電極層１２ｂの外部電極２０ａ側の端部において、局所的に薄く形成された薄層部１１ａを備える。このように、内部電極層１２ｂの外部電極２０ａ側の端部において、薄層部１１ａと厚層部１１ｂとが、内部電極層を挟んで交互に積層されている。外部電極２０ａ側において薄層部１１ａと厚層部１１ｂとが積層されている領域を、厚み変更領域３０ａと称する。

【0032】

本実施形態によれば、内部電極層１２ａの外部電極２０ｂ側の端部であって電界集中が生じやすい箇所において、誘電体層１１が局所的に厚く形成された厚層部１１ｂが配置されることから、耐電圧性が向上する。隣接する２層の誘電体層１１において、厚層部１１ｂの隣に薄層部１１ａが配置されることから、厚みの蓄積が抑制される。また、内部電極層１２ｂの外部電極２０ａ側の端部であって電界集中が生じやすい箇所において、誘電体層１１が局所的に厚く形成された厚層部１１ｂが配置されることから、耐電圧性が向上する。隣接する２層の誘電体層１１において、厚層部１１ｂの隣に薄層部１１ａが配置されることから、厚みの蓄積が抑制される。以上のことから、内部構造の欠陥発生を抑制しつつ絶縁劣化を抑制することができる。

【0033】

Ｘ軸方向において、薄層部１１ａと厚層部１１ｂとの重なりが短いと、積層セラミックコンデンサ１００の作製プロセス過程で、積層構造が湾曲して耐電圧が低下するおそれがある。そこで、Ｘ軸方向において、薄層部１１ａと厚層部１１ｂとの重なり長さに下限を設けることが好ましい。本実施形態においては、Ｘ軸方向において、薄層部１１ａと厚層部１１ｂとの重なり長さは、２μｍ以上であることが好ましく、２０μｍ以上であることがより好ましい。

【0034】

一方、Ｘ軸方向において、薄層部１１ａと厚層部１１ｂとの重なりが長いと、薄層部１１ａが長くなって耐電圧性が低下するおそれがある。そこで、Ｘ軸方向において、薄層部１１ａと厚層部１１ｂとの重なり長さに上限を設けることが好ましい。本実施形態においては、Ｘ軸方向において、薄層部１１ａと厚層部１１ｂとの重なり長さは、８０μｍ以下であることが好ましく、５０μｍ以下であることがより好ましい。

【0035】

Ｘ軸方向において、各薄層部１１ａおよび各厚層部１１ｂは、Ｘ軸方向における誘電体層１１全体の１／４００～１／１０程度の長さを有している。または、Ｘ軸方向において、各薄層部１１ａおよび各厚層部１１ｂは、１μｍ～１００μｍ程度の長さを有している。

【0036】

薄層部１１ａは、Ｘ軸方向における誘電体層１１の中央部に対して０．０５μｍ以上薄いことが好ましく、０．１μｍ以上薄いことが好ましい。また、薄層部１１ａは、外部電極２０ａと外部電極２０ｂとが対向する方向における誘電体層１１の中央部に対して０．３μｍ以下薄いことが好ましく、０．２μｍ以下薄いことがより好ましい。

【0037】

厚層部１１ｂは、Ｘ軸方向における誘電体層１１の中央部に対して０．０５μｍ以上厚いことが好ましく、０．１μｍ以上厚いことがより好ましい。また、厚層部１１ｂは、外部電極２０ａと外部電極２０ｂとが対向する方向における誘電体層１１の中央部に対して０．３μｍ以下厚いことが好ましく、０．２μｍ以下厚いことがより好ましい。

【0038】

なお、厚み変更領域３０ａ，３０ｂにおいて、全ての誘電体層１１に薄層部１１ａと厚層部１１ｂとが形成されていなくてもよい。一部の誘電体層１１は、厚み変更領域３０ａ，３０ｂにおいて、外部電極２０ａと外部電極２０ｂとが対向する方向における中央部と同様の厚みを有していてもよい。

【0039】

また、厚み変更領域３０ａ，３０ｂにおいて、薄層部１１ａ、厚層部１１ｂ、厚層部１１ｂ、薄層部１１ａのように積層されていてもよく、厚層部１１ｂ、薄層部１１ａ、薄層部１１ａ、厚層部１１ｂのように積層されていてもよい。また、Ｘ軸方向において、全ての薄層部１１ａ、厚層部１ｂが同じ長さを有していなくてもよい。

【0040】

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図６は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。

【0041】

（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体材料は、誘電体層１１の主成分セラミックを含む。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ_３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ_３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ_３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。

【0042】

得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｚｒ（ジルコニウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｖ（バナジウム）、Ｃｒ（クロム）、希土類元素の酸化物、並びに、Ｃｏ（コバルト）、Ｎｉ、Ｌｉ（リチウム）、Ｂ（ホウ素）、Ｎａ（ナトリウム）、Ｋ（カリウム）およびＳｉの酸化物もしくはガラスが挙げられる。

【0043】

次に、エンドマージン１５およびサイドマージン１６を形成するためのマージン材料を用意する。マージン材料は、エンドマージン１５およびサイドマージン１６の主成分セラミックを含む。主成分セラミックとして、例えば、ＢａＴｉＯ_３粉を作製する。ＢａＴｉＯ_３粉は、誘電体材料と同様の手順により作製することができる。得られたＢａＴｉＯ_３粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｚｒ、Ｃａ、Ｓｒ、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、希土類元素の酸化物、並びに、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫおよびＳｉの酸化物もしくはガラスが挙げられる。

【0044】

次に、カバー層１３を形成するためのカバー材料を用意する。カバー材料は、カバー層１３の主成分セラミックを含む。主成分セラミックとして、例えば、ＢａＴｉＯ_３粉を作製する。ＢａＴｉＯ_３粉は、誘電体材料と同様の手順により作製することができる。得られたＢａＴｉＯ_３粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｚｒ、Ｃａ、Ｓｒ、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、希土類元素の酸化物、並びに、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫおよびＳｉの酸化物もしくはガラスが挙げられる。なお、カバー材料として、上述したマージン材料を用いてもよい。

【0045】

（積層工程）
次に、原料粉末作製工程で得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシート５１を塗工して乾燥させる。

【0046】

次に、図７（ａ）で例示するように、誘電体グリーンシート５１の表面に、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層用の第１パターン５２を配置する。金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層１１の主成分セラミックと同じであることが好ましい。

【0047】

次に、原料粉末作製工程で得られたマージン材料に、エチルセルロース系等のバインダと、ターピネオール系等の有機溶剤とを加え、ロールミルにて混練して逆パターン層１７用のマージンペーストを得る。図７（ａ）で例示するように、誘電体グリーンシート５１上において、第１パターン５２が印刷されていない周辺領域にマージンペーストを印刷することで第２パターン５３を配置し、第１パターン５２との段差を埋める。この場合において、第２パターン５３の厚みを、第１パターン５２の厚み以下としておく。

【0048】

図８（ａ）は、誘電体グリーンシート５１の表面に第１パターン５２を配置した状態を例示する側面図である。図８（ｂ）は、誘電体グリーンシート５１上において、第１パターン５２が印刷されていない周辺領域に第２パターン５３を配置した状態を例示する側面図である。

【0049】

次に、図８（ｃ）で例示するように、第２パターン５３上を覆い、かつ第１パターン５２の一部まで覆うようにマージンペーストを印刷することで第３パターン５４を配置する。例えば、第３パターン５４の厚みは、０．０５μｍ以上とし、第２パターン５３の厚みの１／２以下の厚みとする。

【0050】

その後、図７（ｂ）で例示するように、内部電極層と誘電体層１１とが互い違いになるように、かつ内部電極層が誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、誘電体グリーンシート５１、第１パターン５２および第２パターン５３を積層していく。例えば、誘電体グリーンシート５１の積層数を１００～５００層とする。

【0051】

次に、原料粉末作製工程で得られたカバー材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み１０μｍ以下の帯状のカバーシート５５を塗工して乾燥させる。図９で例示するように、積層された誘電体グリーンシート５１の上下にカバーシート５５を所定数（例えば２～１０層）だけ積層して熱圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットする。これにより、セラミック積層体が得られる。なお、所定数のカバーシート５５を積層して圧着してから、積層された誘電体グリーンシート５１の上下に貼り付けてもよい。

【0052】

図８（ｄ）は、複数の誘電体グリーンシート５１が積層されて圧着された状態を例示する図である。図８（ｄ）で例示するように、圧着によって、第３パターン５４が第２パターン５３上を覆う部分において、第２パターン５３に段差が生じる。それにより、誘電体グリーンシート５１が薄くなる部分と、誘電体グリーンシート５１に第３パターン５４の厚みが加わって厚くなる部分とが、交互に積層されるようになる。

【0053】

（焼成工程）
このようにして得られたセラミック積層体を、Ｎ_２雰囲気で脱バインダ処理した後に外部電極２０ａ，２０ｂの下地となるＮｉペーストをディップ法で塗布し、酸素分圧１０^－５～１０^－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成する。このようにして、積層セラミックコンデンサ１００が得られる。

【0054】

（再酸化処理工程）
その後、Ｎ_２ガス雰囲気中で６００℃～１０００℃で再酸化処理を行ってもよい。

【0055】

（めっき処理工程）
その後、めっき処理により、外部電極２０ａ，２０ｂに、Ｃｕ，Ｎｉ，Ｓｎ等の金属コーティングを行ってもよい。

【0056】

本実施形態に係る製造方法によれば、第１パターン５２が段差になる部分において、誘電体グリーンシート５１が薄くなる部分が薄層部１１ａとなり、誘電体グリーンシート５１に第３パターン５４が加わる部分が厚層部１１ｂとなる。また、薄層部１１ａと厚層部１１ｂとが積層される。さらに、積層方向から見た場合に、薄層部１１ａと厚層部１１ｂとが、外部電極２０ａと外部電極２０ｂとが対向する方向において互いに重複するようになる。したがって、内部電極層１２ａの外部電極２０ｂ側の端部であって電界集中が生じやすい箇所において、誘電体層１１が局所的に厚く形成された厚層部１１ｂが配置されることから、耐電圧性が向上する。隣接する２層の誘電体層１１において、厚層部１１ｂの隣に薄層部１１ａが配置されることから、厚みの蓄積が抑制される。また、内部電極層１２ｂの外部電極２０ａ側の端部であって電界集中が生じやすい箇所において、誘電体層１１が局所的に厚く形成された厚層部１１ｂが配置されることから、耐電圧性が向上する。隣接する２層の誘電体層１１において、厚層部１１ｂの隣に薄層部１１ａが配置されることから、厚みの蓄積が抑制される。以上のことから、内部構造の欠陥発生を抑制しつつ絶縁劣化を抑制することができる。

【0057】

サイドマージン１６に対応する領域は、上記積層構造の側面に貼り付けまたは塗布してもよい。具体的には、図１０で例示するように、誘電体グリーンシート５１と、当該誘電体グリーンシート５１と同じ幅の第１パターン５２とを交互に積層することで、積層部分を得る。次に、積層部分の側面に、逆パターンペーストで形成したシートを貼り付ける、または逆パターンペーストを塗布することで得られる第４パターン５６で、サイドマージン１６に対応する領域を形成してもよい。

【0058】

なお、上記各実施形態においては、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタやサーミスタなどの、他の電子部品を用いてもよい。

【実施例0059】

続いて、実施形態に係る積層セラミックコンデンサを作製し、特性について調べた。

【0060】

（実施例１～４）
チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料を得た。チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕してマージン材料を得た。チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕してカバー材料を得た。

【0061】

誘電体材料に有機バインダとしてブチラール系、溶剤としてトルエン、エチルアルコールを加えてドクターブレード法にて誘電体グリーンシート５１を作製した。得られた誘電体グリーンシート５１に金属導電ペーストの第１パターン５２を印刷した。誘電体グリーンシート５１上において、第１パターン５２が印刷されていない周辺領域にマージン材料を印刷することで第２パターン５３を配置した。次に、第２パターン５３上を覆い、かつ第１パターン５２の一部まで覆うように、マージンペーストを印刷することで第３パターン５４を配置した。

【0062】

次に、原料粉末作製工程で得られたカバー材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、基材上にカバーシート５５を塗工して乾燥させた。積層された誘電体グリーンシート５１の上下にカバーシート５５を所定数だけ積層して熱圧着し、所定の形状に切断した。

【0063】

（比較例）
比較例では、第３パターン５４を設けなかった。その他の条件は、実施例１～４と同様とした。

【0064】

実施例１～４および比較例について、得られた積層セラミックコンデンサの断面のＳＥＭ写真を取得し、各部のサイズを測定した。実施例１～４および比較例のいずれにおいても、外部電極２０ａと外部電極２０ｂとが対向する方向において、誘電体層１１の中央部の厚みは、０．８μｍであった。

【0065】

図１１は、実施例１の積層セラミックコンデンサの断面のＳＥＭ写真を模式的に描いた図である。図１１に示すように、実施例１においては、誘電体層１１の一部に、厚みが局所的に小さくなる薄層部１１ａが形成されており、厚みが局所的に大きくなる厚層部１１ｂが形成されていた。また、薄層部１１ａと厚層部１１ｂとが交互に積層されていた。

【0066】

実施例１～４のいずれにおいても、薄層部１１ａにおける厚みは、０．６μｍであった。実施例１～４のいずれにおいても、厚層部１１ｂにおける厚みは、１．０μｍであった。比較例では、薄層部１１ａおよび厚層部１１ｂのいずれも形成されなかった。

【0067】

実施例１では、外部電極２０ａと外部電極２０ｂとが対向する方向において、厚み変更領域３０ａ，３０ｂの長さは、２μｍであった。実施例２では、厚み変更領域３０ａ，３０ｂの長さは、２０μｍであった。実施例３では、厚み変更領域３０ａ，３０ｂの長さは、５０μｍであった。実施例４では、厚み変更領域３０ａ，３０ｂの長さは、８０μｍであった。比較例では、厚み変更領域３０ａ，３０ｂは形成されなかった。

【0068】

（耐電圧試験）
実施例１～４および比較例について、得られた積層セラミックコンデンサ１００に耐電圧試験を行なった。耐電圧試験においては、積層セラミックコンデンサ１００がショート状態になるまで印加電圧を昇圧して、このときの絶縁破壊電圧を測定し、耐電圧とした。結果を表１に示す。

【表1】

【0069】

比較例では、耐電圧が４０Ｖとなった。このように、厚み変更領域３０ａ，３０ｂが形成されなかったことで、高い耐電圧が得られなかった。これに対して、実施例１では、耐電圧が１００Ｖとなった。実施例２では、耐電圧が１２０Ｖとなった。実施例３では、耐電圧が１１０Ｖとなった。実施例４では、耐電圧が６０Ｖとなった。これは、厚み変更領域３０ａ，３０ｂを形成したことで、耐電圧が高くなったからであると考えられる。また、実施例１～４について、デラミネーション、クラックなどの構造欠陥は確認されなかった。以上のことから、厚み変更領域３０ａ，３０ｂを形成することで、内部構造の欠陥発生を抑制しつつ絶縁劣化を抑制することができることがわかった。

【0070】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0071】

１０ 積層チップ
１１ 誘電体層
１１ａ 薄層部
１１ｂ 厚層部
１２ａ，１２ｂ 内部電極層
１３ カバー層
１４ 容量領域
１５ エンドマージン
１６ サイドマージン
１７ 逆パターン層
２０ａ，２０ｂ 外部電極
３０ａ，３０ｂ 厚み変更領域
５１ 誘電体グリーンシート
５２ 第１パターン
５３ 第２パターン
５４ 第３パターン
５５ カバーシート
１００ 積層セラミックコンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】