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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022108538
(43)【公開日】2022-07-26
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H01L 27/11575 20170101AFI20220719BHJP
H01L 27/11582 20170101ALI20220719BHJP
H01L 21/336 20060101ALI20220719BHJP
【ＦＩ】
H01L27/11575
H01L27/11582
H01L29/78 371
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2021003583
(22)【出願日】2021-01-13
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100162570
【弁理士】
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】中山 沢陽
(72)【発明者】
【氏名】市川 尚志
(72)【発明者】
【氏名】小川 湧太郎
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083JA04
5F083JA19
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA21
5F083MA06
5F083MA16
5F083PR40
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD32
5F101BD34
5F101BE02
5F101BE05
5F101BE06
(57)【要約】
【課題】半導体記憶装置の歩留まりを向上させる。
【解決手段】実施形態の半導体記憶装置は、基板２０と、複数の第１導電体層２３と、絶縁体層３４とを含む。複数の第１導電体層は、上層の第１導電体層と重ならないように設けられた複数のテラス部分を有する。絶縁体層は、複数のテラス部分の上に設けられる。複数の第１導電体層は、３つ以上の層群を含む。３つ以上の層群は、第１層群ＬＧ１、第２層群ＬＧ２、及び第３層群ＬＧ３を含む。第１層群は、３つ以上の層群で最も上層側に位置しておいる。絶縁体層は、第１部分ＩＮＳ１、第２部ＩＮＳ２分、及び第３部分ＩＮＳ３を含む。第１部分は、第１層群によって挟まれている。第２部分は、第２層群によって挟まれている。第３部分は、第３層群によって挟まれている。第１部分を基準として、第２部分が一方方向にずれており、第３部分が他方方向にずれている。
【選択図】図９
【解決手段】実施形態の半導体記憶装置は、基板２０と、複数の第１導電体層２３と、絶縁体層３４とを含む。複数の第１導電体層は、上層の第１導電体層と重ならないように設けられた複数のテラス部分を有する。絶縁体層は、複数のテラス部分の上に設けられる。複数の第１導電体層は、３つ以上の層群を含む。３つ以上の層群は、第１層群ＬＧ１、第２層群ＬＧ２、及び第３層群ＬＧ３を含む。第１層群は、３つ以上の層群で最も上層側に位置しておいる。絶縁体層は、第１部分ＩＮＳ１、第２部ＩＮＳ２分、及び第３部分ＩＮＳ３を含む。第１部分は、第１層群によって挟まれている。第２部分は、第２層群によって挟まれている。第３部分は、第３層群によって挟まれている。第１部分を基準として、第２部分が一方方向にずれており、第３部分が他方方向にずれている。
【選択図】図９
【特許請求の範囲】
【請求項1】
第１方向に並んで配置された第１領域及び第２領域を含む基板と、
前記第１方向と交差する第２方向に並び且つ互いに離れて設けられ、前記第２領域でそれぞれ上層の第１導電体層と重ならないように設けられた複数のテラス部分を有する複数の第１導電体層と、
各々が前記第１領域内で前記複数の第１導電体層を貫通して設けられ、前記第１導電体層の少なくとも一部と交差した部分がそれぞれメモリセルとして機能する複数の第１ピラーと、
前記複数のテラス部分の上に設けられた絶縁体層と、
各々が前記絶縁体層を貫通し、前記複数のテラス部分にそれぞれ接触した複数のコンタクトと、を備え、
前記複数の第１導電体層は、前記第２方向に並んだ３つ以上の層群を含み、
前記３つ以上の層群は、第１層群、第２層群、及び第３層群を含み、前記第１層群は、前記３つ以上の層群で最も上層側に位置しており、
前記絶縁体層は、前記第１層群によって前記第１方向及び前記第２方向のそれぞれと交差する第３方向に挟まれた第１部分と、前記第２層群によって前記第３方向に挟まれた第２部分と、前記第３層群によって前記第３方向に挟まれた第３部分とを含み、
前記第１層群に含まれた複数の第１導電体層の前記第３方向における側面は、前記第１部分と前記第１層群とが接触する部分で揃っており、
前記第２層群に含まれた複数の第１導電体層の前記第３方向における側面は、前記第２部分と前記第２層群とが接触する部分で揃っており、
前記第３層群に含まれた複数の第１導電体層の前記第３方向における側面は、前記第３部分と前記第３層群とが接触する部分で揃っており、
前記第１部分における前記第３方向の中心位置を基準として、前記第２部分における前記第３方向の中心位置が前記第３方向の一方側にずれており、前記第３部分における前記第３方向の中心位置が前記第３方向の他方側にずれている、半導体記憶装置。
前記第１方向と交差する第２方向に並び且つ互いに離れて設けられ、前記第２領域でそれぞれ上層の第１導電体層と重ならないように設けられた複数のテラス部分を有する複数の第１導電体層と、
各々が前記第１領域内で前記複数の第１導電体層を貫通して設けられ、前記第１導電体層の少なくとも一部と交差した部分がそれぞれメモリセルとして機能する複数の第１ピラーと、
前記複数のテラス部分の上に設けられた絶縁体層と、
各々が前記絶縁体層を貫通し、前記複数のテラス部分にそれぞれ接触した複数のコンタクトと、を備え、
前記複数の第１導電体層は、前記第２方向に並んだ３つ以上の層群を含み、
前記３つ以上の層群は、第１層群、第２層群、及び第３層群を含み、前記第１層群は、前記３つ以上の層群で最も上層側に位置しており、
前記絶縁体層は、前記第１層群によって前記第１方向及び前記第２方向のそれぞれと交差する第３方向に挟まれた第１部分と、前記第２層群によって前記第３方向に挟まれた第２部分と、前記第３層群によって前記第３方向に挟まれた第３部分とを含み、
前記第１層群に含まれた複数の第１導電体層の前記第３方向における側面は、前記第１部分と前記第１層群とが接触する部分で揃っており、
前記第２層群に含まれた複数の第１導電体層の前記第３方向における側面は、前記第２部分と前記第２層群とが接触する部分で揃っており、
前記第３層群に含まれた複数の第１導電体層の前記第３方向における側面は、前記第３部分と前記第３層群とが接触する部分で揃っており、
前記第１部分における前記第３方向の中心位置を基準として、前記第２部分における前記第３方向の中心位置が前記第３方向の一方側にずれており、前記第３部分における前記第３方向の中心位置が前記第３方向の他方側にずれている、半導体記憶装置。
【請求項2】
前記第２層群と前記第３層群とは、隣り合っている、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記第２層群と前記第３層群との組は、前記３つ以上の層群のうち、最も下層側に位置する、
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項4】
前記第１部分における前記第３方向の中心位置を基準とした、前記第２部分における前記第３方向の中心位置の前記第３方向の一方側へのずれ量は、５０ｎｍ以上であり、
前記第１部分における前記第３方向の中心位置を基準とした、前記第３部分における前記第３方向の中心位置の前記第３方向の他方側へのずれ量は、５０ｎｍ以上である、
請求項１乃至請求項３の何れか一項に記載の半導体記憶装置。
前記第１部分における前記第３方向の中心位置を基準とした、前記第３部分における前記第３方向の中心位置の前記第３方向の他方側へのずれ量は、５０ｎｍ以上である、
請求項１乃至請求項３の何れか一項に記載の半導体記憶装置。
【請求項5】
前記第１方向に延伸して設けられ、前記絶縁体層の前記第１部分、前記第２部分及び前記第３部分と、前記複数の第１導電体層とを前記第３方向に分断する第１部材をさらに備える、
請求項１乃至請求項４の何れか一項に記載の半導体記憶装置。
請求項１乃至請求項４の何れか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１９／０３７８８５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体記憶装置の歩留まりを向上させる。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、基板と、複数の第１導電体層と、複数の第１ピラーと、絶縁体層と、複数のコンタクトと、を含む。基板は、第１方向に並んで配置された第１領域及び第２領域を含む。複数の第１導電体層は、第１方向と交差する第２方向に並び且つ互いに離れて設けられる。複数の第１導電体層は、第２領域でそれぞれ上層の第１導電体層と重ならないように設けられた複数のテラス部分を有する。複数の第１ピラーの各々は、第１領域内で複数の第１導電体層を貫通して設けられる。第１ピラーと第１導電体層の少なくとも一部と交差した部分がそれぞれメモリセルとして機能する。絶縁体層は、複数のテラス部分の上に設けられる。複数のコンタクトは、各々が絶縁体層を貫通し、複数のテラス部分にそれぞれ接触している。複数の第１導電体層は、第２方向に並んだ３つ以上の層群を含む。３つ以上の層群は、第１層群、第２層群、及び第３層群を含む。第１層群は、３つ以上の層群で最も上層側に位置している。絶縁体層は、第１部分、第２部分、及び第３部分を含む。第１部分は、第１層群によって第１方向及び第２方向のそれぞれと交差する第３方向に挟まれている。第２部分は、第２層群によって第３方向に挟まれている。第３部分は、第３層群によって第３方向に挟まれている。第１層群に含まれた複数の第１導電体層の第３方向における側面は、第１部分と第１層群とが接触する部分で揃っている。第２層群に含まれた複数の第１導電体層の第３方向における側面は、第２部分と第２層群とが接触する部分で揃っている。第３層群に含まれた複数の第１導電体層の第３方向における側面は、第３部分と第３層群とが接触する部分で揃っている。第１部分における第３方向の中心位置を基準として、第２部分における第３方向の中心位置が第３方向の一方側にずれており、第３部分における第３方向の中心位置が第３方向の他方側にずれている。
【図面の簡単な説明】
【0006】
【図1】実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。
【図2】実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
【図3】実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図4】実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における詳細な平面レイアウトの一例を示す平面図。
【図7】実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域の一部分における詳細な平面レイアウトの一例を示す平面図。
【図10】実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
【図11】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造途中の構造の一例を示す平面図。
【図13】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造途中の構造の一例を示す平面図。
【図16】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造途中の構造の一例を示す平面図。
【図19】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造途中の構造の一例を示す平面図。
【図22】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造途中の構造の一例を示す平面図。
【図25】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造途中の構造の一例を示す断面図。
【図26】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造途中の構造の一例を示す断面図。
【図27】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造途中の構造の一例を示す平面図。
【図29】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造途中の構造の一例を示す平面図。
【図31】実施形態と比較例とのそれぞれにおける絶縁膜の埋め込み処理の結果の一例を示す模式図。
【図32】絶縁膜の埋め込み処理によるボイド高さのシミュレーション結果の一例を示すグラフ。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。図面は、模式的又は概念的なものである。各図面の寸法及び比率等は、必ずしも現実のものと同一とは限らない。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【0008】
［１］構成
［１－１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の全体構成の一例を示すブロック図である。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。
［１－１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の全体構成の一例を示すブロック図である。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。
【0009】
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
【0010】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【0011】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【0012】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0013】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【0014】
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0015】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0016】
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0017】
以上で説明された半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【0018】
［１－２］メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを表示している。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含んでいる。
図２は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを表示している。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含んでいる。
【0019】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ１５、並びに選択トランジスタＳＴＤ及びＳＴＳを含んでいる。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴＤ及びＳＴＳのそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0020】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ１５は、直列に接続される。選択トランジスタＳＴＤのドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴＤのソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ１５の一端に接続される。選択トランジスタＳＴＳのドレインは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ１５の他端に接続される。選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続される。
【0021】
メモリセルトランジスタＭＴ０～ＭＴ１５の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ１５に接続される。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ３に接続される。ストリングユニットＳＵ４内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ４に接続される。複数の選択トランジスタＳＴＳのゲートは、選択ゲート線ＳＧＳに接続される。
【0022】
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫの間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳ並びにワード線ＷＬ０～ＷＬ１５のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0023】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0024】
尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明された構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴＤ及びＳＴＳの個数は、それぞれ任意の個数でも良い。
【0025】
［１－３］メモリセルアレイ１０の構造
以下に、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図には、図を見易くするために、構成の図示が適宜省略されている。各図面に示された構成は、適宜簡略化されて示されている。以下では、偶数番号のブロックＢＬＫのことを“ＢＬＫｅ”と呼び、奇数番号のブロックＢＬＫのことを“ＢＬＫｏ”と呼ぶ。
以下に、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図には、図を見易くするために、構成の図示が適宜省略されている。各図面に示された構成は、適宜簡略化されて示されている。以下では、偶数番号のブロックＢＬＫのことを“ＢＬＫｅ”と呼び、奇数番号のブロックＢＬＫのことを“ＢＬＫｏ”と呼ぶ。
【0026】
［１－３－１］メモリセルアレイ１０の平面レイアウト
図３は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示す平面図である。図３は、８つのブロックＢＬＫ０～ＢＬＫ７に対応する領域を表示している。図３に示すように、メモリセルアレイ１０の平面レイアウトは、例えば、Ｘ方向において、メモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡに分割される。メモリ領域ＭＡ１及びＭＡ２のそれぞれは、データの記憶に使用される領域である。メモリ領域ＭＡ１及びＭＡ２のそれぞれは、複数のＮＡＮＤストリングＮＳを含む。引出領域ＨＡは、メモリ領域ＭＡ１及びＭＡ２の間に配置される。引出領域ＨＡは、メモリセルアレイ１０の積層配線に対するコンタクト等が設けられる領域である。また、メモリセルアレイ１０は、複数のスリットＳＬＴ及び複数のスリットＳＨＥを含む。
図３は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示す平面図である。図３は、８つのブロックＢＬＫ０～ＢＬＫ７に対応する領域を表示している。図３に示すように、メモリセルアレイ１０の平面レイアウトは、例えば、Ｘ方向において、メモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡに分割される。メモリ領域ＭＡ１及びＭＡ２のそれぞれは、データの記憶に使用される領域である。メモリ領域ＭＡ１及びＭＡ２のそれぞれは、複数のＮＡＮＤストリングＮＳを含む。引出領域ＨＡは、メモリ領域ＭＡ１及びＭＡ２の間に配置される。引出領域ＨＡは、メモリセルアレイ１０の積層配線に対するコンタクト等が設けられる領域である。また、メモリセルアレイ１０は、複数のスリットＳＬＴ及び複数のスリットＳＨＥを含む。
【0027】
複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられた部分を有し、Ｙ方向に並んでいる。複数のスリットＳＬＴのそれぞれは、メモリ領域ＭＡ１及びＭＡ２並びに引出領域ＨＡをＸ方向に横切っている。各スリットＳＬＴは、例えば、内部に絶縁体や板状のコンタクトが埋め込まれた構造を有する。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ１５、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。本例では、複数のスリットＳＬＴによって区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。以下では、Ｙ方向に並んだ複数のスリットＳＬＴのうち、奇数番目に配置されたスリットＳＬＴのことを“ＳＬＴｏ”と呼び、偶数番目に配置されたスリットＳＬＴのことを“ＳＬＴｅ”と呼ぶ。
【0028】
複数のスリットＳＨＥは、メモリ領域ＭＡ１及びＭＡ２のそれぞれに配置される。メモリ領域ＭＡ１に対応する複数のスリットＳＨＥは、それぞれがメモリ領域ＭＡ１を横切って設けられ、Ｙ方向に並んでいる。メモリ領域ＭＡ２に対応する複数のスリットＳＨＥは、それぞれがメモリ領域ＭＡ２を横切って設けられ、Ｙ方向に並んでいる。本例では、４つのスリットＳＨＥが、隣り合うスリットＳＬＴの間のそれぞれに配置されている。スリットＳＨＥは、内部に絶縁体が埋め込まれた構造を有する。スリットＳＨＥは、当該スリットＳＨＥを介して隣り合う配線を分断している。スリットＳＨＥは、少なくとも選択ゲート線ＳＧＤを分断していれば良い。本例では、スリットＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。
【0029】
引出領域ＨＡは、複数の引出部ＨＰと、複数のコンタクト領域Ｃ４Ｔとを含む。引出部ＨＰは、複数のワード線ＷＬ等を含む積層配線に対する複数のコンタクトを含む。コンタクト領域Ｃ４Ｔは、メモリセルアレイ１０の上方の配線と下方の配線との間を接続する複数のコンタクトを含む。
【0030】
引出部ＨＰは、２つのブロックＢＬＫ毎に配置される。言い換えると、引出部ＨＰは、隣り合うスリットＳＬＴｏの間に配置される。そして、各引出部ＨＰは、１つのスリットＳＬＴｅによって分断されている。以下では、Ｙ方向に並んだ複数の引出部ＨＰのうち、奇数番目に配置された引出部ＨＰのことを“ＨＰｏ”と呼び、偶数番目に配置された引出部ＨＰのことを“ＨＰｅ”と呼ぶ。例えば、複数の引出部ＨＰｏは、メモリ領域ＭＡ１と隣り合っている。複数の引出部ＨＰｅは、メモリ領域ＭＡ２と隣り合っている。
【0031】
複数のコンタクト領域Ｃ４Ｔは、例えばブロックＢＬＫ毎に配置される。そして、引出部ＨＰｏが配置されたブロックＢＬＫに設けられたコンタクト領域Ｃ４Ｔは、引出部ＨＰｏとメモリ領域ＭＡ２との間に配置される。引出部ＨＰｅが配置されたブロックＢＬＫに設けられたコンタクト領域Ｃ４Ｔは、引出部ＨＰｅとメモリ領域ＭＡ１との間に配置される。引出部ＨＰに設けられたコンタクトは、例えば、Ｙ方向に隣り合うコンタクト領域Ｃ４Ｔを介して、メモリセルアレイ１０の下方に設けられた配線に電気的に接続される。
【0032】
メモリセルアレイ１０には、図３に示されたレイアウトが、Ｙ方向に繰り返し配置される。尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０は、その他の平面レイアウトであっても良い。例えば、引出領域ＨＡにおける引出部ＨＰ及びコンタクト領域Ｃ４Ｔの配置は、その他の配置であっても良い。引出部ＨＰは、図３に示されたようにＹ方向に沿ってジグザグに配置されても良いし、一列に配置されても良い。隣り合うスリットＳＬＴの間に配置されるスリットＳＨＥの本数は、任意の本数に設計され得る。隣り合うスリットＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合うスリットＳＬＴの間に配置されたスリットＳＨＥの本数に基づいて変更され得る。
【0033】
［１－３－２］メモリセルアレイ１０のメモリ領域ＭＡにおける構造
（メモリセルアレイ１０のメモリ領域ＭＡにおける平面レイアウト）
図４は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のメモリ領域ＭＡにおける詳細な平面レイアウトの一例を示す平面図である。図４は、１つのブロックＢＬＫ、すなわちストリングユニットＳＵ０～ＳＵ４を含む領域を表示している。図４に示すように、メモリ領域ＭＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含んでいる。また、各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含んでいる。
（メモリセルアレイ１０のメモリ領域ＭＡにおける平面レイアウト）
図４は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のメモリ領域ＭＡにおける詳細な平面レイアウトの一例を示す平面図である。図４は、１つのブロックＢＬＫ、すなわちストリングユニットＳＵ０～ＳＵ４を含む領域を表示している。図４に示すように、メモリ領域ＭＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含んでいる。また、各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含んでいる。
【0034】
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なっている。
【0035】
複数のビット線ＢＬは、それぞれがＹ方向に延伸して設けられた部分を有し、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置される。本例では、２つのビット線ＢＬが、１つのメモリピラーＭＰと重なるように配置される。メモリピラーＭＰと重なっている複数のビット線ＢＬのうち１つのビット線ＢＬと、当該メモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
【0036】
例えば、スリットＳＨＥと接触しているメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合うスリットＳＬＴ間におけるメモリピラーＭＰやスリットＳＨＥ等の個数及び配置は、図４を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
【0037】
コンタクトＬＩは、Ｘ方向に延伸して設けられた部分を有する導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩは、スペーサＳＰによって挟まれている。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う導電体（例えば、ワード線ＷＬ０～ＷＬ１５、並びに選択ゲート線ＳＧＤ及びＳＧＳ）との間は、スペーサＳＰによって離隔及び絶縁される。
【0038】
（メモリセルアレイ１０のメモリ領域ＭＡにおける断面構造）
図５は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のメモリ領域ＭＡにおける断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。図５に示すように、メモリセルアレイ１０は、半導体基板２０、導電体層２１～２５、及び絶縁体層３０～３４をさらに含んでいる。
図５は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のメモリ領域ＭＡにおける断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。図５に示すように、メモリセルアレイ１０は、半導体基板２０、導電体層２１～２５、及び絶縁体層３０～３４をさらに含んでいる。
【0039】
具体的には、半導体基板２０の上に、絶縁体層３０が設けられる。図示が省略されているが、絶縁体層３０は、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路を含んでいる。
【0040】
絶縁体層３０の上に、導電体層２１が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばリンがドープされたシリコンを含んでいる。
【0041】
導電体層２１の上に、絶縁体層３１が設けられる。絶縁体層３１の上に、導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステンを含んでいる。
【0042】
導電体層２２の上に、絶縁体層３２及び導電体層２３が交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ１５として使用される。導電体層２３は、例えばタングステンを含んでいる。
【0043】
最上層の導電体層２３の上に、絶縁体層３３が設けられる。絶縁体層３３の上に、導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステンを含んでいる。
【0044】
導電体層２４の上に、絶縁体層３４が設けられる。絶縁体層３４は、複数の絶縁体層により構成されていても良い。絶縁体層３４の上に、導電体層２５が設けられる。導電体層２５は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の導電体層２５が、Ｘ方向に沿って配列している。導電体層２５は、例えば銅を含んでいる。
【0045】
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、絶縁体層３１～３３、及び導電体層２２～２４を貫通している。メモリピラーＭＰの底部は、導電体層２１に接している。メモリピラーＭＰと導電体層２２とが交差した部分が、選択トランジスタＳＴＳとして機能する。メモリピラーＭＰと１つの導電体層２３とが交差した部分が、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差した部分が、選択トランジスタＳＴＤとして機能する。
【0046】
また、メモリピラーＭＰの各々は、例えばコア部材４０、半導体層４１、積層膜４２を含んでいる。コア部材４０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材４０の上端は、導電体層２４よりも上層に含まれ、コア部材４０の下端は、導電体層２１に達している。半導体層４１は、コア部材４０の周囲を覆っている。メモリピラーＭＰの下部において、半導体層４１の一部が、導電体層２１に接触している。積層膜４２は、半導体層４１と導電体層２１とが接触した部分を除いて、半導体層４１の側面及び底面を覆っている。コア部材４０は、例えば酸化シリコン等の絶縁体を含んでいる。半導体層４１は、例えばシリコンを含んでいる。
【0047】
メモリピラーＭＰ内の半導体層４１の上に、柱状のコンタクトＣＶが設けられる。図示された領域には、６つのメモリピラーＭＰのうち、２つのメモリピラーＭＰにそれぞれ対応する２つのコンタクトＣＶが表示されている。メモリ領域ＭＡにおいて、スリットＳＨＥと重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
【0048】
コンタクトＣＶの上には、１つの導電体層２５、すなわち１つのビット線ＢＬが接触している。１つの導電体層２５には、スリットＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１つのコンタクトＣＶが接続される。つまり、導電体層２５の各々には、隣り合うスリットＳＬＴ及びＳＨＥの間に設けられたメモリピラーＭＰと、隣り合う２つのスリットＳＨＥの間に設けられたメモリピラーＭＰとが電気的に接続される。
【0049】
スリットＳＬＴは、例えばＸＺ平面に沿って設けられた部分を有し、導電体層２２～２４を分断している。スリットＳＬＴ内のコンタクトＬＩは、スリットＳＬＴに沿って設けられている。コンタクトＬＩの上端の一部は、絶縁体層３４と接触している。コンタクトＬＩの下端は、導電体層２１と接触している。コンタクトＬＩは、例えばソース線ＳＬの一部として使用される。スペーサＳＰは、コンタクトＬＩと導電体層２２～２４との間に少なくとも設けられる。コンタクトＬＩと、導電体層２２～２４との間は、スペーサＳＰによって離隔及び絶縁されている。
【0050】
スリットＳＨＥは、例えばＸＺ平面に沿って設けられた部分を有し、少なくとも導電体層２４を分断している。スリットＳＨＥの上端は、絶縁体層３４と接触している。スリットＳＨＥの下端は、絶縁体層３３と接触している。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含んでいる。スリットＳＨＥの上端とスリットＳＬＴの上端とは、揃っていても良いし、揃っていなくても良い。また、スリットＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていても良いし、揃っていなくても良い。
【0051】
図６は、実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。図６は、半導体基板２０の表面に平行且つ導電体層２３を含む層におけるメモリピラーＭＰの断面構造を表示している。図６に示すように、積層膜４２は、例えばトンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含んでいる。
【0052】
導電体層２３を含む断面において、コア部材４０は、メモリピラーＭＰの中央部に設けられる。半導体層４１は、コア部材４０の側面を囲っている。トンネル絶縁膜４３は、半導体層４１の側面を囲っている。絶縁膜４４は、トンネル絶縁膜４３の側面を囲っている。ブロック絶縁膜４５は、絶縁膜４４の側面を囲っている。導電体層２３は、ブロック絶縁膜４５の側面を囲っている。トンネル絶縁膜４３及びブロック絶縁膜４５の各々は、例えば酸化シリコンを含んでいる。絶縁膜４４は、例えば窒化シリコンを含んでいる。
【0053】
以上で説明された各メモリピラーＭＰにおいて、半導体層４１が、メモリセルトランジスタＭＴ０～ＭＴ１５並びに選択トランジスタＳＴＤ及びＳＴＳのチャネル（電流経路）として使用される。絶縁膜４４が、メモリセルトランジスタＭＴの電荷蓄積層として使用される。半導体記憶装置１は、メモリセルトランジスタＭＴ０～ＭＴ１５並びに選択トランジスタＳＴＤ及びＳＴＳをオンさせることによって、ビット線ＢＬとコンタクトＬＩとの間でメモリピラーＭＰを介した電流を流すことが出来る。
【0054】
［１－３－３］メモリセルアレイ１０の引出領域ＨＡにおける構造
（メモリセルアレイ１０の引出領域ＨＡにおける平面レイアウト）
図７は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡの一部分（引出部ＨＰｏ）における詳細な平面レイアウトの一例を示す平面図である。図７は、隣り合うブロックＢＬＫ０（ＢＬＫｅ）及びＢＬＫ１（ＢＬＫｏ）の領域における、引出部ＨＰｏとメモリ領域ＭＡ１の一部とを表示している。図７に示すように、引出部ＨＰｏにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ１５、及び選択ゲート線ＳＧＤのそれぞれは、上層の配線層（導電体層）と重ならない部分（以下、テラス部分と呼ぶ）を有している。引出部ＨＰｏは、Ｘ方向に沿って並んだ階段領域ＳＡ１、ＳＡ２、ＳＡ３及びＳＡ４を含む。
（メモリセルアレイ１０の引出領域ＨＡにおける平面レイアウト）
図７は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡの一部分（引出部ＨＰｏ）における詳細な平面レイアウトの一例を示す平面図である。図７は、隣り合うブロックＢＬＫ０（ＢＬＫｅ）及びＢＬＫ１（ＢＬＫｏ）の領域における、引出部ＨＰｏとメモリ領域ＭＡ１の一部とを表示している。図７に示すように、引出部ＨＰｏにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ１５、及び選択ゲート線ＳＧＤのそれぞれは、上層の配線層（導電体層）と重ならない部分（以下、テラス部分と呼ぶ）を有している。引出部ＨＰｏは、Ｘ方向に沿って並んだ階段領域ＳＡ１、ＳＡ２、ＳＡ３及びＳＡ４を含む。
【0055】
引出部ＨＰｏにおいて上層の配線層と重ならない部分の形状は、階段（step）、段丘（terrace）、畦石（rimstone）等と類似している。具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、・・・、ワード線ＷＬ１４とワード線ＷＬ１５との間、ワード線ＷＬ１５と選択ゲート線ＳＧＤとの間に、それぞれ段差が設けられる。そして、引出部ＨＰｏが、選択ゲート線ＳＧＳのテラス部分と、ワード線ＷＬ０～ＷＬ１５のそれぞれのテラス部分とを含んでいる。
【0056】
階段領域ＳＡ１は、ワード線ＷＬ１１～ＷＬ１５のそれぞれのテラス部分を含んでいる。階段領域ＳＡ２は、ワード線ＷＬ７～ＷＬ１０のそれぞれのテラス部分を含んでいる。階段領域ＳＡ３は、ワード線ＷＬ３～ＷＬ６のそれぞれのテラス部分を含んでいる。階段領域ＳＡ４は、ワード線ＷＬ０～ＷＬ２及び選択ゲート線ＳＧＳのそれぞれのテラス部分を含んでいる。そして、これらのテラス部分は、Ｘ方向に沿って、ＷＬ１５、ＷＬ１４、ＷＬ１３、ＷＬ１２、ＷＬ１１、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０、ＷＬ６、ＷＬ５、ＷＬ４、ＷＬ３、ＳＧＳ、ＷＬ０、ＷＬ１及びＷＬ２の順番に並んでいる。
【0057】
つまり、階段領域ＳＡ１において、積層配線のうちワード線ＷＬ１１～ＷＬ１５のテラス部分によって形成される階段構造は、Ｘ方向に沿って且つメモリ領域ＭＡ１に向かう方向に昇段した構造を有する。言い換えると、階段領域ＳＡ１において、積層配線のうちワード線ＷＬ１１～ＷＬ１５のテラス部分によって形成される階段構造は、Ｘ方向に沿って且つメモリ領域ＭＡ２に向かう方向に降段した構造を有する。
【0058】
階段領域ＳＡ２において、積層配線のうちワード線ＷＬ７～ＷＬ１０のテラス部分によって形成される階段構造は、Ｘ方向に沿って且つメモリ領域ＭＡ１に向かう方向に降段した構造を有する。言い換えると、階段領域ＳＡ２において、積層配線のうちワード線ＷＬ７～ＷＬ１０のテラス部分によって形成される階段構造は、Ｘ方向に沿って且つメモリ領域ＭＡ２に向かう方向に昇段した構造を有する。
【0059】
階段領域ＳＡ３において、積層配線のうちワード線ＷＬ３～ＷＬ６のテラス部分によって形成される階段構造は、Ｘ方向に沿って且つメモリ領域ＭＡ１に向かう方向に昇段した構造を有する。言い換えると、階段領域ＳＡ３において、積層配線のうちワード線ＷＬ３～ＷＬ６のテラス部分によって形成される階段構造は、Ｘ方向に沿って且つメモリ領域ＭＡ２に向かう方向に降段した構造を有する。
【0060】
階段領域ＳＡ４において、積層配線のうち選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ２のテラス部分によって形成される階段構造は、Ｘ方向に沿って且つメモリ領域ＭＡ１に向かう方向に降段した構造を有する。言い換えると、階段領域ＳＡ４において、積層配線のうち選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ２のテラス部分によって形成される階段構造は、Ｘ方向に沿って且つメモリ領域ＭＡ２に向かう方向に昇段した構造を有する。
【0061】
階段領域ＳＡ１に設けられた階段構造と、階段領域ＳＡ２に設けられた階段構造との間には、傾斜部ＩＰ１が形成される。階段領域ＳＡ２に設けられた階段構造と、階段領域ＳＡ３に設けられた階段構造との間には、傾斜部ＩＰ２が形成される。階段領域ＳＡ３に設けられた階段構造と、階段領域ＳＡ４に設けられた階段構造との間には、傾斜部ＩＰ３が形成される。傾斜部ＩＰ１、ＩＰ２及びＩＰ３のそれぞれは、導電体層２３及び絶縁体層３２の複数組の側面によって形成される。また、傾斜部ＩＰ１、ＩＰ２及びＩＰ３のそれぞれは、同じ製造工程によって一括で加工されたことを示している。
【0062】
例えば、傾斜部ＩＰ１によって囲まれた領域は、階段領域ＳＡ２、ＳＡ３及びＳＡ４を含んでいる。傾斜部ＩＰ２によって囲まれた領域は、階段領域ＳＡ３及びＳＡ４を含んでいる。傾斜部ＩＰ３によって囲まれた領域は、階段領域ＳＡ４を含んでいる。傾斜部ＩＰ２によって囲まれた領域は、ブロックＢＬＫ０側にシフトして配置されている。傾斜部ＩＰ３によって囲まれた領域は、ブロックＢＬＫ１側にシフトして配置されている。例えば、傾斜部ＩＰ２によって囲まれた領域におけるＹ方向の中心線がブロックＢＬＫｅに含まれ、傾斜部ＩＰ３によって囲まれた領域におけるＹ方向の中心線がブロックＢＬＫｏに含まれている。傾斜部ＩＰ２によって囲まれた領域におけるＹ方向の中心線と、傾斜部ＩＰ３によって囲まれた領域におけるＹ方向の中心線とは、Ｙ方向に少なくともずれている。
【0063】
階段領域ＳＡ１及びＳＡ２との組は、スタジアム状階段部ＳＳ１を基に形成される。階段領域ＳＡ３及びＳＡ４との組は、スタジアム状階段部ＳＳ２を基に形成される。スタジアム状階段部ＳＳは、後述されるスリミング及びエッチング処理の繰り返しによって形成され、Ｘ方向に向かい合う階段構造の組である。同じスタジアム状階段部ＳＳを基に形成された２つの階段領域ＳＡの間には、少なくとも１つの傾斜部ＩＰが設けられる。
【0064】
また、引出領域ＨＡにおいて、メモリセルアレイ１０は、複数のコンタクトＣＣを含んでいる。複数のコンタクトＣＣは、各ブロックＢＬＫ内で、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ１５、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれのテラス部分の上に、それぞれ設けられる。引出部ＨＰ内且つ一方のブロックＢＬＫの領域に設けられた複数のコンタクトＣＣは、例えばＸ方向に沿って直線上に配置される。これらのコンタクトは、必ずしも直線上に配置されている必要はなく、上下にずれて配置されても良い。
【0065】
ＮＡＮＤストリングＮＳに接続された積層配線は、関連付けられたコンタクトＣＣを介して、ロウデコーダモジュール１５と電気的に接続される。コンタクトＣＣとロウデコーダモジュール１５との間は、例えば、コンタクト領域Ｃ４Ｔを介して接続される。尚、コンタクトＣＣは、メモリセルアレイ１０の外側の領域に設けられたコンタクトを介してロウデコーダモジュール１５と接続されても良いし、積層配線を貫通するコンタクトが配置される領域が、メモリ領域ＭＡに設けられても良い。引出部ＨＰ内のコンタクトＣＣと、引出部ＨＰ外のコンタクトＣＣとは、互いに異なる経路を介してロウデコーダモジュール１５と接続されても良い。
【0066】
積層配線は、メモリ領域ＭＡ１及びＭＡ２の間で、引出部ＨＰを迂回して、組となる２つのブロック領域の境界とはＹ方向の反対側の領域で電気的に接続されている。具体的には、ブロックＢＬＫ０では、メモリ領域ＭＡ１内の積層配線とメモリ領域ＭＡ２内の積層配線とが、ブロックＢＬＫ０に隣接するスリットＳＬＴｏと引出部ＨＰとの間を介して連続的に設けられている。一方で、ブロックＢＬＫ１では、メモリ領域ＭＡ１内の積層配線とメモリ領域ＭＡ２内の積層配線とが、ブロックＢＬＫ１に隣接するスリットＳＬＴｏと引出部ＨＰとの間を介して連続的に設けられている。
【0067】
尚、引出部ＨＰｏに設けられた積層配線は、Ｙ方向にも段差を有している。このような部分には、例えばコンタクトＣＣが配置されず、当該部分は“ダミー階段構造”とも呼ばれる。ダミー階段構造は、半導体記憶装置１の製造過程において、副次的に形成される構造である。本例において、Ｙ方向の階段構造におけるテラス部分のＹ方向の幅は、Ｘ方向の階段構造におけるテラス部分のＸ方向の幅と略等しい。例えば、ワード線ＷＬ１４でＹ方向に引き出されたテラス部分のＹ方向の幅は、ワード線ＷＬ１４でＸ方向に引き出されたテラス部分のＸ方向の幅と略等しい。
【0068】
例えば、引出部ＨＰｏでブロックＢＬＫ０（ＢＬＫｅ）に対応する部分とブロックＢＬＫ１（ＢＬＫｏ）に対応する部分とは、スリットＳＬＴｅを基準としてＹ方向に対称的な構造を有している。また、引出部ＨＰｅにおける構造は、例えば引出部ＨＰｏにおける構造と同様である。引出部ＨＰｅにおける構造は、引出部ＨＰｏに対してＸ方向に対称的な構造を有していても良いし、その他の構造であっても良い。
【0069】
（メモリセルアレイ１０の引出領域ＨＡにおける断面構造）
図８は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡの一部分における断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。図８は、引出部ＨＰｏ内の階段領域ＳＡ１～ＳＡ４を表示している。図８に示すように、引出部ＨＰｏでは、ワード線ＷＬに対応する導電体層２３の端部が、図７を参照して説明されたように階段状に設けられ、その上方には絶縁体層３４が形成されている。
図８は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡの一部分における断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。図８は、引出部ＨＰｏ内の階段領域ＳＡ１～ＳＡ４を表示している。図８に示すように、引出部ＨＰｏでは、ワード線ＷＬに対応する導電体層２３の端部が、図７を参照して説明されたように階段状に設けられ、その上方には絶縁体層３４が形成されている。
【0070】
階段領域ＳＡ１に設けられた階段構造と、階段領域ＳＡ２に設けられた階段構造とは、例えば、高さが異なることを除いて、Ｘ方向に対称的な構造を有している。階段領域ＳＡ１内の階段構造の高さは、階段領域ＳＡ２内の階段構造の高さよりも高い。本例では、階段領域ＳＡ１内の階段構造が、階段領域ＳＡ２内の階段構造に対して、絶縁体層３２及び導電体層２３の４組分の高さだけ高い構造を有している。この４組分の高さの差は、傾斜部ＩＰ１が形成されるエッチング処理によって設けられる。
【0071】
階段領域ＳＡ３に設けられた階段構造と、階段領域ＳＡ４に設けられた階段構造とは、例えば、高さが異なることを除いて、Ｘ方向に対称的な構造を有している。階段領域ＳＡ３内の階段構造の高さは、階段領域ＳＡ４内の階段構造の高さよりも高い。本例では、階段領域ＳＡ３内の階段構造が、階段領域ＳＡ４内の階段構造に対して、絶縁体層３２及び導電体層２３の４組分の高さだけ高い構造を有している。この４組分の高さの差は、傾斜部ＩＰ３が形成されるエッチング処理によって設けられる。
【0072】
階段領域ＳＡ１及びＳＡ２に設けられた階段構造と、階段領域ＳＡ３及びＳＡ４に設けられた階段構造とは、例えば、高さが異なることを除いて、同様の構造を有している。階段領域ＳＡ１及びＳＡ２内の階段構造の高さは、階段領域ＳＡ３及びＳＡ４内の階段構造の高さよりも高い。本例では、階段領域ＳＡ１及びＳＡ２内の階段構造が、階段領域ＳＡ３及びＳＡ４内の階段構造に対して、絶縁体層３２及び導電体層２３の８組分の高さだけ高い構造を有している。この８組分の高さの差は、傾斜部ＩＰ２が形成されるエッチング処理と傾斜部ＩＰ３が形成されるエッチング処理とによって設けられる。
【0073】
また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数の導電体層２６を含んでいる。複数のコンタクトＣＣは、ワード線ＷＬ０～ＷＬ１５及び選択ゲート線ＳＧＳのそれぞれのテラス部分の上に、それぞれ設けられる。各コンタクトＣＣの上には、１個の導電体層２６が設けられる。これにより、導電体層２２及び２３のそれぞれと、関連付けられた導電体層２６との間が、コンタクトＣＣを介して電気的に接続される。導電体層２６は、例えば導電体層２５と同じ高さの層に含まれている。
【0074】
尚、傾斜部ＩＰ１、ＩＰ２及びＩＰ３のそれぞれの高さは、位置に応じて異なり得る。例えば、階段領域ＳＡ１及びＳＡ２の間に配置された傾斜部ＩＰ１の高さは、引出部ＨＰｏの端部に配置された傾斜部ＩＰ１の高さよりも低い。階段領域ＳＡ３及びＳＡ４の間に配置された傾斜部ＩＰ３の高さは、引出部ＨＰｏの端部に配置された傾斜部ＩＰ３の高さよりも低い。このような傾斜部ＩＰの位置に応じた高さの変化は、後述される製造工程におけるエッチング領域の重なりに応じて生じ得る。
【0075】
図９は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡの一部分における断面構造の一例を示す、図７のＩＸ－ＩＸ線に沿った断面図である。図９は、階段領域ＳＡ４を含む領域を表示している。図９に示すように、メモリセルアレイ１０は、階段領域ＳＡ４において、積層配線の一部が除去されることによって、凹状に加工された積層構造を有し、積層配線の一部が除去された凹状の部分には絶縁体層３４が埋め込まれている。ブロックＢＬＫ０及びＢＬＫ１の間のスリットＳＬＴｅは、引出部ＨＰｏにおいて、例えば導電体層２２及び絶縁体層３４を分断している。
【0076】
また、ブロックＢＬＫ０は、Ｙ方向の正方向（一方側）に昇段する傾斜部ＩＰ１～ＩＰ３を含み、ブロックＢＬＫ１は、Ｙ方向の負方向（他方側）に昇段する傾斜部ＩＰ１～ＩＰ３を含んでいる。言い換えると、ブロックＢＬＫ０（ＢＬＫｅ）に対応する領域において、積層された複数の導電体層２３は、ブロックＢＬＫ０が隣接するスリットＳＬＴｏに向かって高くなる複数の傾斜部ＩＰを有している。同様に、ブロックＢＬＫ１（ＢＬＫｏ）に対応する領域において、積層された複数の導電体層２３は、ブロックＢＬＫ１が隣接するスリットＳＬＴｏに向かって高くなる複数の傾斜部ＩＰを有している。
【0077】
そして、ブロックＢＬＫ０に対応する領域における複数の傾斜部ＩＰの配置と、ブロックＢＬＫ１に対応する領域における複数の傾斜部ＩＰの配置とは、非対称に設けられている。以下に、このレイアウトについて、各傾斜部ＩＰの上端部分を基準として説明する。以下では、階段領域ＳＡ４において傾斜部ＩＰ１、ＩＰ２及びＩＰ３を含む導電体層２３の層群のことを、それぞれ“ＬＧ１”、“ＬＧ２”及び“ＬＧ３”とも呼ぶ。
【0078】
絶縁体層３４は、層群ＬＧ１の高さに設けられた第１部分ＩＮＳ１と、層群ＬＧ２の高さに設けられた第２部分ＩＮＳ２と、層群ＬＧ３の高さに設けられた第３部分ＩＮＳ３とを含んでいる。絶縁体層３４の第１部分ＩＮＳ１は、層群ＬＧ１に含まれた複数の導電体層２３によってＹ方向に挟まれている。絶縁体層３４の第２部分ＩＮＳ２は、層群ＬＧ２に含まれた複数の導電体層２３によってＹ方向に挟まれている。絶縁体層３４の第３部分ＩＮＳ３は、層群ＬＧ３に含まれた複数の導電体層２３によってＹ方向に挟まれている。絶縁体層３４の第１部分ＩＮＳ１、第２部分ＩＮＳ２、及び第３部分ＩＮＳ３は、スリットＳＬＴｅによって分断されている。また、層群ＬＧ１に含まれた複数の導電体層２３の側面は、絶縁体層３４の第１部分ＩＮＳ１と接触する部分において揃っている。層群ＬＧ２に含まれた複数の導電体層２３の側面は、絶縁体層３４の第２部分ＩＮＳ２と接触する部分において揃っている。層群ＬＧ３に含まれた複数の導電体層２３の側面は、絶縁体層３４の第３部分ＩＮＳ３と接触する部分において揃っている。
【0079】
ブロックＢＬＫ０に設けられた傾斜部ＩＰ２とブロックＢＬＫ１に設けられた傾斜部ＩＰ２との中心線は、ブロックＢＬＫ０に設けられた傾斜部ＩＰ１とブロックＢＬＫ１に設けられた傾斜部ＩＰ１との中心線を基準とした場合に、Ｙ方向の正方向にシフトしている。ブロックＢＬＫ０に設けられた傾斜部ＩＰ３とブロックＢＬＫ１に設けられた傾斜部ＩＰ３との中心線は、ブロックＢＬＫ０に設けられた傾斜部ＩＰ１とブロックＢＬＫ１に設けられた傾斜部ＩＰ１との中心線を基準とした場合に、Ｙ方向の負方向にシフトしている。図９には、引出部ＨＰｏ内でＹ方向に隣り合う傾斜部ＩＰ２の中心線のシフト量が“Ｌ１”として示され、引出部ＨＰｏ内でＹ方向に隣り合う傾斜部ＩＰ３の中心線のシフト量が“Ｌ２”として示されている。
【0080】
尚、実施形態に係る半導体記憶装置１において、引出部ＨＰに形成される階段構造は、その他の構造であっても良い。引出部ＨＰの階段構造は、Ｘ方向に配置された３つ以上のスタジアム状階段部を基に形成されても良い。また、Ｘ方向の長さが異なる複数のスタジアム状階段が、重ねて形成されても良い。各傾斜部ＩＰの底部から上部までの高さは、同じであっても良いし、異なっていても良い。同様に、層群ＬＧ１～ＬＧ３のそれぞれの底部から上部までの高さは、同じであっても良いし、異なっていても良い。４種類以上の傾斜部ＩＰが、同じ引出部ＨＰに形成されてもよい。実施形態に係る半導体記憶装置１は、少なくとも、最上層の層群ＬＧ１に対応する傾斜部ＩＰを除いて、中心線がＹ方向の正方向にシフトした傾斜部ＩＰの組と、中心線がＹ方向の負方向にシフトした傾斜部ＩＰの組とを備えていれば良い。複数種類の傾斜部ＩＰが、重なって設けられても良い。各傾斜部ＩＰの位置は、層群ＬＧの高さに応じて特定されても良い。
【0081】
［２］製造方法
図１０は、実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図１１～図３０は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の製造途中の構造の一例を示す平面図又は断面図である。製造方法の説明に使用される平面図は、図７と同様の領域を示している。製造方法の説明に使用される断面図は、図８又は図９と同様の領域を示している。以下に、図１０を適宜参照して、実施形態に係る半導体記憶装置１における、メモリセルアレイ１０の積層配線の形成に関する製造工程の一例について説明する。図１０に示すように、実施形態に係る半導体記憶装置１の製造工程では、ステップＳ１０～Ｓ２３の処理が順に実行される。
図１０は、実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図１１～図３０は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の製造途中の構造の一例を示す平面図又は断面図である。製造方法の説明に使用される平面図は、図７と同様の領域を示している。製造方法の説明に使用される断面図は、図８又は図９と同様の領域を示している。以下に、図１０を適宜参照して、実施形態に係る半導体記憶装置１における、メモリセルアレイ１０の積層配線の形成に関する製造工程の一例について説明する。図１０に示すように、実施形態に係る半導体記憶装置１の製造工程では、ステップＳ１０～Ｓ２３の処理が順に実行される。
【0082】
ステップＳ１０の処理では、犠牲部材と絶縁体層とが交互に積層される。簡潔に述べると、半導体基板２０の上には、ロウデコーダモジュール１５等に対応する回路（図示せず）を含む絶縁体層３０が形成されている。そして、絶縁体層３０上に、導電体層２１及び絶縁体層３１が順に形成される。絶縁体層３１の上に、犠牲部材及び絶縁体層が交互に形成される。それから、引出領域ＨＡ内で絶縁体層及び犠牲部材のそれぞれの一部が除去される。図１１に示すように、引出領域ＨＡのメモリ領域ＭＡ１との境界近傍には、少なくとも１層の犠牲部材による段差が形成される。図１２に示された複数の犠牲部材５０は、選択ゲート線ＳＧＳ又はワード線ＷＬに関連付けられている。
【0083】
ステップＳ１１の処理では、図１３に示すように、マスクＭ１が形成される。マスクＭ１は、例えばリソグラフィ処理によって形成され、開口部ＯＰ１及びＯＰ２を含む。開口部ＯＰ１は、スタジアム状階段部ＳＳ１が形成される領域の中心部分を含み、本例ではワード線ＷＬ１１及びＷＬ７のそれぞれのテラス部分が形成される領域に対応している。開口部ＯＰ２は、スタジアム状階段部ＳＳ２が形成される領域の中心部分を含み、本例ではワード線ＷＬ３及び選択ゲート線ＳＧＳのそれぞれのテラス部分が形成される領域に対応している。
【0084】
ステップＳ１２の処理では、エッチング処理とスリミング処理との繰り返しにより階段構造が形成される。具体的には、マスクＭ１を用いた異方性のエッチング処理が実行され、１層の犠牲部材５０が除去される。等方性のエッチング処理によってマスクＭ１がシュリンクされ、図１３（１）に示すように、開口部ＯＰ１及びＯＰ２が等方的に広がる（スリミング処理）。続けて、マスクＭ１を用いた異方性のエッチング処理が実行され、開口部ＯＰ１及びＯＰ２において１層の犠牲部材５０が除去される。等方性のエッチング処理によってマスクＭ１がシュリンクされ、図１３（２）に示すように、開口部ＯＰ１及びＯＰ２が等方的に広がる。続けて、マスクＭ１を用いた異方性のエッチング処理が実行され、開口部ＯＰ１及びＯＰ２において１層の犠牲部材５０が除去される。等方性のエッチング処理によってマスクＭ１がシュリンクされ、図１３（３）に示すように、開口部ＯＰ１及びＯＰ２が等方的に広がる。続けて、マスクＭ１を用いて異方性のエッチング処理が実行され、開口部ＯＰ１及びＯＰ２において１層の犠牲部材５０が除去される。
【0085】
これにより、図１４及び図１５に示すように、Ｘ方向及びＹ方向のそれぞれに３段の段差を有するスタジアム状階段部ＳＳ１及びＳＳ２が形成される。１段目の段差に形成されたテラス部分の幅Ｗ１は、Ｘ方向及びＹ方向のそれぞれで略等しい。２段目の段差に形成されたテラス部分の幅Ｗ２は、Ｘ方向及びＹ方向のそれぞれで略等しい。３段目の段差に形成されたテラス部分の幅Ｗ３は、Ｘ方向及びＹ方向のそれぞれで略等しい。幅Ｗ１～Ｗ３は、等しいことが好ましいが、異なっていても良い。ステップＳ１２の処理が完了した後に、マスクＭ１は除去される。
【0086】
ステップＳ１３の処理では、図１６に示すように、マスクＭ２が形成される。マスクＭ２は、例えばリソグラフィ処理によって形成され、開口部ＯＰ３を含む。開口部ＯＰ３は、階段領域ＳＡ２、ＳＡ３及びＳＡ４が形成される領域を含む。
【0087】
ステップＳ１４の処理では、階段領域ＳＡ２、ＳＡ３及びＳＡ４の犠牲部材５０及び絶縁体層３２の複数組が一括でエッチングされる。具体的には、マスクＭ２を用いた異方性のエッチング処理が実行され、図１７に示すように、開口部ＯＰ３において４組分の犠牲部材５０及び絶縁体層３２が除去され、傾斜部ＩＰ１が形成される。本工程では、少なくとも第１層群ＬＧ１に含まれた複数の犠牲部材５０を含む高さがエッチングされる。これにより、階段領域ＳＡ２において、ワード線ＷＬ７～ＷＬ１０のそれぞれの高さにテラス部分が形成される。また、図１８に示すように、スタジアム状階段部ＳＳ２を含むＹ方向に沿った断面において、Ｙ方向に対向する傾斜部ＩＰ１が形成される。ステップＳ１４の処理が完了した後に、マスクＭ２は除去される。
【0088】
ステップＳ１５の処理では、図１９に示すように、マスクＭ３が形成される。マスクＭ３は、例えばリソグラフィ処理によって形成され、開口部ＯＰ４を含む。開口部ＯＰ４は、階段領域ＳＡ３及びＳＡ４が形成される領域を含む。また、開口部ＯＰ４は、Ｙ方向における中心線が、スタジアム状階段部ＳＳ２のＹ方向の中心線を基準とした場合に、Ｙ方向の正方向にシフトしているように設けられる。言い換えると、マスクＭ３の形成時のリソグラフィで、開口部ＯＰ４の中心線が、スタジアム状階段部ＳＳ２の中心線に対してＹ方向の正方向にずれて配置されるようにオーバーレイ処理される。
【0089】
ステップＳ１６の処理では、階段領域ＳＡ３及びＳＡ４の犠牲部材５０及び絶縁体層３２の複数組が一括でエッチングされる。具体的には、マスクＭ３を用いた異方性のエッチング処理が実行され、図２０に示すように、開口部ＯＰ４において４組分の犠牲部材５０及び絶縁体層３２が除去され、傾斜部ＩＰ２が形成される。本工程では、第１層群ＬＧ１よりも下層の第２層群ＬＧ２に含まれた複数の犠牲部材５０の一部が一括でエッチングされる。これにより、階段領域ＳＡ３において、ワード線ＷＬ３～ＷＬ６のそれぞれの高さにテラス部分が形成される。また、図２１に示すように、スタジアム状階段部ＳＳ２を含むＹ方向に沿った断面において、Ｙ方向に対向する傾斜部ＩＰ２が形成される。Ｙ方向に対向する傾斜部ＩＰ１のＹ方向の中心線を基準とした場合に、引出部ＨＰｏ内でＹ方向に隣り合う傾斜部ＩＰ２の中心線のシフト量Ｌ１は、正の値である。ステップＳ１６の処理が完了した後に、マスクＭ３は除去される。
【0090】
ステップＳ１７の処理では、図２２に示すように、マスクＭ４が形成される。マスクＭ４は、例えばリソグラフィ処理によって形成され、開口部ＯＰ５を含む。開口部ＯＰ５は、階段領域ＳＡ４が形成される領域を含む。また、開口部ＯＰ５は、Ｙ方向における中心線が、スタジアム状階段部ＳＳ２のＹ方向の中心線を基準とした場合に、Ｙ方向の負方向にシフトしているように設けられる。言い換えると、マスクＭ４の形成時のリソグラフィで、開口部ＯＰ５の中心線が、スタジアム状階段部ＳＳ２の中心線に対してＹ方向の負方向にずれて配置されるようにオーバーレイ処理される。
【0091】
ステップＳ１８の処理では、階段領域ＳＡ４の犠牲部材５０及び絶縁体層３２の複数組が一括でエッチングされる。具体的には、マスクＭ４を用いた異方性のエッチング処理が実行され、図２３に示すように、開口部ＯＰ５において４組分の犠牲部材５０及び絶縁体層３２が除去され、傾斜部ＩＰ３が形成される。本工程では、第２層群ＬＧ２よりも下層の第３層群ＬＧ３に含まれた複数の犠牲部材５０の一部が一括でエッチングされる。これにより、階段領域ＳＡ４において、ワード線ＷＬ０～ＷＬ２及び選択ゲート線ＳＧＳのそれぞれの高さにテラス部分が形成される。また、図２４に示すように、スタジアム状階段部ＳＳ２内の階段領域ＳＡ４を含むＹ方向に沿った断面において、Ｙ方向に対向する傾斜部ＩＰ３が形成される。Ｙ方向に対向する傾斜部ＩＰ１のＹ方向の中心線を基準とした場合に、引出部ＨＰｏ内でＹ方向に隣り合う傾斜部ＩＰ３の中心線のシフト量Ｌ２は、負の値である。ステップＳ１８の処理が完了した後に、マスクＭ４は除去される。
【0092】
ステップＳ１９の処理では、図２５に示すように、引出部ＨＰに設けられた複数の犠牲部材５０の複数のテラス部分の上に、絶縁膜５１が形成される。言い換えると、引出領域ＨＡの引出部ＨＰに形成された段差が、絶縁膜５１によって、埋め込まれる。そして、例えばＣＭＰ（Chemical Mechanical Polishing）によって、絶縁膜５１の上面が平坦化される。本工程において、絶縁膜５１は、例えばＣＶＤ（Chemical Vapor Deposition）によって形成される。形成された絶縁膜５１では、引出部ＨＰで積層配線が凹状に加工された部分において、シームやボイドが形成され得る。例えば、図２６に示すように、階段領域ＳＡ４において、Ｙ方向に対向する傾斜部ＩＰの間の領域ＶＲに、ボイドが形成され得る。
【0093】
ステップＳ２０の処理では、メモリピラーＭＰが形成される。簡潔に述べると、まず、複数のメモリピラーＭＰに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性のエッチング処理によって、複数のメモリホールが形成される。それから、複数のメモリホールの側面及び底面に、ブロック絶縁膜４５、絶縁膜４４及びトンネル絶縁膜４３が順に形成される。そして、当該メモリホールの底部に設けられたブロック絶縁膜４５、絶縁膜４４及びトンネル絶縁膜４３の一部が除去され、当該メモリホール内に、半導体層４１及びコア部材４０が形成される。その後、メモリホールの上部に設けられたコア部材４０の一部が除去され、当該部分に半導体層４１が形成される。これにより、複数のメモリピラーＭＰが形成される。その後、絶縁膜５１の上に、絶縁体層５２が形成される。絶縁体層５２は、メモリピラーＭＰの上部を保護する。絶縁膜５１及び絶縁体層５２は、図８に示された絶縁体層３４に含まれている。
【0094】
ステップＳ２１の処理では、図２７に示すように、複数のスリットＳＬＴが形成される。具体的には、フォトリソグラフィ等によって、スリットＳＬＴに対応する領域が開口したマスクが形成される。それから、当該マスクを用いた異方性のエッチングによって、例えば複数の犠牲部材５０を分断するスリットＳＬＴが形成される。尚、引出部ＨＰｏ外の領域において、スリットＳＬＴは、選択ゲート線ＳＧＤに対応する犠牲部材も分断する。
【0095】
ステップＳ２２の処理では、積層配線のリプレース処理が実行され、図２８に示すように、積層配線構造が形成される。具体的には、まず熱リン酸等によるウェットエッチングによって、スリットＳＬＴを介して複数の犠牲部材５０が選択的に除去される。複数の犠牲部材５０が除去された構造体は、複数のメモリピラーＭＰや、図示が省略された支持柱等によって維持される。それから、導電体が、スリットＳＬＴを介して、犠牲部材５０が除去された空間に埋め込まれる。本工程における導電体の形成には、例えばＣＶＤが使用される。
【0096】
その後、スリットＳＬＴ内部に形成された導電体がエッチバック処理によって除去され、隣り合う配線層に形成された導電体が分離される。これにより、選択ゲート線ＳＧＳとして機能する導電体層２２と、ワード線ＷＬ０～ＷＬ１５としてそれぞれ機能する複数の導電体層２３と、選択ゲート線ＳＧＤとして機能する導電体層２４とがそれぞれ形成される。尚、本工程において形成される導電体層２２～２４は、バリアメタルを含んでいても良い。この場合、犠牲部材５０の除去後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。
【0097】
ステップＳ２３の処理では、図２９及び図３０に示すように、スリットＳＬＴの埋め込み処理が実行される。具体的には、まずスリットＳＬＴの側面及び底面を覆うように絶縁膜（スペーサＳＰ）が形成される。そして、スリットＳＬＴの底部に設けられたスペーサＳＰの一部が除去され、スリットＳＬＴの底部において導電体層２１の一部が露出する。それから、スリットＳＬＴ内に導電体（コンタクトＬＩ）が形成され、スリットＳＬＴの外に形成された導電体が例えばＣＭＰによって除去される。この後に、Ｙ方向に隣接するスリットＳＬＴ間にスリットＳＬＴと平行するように複数の溝が形成され、各溝内に絶縁膜が埋め込まれることによって導電体層２４をＹ方向に分断するスリットＳＨＥが形成される。
【0098】
以上で説明された実施形態に係る半導体記憶装置１の製造工程によって、メモリセルアレイ１０内の積層配線にコンタクトを接続するための階段構造が形成される。尚、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されても良いし、一部の工程が省略又は統合されても良い。また、各製造工程は、可能な範囲で入れ替えられても良い。例えば、メモリピラーＭＰが形成される工程と、積層配線の階段構造が形成される工程とは、入れ替えられても良い。ステップＳ１４、Ｓ１６及びＳ１８のような、絶縁体層３２及び犠牲部材５０の複数組を一括でエッチングすることは、“多段加工”と呼ばれても良い。
【0099】
［３］効果
以上で説明された実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の歩留まりを向上させることが出来る。以下に、実施形態に係る半導体記憶装置１における効果の詳細について、比較例を用いて説明する。
以上で説明された実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の歩留まりを向上させることが出来る。以下に、実施形態に係る半導体記憶装置１における効果の詳細について、比較例を用いて説明する。
【0100】
３次元に積層されたメモリセルを備える半導体記憶装置は、例えば、ワード線ＷＬを含む積層配線と、積層配線を貫通し、ワード線ＷＬとの交差部分がメモリセルとして機能するメモリピラーＭＰとを備えている。積層配線は、例えば、階段状に設けられた部分（以下、階段部と呼ぶ）を有する。ロウデコーダモジュール１５は、積層配線の階段部に接続されたコンタクトを介して、ワード線ＷＬ等に電圧を印加する。そして、半導体記憶装置のチップ面積を抑制するための構造として、メモリセルアレイ１０とロウデコーダモジュール１５等の回路とが基板の表面に鉛直な方向に重ねて配置された構造が知られている。
【0101】
ロウデコーダモジュール１５がメモリセルアレイ１０の下に形成される場合、積層配線の階段部が、例えばメモリセルアレイ１０のＸ方向における中間の領域に配置される。このような配置で積層配線の階段部が形成される場合、多段加工を利用することによって製造工程数を削減し、製造コストを抑制することが好ましい。また、ワード線ＷＬの積層数が増えることに伴い、多段加工の回数が増加する傾向がある。
【0102】
しかしながら、多段加工の回数が増加すると、複数回の多段加工が実行された領域に埋め込まれた絶縁膜に形成されたボイドが、積層配線が形成される高さに含まれるおそれがある。このようなボイドは、スリットＳＬＴの形成時まで残存し得る。そして、絶縁膜に形成されたボイドの位置がスリットＳＬＴの形成位置と重なると、形成されたスリットＳＬＴの形状のばらつきや、スリットＳＬＴの底部の位置のばらつきが発生し得る。そして、スリットＳＬＴが意図された形状に形成されないことによって、スリットＳＬＴに関連する不良の発生の原因となり得る。また、ボイドが形成された部分にコンタクトが形成される場合にも同様に、コンタクトに関連する不良の発生の原因となり得る。
【0103】
そこで、実施形態に係る半導体記憶装置１は、少なくとも３回以上の多段加工が実行される場合に、最上層の層群ＬＧを除いた部分に、オーバーレイを正方向にシフトさせた層群ＬＧと、オーバーレイを負方向にシフトさせた層群ＬＧとを備えている。
【0104】
図３１は、実施形態と比較例とのそれぞれにおける絶縁膜５１の埋め込み処理の結果の一例を示す模式図である。本例では、層の位置が高い方から、層群ＬＧ１～ＬＧ４が定義されている。層群ＬＧ１～ＬＧ４のそれぞれは、多段加工が実行されたレイヤに対応している。図３１（１）は、比較例に対応し、層群ＬＧ１～ＬＧ４のそれぞれに対応して実行される多段加工のオーバーレイの中心位置が揃っている場合を示している。図３１（２）は、実施形態に対応し、層群ＬＧ１及びＬＧ２のそれぞれに対応して実行される多段加工のオーバーレイの中心位置が揃っており、層群ＬＧ３に対応して実行される多段加工のオーバーレイの中心位置が正方向にシフト（＋Δ）され、層群ＬＧ４に対応して実行される多段加工のオーバーレイの中心位置が負方向にシフト（－Δ）される場合を示している。
【0105】
図３１に示すように、層群ＬＧ１～ＬＧ４に対して多段加工が実行された部分に絶縁膜５１が埋め込まれる工程によって、実施形態と比較例とのそれぞれにおいてボイドとシームとが形成され得る。層群ＬＧ３及びＬＧ４のオーバーレイの中心位置がずらされた場合のボイド高さＶＨ２（図３１（２））は、層群ＬＧ１～ＬＧ４のオーバーレイの中心位置が揃っている場合のボイド高さＶＨ１（図３１（１））よりも高い。この理由は、層群ＬＧ３及びＬＧ４のオーバーレイの中心位置がずらされることによって、凹部に埋め込まれた絶縁膜５１が、層群ＬＧ３及びＬＧ４の部分で非対称になるからである。その結果、対向する傾斜部に沿って成膜が進行する絶縁膜の表面部分が、引出部ＨＰ内でＹ方向に接触する位置が高くなる。従って、実施形態に係る半導体記憶装置１では、比較例よりもボイドの位置が高くなり、ボイドの大きさが小さくなり得る。
【0106】
図３２は、絶縁膜５１の埋め込み処理によるボイド高さのシミュレーション結果の一例を示すグラフである。図３２は、図３１に示された構造と同様に層群ＬＧ１～ＬＧ４が設けられ、層群ＬＧ３及びＬＧ４のそれぞれのシフト量が変化した場合のＶＨ／ＢＨのシミュレーション結果を示している。“ＶＨ”は、ボイド高さを示している。“ＢＨ”は、層群ＬＧ１～ＬＧ４の高さ、すなわち層群ＬＧ４の底面を基準とした場合の層群ＬＧ１の高さを示している。図３２において、横軸は層群ＬＧ３のシフト量［ｎｍ］を示し、縦軸は層群ＬＧ４のシフト量［ｎｍ］を示し、グラフ内の等高線がＶＨ／ＢＨを示している。
【0107】
図３２に示すように、ＶＨ／ＢＨは、概ね０．８０～０．８７の範囲で変化している。ＶＨ／ＢＨは、ボイド高さを表す数値であることから、ＶＨ／ＢＨは大きい数値であることが好ましい。層群ＬＧ４のシフト量が“０”である場合に、層群ＬＧ３のシフト量を正方向及び負方向にシフトさせても、ＶＨ／ＢＨの大きさの変化は微少である。また、層群ＬＧ３が正方向にシフトされ、且つ層群ＬＧ４が正方向にシフトされた場合にも、ＶＨ／ＢＨの大きさの変化は微小である。
【0108】
一方で、層群ＬＧ３が負方向にシフトされ、且つ層群ＬＧ４が正方向にシフトされた場合のＶＨ／ＢＨは、層群ＬＧ３及びＬＧ４のそれぞれのシフト量が“０”である場合よりも大きくなる傾向を有している。特に、層群ＬＧ３が５０ｎｍ以上負方向にシフトされ、且つ層群ＬＧ４が５０ｎｍ以上正方向にシフトされる場合に、ＶＨ／ＢＨの顕著な改善が見られる。具体的には、本シミュレーションは、層群ＬＧ３のシフト量が－１２０ｎｍから－５０ｎｍまでの範囲であり、且つ層群ＬＧ４のシフト量が＋５０ｎｍから＋１２０ｎｍまでの範囲である場合の結果が良好であることを示している。
【0109】
以上のように、実施形態に係る半導体記憶装置１は、複数回の多段加工が実行された領域における絶縁膜５１の埋め込み状態を改善させることが出来、絶縁膜５１に形成されるボイド高さＶＨを高くすることが出来る。そして、実施形態に係る半導体記憶装置１は、絶縁膜５１に形成されたボイドが残存する可能性や、当該ボイドが後の工程に与える影響を抑制することが出来る。その結果、実施形態に係る半導体記憶装置１は、当該箇所に形成されるボイドを起因とした不良の発生を抑制することが出来、半導体記憶装置１の歩留まりを改善させることが出来る。
【0110】
尚、実施形態に係る半導体記憶装置１において、正方向及び負方向にシフトされる２つの層群ＬＧは、少なくとも複数の層群ＬＧのうち最上層の層群ＬＧを除いた層群ＬＧのうちの２つであれば良い。実施形態で説明された効果は、正方向及び負方向にシフトされる２つの層群ＬＧが、隣り合っていることが好ましい。また、実施形態で説明された効果は、最下層の層群ＬＧと、最下層の層群ＬＧの隣の層群ＬＧとの組み合わせである場合に、特に良好に得られる。
【0111】
［４］変形例等
実施形態では、引出部ＨＰにダミー階段が形成される場合について例示したが、これに限定されない。引出部ＨＰにダミー階段が形成されない場合においても、実施形態と類似した構造が適用され得る。つまり、引出部ＨＰにおける階段構造の形成において、Ｙ方向（例えば、複数のブロックＢＬＫが配列する方向）の正負方向のそれぞれにずらされた少なくとも２回の多段加工が実行されることによって、実施形態と同様の効果が得られる。
実施形態では、引出部ＨＰにダミー階段が形成される場合について例示したが、これに限定されない。引出部ＨＰにダミー階段が形成されない場合においても、実施形態と類似した構造が適用され得る。つまり、引出部ＨＰにおける階段構造の形成において、Ｙ方向（例えば、複数のブロックＢＬＫが配列する方向）の正負方向のそれぞれにずらされた少なくとも２回の多段加工が実行されることによって、実施形態と同様の効果が得られる。
【0112】
実施形態では、引出領域ＨＡがメモリ領域ＭＡ１及びＭＡ２の間に配置される場合について例示したが、これに限定されない。引出領域ＨＡは、メモリセルアレイ１０の外周部付近に配置されても良い。この場合、例えば２つの引出領域ＨＡが設けられ、当該２つの引出領域ＨＡの間に、メモリ領域ＭＡが配置されても良い。実施形態で説明されたように、メモリ領域ＭＡ１及びＭＡ２の間に引出領域ＨＡが配置される場合に、引出領域ＨＡは、メモリセルアレイ１０の領域の中間部分に配置されることが好ましい。これにより、ロウデコーダモジュール１５によりメモリ領域ＭＡ１及びＭＡ２のそれぞれの配線（ワード線ＷＬ等）に対して印加される電圧の変化の時定数が均等にされ得る。
【0113】
実施形態に係る半導体記憶装置１におけるメモリセルアレイ１０の構造は、その他の構造であっても良い。例えば、引出領域ＨＡにおいて、階段領域ＳＡ１～ＳＡ４と同様の階段構造が形成された積層体が、Ｘ方向においてこのような階段構造がＸ方向にずらされつつ、積層体に対する複数回の多段加工が実行される領域同士がオーバーラップするようにＺ方向に複数設けられても良い。
【0114】
また、メモリセルアレイ１０のメモリ領域ＭＡ１及びＭＡ２において、例えば、メモリピラーＭＰは、Ｚ方向に複数設けられた積層体と対応するように、複数のピラーがＺ方向に２本以上連結された構造を有していても良い。メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造を有していて良い。メモリピラーＭＰ及びビット線ＢＬの間と、コンタクトＣＣと導電体層２６との間とのそれぞれは、Ｚ方向に連結された複数のコンタクトによって接続されても良い。この場合に、複数のコンタクトの連結部分には、導電体層が挿入されても良い。
【0115】
実施形態で説明に使用した図面では、メモリピラーＭＰがＺ方向において同一径を有している場合を例示したが、これに限定されない。例えば、メモリピラーＭＰは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状（ボーイング形状）を有していても良い。同様に、スリットＳＬＴ及びＳＨＥのそれぞれがテーパー形状又は逆テーパー形状を有していても良いし、ボーイング形状を有していても良い。また、実施形態では、メモリピラーＭＰ、及びコンタクトＣＣのそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。
【0116】
実施形態において、スリットＳＬＴ及びＳＨＥのそれぞれの内部は、単一又は複数種類の絶縁体により構成されても良い。この場合、ソース線ＳＬ（導電体層２１）に対するコンタクトが、例えば引出領域ＨＡに設けられる。本明細書において、スリットＳＬＴの位置は、例えばコンタクトＬＩの位置に基づいて特定される。スリットＳＬＴが絶縁体で構成される場合には、スリットＳＬＴの位置は、スリットＳＬＴ内のシームや、リプレース処理時にスリットＳＬＴ内に残存した材料によって特定されても良い。
【0117】
実施形態では、メモリセルアレイ１０の下にセンスアンプモジュール１６等の回路が設けられた場合について説明したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にワード線ＷＬ等の積層配線が形成された構造であっても良いし、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。半導体記憶装置１がチップの貼り合わせ構造を有する場合、半導体基板２０に相当する構成は省略されても良い。
【0118】
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“同じ層構造”は、少なくとも層が形成された順番が同じであれば良い。“絶縁体層”は、“絶縁膜”と呼ばれても良い。
【0119】
本明細書において“領域”は、半導体基板２０によって含まれる構成と見なされても良い。例えば、半導体基板２０がメモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡを含むと規定された場合、メモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡは、半導体基板２０の上方の異なる領域にそれぞれ関連付けられる。“高さ”は、例えば計測対象の構成と半導体基板２０とのＺ方向の間隔に対応している。尚、“高さ”の基準としては、半導体基板２０以外の構成が使用されても良い。また、Ｚ方向における“上”“上層”も、本明細書において半導体基板２０を基準として説明したが、他の構成が基準とされてもよい。例えば、半導体基板２０を除去したチップ貼り合わせ構造の場合、コンタクトが接触されるようにテラス部分が向いた方向を“上”、テラス部分が設けられた導電層に対しテラス部分が重ならない導電層を“上層”と関連付けて良い。“傾斜部ＩＰ”の位置は、必ずしも傾斜部ＩＰの上端部分で判断されなくても良い。傾斜部ＩＰの位置の規定としては、異なる層群ＬＧに形成された傾斜部ＩＰの間で、同様の基準が適用されていれば良い。“複数の導電体層の側面が揃っていること”は、同じエッチング工程で一括で加工された形状のことを示している。複数の導電体層の側面が揃っている場合、当該複数の導電体層のそれぞれの側面のテーパー角度が、略等しくなり得る。
【0120】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0121】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１～２６…導電体層、３０～３４…絶縁体層、４０…コア部材、４１…半導体層、４２…積層膜、４３…トンネル絶縁膜、４４…絶縁膜、４５…ブロック絶縁膜、５０…犠牲部材、５１…絶縁膜、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＭＴ…メモリセルトランジスタ、ＳＴＤ，ＳＴＳ…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＭＡ…メモリ領域、ＨＡ…引出領域、ＨＰ…引出部、ＳＡ…階段領域、Ｃ４Ｔ…コンタクト領域、ＩＰ…傾斜部、ＬＧ…層群
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
