(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022109610
(43)【公開日】2022-07-28
(54)【発明の名称】フライバックコンバータ
(51)【国際特許分類】
H02M 3/28 20060101AFI20220721BHJP
【ＦＩ】
H02M3/28 S
H02M3/28 R
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2021005009
(22)【出願日】2021-01-15
(71)【出願人】
【識別番号】000004606
【氏名又は名称】ニチコン株式会社
(74)【代理人】
【識別番号】110000475
【氏名又は名称】特許業務法人みのり特許事務所
(72)【発明者】
【氏名】岡本 直久
(72)【発明者】
【氏名】永田 正浩
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA02
5H730AA14
5H730BB43
5H730BB57
5H730BB61
5H730DD04
5H730DD42
5H730DD43
5H730EE07
5H730FG05
(57)【要約】
【課題】スイッチングロスやスイッチングノイズを低減することが可能なフライバックコンバータを提供する。
【解決手段】第１トランスＴＲ１と、第１スイッチング素子Ｑ１と、制御回路２と、駆動回路３と、整流平滑回路５とを備えるフライバックコンバータ１Ａであって、第１スイッチング素子Ｑ１の電流路の両端に接続された第１共振コンデンサＣ３と、第１共振コンデンサＣ３に直列接続された第１共振コイルＮ２１と、第２スイッチング素子Ｑ２とを備え、駆動回路３は、第２スイッチング素子Ｑ２をオンさせた後、第２スイッチング素子Ｑ２を流れる放電電流がゼロになってから第１スイッチング素子Ｑ１をオンさせ、その後に第２スイッチング素子Ｑ２をオフさせることを特徴とする。
【選択図】図１
【解決手段】第１トランスＴＲ１と、第１スイッチング素子Ｑ１と、制御回路２と、駆動回路３と、整流平滑回路５とを備えるフライバックコンバータ１Ａであって、第１スイッチング素子Ｑ１の電流路の両端に接続された第１共振コンデンサＣ３と、第１共振コンデンサＣ３に直列接続された第１共振コイルＮ２１と、第２スイッチング素子Ｑ２とを備え、駆動回路３は、第２スイッチング素子Ｑ２をオンさせた後、第２スイッチング素子Ｑ２を流れる放電電流がゼロになってから第１スイッチング素子Ｑ１をオンさせ、その後に第２スイッチング素子Ｑ２をオフさせることを特徴とする。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１トランスと、
前記第１トランスの一次側に設けられた第１スイッチング素子と、
制御信号を出力する制御回路と、
前記制御信号に基づいて前記第１スイッチング素子をオン／オフさせる駆動回路と、
前記第１トランスの二次側に設けられた直流化回路と、を備え、
前記第１スイッチング素子をオン／オフさせることにより前記第１トランスの二次側に誘起させた二次側電圧を、前記直流化回路により直流電圧に変換するフライバックコンバータであって、
前記第１スイッチング素子の電流路の両端に接続された第１共振コンデンサと、
前記第１スイッチング素子および前記第１共振コンデンサに直列接続された第１共振コイルと、
前記第１共振コンデンサからの放電電流が前記第１共振コイルを介して共振電流として流れる第２スイッチング素子と、を備え、
前記駆動回路は、
前記第２スイッチング素子をオンさせた後、前記第２スイッチング素子を流れる前記放電電流がゼロになってから前記第１スイッチング素子をオンさせて、前記第２スイッチング素子をオフさせる
ことを特徴とするフライバックコンバータ。
前記第１トランスの一次側に設けられた第１スイッチング素子と、
制御信号を出力する制御回路と、
前記制御信号に基づいて前記第１スイッチング素子をオン／オフさせる駆動回路と、
前記第１トランスの二次側に設けられた直流化回路と、を備え、
前記第１スイッチング素子をオン／オフさせることにより前記第１トランスの二次側に誘起させた二次側電圧を、前記直流化回路により直流電圧に変換するフライバックコンバータであって、
前記第１スイッチング素子の電流路の両端に接続された第１共振コンデンサと、
前記第１スイッチング素子および前記第１共振コンデンサに直列接続された第１共振コイルと、
前記第１共振コンデンサからの放電電流が前記第１共振コイルを介して共振電流として流れる第２スイッチング素子と、を備え、
前記駆動回路は、
前記第２スイッチング素子をオンさせた後、前記第２スイッチング素子を流れる前記放電電流がゼロになってから前記第１スイッチング素子をオンさせて、前記第２スイッチング素子をオフさせる
ことを特徴とするフライバックコンバータ。
【請求項2】
第３スイッチング素子をさらに備え、
前記第３スイッチング素子は、前記第２スイッチング素子の制御端子に印加される電圧を引き抜くための経路を形成して前記第２スイッチング素子をオフさせ、
前記駆動回路は、
前記第２スイッチング素子がオンした後、前記第２スイッチング素子を流れる前記放電電流がゼロになってから前記第１スイッチング素子がオンするように、遅延時間が設定された第１遅延回路と、
前記第１スイッチング素子がオンした後、前記第３スイッチング素子に前記経路を形成させる第２遅延回路と、を備える
ことを特徴とする請求項１に記載のフライバックコンバータ。
前記第３スイッチング素子は、前記第２スイッチング素子の制御端子に印加される電圧を引き抜くための経路を形成して前記第２スイッチング素子をオフさせ、
前記駆動回路は、
前記第２スイッチング素子がオンした後、前記第２スイッチング素子を流れる前記放電電流がゼロになってから前記第１スイッチング素子がオンするように、遅延時間が設定された第１遅延回路と、
前記第１スイッチング素子がオンした後、前記第３スイッチング素子に前記経路を形成させる第２遅延回路と、を備える
ことを特徴とする請求項１に記載のフライバックコンバータ。
【請求項3】
主巻線および補助巻線を含む第２トランスと整流手段とをさらに備え、
前記主巻線は、前記第１共振コイルを構成し、
前記補助巻線は、前記整流手段を介して前記第１トランスの一次側に接続され、
前記主巻線に印加されている電圧に応じて前記補助巻線に誘起される電圧は、前記整流手段を介して前記第１トランスの一次側に回生される
ことを特徴とする請求項１または２に記載のフライバックコンバータ。
前記主巻線は、前記第１共振コイルを構成し、
前記補助巻線は、前記整流手段を介して前記第１トランスの一次側に接続され、
前記主巻線に印加されている電圧に応じて前記補助巻線に誘起される電圧は、前記整流手段を介して前記第１トランスの一次側に回生される
ことを特徴とする請求項１または２に記載のフライバックコンバータ。
【請求項4】
主巻線および補助巻線を含む第２トランスと整流手段とをさらに備え、
前記主巻線は、前記第１共振コイルを構成し、
前記補助巻線は、前記整流手段を介して前記第１トランスの二次側に接続され、
前記主巻線に印加されている電圧に応じて前記補助巻線に誘起される電圧は、前記整流手段を介して前記第１トランスの二次側に回生される
ことを特徴とする請求項１または２に記載のフライバックコンバータ。
前記主巻線は、前記第１共振コイルを構成し、
前記補助巻線は、前記整流手段を介して前記第１トランスの二次側に接続され、
前記主巻線に印加されている電圧に応じて前記補助巻線に誘起される電圧は、前記整流手段を介して前記第１トランスの二次側に回生される
ことを特徴とする請求項１または２に記載のフライバックコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、フライバックコンバータに関する。
【背景技術】
【0002】
図４に、従来のフライバックコンバータ１１を示す。フライバックコンバータ１１は、トランスＴＲ１１と、トランスＴＲ１１の一次側に設けられたスイッチング素子Ｑ１１（例えば、ＦＥＴ）と、制御信号を出力する制御回路１２と、制御信号に基づいてスイッチング素子Ｑ１１をオン／オフさせる駆動回路１３と、トランスＴＲ１１の二次側に設けられた整流平滑回路１４とを備える。
【0003】
フライバックコンバータ１１では、制御回路１２が制御信号としてＰＷＭ信号を出力し、駆動回路１３を介してスイッチング素子Ｑ１１のＰＷＭ制御を行う。スイッチング素子Ｑ１１のＰＷＭ制御により、トランスＴＲ１１の二次側に二次側電圧が誘起される。二次側電圧は、整流平滑回路１４で整流および平滑されて直流電圧に変換される。
【0004】
駆動回路１３は、ダイオードＤ１１，Ｄ１２および抵抗Ｒ１１，Ｒ１２を備える。ダイオードＤ１１および抵抗Ｒ１１は、スイッチング素子Ｑ１１のゲートを駆動する（ゲート電圧を印加する）ための経路を形成し、ダイオードＤ１２および抵抗Ｒ１２は、スイッチング素子Ｑ１１のゲートに印加された電圧を引き抜くための経路を形成する。
【0005】
この構成により、駆動回路１３は、スイッチング素子Ｑ１１のゲート駆動を最適化することができる。例えば、スイッチング素子Ｑ１１のゲートに対する充電電流値と放電電流値とを別々に設定することができる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開平９－１０２７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、従来のフライバックコンバータ１１では、スイッチング素子Ｑ１１のスイッチングがハードスイッチングであり、スイッチング波形の立ち上がりが急峻であるため、スイッチングロスが発生したり、スイッチングノイズが発生したりするという問題がある。
【0008】
本発明は上記事情に鑑みてなされたものであって、その課題とするところは、スイッチングロスやスイッチングノイズを低減することが可能なフライバックコンバータを提供することにある。
【課題を解決するための手段】
【0009】
上記課題を解決するために、本発明に係るフライバックコンバータは、
第１トランスと、
前記第１トランスの一次側に設けられた第１スイッチング素子と、
制御信号を出力する制御回路と、
前記制御信号に基づいて前記第１スイッチング素子をオン／オフさせる駆動回路と、
前記第１トランスの二次側に設けられた直流化回路と、を備え、
前記第１スイッチング素子をオン／オフさせることにより前記第１トランスの二次側に誘起させた二次側電圧を、前記直流化回路により直流電圧に変換するフライバックコンバータであって、
前記第１スイッチング素子の電流路の両端に接続された第１共振コンデンサと、
前記第１スイッチング素子および前記第１共振コンデンサに直列接続された第１共振コイルと、
前記第１共振コンデンサからの放電電流が前記第１共振コイルを介して共振電流として流れる第２スイッチング素子と、を備え、
前記駆動回路は、
前記第２スイッチング素子をオンさせた後、前記第２スイッチング素子を流れる前記放電電流がゼロになってから前記第１スイッチング素子をオンさせて、前記第２スイッチング素子をオフさせることを特徴とする。
第１トランスと、
前記第１トランスの一次側に設けられた第１スイッチング素子と、
制御信号を出力する制御回路と、
前記制御信号に基づいて前記第１スイッチング素子をオン／オフさせる駆動回路と、
前記第１トランスの二次側に設けられた直流化回路と、を備え、
前記第１スイッチング素子をオン／オフさせることにより前記第１トランスの二次側に誘起させた二次側電圧を、前記直流化回路により直流電圧に変換するフライバックコンバータであって、
前記第１スイッチング素子の電流路の両端に接続された第１共振コンデンサと、
前記第１スイッチング素子および前記第１共振コンデンサに直列接続された第１共振コイルと、
前記第１共振コンデンサからの放電電流が前記第１共振コイルを介して共振電流として流れる第２スイッチング素子と、を備え、
前記駆動回路は、
前記第２スイッチング素子をオンさせた後、前記第２スイッチング素子を流れる前記放電電流がゼロになってから前記第１スイッチング素子をオンさせて、前記第２スイッチング素子をオフさせることを特徴とする。
【0010】
この構成によれば、第２スイッチング素子がオンするときは、放電電流が共振電流として流れるので、スイッチングロスは低減される。第１スイッチング素子がオンするときは、第２スイッチング素子がオンで電圧がゼロ付近になり、かつ電流がゼロになるので、スイッチングロスは低減される。第２スイッチング素子がオフするときは、第１スイッチング素子がオンで電圧がゼロ付近になり、かつ電流がゼロになるので、スイッチングロスは低減される。第１スイッチング素子がオフするときは、電圧がゼロ付近から第１共振コンデンサの充電に応じて徐々に上昇するので、スイッチングロスおよびスイッチングノイズは低減される。
【0011】
前記フライバックコンバータは、
第３スイッチング素子をさらに備え、
前記第３スイッチング素子は、前記第２スイッチング素子の制御端子に印加される電圧を引き抜くための経路を形成して前記第２スイッチング素子をオフさせ、
前記駆動回路は、
前記第２スイッチング素子がオンした後、前記第２スイッチング素子を流れる前記放電電流がゼロになってから前記第１スイッチング素子がオンするように、遅延時間が設定された第１遅延回路と、
前記第１スイッチング素子がオンした後、前記第３スイッチング素子に前記経路を形成させる第２遅延回路と、を備えるよう構成できる。
第３スイッチング素子をさらに備え、
前記第３スイッチング素子は、前記第２スイッチング素子の制御端子に印加される電圧を引き抜くための経路を形成して前記第２スイッチング素子をオフさせ、
前記駆動回路は、
前記第２スイッチング素子がオンした後、前記第２スイッチング素子を流れる前記放電電流がゼロになってから前記第１スイッチング素子がオンするように、遅延時間が設定された第１遅延回路と、
前記第１スイッチング素子がオンした後、前記第３スイッチング素子に前記経路を形成させる第２遅延回路と、を備えるよう構成できる。
【0012】
前記フライバックコンバータは、
主巻線および補助巻線を含む第２トランスと整流手段とをさらに備え、
前記主巻線は、前記第１共振コイルを構成し、
前記補助巻線は、前記整流手段を介して前記第１トランスの一次側に接続され、
前記主巻線に印加されている電圧に応じて前記補助巻線に誘起される電圧は、前記整流手段を介して前記第１トランスの一次側に回生されるよう構成できる。
主巻線および補助巻線を含む第２トランスと整流手段とをさらに備え、
前記主巻線は、前記第１共振コイルを構成し、
前記補助巻線は、前記整流手段を介して前記第１トランスの一次側に接続され、
前記主巻線に印加されている電圧に応じて前記補助巻線に誘起される電圧は、前記整流手段を介して前記第１トランスの一次側に回生されるよう構成できる。
【0013】
前記フライバックコンバータは、
主巻線および補助巻線を含む第２トランスと整流手段とをさらに備え、
前記主巻線は、前記第１共振コイルを構成し、
前記補助巻線は、前記整流手段を介して前記第１トランスの二次側に接続され、
前記主巻線に印加されている電圧に応じて前記補助巻線に誘起される電圧は、前記整流手段を介して前記第１トランスの二次側に回生されるよう構成できる。
主巻線および補助巻線を含む第２トランスと整流手段とをさらに備え、
前記主巻線は、前記第１共振コイルを構成し、
前記補助巻線は、前記整流手段を介して前記第１トランスの二次側に接続され、
前記主巻線に印加されている電圧に応じて前記補助巻線に誘起される電圧は、前記整流手段を介して前記第１トランスの二次側に回生されるよう構成できる。
【発明の効果】
【0014】
本発明によれば、スイッチングロスやスイッチングノイズを低減することが可能なフライバックコンバータを提供することができる。
【図面の簡単な説明】
【0015】
【図1】第１実施形態に係るフライバックコンバータの回路図である。
【図2】第１スイッチング素子および第２スイッチング素子のオン／オフのタイミングを説明するための図である。
【図3】第２実施形態に係るフライバックコンバータの回路図である。
【図4】従来のフライバックコンバータの回路図である。
【発明を実施するための形態】
【0016】
以下、添付図面を参照して、本発明に係るフライバックコンバータの実施形態について説明する。
【0017】
［第１実施形態］
図１に、本発明の第１実施形態に係るフライバックコンバータ１Ａを示す。フライバックコンバータ１Ａは、入力端子Ｔ１，Ｔ１’および出力端子Ｔ２，Ｔ２’と、第１トランスＴＲ１と、制御回路２と、駆動回路３と、第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２を含むＡＲＣＰ回路４と、第３スイッチング素子Ｑ３と、整流平滑回路５とを備える。
図１に、本発明の第１実施形態に係るフライバックコンバータ１Ａを示す。フライバックコンバータ１Ａは、入力端子Ｔ１，Ｔ１’および出力端子Ｔ２，Ｔ２’と、第１トランスＴＲ１と、制御回路２と、駆動回路３と、第１スイッチング素子Ｑ１と、第２スイッチング素子Ｑ２を含むＡＲＣＰ回路４と、第３スイッチング素子Ｑ３と、整流平滑回路５とを備える。
【0018】
入力端子Ｔ１および出力端子Ｔ２は、高電位側の端子であり、入力端子Ｔ１’および出力端子Ｔ２’は、低電位側の端子である。入力端子Ｔ１，Ｔ１’間には、コンデンサＣ１が接続されている。
【0019】
第１トランスＴＲ１は、一次巻線Ｎ１１および二次巻線Ｎ１２を備える絶縁トランスである。一次巻線Ｎ１１および二次巻線Ｎ１２は、コイルの巻き方向が逆になっている。一次巻線Ｎ１１の一端（黒丸側）は、入力端子Ｔ１に接続され、一次巻線Ｎ１１の他端は、第１スイッチング素子Ｑ１の電流路を介して入力端子Ｔ１’に接続される。二次巻線Ｎ１２の一端（黒丸側）は、出力端子Ｔ２’に接続され、二次巻線Ｎ１２の他端は出力端子Ｔ２に接続される。
【0020】
制御回路２は、ＰＷＭ制御を行うための汎用のフライバックコンバータ制御ＩＣである。制御回路２は、例えば、ＣＭＯＳで構成され、制御信号（本実施形態では、ＰＷＭ信号）を出力する。制御回路２の制御信号は、駆動回路３を介して、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２および第３スイッチング素子Ｑ３の各制御端子に印加される。
【0021】
駆動回路３は、制御回路２の制御信号に基づいて、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２および第３スイッチング素子Ｑ３をオン／オフさせる回路である。駆動回路３は、ダイオードＤ１～Ｄ３と、抵抗Ｒ１～Ｒ５と、本発明の「第１遅延回路」に相当する遅延回路３ａと、本発明の「第２遅延回路」に相当するコンデンサＣ２とを備える。遅延回路３ａは、例えば、コンデンサで構成される。
【0022】
駆動回路３に入力された制御信号は、ダイオードＤ１、遅延回路３ａおよび抵抗Ｒ１を介して第１スイッチング素子Ｑ１の制御端子に印加され、抵抗Ｒ２を介して第２スイッチング素子Ｑ２の制御端子に印加され、ダイオードＤ１、遅延回路３ａ、抵抗Ｒ３およびコンデンサＣ２を介して第３スイッチング素子Ｑ３の制御端子に印加される。
【0023】
駆動回路３では、ダイオードＤ２および抵抗Ｒ４が、第１スイッチング素子Ｑ１の制御端子に印加された電圧を引き抜く経路となり、ダイオードＤ３および抵抗Ｒ５が、第３スイッチング素子Ｑ３の制御端子に印加された電圧を引き抜く経路となる。
【0024】
第１スイッチング素子Ｑ１は、例えば、ＦＥＴ（本実施形態では、ＮチャネルＭＯＳＦＥＴ）で構成される。第１スイッチング素子Ｑ１は、ゲートが駆動回路３の抵抗Ｒ１に接続され、ドレインが第１トランスＴＲ１の一次巻線Ｎ１１を介して入力端子Ｔ１に接続され、ソースが入力端子Ｔ１’に接続される。第１スイッチング素子Ｑ１のゲート・ソース間には、セルフターンオン現象を防止するための抵抗Ｒ６が設けられている。
【0025】
ＡＲＣＰ回路４は、コンデンサＣ３と、第２トランスＴＲ２と、ダイオードＤ４，Ｄ５と、第２スイッチング素子Ｑ２と、抵抗Ｒ７とを備える。
【0026】
コンデンサＣ３は、本発明の「第１共振コンデンサ」に相当し、第１スイッチング素子Ｑ１のドレイン・ソース間に接続される。
【0027】
第２トランスＴＲ２は、主巻線Ｎ２１および補助巻線Ｎ２２を備える絶縁トランスである。主巻線Ｎ２１は、本発明の「第１共振コイル」に相当し、一端（黒丸側）が第１スイッチング素子Ｑ１のドレインに接続される。主巻線Ｎ２１は、リーケージインダクタンスＬ１を有し、コンデンサＣ３からの放電電流は、コンデンサＣ３の静電容量とリーケージインダクタンスＬ１の値とで決定される共振電流となる。補助巻線Ｎ２２は、一端および他端がダイオードＤ４，Ｄ５を介して入力端子Ｔ１に接続され、センタータップが入力端子Ｔ１’に接続される。
【0028】
第２スイッチング素子Ｑ２は、例えば、ＦＥＴ（本実施形態では、ＮチャネルＭＯＳＦＥＴ）で構成される。第２スイッチング素子Ｑ２は、ゲートが駆動回路３の抵抗Ｒ２に接続され、ドレインが第２トランスＴＲ２の主巻線Ｎ２１を介して第１スイッチング素子Ｑ１のドレインに接続され、ソースが入力端子Ｔ１’に接続される。第２スイッチング素子Ｑ２のゲート・ソース間には、セルフターンオン現象を防止するための抵抗Ｒ７が設けられている。
【0029】
第３スイッチング素子Ｑ３は、例えば、バイポーラトランジスタ（本実施形態では、ＮＰＮ型のバイポーラトランジスタ）で構成される。第３スイッチング素子Ｑ３は、ベースが駆動回路３の抵抗Ｒ３および抵抗Ｒ５に接続され、コレクタが抵抗Ｒ２と第２スイッチング素子Ｑ２のゲートとの接続点に接続され、エミッタが入力端子Ｔ１’に接続される。第３スイッチング素子Ｑ３のベース・エミッタ間には、コンデンサＣ２および抵抗Ｒ８が接続される。
【0030】
整流平滑回路５は、本発明の「直流化回路」に相当し、ダイオードＤ６とコンデンサＣ４とを備える。第１トランスＴＲ１の二次巻線Ｎ１２に誘起された二次側電圧は、整流平滑回路５によって整流および平滑され、出力端子Ｔ２，Ｔ２’から出力される。
【0031】
次に、図１および図２を参照し、フライバックコンバータ１Ａの動作について説明する。図２において、（Ａ）は制御信号、（Ｂ）は第２スイッチング素子Ｑ２のゲート電圧、（Ｃ）は第１スイッチング素子Ｑ１のゲート電圧、（Ｄ）は第２スイッチング素子Ｑ２のドレイン電流、（Ｅ）は第１スイッチング素子Ｑ１のドレイン電流の状態を示す。
【0032】
制御回路２からハイレベルの制御信号（例えば、Ｖａ［Ｖ］の電圧信号）が出力されると、制御信号は抵抗Ｒ２を介して第２スイッチング素子Ｑ２のゲートに印加され、第２スイッチング素子Ｑ２がオンする（図２の時刻ｔ１）。
【0033】
第２スイッチング素子Ｑ２がオンすると、コンデンサＣ３に充電された電荷が、放電電流として第２トランスＴＲ２の主巻線Ｎ２１および第２スイッチング素子Ｑ２の電流路（ドレイン・ソース間）を流れる。コンデンサＣ３からの放電電流は、コンデンサＣ３の静電容量とリーケージインダクタンスＬ１の値とで決定される共振電流となるため、正弦波状に緩やかに変化する（図２（Ｄ）参照）。その結果、第２スイッチング素子Ｑ２がオンするときは、第２スイッチング素子Ｑ２のスイッチングロスは低減される。
【0034】
コンデンサＣ３からの放電電流が第２トランスＴＲ２の主巻線Ｎ２１に流れると、第２トランスＴＲ２の補助巻線Ｎ２２に電圧が誘起される。補助巻線Ｎ２２に誘起された電圧は、ダイオードＤ４を介してコンデンサＣ１に回生される。コンデンサＣ３からの放電電流が流れ終り、主巻線Ｎ２１の電圧極性が反転すると、補助巻線Ｎ２２に誘起された電圧も極性が反転する。この極性が反転した反転電圧は、ダイオードＤ５を介してコンデンサＣ１に回生される。
【0035】
制御回路２から出力されたハイレベルの制御信号は、ダイオードＤ１、遅延回路３ａおよび抵抗Ｒ１を介して第１スイッチング素子Ｑ１のゲートに印加される。このため、第１スイッチング素子Ｑ１は、第２スイッチング素子Ｑ２と比較して遅延回路３ａで設定された遅延時間だけ遅れてオンする。本実施形態では、第２スイッチング素子Ｑ２を流れるコンデンサＣ３からの放電電流がゼロになった時点（図２の時刻ｔ２）で第１スイッチング素子Ｑ１がオンするように、遅延回路３ａの遅延時間が設定される。
【0036】
これにより、第１スイッチング素子Ｑ１がオンするときは、コンデンサＣ３からの放電電流がゼロになり、かつ第２スイッチング素子Ｑ２がオンしているため第１スイッチング素子Ｑ１のドレイン・ソース間の電圧はゼロ付近になる。その結果、第１スイッチング素子Ｑ１がオンするときのスイッチングロスは低減される。
【0037】
遅延回路３ａを経由したハイレベルの制御信号は、抵抗Ｒ３およびコンデンサＣ２を介して第３スイッチング素子Ｑ３のベースに印加される。このため、第３スイッチング素子Ｑ３は、第１スイッチング素子Ｑ１と比較するとコンデンサＣ２による遅延時間だけ遅れてオンする。第３スイッチング素子Ｑ３がオンすると、第３スイッチング素子Ｑ３のコレクタ・エミッタ間が第２スイッチング素子Ｑ２のゲート電圧Ｖ２を引き抜くための経路となるため、第２スイッチング素子Ｑ２がオフする（図２の時刻ｔ３）。
【0038】
第２スイッチング素子Ｑ２がオフするときは、第２スイッチング素子Ｑ２のドレイン電流がゼロになり、かつ第１スイッチング素子Ｑ１がオンしているため第２スイッチング素子Ｑ２のドレイン・ソース間の電圧はゼロ付近になる。その結果、第２スイッチング素子Ｑ２がオフするときのスイッチングロスは低減される。
【0039】
制御回路２からローレベルの制御信号（例えば、０［Ｖ］の電圧信号）が出力されると、第１スイッチング素子Ｑ１のゲート電圧Ｖ１はダイオードＤ２および抵抗Ｒ４を介して引き抜かれるため、第１スイッチング素子Ｑ１はオフする（図２の時刻ｔ４）。また、第２スイッチング素子Ｑ２はオフ状態を維持する。
【0040】
第１スイッチング素子Ｑ１がオフすると、第１スイッチング素子Ｑ１のドレイン・ソース間の電圧は、ゼロ付近からコンデンサＣ３の充電に応じて徐々に上昇する。このため、第１スイッチング素子Ｑ１がオフするときのスイッチングロスは低減され、スイッチングノイズも低減される。
【0041】
結局、第１実施形態に係るフライバックコンバータ１Ａによれば、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２のスイッチングロスが低減されるため、電力変換効率を改善することができ、かつスイッチングノイズ（特に、第１スイッチング素子Ｑ１のオフ時のスイッチングノイズ）を低減することができる。
【0042】
さらに、第１実施形態に係るフライバックコンバータ１Ａによれば、制御回路２として、マイコンを使用することなく、汎用のフライバックコンバータ制御ＩＣを使用できるため、構成を簡素化して低コスト化を図ることができる。
【0043】
［第２実施形態］
図３に、本発明の第２実施形態に係るフライバックコンバータ１Ｂを示す。フライバックコンバータ１Ｂは、ＡＲＣＰ回路４に含まれる第２トランスＴＲ２の補助巻線Ｎ２２およびダイオードＤ４，Ｄ５の接続先が第１実施形態と異なり、それ以外の構成が第１実施形態と共通する。
図３に、本発明の第２実施形態に係るフライバックコンバータ１Ｂを示す。フライバックコンバータ１Ｂは、ＡＲＣＰ回路４に含まれる第２トランスＴＲ２の補助巻線Ｎ２２およびダイオードＤ４，Ｄ５の接続先が第１実施形態と異なり、それ以外の構成が第１実施形態と共通する。
【0044】
補助巻線Ｎ２２は、一端および他端がダイオードＤ４，Ｄ５を介して第１トランスＴＲ１の二次側に設けられたコンデンサＣ４の一端に接続され、センタータップがコンデンサＣ４の他端に接続される。この構成により、補助巻線Ｎ２２に誘起された電圧（または反転電圧）は、ダイオードＤ４（またはＤ５）を介してコンデンサＣ４に回生される。
【0045】
本実施形態のように、補助巻線Ｎ２２による回生を第１トランスＴＲ１の二次側に移動させることで、ダイオードＤ４，Ｄ５として、一般的なｐｎ接合ダイオードではなく、耐圧は低いがスイッチング速度が早くＶＦの低いダイオード（例えば、ショットキーバリアダイオード）を使用することができる。
【0046】
［変形例］
以上、本発明に係るフライバックコンバータの実施形態について説明したが、本発明は上記実施形態に限定されるものではない。
以上、本発明に係るフライバックコンバータの実施形態について説明したが、本発明は上記実施形態に限定されるものではない。
【0047】
本発明のフライバックコンバータは、第１トランスと、第１トランスの一次側に設けられた第１スイッチング素子と、制御信号を出力する制御回路と、制御信号に基づいて第１スイッチング素子をオン／オフさせる駆動回路と、第１トランスの二次側に設けられた直流化回路と、第１スイッチング素子の電流路の両端に接続された第１共振コンデンサと、第１共振コンデンサに直列接続された第１共振コイルと、第１共振コンデンサからの放電電流が第１共振コイルを介して共振電流として流れる第２スイッチング素子とを備え、駆動回路が、第２スイッチング素子をオンさせた後、第２スイッチング素子を流れる放電電流がゼロになってから第１スイッチング素子をオンさせて、第２スイッチング素子をオフさせるのであれば、適宜構成を変更できる。
【0048】
本発明の第１遅延回路は、第２スイッチング素子がオンした後、第２スイッチング素子を流れる放電電流がゼロになってから第１スイッチング素子がオンするように、遅延時間が設定されているのであれば、適宜構成を変更できる。
【0049】
本発明の第２遅延回路は、第１スイッチング素子がオンした後、第３スイッチング素子に経路（第２スイッチング素子の制御端子に印加される電圧を引き抜くための経路）を形成させるのであれば、適宜構成を変更できる。
【符号の説明】
【0050】
１Ａ，１Ｂ フライバックコンバータ
２ 制御回路
３ 駆動回路
３ａ 遅延回路
４ ＡＲＣＰ回路
５ 整流平滑回路
２ 制御回路
３ 駆動回路
３ａ 遅延回路
４ ＡＲＣＰ回路
５ 整流平滑回路
【図1】
【図2】
【図3】
【図4】