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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022109849
(43)【公開日】2022-07-28
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
H01L 27/11578 20170101AFI20220721BHJP
H01L 21/336 20060101ALI20220721BHJP
【ＦＩ】
H01L27/11578
H01L29/78 371
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2021039311
(22)【出願日】2021-03-11
(31)【優先権主張番号】17/149,782
(32)【優先日】2021-01-15
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】599129074
【氏名又は名称】旺宏電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】110000877
【氏名又は名称】龍華国際特許業務法人
(72)【発明者】
【氏名】陳 威臣
(72)【発明者】
【氏名】呂 函庭
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP79
5F083ER21
5F083GA01
5F083GA05
5F083GA06
5F083GA10
5F083JA02
5F083JA04
5F083JA19
5F083JA39
5F083JA56
5F083KA01
5F101BA46
5F101BA47
5F101BB02
5F101BD30
5F101BD34
5F101BE07
(57)【要約】 （修正有）
【課題】電力を維持しながらデバイスのサイズを縮小する、小型化した半導体デバイスを提供する。
【解決手段】メモリデバイスは、基板３００上に、ソース要素６１０と、ドレイン要素６２０と、チャネル層４００と、制御電極層１００と、メモリ層５００と、を備える。チャネル層は、個別にソース要素と、ドレイン要素との間に電気的に接続され、制御電極層とチャネル層との間のメモリ層内にメモリセルが画定される。また電気的に接続されたより厚いチャネル部分およびより薄いチャネル部分を含み、厚いチャネル部分と制御電極層との間のメモリ層内にメモリセルが画定される。またチャネル層及び制御電極層は、第１方向に交互に配置され、互いに重なる。制御電極層とチャネル層との間のメモリ層内にメモリセルが画定される。
【選択図】図１Ｃ
【解決手段】メモリデバイスは、基板３００上に、ソース要素６１０と、ドレイン要素６２０と、チャネル層４００と、制御電極層１００と、メモリ層５００と、を備える。チャネル層は、個別にソース要素と、ドレイン要素との間に電気的に接続され、制御電極層とチャネル層との間のメモリ層内にメモリセルが画定される。また電気的に接続されたより厚いチャネル部分およびより薄いチャネル部分を含み、厚いチャネル部分と制御電極層との間のメモリ層内にメモリセルが画定される。またチャネル層及び制御電極層は、第１方向に交互に配置され、互いに重なる。制御電極層とチャネル層との間のメモリ層内にメモリセルが画定される。
【選択図】図１Ｃ
【特許請求の範囲】
【請求項1】
ソース要素と、
ドレイン要素と、
個別に前記ソース要素と、前記ドレイン要素との間に電気的に接続されたチャネル層と、
制御電極層と、
メモリ層と、を備えるメモリデバイスであって、
前記制御電極層と前記チャネル層との間の前記メモリ層内にメモリセルが画定された、メモリデバイス。
ドレイン要素と、
個別に前記ソース要素と、前記ドレイン要素との間に電気的に接続されたチャネル層と、
制御電極層と、
メモリ層と、を備えるメモリデバイスであって、
前記制御電極層と前記チャネル層との間の前記メモリ層内にメモリセルが画定された、メモリデバイス。
【請求項2】
前記チャネル層は、前記メモリ層により垂直方向に互いに分離されている、請求項１に記載のメモリデバイス。
【請求項3】
前記チャネル層は、それぞれ前記メモリ層との第１界面を有し、前記第１界面は屈曲面を含む、請求項１または２に記載のメモリデバイス。
【請求項4】
前記制御電極層は、それぞれ前記メモリ層との第２界面を有し、前記第２界面は屈曲面を含む、請求項３に記載のメモリデバイス。
【請求項5】
前記第１界面の前記屈曲面は、前記第２界面の前記屈曲面と同様の形状を有する、請求項４に記載のメモリデバイス。
【請求項6】
前記メモリセルは、前記第１界面と前記第２界面との間の前記メモリ層内に画定される、請求項４または５に記載のメモリデバイス。
【請求項7】
互いに電気的に接続されたより厚いチャネル部分およびより薄いチャネル部分を含むチャネル要素と、
制御電極層と、
メモリ層と、を備えるメモリデバイスであって、
前記より厚いチャネル部分と前記制御電極層との間の前記メモリ層内にメモリセルが画定された、メモリデバイス。
制御電極層と、
メモリ層と、を備えるメモリデバイスであって、
前記より厚いチャネル部分と前記制御電極層との間の前記メモリ層内にメモリセルが画定された、メモリデバイス。
【請求項8】
前記より厚いチャネル部分および前記より薄いチャネル部分は交互に配置される、請求項７に記載のメモリデバイス。
【請求項9】
ソース要素と、
ドレイン要素と、をさらに備え、
前記チャネル要素は、前記ソース要素と、前記ドレイン要素との間に電気的に接続される、請求項７または８に記載のメモリデバイス。
ドレイン要素と、をさらに備え、
前記チャネル要素は、前記ソース要素と、前記ドレイン要素との間に電気的に接続される、請求項７または８に記載のメモリデバイス。
【請求項10】
絶縁層をさらに備え、
前記制御電極層および前記絶縁層は交互に配置され、
前記制御電極層は、前記より厚いチャネル部分の側壁チャネル面上にあり、
前記絶縁層は、前記より薄いチャネル部分の側壁チャネル面上にある、請求項７から９のいずれか一項に記載のメモリデバイス。
前記制御電極層および前記絶縁層は交互に配置され、
前記制御電極層は、前記より厚いチャネル部分の側壁チャネル面上にあり、
前記絶縁層は、前記より薄いチャネル部分の側壁チャネル面上にある、請求項７から９のいずれか一項に記載のメモリデバイス。
【請求項11】
前記チャネル要素は、チャネルフィルムおよびチャネル層を備え、
前記チャネルフィルムは、第１チャネルフィルム部分および第２チャネルフィルム部分を備え、
前記より厚いチャネル部分は、それぞれ前記チャネル層の１つと、前記第１チャネルフィルム部分の１つとを備え、
前記より薄いチャネル部分は、それぞれ前記第２チャネルフィルム部分の１つを備える、請求項７から１０のいずれか一項に記載のメモリデバイス。
前記チャネルフィルムは、第１チャネルフィルム部分および第２チャネルフィルム部分を備え、
前記より厚いチャネル部分は、それぞれ前記チャネル層の１つと、前記第１チャネルフィルム部分の１つとを備え、
前記より薄いチャネル部分は、それぞれ前記第２チャネルフィルム部分の１つを備える、請求項７から１０のいずれか一項に記載のメモリデバイス。
【請求項12】
前記より厚いチャネル部分は、それぞれ前記メモリ層との第１界面を有し、前記第１界面は湾曲面である、請求項７から１１のいずれか一項に記載のメモリデバイス。
【請求項13】
前記制御電極層は、それぞれ前記メモリ層との第２界面を有し、前記第２界面は湾曲面である、請求項１２に記載のメモリデバイス。
【請求項14】
前記第１界面の湾曲方向は、前記第２界面の湾曲方向と同様である、請求項１３に記載のメモリデバイス。
【請求項15】
前記メモリセルは、前記第１界面と前記第２界面との間の前記メモリ層内に画定される、請求項１３または１４に記載のメモリデバイス。
【請求項16】
制御電極層と、
チャネル層であって、前記チャネル層および前記制御電極層は、交互に配置され、第１方向に互いに重なる、前記チャネル層と、
メモリ層と、を備え、
前記制御電極層と前記チャネル層との間の前記メモリ層内にメモリセルが画定された、メモリデバイス。
チャネル層であって、前記チャネル層および前記制御電極層は、交互に配置され、第１方向に互いに重なる、前記チャネル層と、
メモリ層と、を備え、
前記制御電極層と前記チャネル層との間の前記メモリ層内にメモリセルが画定された、メモリデバイス。
【請求項17】
前記制御電極層は、それぞれ枝電極を備え、
前記枝電極および前記チャネル層は、前記第１方向に交互に配置された、請求項１６に記載のメモリデバイス。
前記枝電極および前記チャネル層は、前記第１方向に交互に配置された、請求項１６に記載のメモリデバイス。
【請求項18】
ソース要素と、
ドレイン要素と、をさらに備え、
前記チャネル層は、前記ソース要素と、前記ドレイン要素との間に電気的に接続される、請求項１６または１７に記載のメモリデバイス。
ドレイン要素と、をさらに備え、
前記チャネル層は、前記ソース要素と、前記ドレイン要素との間に電気的に接続される、請求項１６または１７に記載のメモリデバイス。
【請求項19】
前記制御電極層のうちの１つの制御電極層が、
第１枝電極と、
第２枝電極と、
前記第１枝電極と前記第２枝電極との間に電気的に接続された幹電極と、を備える、請求項１６から１８のいずれか一項に記載のメモリデバイス。
第１枝電極と、
第２枝電極と、
前記第１枝電極と前記第２枝電極との間に電気的に接続された幹電極と、を備える、請求項１６から１８のいずれか一項に記載のメモリデバイス。
【請求項20】
前記チャネル層は、前記制御電極層の前記第１方向におけるサイズよりも小さい、前記第１方向におけるサイズを有する、請求項１６から１９のいずれか一項に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、メモリデバイスに関する。
【背景技術】
【0002】
半導体技術の開発に伴い、半導体デバイスは小型化している。半導体技術において、フィーチャーサイズ縮小、並びに集積回路毎の動作速度、効率、密度、およびコスト改善が重要な目的である。顧客の要望と、市場の要求を満たすため、デバイスの電力を維持しながら、デバイスのサイズを縮小することが重要である。
【発明の概要】
【0003】
本開示は、メモリデバイスに関する。このメモリデバイスは、優れた動作効率を持つことができる。
【0004】
実施形態によると、メモリデバイスが提供される。上記メモリデバイスは、ソース要素と、ドレイン要素と、チャネル層と、制御電極層と、メモリ層と、を備える。上記チャネル層は、個別に上記ソース要素と、上記ドレイン要素との間に電気的に接続される。上記制御電極層と上記チャネル層との間の上記メモリ層内にメモリセルが画定される。
【0005】
別の実施形態によると、メモリデバイスが提供される。上記メモリデバイスは、チャネル要素と、制御電極層と、メモリ層と、を備える。上記チャネル要素は、互いに電気的に接続されたより厚いチャネル部分およびより薄いチャネル部分を含む。上記より厚いチャネル部分と上記制御電極層との間の上記メモリ層内にメモリセルが画定される。
【0006】
さらに別の実施形態によると、メモリデバイスが提供される。上記メモリデバイスは、制御電極層と、チャネル層と、メモリ層と、を備える。上記チャネル層および上記制御電極層は、第１方向に交互に配置され、互いに重なる。上記制御電極層と上記チャネル層との間の上記メモリ層内にメモリセルが画定される。
【0007】
本開示の上述およびその他の実施形態は、非限定的な実施形態についての以下の説明を参照するとよりよく理解されよう。以下の説明は、添付図面を参照して行われる。
【図面の簡単な説明】
【0008】
【図1A】実施形態におけるメモリデバイスの断面図である。
【0009】
【図1B】実施形態におけるメモリデバイスの立面図である。
【0010】
【図1C】実施形態におけるメモリデバイスの断面図である。
【0011】
【図1D】実施形態におけるメモリデバイスのソース要素、ドレイン要素、およびチャネル層を示す。
【0012】
【図2A】別の実施形態におけるメモリデバイスの断面図である。
【0013】
【図2B】別の実施形態におけるメモリデバイスの立面図である。
【0014】
【図2C】別の実施形態におけるメモリデバイスの断面図である。
【0015】
【図2D】別の実施形態におけるメモリデバイスのソース要素、ドレイン要素、およびチャネル要素を示す。
【0016】
【図3A】実施形態におけるメモリデバイスの製造方法を示す。
【図3B】実施形態におけるメモリデバイスの製造方法を示す。
【図4】実施形態におけるメモリデバイスの製造方法を示す。
【図5】実施形態におけるメモリデバイスの製造方法を示す。
【図6】実施形態におけるメモリデバイスの製造方法を示す。
【図7A】実施形態におけるメモリデバイスの製造方法を示す。
【図7B】実施形態におけるメモリデバイスの製造方法を示す。
【図7C】実施形態におけるメモリデバイスの製造方法を示す。
【図8A】実施形態におけるメモリデバイスの製造方法を示す。
【図8B】実施形態におけるメモリデバイスの製造方法を示す。
【図8C】実施形態におけるメモリデバイスの製造方法を示す。
【図9A】実施形態におけるメモリデバイスの製造方法を示す。
【図9B】実施形態におけるメモリデバイスの製造方法を示す。
【図9C】実施形態におけるメモリデバイスの製造方法を示す。
【0017】
【図10A】別の実施形態におけるメモリデバイスの製造方法を示す。
【図10B】別の実施形態におけるメモリデバイスの製造方法を示す。
【図10C】別の実施形態におけるメモリデバイスの製造方法を示す。
【図11A】別の実施形態におけるメモリデバイスの製造方法を示す。
【図11B】別の実施形態におけるメモリデバイスの製造方法を示す。
【図12A】別の実施形態におけるメモリデバイスの製造方法を示す。
【図12B】別の実施形態におけるメモリデバイスの製造方法を示す。
【図13】別の実施形態におけるメモリデバイスの製造方法を示す。
【0018】
【図14】比較例のメモリデバイスを示す。
【発明を実施するための形態】
【0019】
本開示の概念によると、メモリデバイスにおいて、チャネル層が制御電極層と異なる方向で重なり得、これによって、メモリセルに対応するアクティブチャネル部分は、有効チャネル幅をより大きく有することができ、メモリデバイスの動作効率を向上させる。本開示の別の概念によると、チャネル層は、個別にソース要素と、ドレイン要素との間に電気的に接続され得、これによって動作時に隣接するメモリセル間の干渉が防止できる。本開示のさらに別の概念によると、メモリデバイスにおいて、チャネル要素は、より厚いチャネル部分およびより薄いチャネル部分を含み、より厚いチャネル部分はメモリセルに対応するアクティブチャネル部分であり、したがって、このデバイスはより高いセル電流を有することができる。本開示は、実施形態において３Ｄ ＡＮＤメモリデバイスを例示するが、これに限定されない。
【0020】
図示は必ずしも縮尺どおりでなくてよく、具体的に示された本開示の実施形態とは別の実施形態もあり得る。したがって、明細書および図面は、限定的にではなく、例示として解されるものである。さらに、詳細な構成、製造段階、および材料の選択などの本開示の実施形態に開示された説明は単に例示のためのものであり、本開示の保護範囲を限定するものではない。実施形態の詳細な段階および要素は、実用時の実際の必要性に応じて変形、変更でき得る。本開示は、実施形態の説明に限定されない。図示においては、同一／同様の符号を使用して同一／同様の要素を示す。
【0021】
【0022】
【0023】
基板３００上で、第１方向Ｄ１（例えば、垂直方向、Ｚ方向、または基板３００上面に対して法線方向）に、制御電極層１００と、絶縁層２００とが交互に配置される。制御電極層１００は、絶縁層２００により互いに分離されている。チャネル層４００と、絶縁層２００とが、第１方向Ｄ１に交互に配置される。
【0024】
制御電極層１００は、幹電極１１０と、第１枝電極１２０と、第２枝電極１３０とを含む。幹電極１１０は、第１枝電極１２０と、第２枝電極１３０との間に電気的に接続され得る。制御電極層１００は、幹電極１１０の第１電極面１１１と、第１枝電極１２０の第２電極面１２２と、第２枝電極１３０の第３電極面１３３とを含む。第１電極面１１１は、第２電極面１２２と、第３電極面１３３との間にある。第１電極面１１１は、縦電極面または側壁電極面である。第２電極面１２２および第３電極面１３３は、互いに対向する横電極面である。第２電極面１２２は、基板３００に対向する電極面である。第３電極面１３３は、基板３００と反対側を向く電極面である。制御電極層１００は、第１枝電極１２０の第４電極面１２４と、第２枝電極１３０の第５電極面１３５とをさらに含む。第１枝電極１２０の第２電極面１２２は、幹電極１１０の第１電極面１１１と、第１枝電極１２０の第４電極面１２４との間にある。第２枝電極１３０の第３電極面１３３は、幹電極１１０の第１電極面１１１と、第２枝電極１３０の第５電極面１３５との間にある。実施形態において、制御電極層１００はワードライン（ＷＬ）として機能し得る。
【0025】
制御電極層１００の枝電極（第１枝電極１２０および第２枝電極１３０を含む）と、チャネル層４００とが、第１方向Ｄ１に交互に配置されている。チャネル層４００は、制御電極層１００の第１枝電極１２０および第２枝電極１３０の間に重なっている。制御電極層１００の幹電極１１０は、第２方向Ｄ２でチャネル層４００に重なり得る。チャネル層４００は、幹電極１１０の第１電極面１１１、第１枝電極１２０の第２電極面１２２、第２枝電極１３０の第３電極面１３３の間にある。第２方向Ｄ２は、水平方向、Ｘ方向、Ｙ方向、またはＸ－Ｙ平面内の任意の横方向などの、第１方向Ｄ１に略直交する横方向であり得る。
【0026】
チャネル層４００は、第１チャネル面４０１と、第２チャネル面４０２と、第３チャネル面４０３とを含む。第１チャネル面４０１は、第２チャネル面４０２と、第３チャネル面４０３との間にある。第１チャネル面４０１は、縦チャネル面または側壁チャネル面であり得る。第２チャネル面４０２および第３チャネル面４０３は、互いに反対側を向く横チャネル面であり得る。第２チャネル面４０２は、基板３００と反対側を向くチャネル面であり得る。第３チャネル面４０３は、基板３００に対向するチャネル面であり得る。
【0027】
第１チャネル面４０１と第１電極面１１１とは互いに対向し、第２方向Ｄ２に重なる。第２チャネル面４０２と、第２電極面１２２とは互いに対向し、第１方向Ｄ１に重なる。第３チャネル面４０３と、第３電極面１３３とは互いに対向し、第１方向Ｄ１に重なる。
【0028】
本実施形態において、チャネル層４００の第１方向Ｄ１におけるサイズＣＳは、制御電極層１００の幹電極１１０の第１方向Ｄ１におけるサイズＥＳ１よりも小さく、幹電極１１０の第１電極面１１１の第１方向Ｄ１におけるサイズＥＳ２よりも小さい。
【0029】
メモリ層５００は、第１メモリ層部分５１０と、第２メモリ層部分５２０と、第３メモリ層部分５３０とを含み得る。第１メモリ層部分５１０は、第２メモリ層部分５２０と、第３メモリ層部分５３０との間にある。第１メモリ層部分５１０は、チャネル層４００の第１チャネル面４０１と、制御電極層１００の第１電極面１１１との間にあり得る。第２メモリ層部分５２０は、チャネル層４００の第２チャネル面４０２と、制御電極層１００の第２電極面１２２との間にあり得る。第３メモリ層部分５３０は、チャネル層４００の第３チャネル面４０３と、制御電極層１００の第３電極面１３３との間にあり得る。メモリ層５００は、第４メモリ層部分５４０をさらに含み得る。第４メモリ層部分５４０は、第２メモリ層部分５２０と、第３メモリ層部分５３０との間に接続される。第４メモリ層部分５４０は、第１枝電極１２０の第４電極面１２４上にあり、第２枝電極１３０の第５電極面１３５上にある。チャネル層４００は、メモリ層５００の第２メモリ層部分５２０、第３メモリ層部分５３０、および第４メモリ層部分５４０により、第１方向に互いに分離される。
【0030】
チャネル層４００およびメモリ層５００は、その間に第１界面を有し得る。本実施形態において、第１界面は、第１チャネル面４０１、第２チャネル面４０２、および第３チャネル面４０３を含む。第１界面は、その間に夾角（９０度、鋭角、または鈍角など）を有し得る、第１チャネル面４０１、第２チャネル面４０２、および第３チャネル面４０３を含む屈曲面を含み得る。制御電極層１００およびメモリ層５００は、その間に第２界面を有し得る。本実施形態において、第２界面は、第１電極面１１１、第２電極面１２２、第３電極面１３３、第４電極面１２４、および第５電極面１３５を含む。第２界面は、その間に夾角（９０度、鋭角、または鈍角など）を有し得る、第１電極面１１１、第２電極面１２２、第３電極面１３３、第４電極面１２４、および第５電極面１３５を含む屈曲面を含み得る。本実施形態において、第１界面および第２界面は、同様または同じ屈曲形状を有する屈曲面を含む。メモリセルは、第１界面と第２界面との間のメモリ層５００の第１メモリ層部分５１０、第２メモリ層部分５２０、および第３メモリ層部分５３０内に画定され得る。
【0031】
図１Ｂから図１Ｄを参照する。図１Ｄは、ソース要素６１０、ドレイン要素６２０、およびチャネル層４００のみを示す。ソース要素６１０と、ドレイン要素６２０とは、絶縁要素７００により互いに分離され得る（図１Ａから図１Ｃ）。ソース要素６１０およびドレイン要素６２０は、第１方向Ｄ１に沿って延在する電極柱であり得る。チャネル層４００は、ソース要素６１０、ドレイン要素６２０、および絶縁要素７００外に配置され得る。チャネル層４００は、ソース要素６１０と、ドレイン要素６２０との間に電気的に接続される。即ち、本実施形態において、互いに分離されたチャネル層４００は、個別にソース要素６１０と、ドレイン要素６２０との間に電気的に接続される。
【0032】
図１４は、第１方向Ｄ１に沿って延在し、第２方向Ｄ２のみにおいて制御電極層１００に重なる、チャネルフィルム４７０Ｃを有する比較例のメモリデバイスを示す。比較例のメモリデバイスと比較して、図１Ａから図１Ｄを参照に示すメモリデバイスは少なくとも以下の利点がある。実施形態において、チャネル層４００は、第１方向Ｄ１と、第１方向Ｄ１に略直交する第２方向Ｄ２において、制御電極層１００に重なるため、メモリセルに対応するチャネル層４００は、メモリデバイスがより高速のプログラミング速度など、より良い動作効率を持つことができる、有効チャネル幅をより大きく有することができる。実施形態において、メモリデバイスは、ＩＳＰＰスロープおよびプログラムウィンドウをより大きく有することができる。実施形態において、チャネル層４００は個別にソース要素６１０と、ドレイン要素６２０との間に接続され、したがって動作時に隣接するメモリセル間の干渉が防止できる。一方、図１４における比較例のメモリデバイスにおいて、制御電極層１００間のチャネルフィルム４７０Ｃの部分は、メモリセル動作時の干渉を引き起こす、リーク電流路を形成し得る。
【0033】
【0034】
図２Ａから図２Ｃを参照する。図２Ａおよび図２Ｃは、図２Ｂの立面図におけるＡ－Ａ線およびＣ－Ｃ線にそれぞれ沿って図示された断面図である。制御電極層１００は、第１電極面１１１、第２電極面１２２、および第３電極面１３３を含む。第１電極面１１１は、第２電極面１２２と、第２電極面１２２に対向する第３電極面１３３との間にある。第１電極面１１１は、縦電極面または側壁電極面であり得る。第１電極面１１１は湾曲面であり得る。第２電極面１２２および第３電極面１３３は、互いに反対側を向く横電極面である。第２電極面１２２は、基板３００と反対側を向く電極面である。第３電極面１３３は、基板３００に対向する電極面である。
【0035】
制御電極層１００は、幹電極１１０と、第１枝電極１２０と、第２枝電極１３０とを含む。幹電極１１０は、第１枝電極１２０と、第２枝電極１３０との間に電気的に接続され得る。制御電極層１００の第１電極面１１１は、幹電極１１０、第１枝電極１２０、および第２枝電極１３０の電極面を含む。
【0036】
チャネル要素４６０は、チャネルフィルム４７０およびチャネル層４００を含む。
【0037】
チャネルフィルム４７０は、第１チャネルフィルム部分４７１および第２チャネルフィルム部分４７２を含み得る。第１チャネルフィルム部分４７１は第１チャネル面４７１１を有する。第２チャネルフィルム部分４７２は第２チャネル面４７２２を有する。チャネル層４００は、第１チャネルフィルム部分４７１の第１チャネル面４７１１上にあり得る。絶縁層２００は、第２チャネルフィルム部分４７２の第２チャネル面４７２２上にあり得る。チャネル層４００は、第１方向Ｄ１において互いに分離され得、チャネル層４００に接合された第１チャネルフィルム部分４７１と、第１チャネルフィルム部分４７１間に接続された第２チャネルフィルム部分４７２を通じて、互いに電気的に接続され得る。
【0038】
チャネル層４００は、蒸着法で形成され得る。実施形態において、チャネル層４００は、第１チャネルフィルム部分４７１の第１チャネル面４７１１からエピタキシャル法により成長することで形成され得る。実施形態において、チャネル層４００はレンズ状構造を有し得る。チャネル層４００は、第２方向Ｄ２に沿って、制御電極層１００に向かって小さくなるような、第１方向Ｄ１に変化するサイズを有する。例えば、第１チャネルフィルム部分４７１に隣接するチャネル層４００の部分が、第１方向Ｄ１の最大サイズを有し得る。第１チャネルフィルム部分４７１から離間したチャネル層４００の部分が、第１方向Ｄ１の最小サイズを有し得る。チャネル層４００のチャネル面４０４（側壁チャネル面）は、制御電極層１００に向かって張り出す湾曲面であり得る。実施形態において、チャネル層４００は図示の形状に限定されない。チャネル層４００は、蒸着法により第１チャネルフィルム部分４７１上に形成される、またはエピタキシャル法により第１チャネルフィルム部分４７１の第１チャネル面４７１１からの成長により形成されることの結果としての、任意の可能な形状を有し得る。
【0039】
制御電極層１００の枝電極（第１枝電極１２０および第２枝電極１３０を含む）と、チャネル層４００とが、第１方向Ｄ１に交互に配置され得る。チャネル層４００は、第１方向Ｄ１で、制御電極層１００の第１枝電極１２０および第２枝電極１３０の間に重なり得る。制御電極層１００の幹電極１１０は、第２方向Ｄ２でチャネル層４００に重なり得る。しかし、本開示はこれに限定されない。
【0040】
チャネル要素４６０は、より厚いチャネル部分４６１およびより薄いチャネル部分４６２を含む。より厚いチャネル部分４６１は、チャネル層４００と、チャネルフィルム４７０の第１チャネルフィルム部分４７１とを含む。より薄いチャネル部分４６２は、チャネルフィルム４７０の第２チャネルフィルム部分４７２を含むか、第２チャネルフィルム部分４７２から成る。より厚いチャネル部分４６１の第２方向Ｄ２のサイズＣＳ１は、より薄いチャネル部分４６２の第２方向Ｄ２のサイズＣＳ２よりも大きい。
【0041】
メモリ層５００は、第１メモリ層部分５１０と、第２メモリ層部分５２０と、第３メモリ層部分５３０とを含み得る。第１メモリ層部分５１０は、第２メモリ層部分５２０と、第３メモリ層部分５３０との間にある。第１メモリ層部分５１０は、チャネル層４００のチャネル面４０４と、制御電極層１００の第１電極面１１１との間にあり得る。第２メモリ層部分５２０は、制御電極層１００の第２電極面１２２と、絶縁層２００の下側絶縁面と間にあり得る。第３メモリ層部分５３０は、制御電極層１００の第３電極面１３３と、絶縁層２００の上側絶縁面と間にあり得る。制御電極層１００は、より厚いチャネル部分４６１の側壁チャネル面（またはチャネル層４００のチャネル面４０４）上にある。絶縁層２００は、より薄いチャネル部分４６２の側壁チャネル面（または第２チャネルフィルム部分４７２）上にある。
【0042】
チャネル層４００のチャネル面４０４は、メモリ層５００に接合され得る。したがって、チャネル層４００と、メモリ層５００との間の第１界面は、湾曲面であり得る。制御電極層１００の第１電極面１１１は、チャネル面４０４に対して相補的な形状を有する湾曲面であり得る。制御電極層１００の第１電極面１１１は、メモリ層５００の第１メモリ層部分５１０に接合され得る。したがって、制御電極層１００と、第１メモリ層部分５１０との間の第２界面は、湾曲面であり得る。第１界面および第２界面は、同様または同じ湾曲方向を有し得る。メモリセルは、メモリ層５００の第１メモリ層部分５１０内に画定され得る。
【0043】
図２Ａから図２Ｄを参照する。図２Ｄは、ソース要素６１０、ドレイン要素６２０、およびチャネル要素４６０のみを示す。チャネル要素４６０は、ソース要素６１０およびドレイン要素６２０外に配置され、ソース要素６１０と、ドレイン要素６２０との間に電気的に接続される。
【0044】
図１４は、第１方向Ｄ１に沿って延在するチャネルフィルム４７０Ｃのみを有する比較例のメモリデバイスを示す。チャネルフィルム４７０Ｃは、第２方向Ｄ２のサイズが均一である（即ち、均一の厚さ）。比較例のメモリデバイスと比較して、図２Ａから図２Ｄを参照に示すメモリデバイスは少なくとも以下の利点がある。実施形態において、より厚いチャネル部分４６１は、第１方向Ｄ１と、第１方向Ｄ１に略直交する第２方向Ｄ２において、制御電極層１００に重なるため、メモリセルに対応するより厚いチャネル部分４６１は、メモリデバイスがより高速のプログラミング速度など、より良い動作効率を持つことができる、有効チャネル幅をより大きく有することができる。実施形態において、メモリセルに対応するアクティブチャネル部分は、制御電極層１００の間のより薄いチャネル部分４６２（またはチャネルフィルム４７０／４７０Ｃ）よりも大きな厚さ（または第２方向Ｄ２におけるサイズ）を有するより厚いチャネル部分４６１である。したがって、メモリデバイスはより高いセル電流を有することができる。
【0045】
【0046】
図３Ａおよび図３Ｂを参照する。積層構造を形成するため、蒸着法により、絶縁層２００と、第１材料層８１０とが基板３００上に交互に積層され得る。基板３００は、例えばシリコンまたはその他半導体材料を含み得る。絶縁層２００は、第１材料層８１０と異なる材料を有し得る。実施形態において、絶縁層２００は、酸化ケイ素などの酸化物を含み得る。第１材料層８１０は窒化ケイ素などの窒化物を含み得る。しかし、本開示はこれに限定されない。積層構造に開口８２０が形成される。
【0047】
図４を参照する。開口８２０により露出された第１材料層８１０の部分は、エッチバック法により除去され、絶縁層２００間に凹部８３０が形成される。
【0048】
図５を参照する。第２材料層８４０が、基板３００と、積層構造との上に、蒸着法により形成され得る。第２材料層８４０は、凹部８３０により露出した、第１材料層８１０の側壁面と、絶縁層２００の下側絶縁面と上側絶縁面との上に形成され得る。第２材料層８４０は、開口８２０により露出された、絶縁層２００の側壁絶縁面と、基板３００の上面との上に形成され得る。さらに、第２材料層８４０は最も上部にある絶縁層２００の上面上に形成され得る。第２材料層８４０は、第１材料層８１０の材料と同じ材料を有し得る。実施形態において、第２材料層８４０は窒化ケイ素などの窒化物を含み得る。しかし、本開示はこれに限定されない。
【0049】
図６を参照する。開口８２０内、および最も上部にある絶縁層２００の上面上の、第２材料層８４０の部分が、エッチング法により除去され得、凹部８３０内の第２材料層８４０のその他部分が残留する。
【0050】
図７Ａから図７Ｃを参照する。図７Ａおよび図７Ｃは、図７Ｂの立面図におけるＡ－Ａ線およびＣ－Ｃ線にそれぞれ沿って図示された断面図である。開口８２０により露出された基板３００および絶縁層２００の側壁絶縁面上、および凹部８３０により露出された第２材料層８４０上に、メモリ層５００が蒸着法により形成され得る。実施形態において、メモリ層５００は、例えば酸化物層５７１、窒化物層５７２、および酸化物層５７３を含む、ＯＮＯ（ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ）構造を含み得る。しかし、本開示はこれに限定されない。メモリ層５００は、ＯＮＯＮＯ構造、ＯＮＯＮＯＮＯ構造、またはＢＥ－ＳＯＮＯＳ構造など、任意の種類の電荷捕獲構造を含み得る。例えば、電荷捕獲層は、窒化ケイ素などの窒化物、またはＡｌ２Ｏ３、ＨｆＯ２などの金属酸化物を含む、その他高Ｋ材料を使用し得る。チャネル層４００は、凹部８３０により露出されたメモリ層５００上に、蒸着法で形成され得る。チャネル層４００は、ポリシリコンまたは単結晶シリコンなどのシリコン、またはその他半導体材料を含み得る。絶縁要素７００は、開口８２０内に、蒸着法で形成され得る。絶縁要素７００は、酸化ケイ素などの酸化物を含み得る。しかし、本開示はこれに限定されない。絶縁要素７００内に、ソース要素６１０およびドレイン要素６２０が蒸着法により形成され得る。ソース要素６１０およびドレイン要素６２０は、ポリシリコンまたは単結晶シリコンなどのシリコン、またはその他半導体材料を含み得る。
【0051】
図８Ａから図８Ｃを参照する。図８Ａおよび図８Ｃは、図８Ｂの立面図におけるＡ－Ａ線およびＣ－Ｃ線にそれぞれ沿って図示された断面図である。第１材料層８１０および第２材料層８４０は、絶縁層２００間にスリット８５０が形成されるようにエッチング法により除去され得る。
【0052】
図９Ａから図９Ｃを参照する。図９Ａおよび図９Ｃは、図９Ｂの立面図におけるＡ－Ａ線およびＣ－Ｃ線にそれぞれ沿って図示された断面図である。制御電極層１００は、スリット８５０に充填されるように蒸着法で形成され得る。制御電極層１００は、タングステンなどの金属、またはその他導電材料を含み得る。
【0053】
【0054】
図１０Ａから図１０Ｃを参照する。図１０Ａおよび図１０Ｃは、図１０Ｂの立面図におけるＡ－Ａ線およびＣ－Ｃ線にそれぞれ沿って図示された断面図である。チャネルフィルム４７０は、開口８２０により露出した、第１材料層８１０の側壁面と、絶縁層２００の側壁絶縁面との上に形成され得る。チャネルフィルム４７０の第１チャネルフィルム部分４７１は、第１材料層８１０上にあり得る。チャネルフィルム４７０の第２チャネルフィルム部分４７２は、絶縁層２００上にあり得る。チャネルフィルム４７０は、ポリシリコンまたは単結晶シリコンなどのシリコンを含み得る。絶縁要素７００は、開口８２０内に形成され得る。ソース要素６１０およびドレイン要素６２０は、絶縁要素７００内、およびチャネルフィルム４７０の側壁チャネル面上に形成され得る。
【0055】
図１１Ａおよび図１１Ｂを参照する。図１１Ａは、図１１Ｂの立面図におけるＡ－Ａ線に沿って図示された断面図である。第１材料層８１０は、絶縁層２００間にスリット８５０を形成し、第１チャネルフィルム部分４７１の第１チャネル面４７１１を露出させるように除去され得る。
【0056】
図１２Ａおよび図１２Ｂを参照する。図１２Ａは、図１２Ｂの立面図におけるＡ－Ａ線に沿って図示された断面図である。チャネル層４００は、第１チャネルフィルム部分４７１上に形成され得る。チャネル層４００は、ポリシリコンまたは単結晶シリコンなどのシリコンを含み得る。チャネル層４００は、蒸着法で形成され得る。実施形態において、チャネル層４００は、スリット８５０により露出した、第１チャネルフィルム部分４７１の第１チャネル面４７１１から選択的エピタキシャル法により成長することで形成され得る。したがって、チャネル層４００は、第１チャネルフィルム部分４７１の第１チャネル面４７１１に接合される。実施形態において、エピタキシャル法により形成されたチャネル層４００は、チャネル層４００の中央部よりも薄い対向する端部から中央部に向かう方向に沿ってより厚くなる形状を有し得る。実施形態において、チャネル層４００は図示の形状に限定されない。チャネル層４００は、蒸着法により第１チャネルフィルム部分４７１上に形成される、またはエピタキシャル法により第１チャネルフィルム部分４７１の第１チャネル面４７１１からの成長により形成されることの結果としての、任意の可能な形状を有し得る。例えば、チャネル層４００のチャネル面４０４は、湾曲面、平面、または凹凸面であり得る。
【0057】
図１３を参照する。メモリ層５００は、スリット８５０により露出した、チャネル層４００のチャネル面４０４上、および絶縁層２００の上側および下側絶縁面上に形成され得る。実施形態において、メモリ層５００は、例えば酸化物層５７１、窒化物層５７２、および酸化物層５７３を含む、ＯＮＯ（ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ）構造を含み得る。しかし、本開示はこれに限定されない。制御電極層１００は、スリット８５０により露出した、メモリ層５００上に形成され得る。
【0058】
本開示を例示のため、例示的実施形態により説明してきたが、本開示はこれらに限定されないことが理解されよう。むしろ、様々な変更、並びに類似の構成及び手順を網羅することが意図されている。従って、添付の特許請求の範囲は、全てのそのような変更、並びに類似の構成及び手順を包含するよう、最も広い解釈が与えられるべきである。
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図12A】
【図12B】
【図13】
【図14】