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特開2022-110564ニューロン素子、ＡＤコンバータ及びニューラルネットワーク
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022110564
(43)【公開日】2022-07-29
(54)【発明の名称】ニューロン素子、ＡＤコンバータ及びニューラルネットワーク
(51)【国際特許分類】
G06N 3/063 20060101AFI20220722BHJP
G06G 7/60 20060101ALI20220722BHJP
【ＦＩ】
G06N3/063
G06G7/60
【審査請求】有
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2021006051
(22)【出願日】2021-01-18
(11)【特許番号】
(45)【特許公報発行日】2022-02-14
(71)【出願人】
【識別番号】591071230
【氏名又は名称】株式会社ソリトンシステムズ
(74)【代理人】
【識別番号】100115716
【弁理士】
【氏名又は名称】山本 隆雄
(72)【発明者】
【氏名】橋元 謙一
(72)【発明者】
【氏名】高村 和久
(72)【発明者】
【氏名】梶原 邦弘
(72)【発明者】
【氏名】林 輝彦
(57)【要約】
【課題】入力信号の情報欠落及び消費電力を抑制することができるニューロン素子、差動型のニューロン素子、ＡＤコンバータ及びニューラルネットワークを提供する。
【解決手段】ニューロン素子１０は、入力信号によって電荷が蓄積される電荷蓄積部１２と、電荷蓄積部１２に蓄積された電荷が第１の所定量を超えた場合に、電荷蓄積部１２から第２の所定量の電荷を排出する電荷排出部１３と、パルス信号を生成するパルス信号生成部１４と、を備えている。
【選択図】図１
【解決手段】ニューロン素子１０は、入力信号によって電荷が蓄積される電荷蓄積部１２と、電荷蓄積部１２に蓄積された電荷が第１の所定量を超えた場合に、電荷蓄積部１２から第２の所定量の電荷を排出する電荷排出部１３と、パルス信号を生成するパルス信号生成部１４と、を備えている。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力信号によって電荷が蓄積される第１の電荷蓄積部と、
前記第１の電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記第１の電荷蓄積部から第２の所定量の電荷を排出し、パルス信号を生成する信号処理部と、
を備えたニューロン素子。
前記第１の電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記第１の電荷蓄積部から第２の所定量の電荷を排出し、パルス信号を生成する信号処理部と、
を備えたニューロン素子。
【請求項2】
前記信号処理部は、前記パルス信号を生成するパルス信号生成部と、前記パルス信号生成部で生成された前記パルス信号に基づいて、前記第１の電荷蓄積部から前記第２の所定量の電荷を排出する電荷排出部と、を備える
請求項１に記載のニューロン素子。
請求項１に記載のニューロン素子。
【請求項3】
前記電荷排出部は、前記第１の電荷蓄積部と並列に接続されており、前記パルス信号生成部により前記パルス信号が生成される期間に所定の電流を流すことによって、前記第１の電荷蓄積部から前記第２の所定量の電荷を排出する定電流源と、前記第１の電荷蓄積部に蓄積された電荷が前記第１の所定量を超えたと判定したときにオン信号を出力する判定部と、を更に備え、
前記パルス信号生成部は、前記判定部から前記オン信号が入力される期間に、所定のデューティ比の前記パルス信号を生成する
請求項２に記載のニューロン素子。
前記パルス信号生成部は、前記判定部から前記オン信号が入力される期間に、所定のデューティ比の前記パルス信号を生成する
請求項２に記載のニューロン素子。
【請求項4】
前記入力信号の最大瞬間入力電流をＩｍａｘ、前記第１の電荷蓄積部の静電容量をＣＡ、前記第１の所定量を検出するための閾値電圧をＶｔｈ、電源電圧をＶＤＤ、前記第１の電荷蓄積部で発生する電圧が前記閾値電圧Ｖｔｈを超えた時点から前記定電流源が前記所定の電流を流す時点までの遅延時間をＤｃｍｐとした場合に、
Ｄｃｍｐ＜ＣＡ・ＶＤＤ／Ｉｍａｘ
を満たす
請求項３に記載のニューロン素子。
Ｄｃｍｐ＜ＣＡ・ＶＤＤ／Ｉｍａｘ
を満たす
請求項３に記載のニューロン素子。
【請求項5】
前記信号処理部は、前記第１の電荷蓄積部から前記第２の所定量の電荷を排出する電荷排出部と、前記電荷排出部によって排出された電荷に基づいて前記パルス信号を生成するパルス信号生成部と、を備える
請求項１に記載のニューロン素子。
請求項１に記載のニューロン素子。
【請求項6】
前記電荷排出部は、第２の電荷蓄積部と、前記第１の電荷蓄積部に蓄積された電荷が前記第１の所定量を超えたと判定したときに第１の選択信号を出力し、前記第１の電荷蓄積部に蓄積された電荷が前記第１の所定量を下回ったと判定したときに第２の選択信号を出力する判定部と、前記判定部から前記第１の選択信号が出力された場合に、前記第１の電荷蓄積部と前記第２の電荷蓄積部とが並列接続するように切り替え、前記判定部から前記第２の選択信号が出力された場合に、前記パルス信号生成部に相当する負荷抵抗と前記第２の電荷蓄積部とが並列接続するように切り替える接続切替部と、を更に備え、
前記負荷抵抗は、前記接続切替部によって前記第２の電荷蓄積部と並列接続したときに、前記第２の電荷蓄積部に蓄積された電荷に基づいて前記パルス信号に相当する電圧信号を生成する
請求項５に記載のニューロン素子。
前記負荷抵抗は、前記接続切替部によって前記第２の電荷蓄積部と並列接続したときに、前記第２の電荷蓄積部に蓄積された電荷に基づいて前記パルス信号に相当する電圧信号を生成する
請求項５に記載のニューロン素子。
【請求項7】
前記入力信号の最大瞬間入力電流をＩｍａｘ、前記第１の電荷蓄積部の静電容量をＣＡ、前記第１の所定量を検出するための閾値電圧をＶｔｈ、電源電圧をＶＤＤ、前記第２の電荷蓄積部の静電容量をＣＢ、前記負荷抵抗の抵抗値をＲ、前記第１の電荷蓄積部で発生する電圧が前記閾値電圧Ｖｔｈを跨いだ時点から前記接続切替部による前記切り替えが実行される時点までの遅延時間をＤｃｍｐとした場合に、
Ｄｃｍｐ＜（ＣＡ・ＣＢ）／（ＣＡ＋ＣＢ）（ＶＤＤ／Ｉｍａｘ－Ｒ）
を満たす
請求項６に記載のニューロン素子。
Ｄｃｍｐ＜（ＣＡ・ＣＢ）／（ＣＡ＋ＣＢ）（ＶＤＤ／Ｉｍａｘ－Ｒ）
を満たす
請求項６に記載のニューロン素子。
【請求項8】
第１の入力信号と、前記第１の入力信号の極性を反転させた第２の入力信号によって電荷が蓄積される電荷蓄積部と、
前記電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記電荷蓄積部から第２の所定量の電荷を排出し、第１のパルス信号及び当該第１のパルス信号の極性を反転させた第２のパルス信号を生成する信号処理部と、
を備えた差動型のニューロン素子。
前記電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記電荷蓄積部から第２の所定量の電荷を排出し、第１のパルス信号及び当該第１のパルス信号の極性を反転させた第２のパルス信号を生成する信号処理部と、
を備えた差動型のニューロン素子。
【請求項9】
入力信号によって電荷が蓄積される電荷蓄積部と、
前記電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記電荷蓄積部から第２の所定量の電荷を排出し、パルス信号を生成する信号処理部と、
前記信号処理部により生成された前記パルス信号に所定のデジタル処理を実施するデジタルフィルタと、
を備えたＡＤコンバータ。
前記電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記電荷蓄積部から第２の所定量の電荷を排出し、パルス信号を生成する信号処理部と、
前記信号処理部により生成された前記パルス信号に所定のデジタル処理を実施するデジタルフィルタと、
を備えたＡＤコンバータ。
【請求項10】
請求項１から請求項８のいずれか１項に記載の複数のニューロン素子を備え、
任意の前記ニューロン素子の入力信号は、少なくとも１つの外部入力信号及び少なくとも１つの他の前記ニューロン素子の出力信号の中から、少なくともいずれか１つについて重みづけ加算処理された信号であり、
前記任意の前記ニューロン素子の出力信号は、外部出力信号又は重みづけ処理を経て少なくとも１つの他の前記ニューロン素子の入力信号の少なくともいずれか１つとなる
ニューラルネットワーク。
任意の前記ニューロン素子の入力信号は、少なくとも１つの外部入力信号及び少なくとも１つの他の前記ニューロン素子の出力信号の中から、少なくともいずれか１つについて重みづけ加算処理された信号であり、
前記任意の前記ニューロン素子の出力信号は、外部出力信号又は重みづけ処理を経て少なくとも１つの他の前記ニューロン素子の入力信号の少なくともいずれか１つとなる
ニューラルネットワーク。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ニューロン素子、差動型のニューロン素子、ＡＤコンバータ及びニューラルネットワークに関する。
【背景技術】
【0002】
従来、重み付けされた入力スパイク信号から動作信号を生成するように構成されたシナプスと、当該動作信号の入力によって生成された膜信号の電圧と所定の閾値との比較に基づいて出力スパイク信号を生成するように構成されたニューロンとで構成されるスパイクニューラルネットワーク回路が開示されている（特許文献１参照）。
【0003】
特許文献１では、当該動作信号は電流信号として与えられ、各ニューロンは、前段の複数のニューロンから入力される当該電流信号によって内部キャパシタが充電された結果、当該内部キャパシタに電圧が発生し、その電圧が所定の閾値を超えた時に出力スパイク信号を発生させるといった振る舞いをする。
【0004】
また、ΔΣ変調を用いてアナログ信号をデジタル信号に変換するＡＤコンバータが知られている（非特許文献１及び非特許文献２参照）。
【0005】
図１５は、従来のΔΣ変調型ＡＤコンバータの基本構成を示す回路図である。
ΔΣ変調型ＡＤコンバータは、入力アナログ入力信号にΔΣ変調を実施し、１ビット変調パルス信号を生成するΔΣ変調部と、当該変調パルス信号を受信し、例えば時間軸上の所定範囲のパルスの受け数を数えてｎビットの出力デジタル信号へと変換するデジタルフィルタと、を備えている。
ΔΣ変調型ＡＤコンバータは、入力アナログ入力信号にΔΣ変調を実施し、１ビット変調パルス信号を生成するΔΣ変調部と、当該変調パルス信号を受信し、例えば時間軸上の所定範囲のパルスの受け数を数えてｎビットの出力デジタル信号へと変換するデジタルフィルタと、を備えている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願公開第２０２０／０１６０１４６号明細書
【非特許文献1】谷口研二，“ＬＳＩ設計のためのＣＭＯＳアナログ回路入門”，ＣＱ出版、２００４年１２月１日
【非特許文献2】“デルタ・シグマＡＤＣの基礎：デルタ・シグマ変調器について”，［ONLINE］，［令和３年１月１２日検索］，インターネット＜https://e2e.ti.com/blogs_/japan/b/analog/archive/2017/02/03/1-adc＞
【発明の概要】
【発明が解決しようとする課題】
【0007】
特許文献１の技術では、搭載されている内部キャパシタは高々１つである。その結果、当該内部キャパシタに、その電荷蓄積量の上限を超える電荷が流れ込んだ場合、当該内部キャパシタから溢れる電荷が廃棄される。すなわち、特許文献１の技術には、所定の閾値を超える電流が入力された場合、入力電流の過剰分に相当する電荷がすべて廃棄されてしまうことから、廃棄された電荷に相当する情報が欠落する問題がある。
【0008】
非特許文献１又は非特許文献２のΔΣ変調型ＡＤコンバータは、基準値近傍のパルス密度が高くなる。したがって、ΔΣ変調型ＡＤコンバータは、例えば基準値がゼロＶに設定された場合、入力アナログ信号がほとんどない場合であっても高パルス密度の変調パルス信号を生成する必要がある。すなわち、ΔΣ変調型ＡＤコンバータには、入力信号がほとんどない状態であっても、徒に電力を消費してしまう問題がある。
【0009】
本発明は、このような実情を鑑みて提案されたものであり、入力信号の情報欠落及び消費電力を抑制することができるニューロン素子、差動型のニューロン素子、ＡＤコンバータ及びニューラルネットワークを提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明に係るニューロン素子は、入力信号によって電荷が蓄積される第１の電荷蓄積部と、前記第１の電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記第１の電荷蓄積部から第２の所定量の電荷を排出し、パルス信号を生成する信号処理部と、を備えている。
【0011】
本発明に係る差動型のニューロン素子は、第１の入力信号と、前記第１の入力信号の極性を反転させた第２の入力信号によって電荷が蓄積される電荷蓄積部と、前記電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記電荷蓄積部から第２の所定量の電荷を排出し、第１のパルス信号及び当該第１のパルス信号の極性を反転させた第２のパルス信号を生成する信号処理部と、を備えている。
【0012】
本発明に係るＡＤコンバータは、入力信号によって電荷が蓄積される電荷蓄積部と、前記電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記電荷蓄積部から第２の所定量の電荷を排出し、パルス信号を生成する信号処理部と、前記信号処理部により生成された前記パルス信号に所定のデジタル処理を実施するデジタルフィルタと、を備えている。
【0013】
本発明に係るニューラルネットワークは、複数の前記ニューロン素子を備え、任意の前記ニューロン素子の入力信号は、少なくとも１つの外部入力信号及び少なくとも１つの他の前記ニューロン素子の出力信号の中から、少なくともいずれか１つについて重みづけ加算処理された信号であり、前記任意の前記ニューロン素子の出力信号は、外部出力信号又は重みづけ処理を経て少なくとも１つの他の前記ニューロン素子の入力信号の少なくともいずれか１つとなっている。
【発明の効果】
【0014】
本発明は、入力信号の情報欠落及び消費電力を抑制することができる。
【図面の簡単な説明】
【0015】
【図1】第１実施形態に係るニューロン素子の機能的な構成を示すブロック図である。
【図2】ニューロン素子の動作手順を示すフローチャートである。
【図3】ニューロン素子の構成例を示す回路図である。
【図4】ニューロン素子内の各信号の時間変化を示すタイミングチャートである。
【図5】遅延時間が長くなった場合のニューロン素子内の各信号の時間変化を示すタイミングチャートである。
【図6】第２実施形態に係るニューロン素子の構成例を示す回路図である。
【図7】ニューロン素子内の各信号の時間変化を示すタイミングチャートである。
【図8】正常に動作しない状態を引き起こす蓋然性が最も高い場合のニューロン素子内の各信号の時間変化を示すタイミングチャートである。
【図9】第３実施形態に係るニューロン素子の構成例を示す回路図である。
【図10】第４実施形態に係るＡＤコンバータの機能的な構成を示すブロック図である。
【図11】従来のΔΣ変調型ＡＤコンバータの入力アナログ信号、変調パルス信号、出力デジタル信号を示す波形図である。
【図12】第４実施形態に係るＡＤコンバータの入力アナログ信号、変調パルス信号、出力デジタル信号を示す波形図である。
【図13】ニューラルネットワークの構成例を示す図である。
【図14】ニューロン素子の出力信号ｘｉ（ｉ＝１，２，３）と重みづけ係数ｗｉ（ｉ＝１，２，３）との関係を示す図である。
【図15】従来のΔΣ変調型ＡＤコンバータの基本構成を示す回路図である。
【発明を実施するための形態】
【0016】
以下、本発明の実施形態について図面を参照しながら詳細に説明する。
［第１実施形態］
図１は、第１実施形態に係るニューロン素子１０の機能的な構成を示すブロック図である。
ニューロン素子１０は、入力部１１と、電荷蓄積部１２と、電荷排出部１３と、パルス信号生成部１４と、出力部１５と、制御部１６と、を備える。
［第１実施形態］
図１は、第１実施形態に係るニューロン素子１０の機能的な構成を示すブロック図である。
ニューロン素子１０は、入力部１１と、電荷蓄積部１２と、電荷排出部１３と、パルス信号生成部１４と、出力部１５と、制御部１６と、を備える。
【0017】
入力部１１は、外部から入力される電流信号（入力信号）を電荷蓄積部１２に供給する。なお、入力部１１は、例えば入力信号が電圧信号の場合は、その電圧信号を所定の手法を用いてそれと等価な電流信号に変換する。
【0018】
電荷蓄積部１２は、入力部１１から電流信号が供給され、電荷を蓄積する。
電荷排出部１３は、制御部１６の指示に基づいて又はパルス信号生成部１４で生成されるパルス信号に応じて、電荷蓄積部１２に蓄積された電荷を排出する。
電荷排出部１３は、制御部１６の指示に基づいて又はパルス信号生成部１４で生成されるパルス信号に応じて、電荷蓄積部１２に蓄積された電荷を排出する。
【0019】
パルス信号生成部１４は、制御部１６の指示に基づいて又は電荷排出部１３から排出される電荷に応じて、パルス信号を生成し、そのパルス信号を出力部１５へ供給する。
【0020】
出力部１５は、パルス信号生成部１４から供給されるパルス信号を外部へ出力する。なお、出力部１５は、必要があれば、パルス信号生成部１４から供給されるパルス信号の波形を所定の形に整形してから外部へ出力してもよい。
【0021】
制御部１６は、電荷蓄積部１２の電荷蓄積量を例えば電圧などとして測定する。制御部１６は、測定した電荷蓄積量（測定電荷蓄積量）が所定の閾値を超えた場合、パルス信号生成部１４に対してパルス信号の生成を指示し、測定電荷蓄積量が閾値を超えなくなった場合、パルス信号生成部１４に対してパルス信号の生成停止を指示する。
【0022】
または、制御部１６は、測定電荷蓄積量が所定の閾値を超えた場合、電荷排出部１３に対して、電荷蓄積部１２からの所定量の電荷の排出を指示し、測定電荷蓄積量が閾値を超えなくなった場合、電荷排出部１３に対して電荷の排出停止を指示する。
【0023】
なお、電荷排出部１３及びパルス信号生成部１４は、制御部１６から指示を受けて直ちに所定の処理を実施するのでなく、ある一定期間を経てから所定の処理を実施する。また、電荷排出部１３、パルス信号生成部１４は及び制御部１６は、先述のように互いに連携しており、電荷蓄積部１２の測定電荷蓄積量が所定の閾値を超えた場合に、それらがまとまったかたちで、電荷蓄積部１２から所定量の電荷を排出し、パルス信号を生成する信号処理部２０として機能する。
【0024】
図２は、ニューロン素子１０の動作手順を示すフローチャートである。
入力部１１は、外部から入力信号があった場合（ステップＳ１）、その入力信号を受信して電荷蓄積部１２に供給する（ステップＳ２）。なお、入力部１１は、入力信号が電圧信号の場合、その電圧信号を所定の手法を用いてそれと等価な電流信号に変換して、変換された電流信号を電荷蓄積部１２へ供給する。
入力部１１は、外部から入力信号があった場合（ステップＳ１）、その入力信号を受信して電荷蓄積部１２に供給する（ステップＳ２）。なお、入力部１１は、入力信号が電圧信号の場合、その電圧信号を所定の手法を用いてそれと等価な電流信号に変換して、変換された電流信号を電荷蓄積部１２へ供給する。
【0025】
電荷蓄積部１２は、入力部１１から入力信号が供給されると電荷を蓄積する（ステップＳ３）。
制御部１６は、電荷蓄積部１２の電荷蓄積量を例えば電圧として測定し（ステップＳ４）、その測定電荷蓄積量が所定の閾値を超えた場合は（ステップＳ５）、電荷排出部１３に対して、所定量の電荷の排出を指示する。これにより、電荷排出部１３は、電荷蓄積部１２から所定量の電荷を排出する（ステップＳ６）。なお、電荷蓄積部１２の測定電荷蓄積量が所定の閾値を超えていない場合は、電荷蓄積部１２の電荷は排出されずに、ステップＳ１へ戻る。
制御部１６は、電荷蓄積部１２の電荷蓄積量を例えば電圧として測定し（ステップＳ４）、その測定電荷蓄積量が所定の閾値を超えた場合は（ステップＳ５）、電荷排出部１３に対して、所定量の電荷の排出を指示する。これにより、電荷排出部１３は、電荷蓄積部１２から所定量の電荷を排出する（ステップＳ６）。なお、電荷蓄積部１２の測定電荷蓄積量が所定の閾値を超えていない場合は、電荷蓄積部１２の電荷は排出されずに、ステップＳ１へ戻る。
【0026】
次に、制御部１６は、パルス信号生成部１４に対して、パルス信号の生成を指示する。これにより、パルス信号生成部１４は、パルス信号を生成する（ステップＳ７）。なお、パルス信号生成部１４は、制御部１６からの指示を受けることなく、電荷排出部１３によって排出された電荷に応じて、パルス信号を生成してもよい。
【0027】
出力部１５は、パルス信号生成部１４で生成されたパルス信号を外部へ出力する（ステップＳ７）。そして、ステップＳ４へ戻る。なお、出力部１５は、必要に応じて、パルス信号生成部１４で生成されたパルス信号の波形を所定の形に整形してから外部へ出力してもよい。
【0028】
なお、制御部１６は、電荷蓄積部１２の測定電荷蓄積量が閾値を超えた場合に、まずはパルス信号生成部１４に指示を出し、続いて電荷排出部１３に指示を出してもよい。あるいは、電荷排出部１３は、制御部１６からの指示を受けることなく、パルス信号生成部１４で生成されるパルス信号に応じて、所定量の電荷を排出してもよい。
【0029】
ここで、電荷蓄積部１２の測定電荷蓄積量が閾値を超えた時から、電荷蓄積部１２から電荷が排出される時までに、所定の遅延時間がある。よって、この遅延時間では、電荷蓄積部１２には引き続き電荷が蓄積される。同様に、電荷蓄積部１２の測定電荷蓄積量が閾値を下回った時から、電荷蓄積部１２からの電荷の排出が停止する時までにも、所定の遅延時間がある。よって、この後者の遅延時間では、電荷蓄積部１２からは引き続き電荷が排出される。
【0030】
このように、ニューロン素子１０は、電荷蓄積部１２に蓄積された電荷蓄積量が所定の閾値を超えた場合、パルス信号を外部へ出力すると同時に、電荷蓄積部１２から所定量の電荷を排出させることで、電荷蓄積部１２の電荷が溢れないようにしている。換言すれば、ニューロン素子１０は、電荷蓄積部１２から溢れる電荷の量に応じたパルス信号を外部へ出力することで、廃棄された電荷に相当する情報の欠落が発生する問題を回避できる。
【0031】
【0032】
ニューロン素子１０Ａは、キャパシタＣＡ、キャパシタＣＢ、コンパレータＣＭＰ、スイッチＳＷＡ、ＳＷＢ、負荷抵抗Ｒを備えている。スイッチＳＷＡは、例えばＭＯＳトランジスタを用いたＳＰＤＴ（Ｓｉｎｇｌｅ－Ｐｏｌｅ Ｄｏｕｂｌｅ－Ｔｈｒｏｗ）スイッチであり、３つの端子ＳＷ１、ＳＷ２、ＳＷ３を有している。スイッチＳＷＡは、コンパレータＣＭＰからの制御（選択信号）に応じて、端子ＳＷ１及び端子ＳＷ３の間、又は端子ＳＷ２及び端子ＳＷ３の間が導通する。なお、スイッチＳＷＢもスイッチＳＷＡと同じ構成である。
【0033】
キャパシタＣＡの一方の端子は入力端子ＩＮに接続され、その他方の端子は接地されている。キャパシタＣＢの一方の端子はスイッチＳＷＡの端子ＳＷ３に接続され、その他方の端子はスイッチＳＷＢの端子ＳＷ３に接続されている。
【0034】
スイッチＳＷＡの端子ＳＷ１は、入力端子ＩＮに接続されている。スイッチＳＷＢの端子ＳＷ１は接地されている。
【0035】
スイッチＳＷＡの端子ＳＷ２は、負荷抵抗Ｒ及び出力端子ＯＵＴに接続されている。スイッチＳＷＢの端子ＳＷ２は接地されている。
【0036】
負荷抵抗Ｒの一方の端子はスイッチＳＷＡの端子ＳＷ２及び出力端子ＯＵＴに接続されており、その他方の端子は接地されている。このため、負荷抵抗Ｒは、スイッチＳＷＡを介してキャパシタＣＢから排出される電荷に応じてパルス信号を生成する機能を有する。
【0037】
コンパレータＣＭＰは、キャパシタＣＡに蓄積された電荷蓄積量を、入力端子ＩＮの電圧（＝キャパシタＣＡで発生する電圧）として測定し、測定した電圧（測定電圧ｖＡ）が所定の閾値電圧Ｖｔｈを超えたか否かを判定する。コンパレータＣＭＰは、測定電圧ｖＡが閾値電圧Ｖｔｈを超えている場合は選択信号ＳＷ１をスイッチＳＷＡ、ＳＷＢに供給し、測定電圧ｖＡが閾値電圧Ｖｔｈを超えていない場合は選択信号ＳＷ２をスイッチＳＷＡ、ＳＷＢに供給する。
【0038】
スイッチＳＷＡ、ＳＷＢは、コンパレータＣＭＰから選択信号が供給されると、次のように切り替わる。すなわち、スイッチＳＷＡ、ＳＷＢは、選択信号ＳＷ１が供給された場合は、端子ＳＷ１及び端子ＳＷ３の間が導通する（ＳＷ１に切り替わる）。また、スイッチＳＷＡ、ＳＷＢは、選択信号ＳＷ２が供給された場合は、端子ＳＷ２及び端子ＳＷ３の間が導通する（ＳＷ２に切り替わる）。
【0039】
このため、スイッチＳＷＡ、ＳＷＢに選択信号ＳＷ１が供給された場合、キャパシタＣＡとキャパシタＣＢは並列に接続される。他方、スイッチＳＷＡ、ＳＷＢに選択信号ＳＷ２が供給された場合、キャパシタＣＢと負荷抵抗Ｒは並列に接続され、キャパシタＣＢに蓄積された電荷が負荷抵抗Ｒを通じて放電する。
【0040】
なお、キャパシタＣＡの他方の端子、スイッチＳＷＢの端子ＳＷ１、ＳＷ２、負荷抵抗Ｒの他方の端子は、等電位であればよく、本実施形態のように接地される場合に限定されるものではない。
【0041】
ところで、スイッチＳＷＡ、ＳＷＢは、増加中の測定電圧ｖＡが閾値電圧Ｖｔｈを超えた時、又は減少中の測定電圧ｖＡが閾値電圧Ｖｔｈを下回った時に、直ちに切り替わるものではない。すなわち、増加中又は減少中の測定電圧ｖＡが閾値電圧Ｖｔｈを過ぎた又は下回った時から、実際にスイッチＳＷＡ、ＳＷＢが切り替わる時まで、所定の遅延時間Ｄｃｍｐがある。
【0042】
よって、測定電圧ｖＡは、閾値電圧Ｖｔｈを超えた時から遅延時間Ｄｃｍｐを経過するまでは上昇し続ける。そして、遅延時間Ｄｃｍｐ経過後にスイッチＳＷＡ、ＳＷＢがＳＷ１に切り替わる時点でキャパシタＣＡ、ＣＢが並列に接続されると、キャパシタＣＡに蓄積されていた電荷がキャパシタＣＢに流れ込み、その結果、測定電圧ｖＡは急激に低下する。
【0043】
キャパシタＣＡの測定電圧ｖＡが閾値電圧Ｖｔｈを下回った場合も同様である。すなわち、スイッチＳＷＡ、ＳＷＢがＳＷ１に切り替わって測定電圧ｖＡが急激に低下し閾値電圧Ｖｔｈを下回っても、その時から遅延時間Ｄｃｍｐを経過するまではキャパシタＣＡ、ＣＢの並列接続状態は保持される。そして、遅延時間Ｄｃｍｐ経過後にスイッチＳＷＡ、ＳＷＢがＳＷ２に切り替わる時点で、キャパシタＣＢは、キャパシタＣＡから分離され、負荷抵抗Ｒと並列接続される。
【0044】
遅延時間Ｄｃｍｐは、配線遅延、スイッチＳＷＡ、ＳＷＢを構成するＭＯＳトランジスタのゲート遅延、コンパレータＣＭＰに起因した遅延等の総和時間である。特に、コンパレータＣＭＰに起因した遅延は、その出力容量Ｃｏｕｔや相互コンダクタンスｇｍなどから決定される。従って、それらを適切に設計することによって、遅延時間Ｄｃｍｐが最適化される。
【0045】
以上のように構成されたニューロン素子１０Ａでは、外部から信号が入力されると、次のように動作する。
【0046】
図４は、ニューロン素子１０Ａ内の各信号の時間変化を示すタイミングチャートである。なお、初期状態において、図３に示すキャパシタＣＡ、ＣＢに蓄積されている電荷はゼロである。よって、キャパシタＣＡの測定電圧ｖＡは０である。そして、測定電圧ｖＡが閾値電圧Ｖｔｈを下回っていることから、スイッチＳＷＡ、ＳＷＢは、共にＳＷ２に切り替わっている。
【0047】
図４では、時刻ｔ＝０において、入力端子ＩＮに定電流ｉ＝Ｉが入力される。なお、実際には、入力端子ＩＮに入力される電流は一定ではない。
【0048】
ところで、ニューロン素子１０Ａの正常動作条件とは、最も厳しい状態、具体的には、許容される最大瞬間入力電流Ｉｍａｘが定電流として連続して入力される状態であっても、ニューロン素子１０Ａが正常に動作する条件をいう。ニューロン素子１０Ａは、この正常動作条件を満たす限り、Ｉｍａｘを超えない任意に変化する電流が入力される場合であっても正常に動作することが保証される。なお、正常動作条件の詳細については後述する。
【0049】
入力端子ＩＮに定電流ｉ＝Ｉが入力されると、キャパシタＣＡに電荷が蓄積され、キャパシタＣＡの測定電圧ｖＡが次第に上昇する。
【0050】
時刻ｔ＝ＴｔＳ１において、測定電圧ｖＡが閾値電圧Ｖｔｈを超えると、コンパレータＣＭＰは、選択信号ＳＷ１をスイッチＳＷＡ、ＳＷＢに供給する。その結果、スイッチＳＷＡ、ＳＷＢは、ＳＷ２からＳＷ１への切り替え動作を開始する。
【0051】
但し、先述したように、スイッチＳＷＡ、ＳＷＢのＳＷ２からＳＷ１への切り替えは直ちには実行されない。ＳＷ２からＳＷ１へ切り替わる時刻ｔは、時刻ｔ＝ＴｔＳ１から遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＳ１である。
【0052】
すなわち時刻ｔ＝ＴｔＳ１から時刻ｔ＝ＴＳ１においては、キャパシタＣＡには引き続き電荷が蓄積される。その結果、測定電圧ｖＡは閾値電圧Ｖｔｈを超えてもそのまま上昇し、時刻ｔ＝ＴＳ１直前にピーク電圧Ｖｐｋに到達する。
【0053】
時刻ｔ＝ＴＳ１において、スイッチＳＷＡ、ＳＷＢがＳＷ２からＳＷ１へ切り替わると、キャパシタＣＡとキャパシタＣＢが並列に接続され、キャパシタＣＡに蓄積されていた電荷がキャパシタＣＢに流れ込む。このため、キャパシタＣＡの測定電圧ｖＡは、指数関数的に低下する。また、キャパシタＣＢで発生する電圧ｖＢは、指数関数的に上昇する。
【0054】
但し、キャパシタＣＡ、ＣＢ間の寄生抵抗ｒが十分小さく、キャパシタＣＡ、ＣＢ間の時定数τ１は遅延時間Ｄｃｍｐと比較して無視できるものとする。この結果、時刻ｔ＝ＴＳ１を超えた瞬間、キャパシタＣＡに蓄積された電荷の一部がキャパシタＣＢに流れ込み、キャパシタＣＡ、ＣＢのそれぞれで発生する電圧ｖＡ、ｖＢは等しくＶｓｈになる。
【0055】
またこの時、測定電圧ｖＡ（＝ｖＢ＝Ｖｓｈ）は閾値電圧Ｖｔｈを下回るため、コンパレータＣＭＰが選択信号ＳＷ２をスイッチＳＷＡ、ＳＷＢに供給し、スイッチＳＷＡ、ＳＷＢがＳＷ１からＳＷ２への切り替え動作を開始する。この時の時刻をｔ＝ＴｔＳ２とする。
【0056】
但し、先述したように、測定電圧ｖＡ（＝ｖＢ＝Ｖｓｈ）が閾値電圧Ｖｔｈより低下しても、スイッチＳＷＡ、ＳＷＢのＳＷ１からＳＷ２への切り替えは直ちには実行されない。ＳＷ１からＳＷ２へ切り替わる時刻ｔは、時刻ｔ＝ＴｔＳ２から遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＳ２である。
【0057】
すなわち時刻ｔ＝ＴｔＳ２から時刻ｔ＝ＴＳ２においては、キャパシタＣＡ、ＣＢの両方には引き続き電荷が蓄積される。その結果、測定電圧ｖＡ（＝ｖＢ）はそのまま上昇し、時刻ｔ＝ＴＳ２の直前に電圧Ｖｂｋに到達する。
【0058】
なお、この時の測定電圧ｖＡの上昇速度（傾き）はＩ／（ＣＡ＋ＣＢ）であり、時刻ｔ＝０から時刻ｔ＝ＴｔＳ１までの測定電圧ｖＡの上昇速度（＝Ｉ／ＣＡ）よりは小さい。その理由は、入力定電流ｉ＝Ｉによって流れ込む電荷が、並列接続されたキャパシタＣＡ、ＣＢの両方に蓄積されるためである。
【0059】
スイッチＳＷＡ、ＳＷＢがＳＷ１からＳＷ２への切り替わると、キャパシタＣＢは負荷抵抗Ｒと並列に接続される。その結果、キャパシタＣＢに蓄積された電荷は、負荷抵抗Ｒを通じて排出され、キャパシタＣＢで発生する電圧ｖＢは、時定数τ２（＝Ｒ・ＣＢ）を持つ指数関数に従って急激に低下する。この電圧ｖＢが、出力端子ＯＵＴを介して、パルス信号として外部負荷に供給される。
【0060】
他方、キャパシタＣＡは、キャパシタＣＢから分離される。その結果、キャパシタＣＡには入力定電流ｉ＝Ｉによる電荷が流れ込み、キャパシタＣＡの測定電圧ｖＡは上昇する。この時の測定電圧ｖＡの上昇速度は、時刻ｔ＝０から時刻ｔ＝ＴｔＳ１までの測定電圧ｖＡの上昇速度（＝Ｉ／ＣＡ）と同じである。
【0061】
２回目の時刻ｔ＝ＴｔＳ１において、測定電圧ｖＡは再び閾値電圧Ｖｔｈを超えて、スイッチＳＷＡ、ＳＷＢがＳＷ２からＳＷ１への切り替え動作を開始する。そして、２回目の時刻ｔ＝ＴｔＳ１から遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＳ１において、スイッチＳＷＡ、ＳＷＢがＳＷ２からＳＷ１へ切り替わる。その結果、キャパシタＣＡに蓄積された電荷が、キャパシタＣＢに流れ込む。
【0062】
以上のように、第１実施形態のニューロン素子１０Ａは、定電流ｉ＝Ｉが入力端子ＩＮに入力された場合、ピーク電圧がＶｂｋ、周期が２・Ｄｃｍｐ＋（ＴｔＳ１－ＴＳ２）であるパルス電圧を出力端子ＯＵＴから出力する。
【0063】
つぎに、時刻ｔ＝０において定電流ｉ＝Ｉが入力端子ＩＮに入力される場合の、ニューロン素子１０Ａの２つの正常動作条件について説明する。
【0064】
第１の正常動作条件は、時刻ｔ＝ＴＳ１での測定電圧ｖＡ（＝Ｖｐｋ）が電源電圧ＶＤＤを超えないことである。すなわち第１の正常動作条件は、式（１）で与えられる。
【0065】
ＶＤＤ＞Ｖｐｋ＝ Ｖｔｈ＋（Ｉ・Ｄｃｍｐ）／ＣＡ …（１）
【0066】
ここで右側の等式の第２項は、時刻ｔ＝ＴｔＳ１から時刻ｔ＝ＴＳ１までの間に、キャパシタＣＡに流れ込んだ電荷によって、測定電圧ｖＡが上昇した分を表す。
【0067】
第２の正常動作条件については、遅延時間Ｄｃｍｐが十分長くなった場合を考える。このとき、キャパシタＣＡのピーク電圧Ｖｐｋが電源電圧ＶＤＤを超えないように、閾値電圧Ｖｔｈを大きく下げたとする。
【0068】
しかし、その結果、スイッチＳＷＡ、ＳＷＢがＳＷ１に切り替わっている状態、すなわちキャパシタＣＡとキャパシタＣＢが並列接続された状態で、測定電圧ｖＡ（＝ｖＢ）が閾値電圧Ｖｔｈを超える状況が起こり得る。
【0069】
図５は、遅延時間Ｄｃｍｐが長くなった場合のニューロン素子１０Ａ内の各信号の時間変化を示すタイミングチャートである。
【0070】
図５では、測定電圧ｖＡ（＝ｖＢ）が閾値電圧Ｖｔｈを超えても、キャパシタＣＡとキャパシタＣＢの並列接続が保持されている状況が示されている。その後、時刻ｔ＝ＴＳ２において、キャパシタＣＡとキャパシタＣＢが分離される。この直前の測定電圧ｖＡ（＝ｖＢ）の値はＶｂｋである。
【0071】
一方、コンパレータＣＭＰは、キャパシタＣＡとキャパシタＣＢの並列接続が保持された状況であっても、測定電圧ｖＡ（＝ｖＢ）が閾値電圧Ｖｔｈを超えた段階（時刻ｔ＝ＴｔＳ１）で、選択信号ＳＷ１を出力する。その後、時刻ｔ＝ＴＳ１において、スイッチＳＷＡ、ＳＷＢは、ＳＷ１に切り替わる。
【0072】
これより、スイッチＳＷＡ、ＳＷＢによるＳＷ１からＳＷ２への切り替えと、ＳＷ２からＳＷ１への切り替えとの各々において、ＳＷ切り替え動作の開始から実際にＳＷの切り替えが有効になるまでの期間がオーバーラップする。具体的には、図５において、時刻ｔ＝ＴｔＳ１から時刻ｔ＝ＴＳ１までの期間と、時刻ｔ＝ＴｔＳ２から時刻ｔ＝ＴＳ２までの期間において、時刻ｔ＝ＴｔＳ１から時刻ｔ＝ＴＳ２までの期間が、オーバーラップする。
【0073】
その結果、スイッチＳＷＡ、ＳＷＢが実際にＳＷ２に切り替わっている期間が短くなる。そして、キャパシタＣＢの放電時間が短くなるため、電荷が十分に排出されなくなり、キャパシタＣＢに残留電荷が存在することになる。
【0074】
その後、スイッチＳＷＡ、ＳＷＢが実際にＳＷ１に切り替わってキャパシタＣＡとキャパシタＣＢが並列に接続された時、当該残留電荷は両者で共有されることになり、キャパシタＣＡ、ＣＢで発生する電圧Ｖｓｈは、その残留電荷の分だけ底上げされる。
【0075】
その結果、測定電圧ｖＡ（＝ｖＢ）が閾値電圧Ｖｔｈを超える時刻ｔ＝ＴｔＳ１は前倒しになる（早くなる）。しかし、時刻ｔ＝ＴＳ２は変わらない。その理由は、時刻ｔ＝ＴＳ２が、スイッチＳＷＡ、ＳＷＢがＳＷ２からＳＷ１へ切り替わって測定電圧ｖＡが急激に低下し、測定電圧ｖＡが閾値電圧Ｖｔｈを下回った時刻であるｔ＝ＴｔＳ２によって決定されるからである。
【0076】
これより、上述のオーバーラップの期間が更に長くなり、スイッチＳＷＡ、ＳＷＢが実際にＳＷ２に切り替わっている期間が更に短くなる。このようにして、キャパシタＣＢ内の残留電荷は次第に増加し、最終的には、キャパシタＣＡとキャパシタＣＢが並列に接続されても両者で発生する電圧Ｖｓｈが閾値電圧Ｖｔｈを下回らなくなり、ニューロン素子１０Ａが正常に動作しなくなる。
【0077】
すなわち、第２の正常動作条件は、スイッチＳＷＡ、ＳＷＢが実際にＳＷ２に切り替わっている間に、キャパシタＣＢに蓄積されていた電荷が完全に排出されることである。
【0078】
いま、ｋ回目にスイッチＳＷＡ、ＳＷＢがＳＷ１からＳＷ２に切り替わり、キャパシタＣＡとキャパシタＣＢの並列接続が分離される直前にキャパシタＣＡ、ＣＢで発生していた電圧をＶｂｋ（ｋ）とすると、この条件は式（２）の通りである。
【0079】
Ｄｃｍｐ－（（ＣＡ＋ＣＢ）・（Ｖｂｋ（ｋ）－Ｖｔｈ））／Ｉ＞τ２…（２）
【0080】
ここで左辺第２項は、測定電圧ｖＡ（＝ｖＢ）が閾値電圧Ｖｔｈを超えてから電圧Ｖｂｋ（ｋ）に至るまでの時間、すなわち、図５で示した時刻ｔ＝ＴｔＳ１から時刻ｔ＝ＴＳ２までの期間に相当する。またτ２は、先述したようにキャパシタＣＢ及び負荷抵抗Ｒで構成された放電回路の時定数であって、式（３）で表される。
【0081】
τ２＝Ｒ・ＣＢ…（３）
【0082】
ところで電圧Ｖｂｋ（ｋ）は、図５で示した１回目の電圧Ｖｂｋ（１）を最大値とし、回数が進むごとに振動しつつ所定の値に収束していく。他方、測定電圧ｖＡ（＝ｖＢ）＝Ｖｂｋ（１）の時点において蓄積された電荷の総量は、最初のｔ＝ＴｔＳ１の時点でＣＡに蓄積された電荷ＣＡ・Ｖｔｈと、その後の２・Ｄｃｍｐの間に流れ込んだ電荷２・Ｉ・Ｄｃｍｐとの和である。よって、Ｖｂｋ（ｋ）とＶｂｋ（１）の関係は式（４）で表される。
【0083】
Ｖｂｋ（ｋ）≦Ｖｂｋ（１）＝（ＣＡ・Ｖｔｈ＋２・Ｉ・Ｄｃｍｐ）／（ＣＡ＋ＣＢ）…（４）
【0084】
一方、式（２）において左辺が最小になるのは、Ｖｂｋ（ｋ）が最大値すなわちＶｂｋ（１）となる時である。これより式（２）においてＶｂｋ（ｋ）をＶｂｋ（１）とし、式（３）及び式（４）を式（２）式に代入して整理すると、式（５）が得られる。
【0085】
（ＣＢ・Ｖｔｈ）／Ｉ－Ｄｃｍｐ＞Ｒ・ＣＢ…（５）
【0086】
いま、想定される最大瞬間入力電流をＩｍａｘとした場合、入力定電流ＩをＩｍａｘとすることで、ここでの議論はＩｍａｘなる定電流が連続して入力されるという最も厳しい状態での解析となり、式（１）及び式（５）は、ニューロン素子１０Ａを安定動作させるための素子パラメータ間の正常動作条件を与えることになる。そこで、Ｉ＝Ｉｍａｘとして式（１）及び式（５）をＶｔｈについて整理すると、式（６）となる。
【0087】
Ｉｍａｘ・（Ｒ＋Ｄｃｍｐ／ＣＢ）＜Ｖｔｈ
＜ＶＤＤ－（Ｉｍａｘ・Ｄｃｍｐ）／ＣＡ…（６）
＜ＶＤＤ－（Ｉｍａｘ・Ｄｃｍｐ）／ＣＡ…（６）
【0088】
式（６）より、閾値電圧Ｖｔｈの許容設定範囲が得られる。さらに式（６）の最左辺及び最右辺に着目すれば、遅延時間Ｄｃｍｐが満たすべき制約条件は、式（７）となる。
【0089】
Ｄｃｍｐ＜（ＣＡ・ＣＢ）／（ＣＡ＋ＣＢ）（ＶＤＤ／Ｉｍａｘ－Ｒ）…（７）
【0090】
すなわち式（６）及び式（７）が、想定される最大瞬間入力電流をＩｍａｘとした場合に、ニューロン素子１０Ａを正常に動作させるために、遅延時間Ｄｃｍｐ及び閾値電圧Ｖｔｈが満たすべき正常動作条件となる。
【0091】
［第２実施形態］
つぎに、第２実施形態について説明する。なお、第１実施形態と同一の部分には同一の符号を付し、重複する説明は省略する。
つぎに、第２実施形態について説明する。なお、第１実施形態と同一の部分には同一の符号を付し、重複する説明は省略する。
【0092】
【0093】
ニューロン素子１０Ｂは、キャパシタＣＡ、コンパレータＣＭＰ、パルス信号生成部ＰＧ、電圧制御電流源ＶＣＣＳを備えている。キャパシタＣＡの一方の端子は入力端子ＩＮに接続され、その他方の端子は接地されている。
【0094】
コンパレータＣＭＰは、キャパシタＣＡに蓄積された電荷蓄積量を、入力端子ＩＮの電圧（＝キャパシタＣＡで発生する電圧）として測定し、測定した電圧（測定電圧ｖＡ）が所定の閾値電圧Ｖｔｈを超えたか否かを判定する。コンパレータＣＭＰは、測定電圧ｖＡが閾値電圧Ｖｔｈを超えている場合はハイレベルの信号（Ｈ信号）をパルス信号生成部ＰＧに供給し、測定電圧ｖＡが閾値電圧Ｖｔｈを超えていない場合はローレベルの信号（Ｌ信号）をパルス信号生成部ＰＧに供給する。
【0095】
パルス信号生成部ＰＧは、コンパレータＣＭＰからＨ信号が供給された場合に、デューティ比α（０＜α＜１）の矩形波であるパルス信号を生成する。また、パルス信号生成部ＰＧは、コンパレータＣＭＰからＬ信号が供給された場合は、パルス信号を生成しない。パルス信号生成部ＰＧで生成されたパルス信号は、出力端子ＯＵＴを介して外部に出力されると共に、電圧制御電流源ＶＣＣＳに供給される。
【0096】
電圧制御電流源ＶＣＣＳは、キャパシタＣＡと並列に接続されている。具体的には、電圧制御電流源ＶＣＣＳの電流入力端子は入力端子ＩＮに接続されており、その電流出力端子は接地されている。そして、電圧制御電流源ＶＣＣＳは、パルス信号生成部ＰＧで生成されたパルス信号に基づいて、電流入力端子から電流出力端子に流れる電流を制御する。
【0097】
具体的には、電圧制御電流源ＶＣＣＳは、パルス信号生成部ＰＧで生成されたパルス信号のハイレベルに応答して強制的に定電流ｉＳ＝ＩＦを流し、そのパルス信号のローレベルに応答して電流を遮断する。
【0098】
電圧制御電流源ＶＣＣＳが強制的に定電流ｉＳ＝ＩＦを流し、その定電流ＩＦが入力端子ＩＮから流れ込む電流より大きい場合、入力端子ＩＮに接続されているキャパシタＣＡから電荷が排出され、キャパシタＣＡの測定電圧ｖＡが低下する。また、電圧制御電流源ＶＣＣＳが電流を遮断する場合、入力端子ＩＮからのすべての電流がキャパシタＣＡに流れ込み、キャパシタＣＡの測定電圧ｖＡが上昇する。
【0099】
なお、キャパシタＣＡの他方の端子及び電圧制御電流源ＶＣＣＳの電流出力端子は、等電位であればよく、本実施形態のように接地される場合に限定されるものではない。
【0100】
ところで、パルス信号生成部ＰＧは、増加中の測定電圧ｖＡが閾値電圧Ｖｔｈを超えた時、又は減少中の測定電圧ｖＡが閾値電圧Ｖｔｈを下回った時に、直ちに、パルス信号の生成動作を開始、または停止するものではない。すなわち、増加中又は減少中の測定電圧ｖＡが閾値電圧Ｖｔｈを過ぎた又は下回った時から、実際にパルス信号生成部ＰＧの動作が開始あるいは停止する時まで、所定の遅延時間Ｄｃｍｐがある。
【0101】
よって、測定電圧ｖＡは、閾値電圧Ｖｔｈを超えた時から遅延時間Ｄｃｍｐを経過するまでは上昇し続け、遅延時間Ｄｃｍｐ経過後にパルス信号生成部ＰＧの動作が開始し、それに連動して電圧制御電流源ＶＣＣＳがキャパシタＣＡから電荷を排出すると、低下する。
【0102】
キャパシタＣＡの測定電圧ｖＡが下降しながら閾値電圧Ｖｔｈを下回った場合も同様である。すなわち、測定電圧ｖＡは、閾値電圧Ｖｔｈを下回った時から遅延時間Ｄｃｍｐを経過するまでは下降し続け、遅延時間Ｄｃｍｐ経過後にパルス信号生成部ＰＧの動作が停止し、それに連動して電圧制御電流源ＶＣＣＳがキャパシタＣＡからの電荷の排出を停止すると、上昇する。
【0103】
遅延時間Ｄｃｍｐは、配線遅延、パルス信号生成部ＰＧの動作遅延、コンパレータＣＭＰに起因した遅延等の総和時間である。特に、コンパレータＣＭＰに起因した遅延は、その出力容量Ｃｏｕｔや相互コンダクタンスｇｍなどから決定される。従って、それらを適切に設計することによって、遅延時間Ｄｃｍｐが最適化される。
【0104】
以上のように構成されたニューロン素子１０Ｂでは、外部から信号が入力されると、次のように動作する。
【0105】
図７は、ニューロン素子１０Ｂ内の各信号の時間変化を示すタイミングチャートである。なお、初期状態において、図６に示すキャパシタＣＡに蓄積されている電荷はゼロである。よって、キャパシタＣＡの測定電圧ｖＡは０である。そして、測定電圧ｖＡが閾値電圧Ｖｔｈを下回っていることから、コンパレータＣＭＰはＬ信号を出力し、パルス信号生成部ＰＧの動作は停止している。
【0106】
図７では、時刻ｔ＝０において、入力端子ＩＮに定電流ｉ＝Ｉが入力される。なお、実際には、入力端子ＩＮに入力される電流は一定ではない。また、本実施形態のニューロン素子１０Ｂの正常動作条件の詳細については後述する。
【0107】
入力端子ＩＮに定電流ｉ＝Ｉが入力されると、キャパシタＣＡに電荷が蓄積され、キャパシタＣＡの測定電圧ｖＡが次第に上昇する。
【0108】
時刻ｔ＝ＴｔＯｎにおいて、測定電圧ｖＡが閾値電圧Ｖｔｈを超えると、コンパレータＣＭＰの出力信号がＬ信号からＨ信号に切り替わる。その結果、パルス信号生成部ＰＧは、パルス信号の生成動作を開始する。そして電圧制御電流源ＶＣＣＳは、パルス信号生成部ＰＧからパルス信号が供給されると、そのハイレベルに応答して強制的に定電流ｉＳ＝ＩＦを流す（後述の時刻ｔ＝ＴＯｎを参照）。この結果、キャパシタＣＡから電荷が排出され、測定電圧ｖＡが低下する。
【0109】
但し、先述したように、パルス信号生成部ＰＧは、測定電圧ｖＡが閾値電圧Ｖｔｈを超えても直ちには動作しない。パルス信号生成部ＰＧがパルス信号の生成動作を開始する時刻ｔは、時刻ｔ＝ＴｔＯｎから遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＯｎである。
【0110】
すなわち時刻ｔ＝ＴｔＯｎから時刻ｔ＝ＴＯｎにおいては、キャパシタＣＡには引き続き電荷が蓄積される。その結果、測定電圧ｖＡは閾値電圧Ｖｔｈを超えてもそのまま上昇し、時刻ｔ＝ＴＯｎ直前にピーク電圧Ｖｐｋに到達する。
【0111】
時刻ｔ＝ＴＯｎにおいて、パルス信号生成部ＰＧがパルス信号生成動作を開始すると、電圧制御電流源ＶＣＣＳは、パルス信号生成部ＰＧから供給されたパルス信号のハイレベルに応答して強制的に定電流ｉＳ＝ＩＦを流す。この結果、キャパシタＣＡから電荷が排出され、測定電圧ｖＡが低下する。
【0112】
また、電圧制御電流源ＶＣＣＳは、当該パルス信号のローレベルに応答して電流を遮断する。このとき、キャパシタＣＡに電荷が蓄積され、測定電圧ｖＡは再び上昇する。なお、この時の測定電圧ｖＡの上昇速度（傾き）は、時刻ｔ＝０から時刻ｔ＝ＴｔＯｎまでの測定電圧ｖＡの上昇速度（＝Ｉ／ＣＡ）と同じである。
【0113】
この結果、パルス信号生成部ＰＧによるパルス信号の生成期間では、測定電圧ｖＡは、低下と上昇を周期的に繰り返しながら、平均的には低下する。
【0114】
時刻ｔ＝ＴｔＯｆｆにおいて、測定電圧ｖＡは、閾値電圧Ｖｔｈを下回る。このとき、コンパレータＣＭＰから出力されパルス信号生成部ＰＧに提供される信号がＨ信号からＬ信号に切り替わる。そして、パルス信号生成部ＰＧはパルス信号の生成動作を停止する。この結果、電圧制御電流源ＶＣＣＳは、電流を遮断する。
【0115】
但し、先述したように、パルス信号生成部ＰＧは、測定電圧ｖＡが閾値電圧Ｖｔｈを下回っても直ちには停止しない。パルス信号生成部ＰＧがパルス信号生成動作を停止する時刻ｔは、時刻ｔ＝ＴｔＯｆｆから遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＯｆｆである。すなわち時刻ｔ＝ＴｔＯｆｆから時刻ｔ＝ＴＯｆｆにおいては、キャパシタＣＡからは引き続き電荷が排出される。その結果、測定電圧ｖＡは、閾値電圧Ｖｔｈを下回ってもそのまま下降する。
【0116】
なお、パルス信号生成部ＰＧは、その特性上、パルス信号の生成動作中にコンパレータＣＭＰからＬ信号が供給されても、その生成動作を直ちには中断せずに、１周期分の完全なパルス信号を生成した後に停止する。
【0117】
時刻ｔ＝ＴＯｆｆにおいて、パルス信号生成部ＰＧの動作が停止し、電圧制御電流源ＶＣＣＳが停止して電流を遮断する。すると、入力端子ＩＮからの定電流ｉ＝ＩでキャパシタＣＡに電荷が蓄積され、キャパシタＣＡの測定電圧ｖＡが再び上昇する。
【0118】
その後、２度目の時刻ｔ＝ＴｔＯｎにおいて、測定電圧ｖＡは再び閾値電圧Ｖｔｈを超える。そして、２度目の時刻ｔ＝ＴｔＯｎから遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＯｎにおいて、パルス信号生成部ＰＧ及び電圧制御電流源ＶＣＣＳが再び動作を開始する。そして、上述した動作が繰り返される。
【0119】
以上のように、第２実施形態のニューロン素子１０Ｂは、定電流ｉ＝Ｉが入力端子ＩＮに入力された場合、所定の電圧を有し、周期がＤｐ、デューティ比がαの矩形波であるパルス信号を出力端子ＯＵＴから断続的に出力する。
【0120】
つぎに、ニューロン素子１０Ｂの２つの正常動作条件について説明する。
第１の正常動作条件では、時刻ｔ＝０において定電流ｉ＝Ｉが入力端子ＩＮに入力される場合を考える。ここでは、正常動作条件の導出のため、定電流ｉ＝Ｉの代わりに、最大瞬間入力電流ｉ＝Ｉｍａｘを用いる。
第１の正常動作条件では、時刻ｔ＝０において定電流ｉ＝Ｉが入力端子ＩＮに入力される場合を考える。ここでは、正常動作条件の導出のため、定電流ｉ＝Ｉの代わりに、最大瞬間入力電流ｉ＝Ｉｍａｘを用いる。
【0121】
先述したように、キャパシタＣＡの測定電圧ｖＡが平均的に低下し続けるためには、定電流ｉ＝ＩｍａｘによってキャパシタＣＡに流れ込む電荷の量よりも、電圧制御電流源ＶＣＣＳによってキャパシタＣＡから排出される電荷の量の方が多くなる必要がある。
【0122】
ここで、時刻ｔ＝ＴＯｎの直後に、パルス信号生成部ＰＧによって生成される１周期分のパルス信号について考える。
【0123】
当該パルス信号の１周期において、キャパシタＣＡに流れ込む電荷の総量は、パルス信号の１周期がＤｐであることから、Ｄｐ・Ｉｍａｘとなる。その１周期において、電圧制御電流源ＶＣＣＳによってキャパシタＣＡから排出される電荷の総量は、電圧制御電流源ＶＣＣＳの動作時間がα・Ｄｐとなることから、α・Ｄｐ・ＩＦとなる。そして後者が前者よりも大きいことから、第１の正常動作条件は式（８）となる。
【0124】
ＩＦ＞１／α・Ｉｍａｘ…（８）
【0125】
ところで、キャパシタＣＡに蓄積された電荷蓄積量がゼロになっても、電圧制御電流源ＶＣＣＳがキャパシタＣＡから電荷を強制的に排出しようとすると、正常に動作しないことが想定される。そこで第２の正常動作条件は、この正常に動作しない状態を回避するための条件である。
【0126】
図８は、正常に動作しない状態を引き起こす蓋然性が最も高い場合のニューロン素子１０Ｂ内の各信号の時間変化を示すタイミングチャートである。
【0127】
図８では、時刻ｔ＝０において、入力端子ＩＮに定電流ｉ＝Ｉｍａｘが入力される。これより、キャパシタＣＡに電荷が蓄積され、キャパシタＣＡの測定電圧ｖＡが速度Ｉｍａｘ／ＣＡで上昇する。
【0128】
時刻ｔ＝ＴｔＯｎにおいて、測定電圧ｖＡが閾値電圧Ｖｔｈを超えた直後に、定電流ｉ＝Ｉｍａｘが停止したとする。その結果、キャパシタＣＡの電荷蓄積量は一定の状態を維持する。その後、パルス信号生成部ＰＧがパルス信号生成動作を開始し、それに応答して電圧制御電流源ＶＣＣＳが定電流ｉＳ＝ＩＦを流すと、キャパシタＣＡから電荷が強制的に排出される。
【0129】
但し、電圧制御電流源ＶＣＣＳが実際に動作を開始するのは、時刻ｔ＝ＴｔＯｎから遅延時間Ｄｃｍｐを経て時刻ｔ＝ＴＯｎになった時点であり、パルス信号生成部ＰＧがパルス信号生成動作を開始してからである。なお、時刻ｔ＝ＴＯｎの直前では、キャパシタＣＡには、ＣＡ・Ｖｔｈなる電荷が蓄積されている。
【0130】
時刻ｔ＝ＴＯｎにおいて、電圧制御電流源ＶＣＣＳは、パルス信号生成部ＰＧから供給されたパルス信号のハイレベルに応答して定電流ｉＳ＝ＩＦを流す。その結果、１周期分のパルス信号において、キャパシタＣＡからは（α・Ｄｐ・ＩＦ）なる量の電荷が強制的に排出され、測定電圧ｖＡは（α・Ｄｐ・ＩＦ／ＣＡ）だけ低下する。また、電圧制御電流源ＶＣＣＳは、当該パルス信号のローレベルに応答して電流を遮断する。このとき、キャパシタＣＡから電荷は排出されず、測定電圧ｖＡは変化しない。
【0131】
このように、パルス信号がハイレベルの時は測定電圧ｖＡが低下し、パルス信号がローレベルの時は測定電圧ｖＡが低下せず一定のままである。よって、図８に示すように、時刻ｔ＝ＴＯｎ以降、測定電圧ｖＡは、周期的かつ断続的に低下する。
【0132】
ところで、先述したように、時刻ｔ＝ＴＯｎの直前にて、キャパシタＣＡには、ＣＡ・Ｖｔｈなる電荷が蓄積されている。そして時刻ｔ＝ＴＯｎ直後のパルス信号においてキャパシタＣＡから電荷が排出されることから、測定電圧ｖＡは直ちに閾値電圧Ｖｔｈを下回り、コンパレータＣＭＰからパルス信号生成部ＰＧに提供される信号がＨ信号からＬ信号に切り替わる。この時の時刻をｔ＝ＴｔＯｆｆとする。
【0133】
但し、先述したように、パルス信号生成部ＰＧのパルス信号生成動作は、測定電圧ｖＡが閾値電圧Ｖｔｈを下回っても直ちには停止しない。パルス信号生成部ＰＧが当該動作を停止する時刻ｔは、時刻ｔ＝ＴｔＯｆｆから遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＯｆｆである。すなわち時刻ｔ＝ＴｔＯｆｆから時刻ｔ＝ＴＯｆｆにおいては、キャパシタＣＡからは電圧制御電流源ＶＣＣＳによって周期的かつ断続的に電荷が排出される。換言すれば、上述した測定電圧ｖＡの下降は、時刻ｔ＝ＴＯｆｆまでの期間、継続する。
【0134】
ここで、電圧制御電流源ＶＣＣＳに供給されたパルス信号がｎ周期を経て、測定電圧ｖＡがゼロ近傍まで低下した場合を考える。このとき、キャパシタＣＡから排出された電荷の総量は、（ｎ・α・Ｄｐ・ＩＦ）となる。他方、先述したように、パルス信号生成部ＰＧがパルス信号生成動作を開始するまでにキャパシタＣＡに蓄積された電荷蓄積量は（ＣＡ・Ｖｔｈ）である。
【0135】
キャパシタＣＡから排出される電荷の総量は、キャパシタＣＡに蓄積された電荷蓄積量を超えてはならない。すなわち、式（９）を満たす必要がある。
【0136】
（ｎ・α・Ｄｐ・ＩＦ）／ＣＡ＜Ｖｔｈ＜ＶＤＤ…（９）
【0137】
ここで、式（９）の右側の不等式は、閾値電圧Ｖｔｈの上限が電源電圧ＶＤＤであることを示している。
【0138】
つぎに、電圧制御電流源ＶＣＣＳの継続的な動作による電荷排出期間と遅延時間Ｄｃｍｐとの関係について述べる。
【0139】
図８において、仮に、遅延時間Ｄｃｍｐが電荷排出期間より短い場合、時刻ｔ＝ＴＯｆｆの位置が左に移動する結果、キャパシタＣＡに蓄積された電荷はゼロにはならない。よって、ニューロン素子１０Ｂは正常に動作する。
【0140】
逆に、遅延時間Ｄｃｍｐが電荷排出期間より長い場合、キャパシタＣＡに蓄積された電荷蓄積量を超えて電荷が排出されることになる。よって、ニューロン素子１０Ｂは正常に動作しない。これより、遅延時間Ｄｃｍｐが満たすべき条件は、電圧制御電流源ＶＣＣＳに供給されるパルス信号の周期Ｄｐが遅延時間Ｄｃｍｐよりも十分小さい場合、式（１０）で与えられる。
Ｄｃｍｐ≦ｎ・Ｄｐ…（１０）
Ｄｃｍｐ≦ｎ・Ｄｐ…（１０）
【0141】
ここでｎは、ある実数ｘに対してｘ以下の最大の整数がガウス記号[]を用いて［ｘ］で表されるとすると、式（１１）で与えられる。
ｎ＝［（ＣＡ・Ｖｔｈ）／（α・Ｄｐ・ＩＦ）］…（１１）
ｎ＝［（ＣＡ・Ｖｔｈ）／（α・Ｄｐ・ＩＦ）］…（１１）
【0142】
そして式（１１）を式（１０）に代入し、更に式（９）の右側の不等式及び式（８）を考慮すると、式（１０）は式（１２）となる。
Ｄｃｍｐ＜ＣＡ・ＶＤＤ／Ｉｍａｘ…（１２）
Ｄｃｍｐ＜ＣＡ・ＶＤＤ／Ｉｍａｘ…（１２）
【0143】
また、式（１０）を式（９）の左側の不等式に代入し、更に式（８）を考慮すると、式（９）は式（１３）となる。
（Ｄｃｍｐ・Ｉｍａｘ）／ＣＡ＜Ｖｔｈ＜ＶＤＤ…（１３）
（Ｄｃｍｐ・Ｉｍａｘ）／ＣＡ＜Ｖｔｈ＜ＶＤＤ…（１３）
【0144】
すなわち式（１２）及び式（１３）が、想定される最大瞬間入力電流をＩｍａｘとした場合に、ニューロン素子１０Ｂを正常に動作させるために、遅延時間Ｄｃｍｐ及び閾値電圧Ｖｔｈが満たすべき正常動作条件となる。
【0145】
また、パルス信号生成部ＰＧは、電圧制御電流源ＶＣＣＳによって制御される定電流ｉＳ＝ＩＦが式（８）を満たすように設定されるデューティ比αと、所望のｎから式（１０）を満たすように設定される周期Ｄｐと、を有するパルス信号を生成するように設計すればよい。
【0146】
なお、第１及び第２実施形態では、キャパシタＣＡの基準電位を０Ｖとし、キャパシタＣＡに電流が流れ込み、キャパシタＣＡで発生する測定電圧ｖＡが電源電圧ＶＤＤに向かって上昇する場合を説明した。但し、これらの実施形態に限定されるものではない。
【0147】
例えば、後述するように、キャパシタＣＡの基準電位は０Ｖのままとし、キャパシタＣＡから電流が流れ出し、キャパシタＣＡで発生する測定電圧ｖＡが負の電源電圧ＶＤＤに向かって下降していくものでもよい。
【0148】
さらには、電源電圧ＶＤＤをキャパシタＣＡの基準電位とし、キャパシタＣＡに電流が流れ込んだ結果、キャパシタＣＡで発生する測定電圧ｖＡが０Ｖに向けて下降していくものであってもよい。
【0149】
［第３実施形態］
つぎに、第３実施形態について説明する。なお、上述した実施形態と同一の部分には同一の符号を付し、重複する説明は省略する。
つぎに、第３実施形態について説明する。なお、上述した実施形態と同一の部分には同一の符号を付し、重複する説明は省略する。
【0150】
図９は、第３実施形態に係るニューロン素子１０Ｃの構成例を示す回路図である。ニューロン素子１０Ｃは、図３に示すニューロン素子１０Ａに相当する回路と、ニューロン素子１０Ａに相当する回路を反転させた回路と、を有している。すなわち、ニューロン素子１０Ｃは、キャパシタＣＡ、ＣＢ１、ＣＢ２、コンパレータＣＭＰ、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２、負荷抵抗Ｒ１、Ｒ２を備えている。
【0151】
キャパシタＣＡの一端側は入力端子ＩＮ１に接続され、その他端側は入力端子ＩＮ２に接続されている。すなわち、キャパシタＣＡは接地されていない。よって、入力端子ＩＮ１からキャパシタＣＡへ電流が流れ込むと、流れ込んだ電流と等しい大きさの電流が入力端子ＩＮ２から流れ出す。このため、キャパシタＣＡの両端には入力端子ＩＮ２の電位を基準とした電圧ｖＡが発生する。このように、キャパシタＣＡは１個にまとめられるため、部品数を抑制することができる。
【0152】
キャパシタＣＢ１及びキャパシタＣＢ２の一方の端子はそれぞれスイッチＳＷＡ１及びＳＷＡ２の端子ＳＷ３に接続され、その他方の端子はそれぞれスイッチＳＷＢ１及びＳＷＢ２の端子ＳＷ３に接続されている。
【0153】
スイッチＳＷＡ１及びスイッチＳＷＡ２の端子ＳＷ１は、それぞれ入力端子ＩＮ１及び入力端子ＩＮ２に接続されている。スイッチＳＷＢ１及びスイッチＳＷＢ２の端子ＳＷ１は互いに接続されている。
【0154】
スイッチＳＷＡ１の端子ＳＷ２は、負荷抵抗Ｒ１及び出力端子ＯＵＴ１に接続されている。スイッチＳＷＡ２の端子ＳＷ２は、負荷抵抗Ｒ２及び出力端子ＯＵＴ２に接続されている。スイッチＳＷＢ１及びスイッチＳＷＢ２の端子ＳＷ２は接地されている。
【0155】
負荷抵抗Ｒ１の一方の端子はスイッチＳＷＡ１の端子ＳＷ２及び出力端子ＯＵＴ１に接続されており、その他方の端子は接地されている。また負荷抵抗Ｒ２の一方の端子はスイッチＳＷＡ２の端子ＳＷ２及び出力端子ＯＵＴ２に接続されており、その他方の端子は接地されている。
【0156】
コンパレータＣＭＰの反転入力端子は所定の参照電圧Ｖｔｈを供給する定電圧源Ｖｔｈの正極に接続され、その非反転入力端子は入力端子ＩＮ１に接続されている。定電圧源Ｖｔｈの負極は、入力端子ＩＮ２に接続されている。そして、定電圧源Ｖｔｈは、入力端子ＩＮ２の電位を基準とした参照電圧Ｖｔｈを、閾値電圧Ｖｔｈとして、コンパレータＣＭＰの反転入力端子に供給する。
【0157】
コンパレータＣＭＰは、キャパシタＣＡに蓄積された電荷蓄積量を、入力端子ＩＮ２の電位を基準とした入力端子ＩＮ１の電圧（キャパシタＣＡの電圧）として測定し、測定した電圧（測定電圧ｖＡ）が所定の閾値電圧Ｖｔｈを超えたか否かを判定する。コンパレータＣＭＰは、測定電圧ｖＡが閾値電圧Ｖｔｈを超えている場合は選択信号ＳＷ１をスイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２に供給し、測定電圧ｖＡが閾値電圧Ｖｔｈを超えていない場合は選択信号ＳＷ２をスイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２に供給する。
【0158】
スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２は、コンパレータＣＭＰから選択信号が供給されると、次のように切り替わる。すなわち、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２は、選択信号ＳＷ１が供給された場合は、端子ＳＷ１及び端子ＳＷ３の間が導通する（ＳＷ１に切り替わる）。また、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２は、選択信号ＳＷ２が供給された場合は、端子ＳＷ２及び端子ＳＷ３の間が導通する（ＳＷ２に切り替わる）。
【0159】
このため、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２に選択信号ＳＷ１が供給される場合、キャパシタＣＡと、キャパシタＣＢ１とＣＢ２とを直列接続したものと、が並列に接続される。他方、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２に選択信号ＳＷ２が供給された場合、キャパシタＣＢ１及びキャパシタＣＢ２がそれぞれ負荷抵抗Ｒ１及び負荷抵抗Ｒ２に並列に接続され、キャパシタＣＢ１及びキャパシタＣＢ２に蓄積された電荷が、それぞれ負荷抵抗Ｒ１及び負荷抵抗Ｒ２を通じて放電する。
【0160】
なお、スイッチＳＷＢ１、スイッチＳＷＢ２の端子ＳＷ２、負荷抵抗Ｒ１及び負荷抵抗Ｒ２の他方の端子は、等電位であればよく、本実施形態のように接地される場合に限定されるものではない。
【0161】
以上のように構成されたニューロン素子１０Ｃでは、外部から信号が入力されると、次のように動作する。なお、初期状態において、キャパシタＣＡ、ＣＢ１、ＣＢ２に蓄積されている電荷はゼロである。よって、キャパシタＣＡの測定電圧ｖＡは０である。測定電圧ｖＡが閾値電圧Ｖｔｈを下回っていることから、すべてのスイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２は、ＳＷ２に切り替わっている。よって、キャパシタＣＢ１及びキャパシタＣＢ２は、キャパシタＣＡから分離される。
【0162】
いま、入力端子ＩＮ１に定電流ｉ１＝Ｉが入力されると、入力端子ＩＮ２からはそれと等価な定電流ｉ２＝Ｉが流れ出し、キャパシタＣＡに電荷が蓄積され、キャパシタＣＡの測定電圧ｖＡが次第に上昇する。
【0163】
測定電圧ｖＡが閾値電圧Ｖｔｈを超えると、コンパレータＣＭＰは、選択信号ＳＷ１をスイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２に供給する。その結果、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２は、ＳＷ２からＳＷ１へ切り替え動作を開始する。
【0164】
但し、第１実施形態の場合と同様に、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２のＳＷ２からＳＷ１への切り替えは直ちには実行されない。ＳＷ２からＳＷ１への切り替わる時刻ｔは、測定電圧ｖＡが閾値電圧Ｖｔｈを超えた時刻ｔ＝ＴｔＳ１から遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＳ１である。
【0165】
すなわち時刻ｔ＝ＴｔＳ１から時刻ｔ＝ＴＳ１においては、キャパシタＣＡには引き続き電荷が蓄積される。その結果、測定電圧ｖＡは閾値電圧Ｖｔｈを超えてもそのまま上昇し、時刻ｔ＝ＴＳ１直前にピークに到達する。
【0166】
時刻ｔ＝ＴＳ１において、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２がＳＷ２からＳＷ１へ切り替わると、キャパシタＣＡと、キャパシタＣＢ１とキャパシタＣＢ２とを直列接続したものと、が並列に接続される。そして、キャパシタＣＡに蓄積されていた電荷が、キャパシタＣＢ１とキャパシタＣＢ２とを直列接続したもの、に流れ込む。このため、キャパシタＣＡの測定電圧ｖＡは、指数関数的に低下する。また、キャパシタＣＢ１及びキャパシタＣＢ２で発生する電圧ｖＢ１及びｖＢ２は、それぞれ指数関数的に上昇及び低下する。
【0167】
但し、キャパシタＣＡ、ＣＢ１、ＣＢ２間の寄生抵抗ｒが十分小さく、キャパシタＣＡ、ＣＢ１、ＣＢ２間の時定数τ１は遅延時間Ｄｃｍｐと比較して無視できるものとする。この結果、時刻ｔ＝ＴＳ１を超えた瞬間、キャパシタＣＡに蓄積された電荷の一部がキャパシタＣＢ１及びキャパシタＣＢ２に流れ込み、キャパシタＣＡ、キャパシタＣＢ１とキャパシタＣＢ２とを直列接続したもの、のそれぞれで発生する電圧ｖＡ（＝ｖＢ１＋ｖＢ２）は等しくなる。
【0168】
またこの時、測定電圧ｖＡ（＝ｖＢ１＋ｖＢ２）は閾値電圧Ｖｔｈを下回るため、コンパレータＣＭＰが選択信号ＳＷ２をスイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２に供給し、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２が、ＳＷ１からＳＷ２への切り替え動作を開始する。
【0169】
測定電圧ｖＡが閾値電圧Ｖｔｈを下回った時点から遅延時間Ｄｃｍｐが経過すると、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２が、ＳＷ１からＳＷ２へ切り替わる。これにより、キャパシタＣＢ１とキャパシタＣＢ２とを直列接続したものは、キャパシタＣＡから分離される。そして、キャパシタＣＢ１及びＣＢ２に蓄積されていた電荷は、それぞれ負荷抵抗Ｒ１及びＲ２を通じて排出される。
【0170】
キャパシタＣＢ１及びＣＢ２のそれぞれで発生する電圧ｖＢ１及びｖＢ２は、それぞれ時定数τ２１（＝Ｒ１・ＣＢ１）及びτ２２（＝Ｒ２・ＣＢ２）を持つ指数関数に従ってそれぞれ急激に低下及び上昇する。この電圧ｖＢ１及びｖＢ２が、それぞれ出力端子ＯＵＴ１及びＯＵＴ２を介して、パルス信号として外部負荷に供給される。
【0171】
ここで、キャパシタＣＡ、ＣＢ１、ＣＢ２のそれぞれの静電容量をＣＡ、ＣＢ１、ＣＢ２、負荷抵抗Ｒ１、Ｒ２のそれぞれの抵抗値をＲ１、Ｒ２すると、第１実施形態で用いたキャパシタＣＢの静電容量ＣＢ並びに負荷抵抗Ｒの抵抗値Ｒとの間にそれぞれ、式（１４）及び式（１５）が成立している。
ＣＢ１＝ＣＢ２＝２・ＣＢ ・・・（１４）
Ｒ１＝Ｒ２＝Ｒ／２ ・・・（１５）
ＣＢ１＝ＣＢ２＝２・ＣＢ ・・・（１４）
Ｒ１＝Ｒ２＝Ｒ／２ ・・・（１５）
【0172】
式（１４）及び式（１５）が成立する場合、図９の上半分の回路（キャパシタＣＡ、ＣＢ１、コンパレータＣＭＰ、負荷抵抗Ｒ１）は、図３の回路（キャパシタＣＡ、ＣＢ、コンパレータＣＭＰ、負荷抵抗Ｒ）と完全に等価となる。また、図９の下半分の回路（キャパシタＣＡ、ＣＢ２、コンパレータＣＭＰ、負荷抵抗Ｒ２）は、図３の回路の極性を反転させたものと完全に等価となる。すなわち、出力端子ＯＵＴ２から出力される信号は、出力端子ＯＵＴ１から出力される信号の極性が反転したものとなる。
【0173】
この結果、ニューロン素子１０Ｃは、図３の場合と比較して、上下の回路に等しく加わる雑音の影響を打ち消すことが可能となり、より低雑音、高精度なパルス信号を生成できる。
【0174】
なお、本実施形態は、第１実施形態のニューロン素子１０Ａをベースとしたものに限定されず、第２実施形態のニューロン素子１０Ｂをベースとしたものにも適用可能である。すなわち、本実施形態は、図１のニューロン素子１０と同様の機能を有するすべてのものに適用可能である。
【0175】
［第４実施形態］
つぎに、第４実施形態について説明する。なお、上述した実施形態と同一の部分には同一の符号を付し、重複する説明は省略する。
つぎに、第４実施形態について説明する。なお、上述した実施形態と同一の部分には同一の符号を付し、重複する説明は省略する。
【0176】
図１０は、第４実施形態に係るＡＤコンバータ１００の構成を示すブロック図である。ＡＤコンバータ１００は、変調パルス信号生成部５０と、パルス波形整形部６０と、デジタルフィルタ７０と、を備えている。変調パルス信号生成部５０は、図１に示すニューロン素子１０と同じ構成である。
【0177】
パルス波形整形部６０は、変調パルス信号生成部５０から受信したパルス信号の波形が矩形でない場合、それを整形し、矩形波として出力する。デジタルフィルタ７０は、例えば、多段階接続されたＴ型フリップフロップで構成されるパルスカウンタである。デジタルフィルタ７０は、パルス波形整形部６０から受信した矩形波について、例えば時間軸上の所定範囲の矩形の受け数を数えてｎビットの出力デジタル信号へと変換するなどといった処理をおこなう。
【0178】
【0179】
図１１において、上段の入力アナログ信号は、周波数１Ｈｚ、振幅０．５Ｖ（０．０Ｖ～１．０Ｖ）の正弦波電圧信号である。
中段の波形図は、この入力アナログ信号に対し、サンプリング周波数５００ＨｚでΔΣ変調を実施した結果得られる１ビット変調パルス信号を示す。
下段の波形図は、後段のデジタルフィルタにおいて、この１ビット変調パルス信号に対して所定のデジタル処理をおこなうことで得られる、入力アナログ信号のＡＤ変換結果としての出力デジタル信号である。
中段の波形図は、この入力アナログ信号に対し、サンプリング周波数５００ＨｚでΔΣ変調を実施した結果得られる１ビット変調パルス信号を示す。
下段の波形図は、後段のデジタルフィルタにおいて、この１ビット変調パルス信号に対して所定のデジタル処理をおこなうことで得られる、入力アナログ信号のＡＤ変換結果としての出力デジタル信号である。
【0180】
図１１中段の波形図に示すように、従来のΔΣ変調型ＡＤコンバータにおいては、振幅の基準値（図１１の場合は０．５Ｖ）近傍のパルス密度が高くなっている。これにより、従来のΔΣ変調型ＡＤコンバータでは、例えば入力信号の振幅幅が－１．０Ｖ～１．０Ｖに設定された場合、その基準値である０Ｖ近傍においてパルス密度が最も高くなる。
【0181】
換言すれば、従来のΔΣ変調型ＡＤコンバータにおいては、入力アナログ信号がほとんどない状態（入力アナログ信号が基準値（ゼロ）近傍にある場合）においても、高密度のパルス信号が発生する。このため、入力アナログ信号がほとんどないにも関わらず、徒に電力を消費してしまうといった問題がある。
【0182】
【0183】
図１２において、上段の入力アナログ信号は、周波数１Ｈｚ、振幅５ｎＡ（０ｎＡ～１０ｎＡ）の正弦波電流信号である。
中段の波形図は、このアナログ信号を入力として、ＡＤコンバータ１００の変調パルス信号生成部５０で得られる１ビット変調パルス信号を示す。なお、変調パルス信号生成部５０は、本来であれば、入力信号があった場合に受動的に処理をおこなうイベント駆動型の動作をおこなうが、本実施形態では、従来のΔΣ変調型ＡＤコンバータとの比較のため、５００Ｈｚなるサンプリング周波数に基づく同期型の動作をおこなった結果を示している。
下段の波形図は、デジタルフィルタ７０において、この１ビット変調パルス信号に対して所定のデジタル処理をおこなうことで得られる、入力アナログ信号のＡＤ変換結果としての出力デジタル信号である。
中段の波形図は、このアナログ信号を入力として、ＡＤコンバータ１００の変調パルス信号生成部５０で得られる１ビット変調パルス信号を示す。なお、変調パルス信号生成部５０は、本来であれば、入力信号があった場合に受動的に処理をおこなうイベント駆動型の動作をおこなうが、本実施形態では、従来のΔΣ変調型ＡＤコンバータとの比較のため、５００Ｈｚなるサンプリング周波数に基づく同期型の動作をおこなった結果を示している。
下段の波形図は、デジタルフィルタ７０において、この１ビット変調パルス信号に対して所定のデジタル処理をおこなうことで得られる、入力アナログ信号のＡＤ変換結果としての出力デジタル信号である。
【0184】
図１２中段の波形図に示すように、ＡＤコンバータ１００においては、入力アナログ信号がゼロ近傍の時のパルス密度が大幅に低下している。
【0185】
換言すれば、ＡＤコンバータ１００においては、入力アナログ信号がほとんどない場合には、パルス信号の密度を疎にすることにより、入力アナログ信号の強度に応じて消費電力を抑制することができる。
【0186】
なお、本実施形態では、ＡＤコンバータ１００は、入力アナログ信号である正弦波電流信号をＡＤ変換する事例が示されているが、このような事例に限定されるものではない。
【0187】
例えば、図１に示すニューロン素子１０は、先述したように、本来は信号入力があった時のみ動作するイベント駆動型素子として機能する。すなわち、ニューロン素子１０は、一般の同期処理とは異なり、入力信号がない時には無駄な回路が一切動作しないので、電力消費を著しく抑制することができる。
【0188】
［第５実施形態］
つぎに、第５実施形態について説明する。なお、上述した実施形態と同一の部分には同一の符号を付し、重複する説明は省略する。
つぎに、第５実施形態について説明する。なお、上述した実施形態と同一の部分には同一の符号を付し、重複する説明は省略する。
【0189】
図１３は、ニューラルネットワーク２００の構成例を示す図である。ニューラルネットワーク２００は、多段で構成された複数のニューロン素子１０を備えている。図１４は、ニューロン素子１０の出力信号ｘｉ（ｉ＝１、２、３）と重みづけ係数ｗｉ（ｉ＝１、２、３）を示す図である。
【0190】
任意のニューロン素子１０の入力信号は、複数のニューロン素子１０の出力信号ｘｉがそれぞれ重み付け係数ｗｉにより重みづけされ、それらが重畳されたものである。その入力信号が、ニューロン素子１０の電荷蓄積部１２に蓄積される。そして、ニューロン素子１０は、図２に示す処理を経て、出力信号を次段のニューロン素子１０に供給する。
【0191】
なお、任意のニューロン素子１０の入力信号は、他のニューロン素子１０の出力信号である場合に限らず、外部からの入力信号（外部入力信号）であってもよいし、当該出力信号及び外部入力信号の両方であってもよい。さらに、当該出力信号及び外部入力信号は、単数でも複数でもよい。
【0192】
また、任意のニューロン素子１０の出力信号は、他のニューロン素子１０の入力信号である場合に限らず、外部への出力信号（外部出力信号）であってもよいし、当該入力信号及び外部出力信号の両方であってもよい。さらに、当該入力信号及び外部出力信号は、単数でも複数でもよい。
【0193】
以上のような構成のニューラルネットワーク２００は、所望の目的に応じて、予め準備した教師データに基づいて重み付け係数ｗｉを最適化することで、いわゆるディープラーニングを実現することができる。
【0194】
なお、本発明は、先述した実施形態に限定されるものではなく、特許請求の範囲に記載事項の範囲内で設計変更されたものにも適用可能である。
【符号の説明】
【0195】
１０、１０Ａ、１０Ｂ、１０Ｃ ニューロン素子
１２ 電荷蓄積部
１３ 電荷排出部
１４ パルス信号生成部
１６ 制御部
２０ 信号処理部
５０ 変調パルス信号生成部
７０ デジタルフィルタ
１００ ＡＤコンバータ
２００ ニューラルネットワーク
ＣＡ、ＣＢ、ＣＢ１、ＣＢ２ キャパシタ
ＣＭＰ コンパレータ
ＰＧ パルス信号生成部
Ｒ、Ｒ１、Ｒ２ 負荷抵抗
ＳＷＡ、ＳＷＡ１、ＳＷＡ２、ＳＷＢ、ＳＷＢ１、ＳＷＢ２ スイッチ
ＶＣＣＳ 電圧制御電流源
１２ 電荷蓄積部
１３ 電荷排出部
１４ パルス信号生成部
１６ 制御部
２０ 信号処理部
５０ 変調パルス信号生成部
７０ デジタルフィルタ
１００ ＡＤコンバータ
２００ ニューラルネットワーク
ＣＡ、ＣＢ、ＣＢ１、ＣＢ２ キャパシタ
ＣＭＰ コンパレータ
ＰＧ パルス信号生成部
Ｒ、Ｒ１、Ｒ２ 負荷抵抗
ＳＷＡ、ＳＷＡ１、ＳＷＡ２、ＳＷＢ、ＳＷＢ１、ＳＷＢ２ スイッチ
ＶＣＣＳ 電圧制御電流源
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【手続補正書】
【提出日】2021-08-31
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
入力信号によって電荷が蓄積される第１の電荷蓄積部と、
前記第１の電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記第１の電荷蓄積部から第２の所定量の電荷を排出し、パルス信号を生成する信号処理部と、を備え、
前記信号処理部は、前記パルス信号を生成するパルス信号生成部と、前記パルス信号生成部で生成された前記パルス信号に基づいて、前記第１の電荷蓄積部から前記第２の所定量の電荷を排出する電荷排出部と、を備える
ニューロン素子。
前記第１の電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記第１の電荷蓄積部から第２の所定量の電荷を排出し、パルス信号を生成する信号処理部と、を備え、
前記信号処理部は、前記パルス信号を生成するパルス信号生成部と、前記パルス信号生成部で生成された前記パルス信号に基づいて、前記第１の電荷蓄積部から前記第２の所定量の電荷を排出する電荷排出部と、を備える
ニューロン素子。
【請求項2】
前記電荷排出部は、前記第１の電荷蓄積部と並列に接続されており、前記パルス信号生成部により前記パルス信号が生成される期間に所定の電流を流すことによって、前記第１の電荷蓄積部から前記第２の所定量の電荷を排出する定電流源と、前記第１の電荷蓄積部に蓄積された電荷が前記第１の所定量を超えたと判定したときにオン信号を出力する判定部と、を更に備え、
前記パルス信号生成部は、前記判定部から前記オン信号が入力される期間に、所定のデューティ比の前記パルス信号を生成する
請求項１に記載のニューロン素子。
前記パルス信号生成部は、前記判定部から前記オン信号が入力される期間に、所定のデューティ比の前記パルス信号を生成する
請求項１に記載のニューロン素子。
【請求項3】
前記入力信号の最大瞬間入力電流をＩｍａｘ、前記第１の電荷蓄積部の静電容量をＣＡ、前記第１の所定量を検出するための閾値電圧をＶｔｈ、電源電圧をＶＤＤ、前記第１の電荷蓄積部で発生する電圧が前記閾値電圧Ｖｔｈを超えた時点から前記定電流源が前記所定の電流を流す時点までの遅延時間をＤｃｍｐとした場合に、
Ｄｃｍｐ＜ＣＡ・ＶＤＤ／Ｉｍａｘ
を満たす
請求項２に記載のニューロン素子。
Ｄｃｍｐ＜ＣＡ・ＶＤＤ／Ｉｍａｘ
を満たす
請求項２に記載のニューロン素子。
【請求項4】
請求項１から請求項３のいずれか１項に記載のニューロン素子と、
前記ニューロン素子の前記信号処理部により生成された前記パルス信号に所定のデジタル処理を実施するデジタルフィルタと、
を備えるＡＤコンバータ。
前記ニューロン素子の前記信号処理部により生成された前記パルス信号に所定のデジタル処理を実施するデジタルフィルタと、
を備えるＡＤコンバータ。
【請求項5】
請求項１から請求項３のいずれか１項に記載の複数のニューロン素子を備え、
任意の前記ニューロン素子の入力信号は、少なくとも１つの外部入力信号及び少なくとも１つの他の前記ニューロン素子の出力信号の中から、少なくともいずれか１つについて重みづけ加算処理された信号であり、
前記任意の前記ニューロン素子の出力信号は、外部出力信号又は重みづけ処理を経て少なくとも１つの他の前記ニューロン素子の入力信号の少なくともいずれか１つとなる
ニューラルネットワーク。
任意の前記ニューロン素子の入力信号は、少なくとも１つの外部入力信号及び少なくとも１つの他の前記ニューロン素子の出力信号の中から、少なくともいずれか１つについて重みづけ加算処理された信号であり、
前記任意の前記ニューロン素子の出力信号は、外部出力信号又は重みづけ処理を経て少なくとも１つの他の前記ニューロン素子の入力信号の少なくともいずれか１つとなる
ニューラルネットワーク。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【0001】
本発明は、ニューロン素子、ＡＤコンバータ及びニューラルネットワークに関する。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【0009】
本発明は、このような実情を鑑みて提案されたものであり、入力信号の情報欠落及び消費電力を抑制することができるニューロン素子、ＡＤコンバータ及びニューラルネットワークを提供することを目的とする。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【0010】
本発明に係るニューロン素子は、入力信号によって電荷が蓄積される第１の電荷蓄積部と、前記第１の電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記第１の電荷蓄積部から第２の所定量の電荷を排出し、パルス信号を生成する信号処理部と、を備え、前記信号処理部は、前記パルス信号を生成するパルス信号生成部と、前記パルス信号生成部で生成された前記パルス信号に基づいて、前記第１の電荷蓄積部から前記第２の所定量の電荷を排出する電荷排出部と、を備えている。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】削除
【補正の内容】
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【0012】
本発明に係るＡＤコンバータは、前記ニューロン素子と、前記ニューロン素子の前記信号処理部により生成された前記パルス信号に所定のデジタル処理を実施するデジタルフィルタと、を備えている。