特開 2022-112304 ＭＭＩＣ増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022112304

(43)【公開日】2022-08-02

(54)【発明の名称】ＭＭＩＣ増幅器

(51)【国際特許分類】

   H03F 1/30 20060101AFI20220726BHJP

   H03F 3/195 20060101ALI20220726BHJP

【ＦＩ】

H03F1/30 210

H03F3/195

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2021008077

(22)【出願日】2021-01-21

(71)【出願人】

【識別番号】301072650

【氏名又は名称】ＮＥＣスペーステクノロジー株式会社

(74)【代理人】

【識別番号】100109313

【弁理士】

【氏名又は名称】机 昌彦

(74)【代理人】

【識別番号】100149618

【弁理士】

【氏名又は名称】北嶋 啓至

(72)【発明者】

【氏名】榊 伸一

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA04

5J500AC02

5J500AC81

5J500AC88

5J500AC92

5J500AF07

5J500AF10

5J500AH09

5J500AH19

5J500AH25

5J500AH29

5J500AK12

5J500AK29

5J500AM08

5J500AS13

5J500AT01

5J500AT04

5J500NC01

5J500NC04

5J500NF07

5J500NH20

(57)【要約】

【課題】利得の温度変動を抑制する機能を内蔵しながら、回路規模も抑制したＭＭＩＣ増幅器を実現する。
【解決手段】ＭＭＩＣ増幅器は、ＦＥＴと、ＦＥＴのゲートと接地の間に配置された抵抗と、ＦＥＴのドレインと電源電圧の間に配置され、ＦＥＴのドレインに係る電圧を電源電圧から低下させるドレインバイアスと、ＦＥＴのソースと接地の間に配置された第１ダイオードとを含む第１増幅回路を含む。
【選択図】 図２

【特許請求の範囲】

【請求項1】

ＦＥＴと、
前記ＦＥＴのゲートと接地の間に配置された抵抗と、
前記ＦＥＴのドレインと電源電圧の間に配置され、前記ＦＥＴのドレインに係る電圧を前記電源電圧から低下させるドレインバイアス手段と、
前記ＦＥＴのソースと接地の間に配置された第１ダイオードと
を含む第１増幅回路を備えた
ＭＭＩＣ増幅器。

【請求項2】

前記ドレインバイアス手段は第２ダイオードである
請求項１に記載のＭＭＩＣ増幅器。

【請求項3】

前記第１増幅回路は、
外部から入力された信号をＡＣカップリングして前記ＦＥＴのゲートへ出力する第１キャパシタと、
前記ＦＥＴのドレインから出力された信号をＡＣカップリングして外部へ出力する第２キャパシタと
を更に含む請求項１又は２に記載のＭＭＩＣ増幅器。

【請求項4】

前記第１増幅回路は、
ＡＣカップリングされた外部から入力された信号についてインピーダンス整合を行う第１入力整合回路と、
前記ＦＥＴのドレインから出力された信号についてインピーダンス整合を行う第１出力整合回路と
を更に含む請求項３に記載のＭＭＩＣ増幅器。

【請求項5】

前記第１増幅回路と同じ構成を有する第２増幅回路を更に備え、
前記第１増幅回路の前記第２キャパシタと前記第２増幅回路の前記第１キャパシタが集約された上で、前記第１増幅回路と前記第２増幅回路が直列に接続された
請求項３又は４に記載のＭＭＩＣ増幅器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、利得の温度変動を抑制するMonolithic Microwave Integrated Circuit（ＭＭＩＣ）増幅器に関する。

【背景技術】

【0002】

図５は、本発明で参照するＭＭＩＣ増幅器の構成の一例を示す回路図である。ＭＭＩＣ増幅器１９０は、Field Effect Transistor（ＦＥＴ；電界効果トランジスタ）が２段構成（ＦＥＴ１、ＦＥＴ２）のＭＭＩＣ増幅器である。

【0003】

ＦＥＴ１及びＦＥＴ２はそれぞれ自己バイアス回路で動作する。即ち、各ＦＥＴのゲート（Ｇ）とソース（Ｓ）に逆極性の電圧Ｖ_ＧＳ（Ｖ_ＧＳ＜０Ｖ）を印加するために、ソース（Ｓ）と接地（ＧＮＤ）間に抵抗Ｒ_Ｓ１、Ｒ_Ｓ２が配置され、ゲート（Ｇ）とＧＮＤ間に抵抗Ｒ_Ｇ１、Ｒ_Ｇ２が配置されている。抵抗Ｒ_Ｓ１、Ｒ_Ｓ２、及びドレイン（Ｄ）と正の電源電圧Ｖ_ＤＤ間に配置された抵抗Ｒ_Ｄ１、Ｒ_Ｄ２（以下、「ドレインバイアス抵抗」とも称す）により、正の電源電圧Ｖ_ＤＤによってＦＥＴ１及びＦＥＴ２の動作点（Ｖ_ＧＳ，Ｖ_ＤＳ，Ｉ_ＤＳ）が設定される。ここで、電圧Ｖ_ＤＳはＦＥＴのドレイン（Ｄ）とソース（Ｓ）間の電圧、電流Ｉ_ＤＳはＦＥＴのドレイン（Ｄ）とソース（Ｓ）間の電流である。図５の回路は、ＦＥＴ１及びＦＥＴ２の温度に対する利得の変動を補償する回路を有していない。

【0004】

図６は、ＭＭＩＣ増幅器１９０を３段（ＭＭＩＣ増幅器１９１、１９２、１９３）使用した装置の構成の一例を示すブロック図である。又、図７は、ＭＭＩＣ増幅器１９０を３段使用した装置における各素子の利得対温度特性を模式的に示す図である。ここで、ＭＭＩＣ増幅器１９１、１９２、１９３それぞれの温度に対する利得の温度特性は、常温に対して低温で増加し、高温で減少する（図７の（ａ））。ここで、ＭＭＩＣ増幅器１９１、１９２、１９３の素子で利得の温度変動を制御できないため、装置３００で温度変動を補償する必要がある。そこで、図６に示した装置３００では、減衰器又は利得可変増幅器２００を別素子として含む。減衰器又は利得可変増幅器２００の利得の温度特性を図７の（ｂ）のように設定することによって、ＭＭＩＣ増幅器１９１、１９２、１９３の利得の変動を相殺し、装置３００で利得の温度の変動が抑制される（図７の（ｃ））。このように装置３００で利得の温度に対する変動の抑制を実現するためには、専用の素子である減衰器又は利得可変増幅器２００が必要である。図８は、装置３００における減衰器又は利得可変増幅器２００とその駆動回路の一例を示す回路図である。図８に示すように、減衰器又は利得可変増幅器２００を駆動する駆動回路は、例えば、抵抗Ｒ１、Ｒ２、Ｒ３、及び温度変動に対して抵抗値が変化する感温素子Ｚ１を必要とする。このように、装置３００の部品点数が増加し、その結果、回路規模も大型化し、消費電力も増加する。

【0005】

部品点数を抑制してＦＥＴ増幅器の利得の温度変動を抑制する技術の一例が、特許文献１に開示されている。特許文献１のＦＥＴ増幅器では、ドレインバイアス抵抗の代わりに、ＦＥＴのドレイン電極と正電圧供給端子との間に複数のシリコンダイオードが挿入される。上記構成の結果、特許文献１のＦＥＴ増幅器では、シリコンダイオードの順方向電圧の温度変動を利用して、ＦＥＴのドレイン電圧及びドレイン電流を可変にすることにより、ＦＥＴの利得の温度変動を抑制する。

【0006】

１つのＭＭＩＣでＦＥＴ増幅器の利得の温度変動を抑制する技術の一例が、特許文献２に開示されている。特許文献２のＭＭＩＣは、ＧａＡｓ－ＦＥＴを用いたＬＮＡ（Low Noise Amplifier）にオン／オフ機能を持たせたＭＭＩＣである。ＭＭＩＣは、ＬＮＡ回路と、オンオフ回路と、バイアス供給回路とを含む。ＬＮＡ回路は、トランジスタＱ１を含む。オンオフ回路は、トランジスタＱ２、ダイオードＤ１を含み、ＬＮＡ回路のトランジスタＱ１をオン／オフ制御する。バイアス供給回路は、トランジスタＱ３と、ダイオードＤ２とを含み、ＬＮＡ回路のトランジスタＱ１にゲート電圧を供給する。トランジスタＱ３には、ＧａＡｓ－ＦＥＴが用いられる。トランジスタＱ１の温度補償用として、これと同じしきい値電圧Ｖｔｈを持つトランジスタが選定される。ダイオードＤ２には、ダイオードＤ１の温度補償用として、これと同じ大きさを持つダイオードが選定される。上記構成の結果、特許文献２のＭＭＩＣでは、温度特性が改善される。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００３－０７８３５８号公報

【特許文献2】特開２００３－０８７０６２号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

特許文献１のＦＥＴ増幅器では、利得の温度変動を抑制するために複数のシリコンダイオードが必要なので、部品点数の抑制が不十分であるという問題があった。

【0009】

又、特許文献２のＭＭＩＣでは、利得の温度変動を抑制するために回路規模が大型化し、消費電力も増加するという問題があった。

【0010】

本発明は、上記の課題に鑑みてなされたもので、利得の温度変動を抑制する機能を内蔵しながら、回路規模も抑制したＭＭＩＣ増幅器を実現することを主たる目的とする。

【課題を解決するための手段】

【0011】

本発明の一態様において、ＭＭＩＣ増幅器は、ＦＥＴと、ＦＥＴのゲートと接地の間に配置された抵抗と、ＦＥＴのドレインと電源電圧の間に配置され、ＦＥＴのドレインに係る電圧を電源電圧から低下させるドレインバイアス手段と、ＦＥＴのソースと接地の間に配置された第１ダイオードとを含む第１増幅回路を含む。

【発明の効果】

【0012】

本発明によれば、利得の温度変動を抑制する機能を内蔵しながら、回路規模も抑制したＭＭＩＣ増幅器を実現できるという効果がある。

【図面の簡単な説明】

【0013】

【図1】本発明の第１実施形態におけるＭＭＩＣ増幅器の構成の一例を示す回路図である。

【図2】本発明の第２実施形態におけるＭＭＩＣ増幅器の構成の一例を示す回路図である。

【図3】本発明の第２実施形態におけるＭＭＩＣ増幅器に含まれるダイオードの順方向電流対順方向電圧の温度特性の一例を示すグラフである。

【図4】本発明の第３実施形態におけるＭＭＩＣ増幅器の構成の一例を示す回路図である。

【図5】本発明で参照するＭＭＩＣ増幅器の構成の一例を示す回路図である。

【図6】本発明で参照するＭＭＩＣ増幅器を３段使用した装置の構成の一例を示すブロック図である。

【図7】本発明で参照するＭＭＩＣ増幅器を３段使用した装置における各素子の利得対温度特性を模式的に示す図である。

【図8】本発明で参照するＭＭＩＣ増幅器を３段使用した装置における減衰器又は利得可変増幅器とその駆動回路の一例を示す回路図である。

【発明を実施するための形態】

【0014】

以下、本発明の実施形態について、図面を参照して詳細に説明する。なお、すべての図面において、同等の構成要素には同じ符号を付し、適宜説明を省略する。
（第１実施形態）
本発明の各実施形態の基本である、本発明の第１実施形態について説明する。

【0015】

本実施形態における構成について説明する。

【0016】

図１は、本発明の第１実施形態におけるＭＭＩＣ増幅器の構成の一例を示す回路図である。

【0017】

ＭＭＩＣ増幅器１００は、第１増幅回路１１０を含む。

【0018】

第１増幅回路１１０は、ＦＥＴ１と、抵抗Ｒ_Ｇ１と、ドレインバイアス手段１３０と、ダイオードＤ１（第１ダイオードの一例）とを含む。

【0019】

抵抗Ｒ_Ｇ１は、ＦＥＴ１のゲート（Ｇ）と接地（ＧＮＤ）間に配置される。

【0020】

ドレインバイアス手段１３０は、ＦＥＴ１のドレイン（Ｄ）と電源電圧Ｖ_ＤＤ間に配置される。ドレインバイアス手段１３０は、ＦＥＴ１のドレイン（Ｄ）とＧＮＤ間に掛かる電圧Ｖ_Ｄを電源電圧Ｖ_ＤＤから低下させる。ドレインバイアス手段１３０は、例えば、抵抗である。

【0021】

ダイオードＤ１は、ＦＥＴ１のソース（Ｓ）と接地（ＧＮＤ）間に配置される。

【0022】

本実施形態における動作について説明する。

【0023】

ＭＭＩＣ増幅器１００は、ダイオードＤ１の順方向における電流対電圧特性の温度特性を利用して、ＦＥＴ１のゲート（Ｇ）とソース（Ｓ）間の電圧Ｖ_ＧＳを可変にすることによって、ＦＥＴ１の利得の温度変動を抑制する。

【0024】

ここで、ダイオードＤ１では、ある順方向電流Ｉ_Ｆについて、高温時の電圧Ｖ_{Ｆ（ｈｏｔ）}は常温時の電圧Ｖ_{Ｆ（ａｍｂ）}に比べて減少する（後述する図３参照）。一方、ある順方向電流Ｉ_Ｆについて、低温時の電圧Ｖ_{Ｆ（ｃｏｌｄ）}は常温時の電圧Ｖ_{Ｆ（ａｍｂ）}に比べて増大する。即ち、ある順方向電流Ｉ_Ｆについて、Ｖ_{Ｆ（ｈｏｔ）}＜Ｖ_{Ｆ（ａｍｂ）}＜Ｖ_{Ｆ（ｃｏｌｄ）}の関係になる。本大小関係は、ダイオードＤ１の温度及び順方向電流Ｉ_Ｆの組の所定の範囲内において成り立つ。

【0025】

又、ダイオードＤ１では、ＦＥＴ１のソース（Ｓ）とＧＮＤ間の電圧Ｖ_Ｓは、Ｖ_Ｓ＝Ｖ_Ｆである。又、ゲート（Ｇ）とＧＮＤ間の電圧Ｖ_Ｇは、抵抗Ｒ_Ｇ１（高抵抗値）を介してＧＮＤに繋がっており、ゲートに流れる電流Ｉ_Ｇ＝０であるため電圧Ｖ_Ｇ＝０である。従って、ＦＥＴ１のゲート（Ｇ）とソース（Ｓ）間の電圧Ｖ_ＧＳは、Ｖ_ＧＳ＝Ｖ_Ｇ－Ｖ_Ｓ＝－Ｖ_Ｆである。ここで、電圧Ｖ_Ｓはソース（Ｓ）とＧＮＤ間の電圧である。更に、高温時、常温時、低温時の各温度における電圧Ｖ_ＧＳは、
Ｖ_{ＧＳ（ｈｏｔ）}＝－Ｖ_{Ｆ（ｈｏｔ）}
Ｖ_{ＧＳ（ａｍｂ）}＝－Ｖ_{Ｆ（ａｍｂ）}
Ｖ_{ＧＳ（ｃｏｌｄ）}＝－Ｖ_{Ｆ（ｃｏｌｄ）}であり、
Ｖ_{ＧＳ（ｈｏｔ）}＞Ｖ_{ＧＳ（ａｍｂ）}＞Ｖ_{ＧＳ（ｃｏｌｄ）}の関係になる。本大小関係は、ダイオードＤ１の温度及び電流Ｉ_Ｆの組の所定の範囲にＦＥＴ１の動作点（Ｖ_ＧＳ＝－Ｖ_Ｆ，Ｖ_ＤＳ＝Ｖ_ＤＤ－Ｒ_Ｄ１Ｉ_ＤＳ－Ｖ_Ｆ，Ｉ_ＤＳ＝Ｉ_Ｆ）の範囲を対応付け可能であれば、その動作点の範囲において成り立つ。ここで、電圧Ｖ_ＤＳはＦＥＴ１のドレイン（Ｄ）とソース（Ｓ）間の電圧、電流Ｉ_ＤＳはＦＥＴ１のドレイン（Ｄ）とソース（Ｓ）間の電流である。

【0026】

つまり、高温時の電圧Ｖ_ＧＳは、常温時に比べて高くなり、ドレイン（Ｄ）－ソース（Ｓ）間の電流Ｉ_ＤＳを増加させ、利得を増加させる方向に働く。一方、低温時の電圧Ｖ_ＧＳは、常温時に比べて低くなり、電流Ｉ_ＤＳを減少させ、利得を減少させる方向に働く。従って、ＦＥＴ１における利得の温度変動が抑制される。

【0027】

以上説明したように、本実施形態のＭＭＩＣ増幅器１００では、ＦＥＴ１において、ソース（Ｓ）とＧＮＤ間にダイオードＤ１が配置される。そして、ダイオードＤ１の順方向電流対順方向電圧の温度特性を利用してＦＥＴ１の電圧Ｖ_ＧＳを可変にすることによって利得の温度変動が各ＦＥＴについて抑制される。そして、ＭＭＩＣ増幅器１００は、ＲＦ信号の増幅に必要な素子（ＦＥＴ１等）及び利得の温度変動の抑制する素子（ダイオードＤ１等）を内蔵している。又、ＭＭＩＣ増幅器１００は、利得の温度変動の抑制する機能を有しないＭＭＩＣ（例えば、ＭＭＩＣ１９０）のソース（Ｓ）とＧＮＤ間の抵抗Ｒ_Ｓ１をダイオードＤ１に置き換えることによって実現される。従って、本実施形態のＭＭＩＣ増幅器１００には、利得の温度変動を抑制する機能を内蔵しながら、回路規模も抑制したＭＭＩＣ増幅器を実現できるという効果がある。

【0028】

尚、本実施形態のＭＭＩＣ増幅器１００では、第１増幅回路１１０は、ドレインバイアス手段１３０としてＦＥＴ１のドレイン（Ｄ）と電源電圧Ｖ_ＤＤ間にダイオードＤ３（第２ダイオードの一例）を含んでもよい（後述する図４及び第３実施形態を参照）。そして、ＭＭＩＣ増幅器１００は、ダイオードＤ３の順方向における電流対電圧特性の温度特性を利用してＦＥＴ１のドレイン（Ｄ）とソース（Ｓ）間の電圧Ｖ_ＤＳを可変にすることによって、ＦＥＴ１の利得の温度変動を抑制する。この場合には、本実施形態のＭＭＩＣ増幅器１００には、ダイオードＤ１に加えてダイオードＤ３も利得の温度変動を抑制するので、利得の補償量をより大きくすることができるという効果がある。

【0029】

又、本実施形態のＭＭＩＣ増幅器１００では、第１増幅回路１１０は、キャパシタＣ１（第１キャパシタの一例）と、キャパシタＣ２（第２キャパシタの一例）とを更に含んでもよい（後述する図２及び第２実施形態を参照）。キャパシタＣ１は、外部から入力された信号をＡＣカップリングしてＦＥＴ１のゲート（Ｇ）へ出力する。キャパシタＣ２は、ＦＥＴ１のドレイン（Ｄ）から出力された信号をＡＣカップリングして外部へ出力する。この場合には、本実施形態のＭＭＩＣ増幅器１００には、入力信号の直流成分を除去できるという効果がある。

【0030】

又、本実施形態のＭＭＩＣ増幅器１００では、第１増幅回路１１０は、入力整合回路ＩＭＣ１（第１入力整合回路の一例）と、出力整合回路ＯＭＣ１（第１出力整合回路の一例）とを更に含んでもよい（後述する図２及び第２実施形態を参照）。入力整合回路ＩＭＣ１は、ＡＣカップリングされた外部から入力された信号についてインピーダンス整合を行う。出力整合回路ＯＭＣ１は、ＦＥＴ１のドレイン（Ｄ）から出力された信号についてインピーダンス整合を行う。この場合には、本実施形態のＭＭＩＣ増幅器１００には、入力信号及び出力信号のインピーダンスを整合できるという効果がある。

【0031】

又、本実施形態のＭＭＩＣ増幅器１００は、第１増幅回路１１０（１１５）と同じ構成を有する第２増幅回路１２５を更に含んでもよい（後述する図２及び第２実施形態を参照）。そして、第１増幅回路１１５のキャパシタＣ２と第２増幅回路１２５のキャパシタＣ１が１つのキャパシタに集約された上で、第１増幅回路１１５と第２増幅回路１２５が直列に接続される。この場合には、本実施形態のＭＭＩＣ増幅器１００には、増幅時の利得を大きくできるという効果がある。
（第２実施形態）
本発明の第１実施形態を基本とする、本発明の第２実施形態について説明する。

【0032】

本実施形態における構成について説明する。

【0033】

図２は、本発明の第２実施形態におけるＭＭＩＣ増幅器の構成の一例を示す回路図である。

【0034】

本実施形態におけるＭＭＩＣ増幅器１０５は、入力したＲＦ信号を増幅して、増幅したＲＦ信号を出力するＭＭＩＣである。ＭＭＩＣ増幅器１０５は、入力側に、ＦＥＴ１と、ソース（Ｓ）とＧＮＤ間のダイオードＤ１と、ゲート（Ｇ）とＧＮＤ間の抵抗Ｒ_Ｇ１と、ソース（Ｓ）とＧＮＤ間のキャパシタＣ_Ｓ１と、電源電圧Ｖ_ＤＤとドレイン（Ｄ）間の抵抗Ｒ_Ｄ１（ドレインバイアス手段の一例）とを含む。又、ＭＭＩＣ増幅器１０５は、出力側に、ＦＥＴ２と、ソース（Ｓ）とＧＮＤ間のダイオードＤ２と、ゲート（Ｇ）とＧＮＤ間の抵抗Ｒ_Ｇ２と、ソース（Ｓ）とＧＮＤ間のキャパシタＣ_Ｓ２と、電源電圧Ｖ_ＤＤとドレイン（Ｄ）間の抵抗Ｒ_Ｄ２（ドレインバイアス手段の一例）とを含む。又、ＲＦ信号入力端子とＦＥＴ１のゲート（Ｇ）の間には、直列に接続された、キャパシタＣ１と、入力整合回路ＩＭＣ１とを含む。又、ＦＥＴ２のドレイン（Ｄ）とＲＦ信号出力端子の間には、直列に接続された、出力整合回路ＯＭＣ２と、キャパシタＣ３とを含む。又、ＦＥＴ１のドレイン（Ｄ）とＦＥＴ２のゲート（Ｇ）の間には、直列に接続された、出力整合回路ＯＭＣ１と、キャパシタＣ２と、入力整合回路ＩＭＣ２とを含む。即ち、前述した本発明で参照するＭＭＩＣ増幅器１９０において、ＦＥＴ１のソース（Ｓ）とＧＮＤの間の抵抗Ｒ_Ｓ１の代わりにダイオードＤ１が配置される。同様にＦＥＴ２においても抵抗Ｒ_Ｓ２の代わりにダイオードＤ２が配置される。図２では、ソース（Ｓ）とＧＮＤ間にダイオードが１個配置された構成を例示したが、実際には所望の電圧Ｖ_ＧＳに近い値を得るためにダイオードを直列に複数個配置してもよい。

【0035】

直列に接続された、キャパシタＣ１及び入力整合回路ＩＭＣ１は、ＲＦ信号入力についてＡＣ（alternating current）カップリング及びインピーダンス整合を行う。

【0036】

直列に接続された、出力整合回路ＯＭＣ２と及びキャパシタＣ３は、ＲＦ信号出力についてＡＣカップリング及びインピーダンス整合を行う。

【0037】

直列に接続された、出力整合回路ＯＭＣ１、キャパシタＣ２、及び入力整合回路ＩＭＣ２は、ＦＥＴ１で増幅されたＲＦ信号について、ＭＭＩＣ増幅器１０５の入力段のＦＥＴ１のドレイン（Ｄ）と出力段のＦＥＴ２のゲート（Ｇ）間の、ＡＣカップリング及びインピーダンス整合を行う。

【0038】

本実施形態における動作について説明する。

【0039】

図３は、本発明の第２実施形態におけるＭＭＩＣ増幅器に含まれるダイオード（Ｄ１及びＤ２）の順方向電流（Ｉ_Ｆ）対順方向電圧（Ｖ_Ｆ）の温度特性を示すグラフである。図３に示すように、ある順方向電流Ｉ_Ｆについて、高温時の電圧Ｖ_{Ｆ（ｈｏｔ）}は常温時の電圧Ｖ_{Ｆ（ａｍｂ）}に比べて減少する。一方、ある順方向電流Ｉ_Ｆについて、低温時の電圧Ｖ_{Ｆ（ｃｏｌｄ）}は常温時の電圧Ｖ_{Ｆ（ａｍｂ）}に比べて増大する。即ち、ある順方向電流Ｉ_Ｆについて、Ｖ_{Ｆ（ｈｏｔ）}＜Ｖ_{Ｆ（ａｍｂ）}＜Ｖ_{Ｆ（ｃｏｌｄ）}の関係になる。

【0040】

又、図２を参照すると、ＦＥＴ１、ＦＥＴ２のソース（Ｓ）とＧＮＤ間の電圧Ｖ_Ｓは、Ｖ_Ｓ＝Ｖ_Ｆである。又、ゲート（Ｇ）とＧＮＤ間の電圧Ｖ_Ｇは、抵抗Ｒ_Ｇ１、Ｒ_Ｇ２（高抵抗値）を介してＧＮＤに繋がっており、ゲートに流れる電流Ｉ_Ｇ＝０であるため電圧Ｖ_Ｇ＝０である。従って、ＦＥＴ１、ＦＥＴ２のゲート（Ｇ）とソース（Ｓ）間の電圧Ｖ_ＧＳは、Ｖ_ＧＳ＝Ｖ_Ｇ－Ｖ_Ｓ＝－Ｖ_Ｆである。ここで、電圧Ｖ_Ｓはソース（Ｓ）とＧＮＤ間の電圧である。更に、高温時、常温時、低温時の各温度における電圧Ｖ_ＧＳは、
Ｖ_{ＧＳ（ｈｏｔ）}＝－Ｖ_{Ｆ（ｈｏｔ）}
Ｖ_{ＧＳ（ａｍｂ）}＝－Ｖ_{Ｆ（ａｍｂ）}
Ｖ_{ＧＳ（ｃｏｌｄ）}＝－Ｖ_{Ｆ（ｃｏｌｄ）}であり、
Ｖ_{ＧＳ（ｈｏｔ）}＞Ｖ_{ＧＳ（ａｍｂ）}＞Ｖ_{ＧＳ（ｃｏｌｄ）}の関係になる。

【0041】

つまり、高温時の電圧Ｖ_ＧＳは、常温時に比べて高くなり、ドレイン（Ｄ）－ソース（Ｓ）間の電流Ｉ_ＤＳを増加させ、利得を増加させる方向に働く。一方、低温時の電圧Ｖ_ＧＳは、常温時に比べて低くなり、電流Ｉ_ＤＳを減少させ、利得を減少させる方向に働く。従って、ＦＥＴ１、ＦＥＴ２それぞれにおける利得の温度変動が抑制される。

【0042】

以上説明したように、本実施形態のＭＭＩＣ増幅器１０５では、ＦＥＴ１及びＦＥＴ２において、ソース（Ｓ）とＧＮＤ間にそれぞれダイオードＤ１、Ｄ２が配置される。そして、ダイオードＤ１、Ｄ２の順方向電流対順方向電圧の温度特性を利用してＦＥＴ１、ＦＥＴ２の電圧Ｖ_ＧＳを可変にすることによって利得の温度変動が各ＦＥＴについて抑制される。そして、ＭＭＩＣ増幅器１０５は、ＲＦ信号の増幅に必要な素子（ＦＥＴ１、ＦＥＴ２等）及び利得の温度変動の抑制する素子（ダイオードＤ１、Ｄ２等）を内蔵している。又、ＭＭＩＣ増幅器１０５は、利得の温度変動の抑制する機能を有しないＭＭＩＣ（例えば、ＭＭＩＣ１９０）のソース（Ｓ）とＧＮＤ間の抵抗Ｒ_Ｓ１、Ｒ_Ｓ２をダイオードＤ１、Ｄ２に置き換えることによって実現される。従って、本実施形態のＭＭＩＣ増幅器１０５には、利得の温度変動を抑制する機能を内蔵しながら、回路規模も抑制したＭＭＩＣ増幅器を実現できるという効果がある。
（第３実施形態）
本発明の第２実施形態を基本とする、本発明の第３実施形態について説明する。本実施形態では、第２実施形態におけるドレインバイアス手段１３０としてダイオードが配置される。

【0043】

本実施形態における構成について説明する。

【0044】

図４は、本発明の第３実施形態におけるＭＭＩＣ増幅器の構成の一例を示す回路図である。本実施形態におけるＭＭＩＣ増幅器１０６では、図２に示した第２実施形態におけるＭＭＩＣ増幅器１０５の構成において、ドレインバイアス手段１３０として、抵抗Ｒ_Ｄ１、Ｒ_Ｄ２の代わりにダイオードＤ３、Ｄ４（第２ダイオードの一例）が配置される。図４では、電源電圧Ｖ_ＤＤとドレイン（Ｄ）間にダイオードを１個配置した構成を例示したが、実際には所望の電圧Ｖ_ＤＳに近い値を得るためにダイオードを直列に複数個配置してもよい。

【0045】

本実施形態におけるその他の構成は、第２実施形態と同じである。

【0046】

本実施形態における動作について説明する。

【0047】

ダイオードＤ１の順方向電圧をＶ_Ｆ１、ダイオードＤ３の順方向電圧をＶ_Ｆ３とすると、ＦＥＴ１のドレイン（Ｄ）－ソース（Ｓ）間の電圧Ｖ_ＤＳは次式で表される。
Ｖ_ＤＳ＝Ｖ_ＤＤ－Ｖ_Ｆ１－Ｖ_Ｆ３
第２実施形態と同様に、電圧Ｖ_Ｆ１、Ｖ_Ｆ３の温度特性から、高温時、常温時、低温時における電圧Ｖ_ＤＳは、Ｖ_{ＤＳ（ｈｏｔ）}＞Ｖ_{ＤＳ（ａｍｂ）}＞Ｖ_{ＤＳ（ｃｏｌｄ）}の関係になる。

【0048】

つまり、高温時の電圧Ｖ_ＤＳは、常温時に比べて高くなり、ドレイン（Ｄ）－ソース（Ｓ）間の電流Ｉ_ＤＳを増加させ、利得を増加させる方向に働く。一方、低温時の電圧Ｖ_ＤＳは、常温時に比べて低くなり、電流Ｉ_ＤＳを減少させ、利得を減少させる方向に働く。

【0049】

ＦＥＴ２についてもＦＥＴ１と同様である。従って、ＦＥＴ１、ＦＥＴ２それぞれにおける利得の温度変動が抑制される。

【0050】

本実施形態におけるその他の動作は、第２実施形態と同じである。

【0051】

以上説明したように、本実施形態のＭＭＩＣ増幅器１０６では、第２実施形態における構成において更に、ＦＥＴ１及びＦＥＴ２において、電源電圧Ｖ_ＤＤとドレイン（Ｄ）間にそれぞれダイオードＤ３、Ｄ４が配置される。そして、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４の順方向電流対順方向電圧の温度特性を利用してＦＥＴ１、ＦＥＴ２の電圧Ｖ_ＧＳ及びＶ_ＤＳを可変にすることによって利得の温度変動が各ＦＥＴについて抑制される。そして、ＭＭＩＣ増幅器１０６は、ＲＦ信号の増幅に必要な素子（ＦＥＴ１、ＦＥＴ２等）及び利得の温度変動の抑制する素子（ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４等）を内蔵している。又、ＭＭＩＣ増幅器１０６は、利得の温度変動の抑制する機能を有しないＭＭＩＣ（例えば、ＭＭＩＣ１９０）の、ソース（Ｓ）とＧＮＤ間の抵抗Ｒ_Ｓ１、Ｒ_Ｓ２をダイオードＤ１、Ｄ２に置き換え、ドレイン（Ｄ）とＧＮＤ間の抵抗Ｒ_Ｄ１、Ｒ_Ｄ２をダイオードＤ３、Ｄ４に置き換えることによって実現される。従って、本実施形態のＭＭＩＣ増幅器１０６には、利得の温度変動を抑制する機能を内蔵しながら、回路規模も抑制したＭＭＩＣ増幅器を実現できるという効果がある。更に、本実施形態のＭＭＩＣ増幅器１０６には、ダイオードＤ１、Ｄ２に加えてダイオードＤ３、Ｄ４も利得の温度変動を抑制するので、第２実施形態よりも利得の補償量を大きくすることができるという効果がある。

【0052】

尚、第２実施形態及び第３実施形態では、ＦＥＴ２段（ＦＥＴ１、ＦＥＴ２）構成のＭＭＩＣ増幅器について説明した。しかしながら、本発明はＦＥＴ１段毎に利得の温度変動を抑制する機能を有しているので、より多段のＦＥＴ構成に対しても適用できる。

【0053】

以上、本発明を、上述した各実施形態およびその変形例によって例示的に説明した。しかしながら、本発明の技術的範囲は、上述した各実施形態およびその変形例に記載した範囲に限定されない。当業者には、係る実施形態に対して多様な変更又は改良を加えることが可能であることは明らかである。そのような場合、係る変更又は改良を加えた新たな実施形態も、本発明の技術的範囲に含まれ得る。そしてこのことは、特許請求の範囲に記載した事項から明らかである。

【産業上の利用可能性】

【0054】

本発明は、マイクロ波通信用増幅器及びマイクロ波通信用増幅器を用いた通信機器に利用できる。

【符号の説明】

【0055】

１００、１０５、１０６ ＭＭＩＣ増幅器
１１０、１１５ 第１増幅回路
１２５ 第２増幅回路
１３０ ドレインバイアス手段
１９０、１９１、１９２、１９３ ＭＭＩＣ増幅器
２００ 減算器又は利得可変増幅器
３００ 装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】