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特開2022-112508高速かつセキュアでレジリエントなシステムブートのための不揮発性メモリデバイス、システムおよび方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022112508
(43)【公開日】2022-08-02
(54)【発明の名称】高速かつセキュアでレジリエントなシステムブートのための不揮発性メモリデバイス、システムおよび方法
(51)【国際特許分類】
G06F 21/57 20130101AFI20220726BHJP
【ＦＩ】
G06F21/57 350
【審査請求】未請求
【請求項の数】21
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022007852
(22)【出願日】2022-01-21
(31)【優先権主張番号】63/139,944
(32)【優先日】2021-01-21
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】63/166,283
(32)【優先日】2021-03-26
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/356,390
(32)【優先日】2021-06-23
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】522029730
【氏名又は名称】インフィニオン テクノロジーズ エルエルシー
【氏名又は名称原語表記】Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＬＬＣ
【住所又は居所原語表記】１９８ Ｃｈａｍｐｉｏｎ Ｃｏｕｒｔ， Ｓａｎ Ｊｏｓｅ， ＣＡ ９５１３４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】セルゲイ オストリコフ
(72)【発明者】
【氏名】フローリアン シュライナー
(57)【要約】 （修正有）
【課題】障害状態からの回復機能を維持しながら迅速にブートする外部の不揮発性（ＮＶ）メモリデバイスに依拠するコントローラデバイスを備えたシステム、方法及びストレージデバイスを提供する。
【解決手段】システム３００Ａにおいて、ＮＯＲ（フラッシュ）デバイス３０６Ａは、第１の物理アドレス範囲を有する第１の部分及び第２の物理アドレス範囲を有する第２の部分を含むＮＶメモリアレイを含む。ＮＶウォッチドッグ回路は、障害状態又は無障害状態にセットでき、所定のウォッチドッグ期間の満了に応答してＮＶ状態表示３３２を障害状態にセットし、ウォッチドッグを、延期指示に応答してリセットさせる。アドレスマッピング回路３２８－１は、障害表示部が無障害状態であることに応答して、入力アドレスを第１の物理アドレス範囲にマッピングし、ＮＶ状態表示が障害状態であることに応答して、入力アドレスを第２の物理アドレス範囲にマッピングする。
【選択図】図３Ａ
【解決手段】システム３００Ａにおいて、ＮＯＲ（フラッシュ）デバイス３０６Ａは、第１の物理アドレス範囲を有する第１の部分及び第２の物理アドレス範囲を有する第２の部分を含むＮＶメモリアレイを含む。ＮＶウォッチドッグ回路は、障害状態又は無障害状態にセットでき、所定のウォッチドッグ期間の満了に応答してＮＶ状態表示３３２を障害状態にセットし、ウォッチドッグを、延期指示に応答してリセットさせる。アドレスマッピング回路３２８－１は、障害表示部が無障害状態であることに応答して、入力アドレスを第１の物理アドレス範囲にマッピングし、ＮＶ状態表示が障害状態であることに応答して、入力アドレスを第２の物理アドレス範囲にマッピングする。
【選択図】図３Ａ
【特許請求の範囲】
【請求項1】
ストレージデバイスであって、前記ストレージデバイスは、
少なくとも１つの不揮発性（ＮＶ）メモリアレイと、
少なくとも障害状態または無障害状態にセット可能な不揮発性障害表示部と、
メモリウォッチドッグ回路と、
アドレスマッピング回路と、
を含み、
前記少なくとも１つの不揮発性（ＮＶ）メモリアレイは、
第１の物理アドレス範囲を有する第１のセクションと、
第２の物理アドレス範囲を有する第２のセクションと、
を含み、
前記メモリウォッチドッグ回路は、所定のウォッチドッグ期間の満了に応答して前記障害表示部を障害状態にセットするように構成されており、前記ウォッチドッグ期間は、延期指示に応答してリセットされ、
前記アドレスマッピング回路は、
前記障害表示部が無障害状態を有することに応答して、入力アドレスを前記第１の物理アドレス範囲にマッピングし、
前記障害表示部が障害状態を有することに応答して、前記入力アドレスを前記第２の物理アドレス範囲にマッピングする、
ように構成されている、
ストレージデバイス。
少なくとも１つの不揮発性（ＮＶ）メモリアレイと、
少なくとも障害状態または無障害状態にセット可能な不揮発性障害表示部と、
メモリウォッチドッグ回路と、
アドレスマッピング回路と、
を含み、
前記少なくとも１つの不揮発性（ＮＶ）メモリアレイは、
第１の物理アドレス範囲を有する第１のセクションと、
第２の物理アドレス範囲を有する第２のセクションと、
を含み、
前記メモリウォッチドッグ回路は、所定のウォッチドッグ期間の満了に応答して前記障害表示部を障害状態にセットするように構成されており、前記ウォッチドッグ期間は、延期指示に応答してリセットされ、
前記アドレスマッピング回路は、
前記障害表示部が無障害状態を有することに応答して、入力アドレスを前記第１の物理アドレス範囲にマッピングし、
前記障害表示部が障害状態を有することに応答して、前記入力アドレスを前記第２の物理アドレス範囲にマッピングする、
ように構成されている、
ストレージデバイス。
【請求項2】
前記第１のセクションは、システムのプロセッサのブートコードを格納するように構成されており、
前記第２のセクションは、前記プロセッサのリカバリコードを格納するように構成されており、前記リカバリコードは、前記プロセッサのブートの失敗に対処するための手順を含む、
請求項１記載のストレージデバイス。
前記第２のセクションは、前記プロセッサのリカバリコードを格納するように構成されており、前記リカバリコードは、前記プロセッサのブートの失敗に対処するための手順を含む、
請求項１記載のストレージデバイス。
【請求項3】
前記ストレージデバイスは、前記ストレージデバイスによって受信されたメッセージを認証し、所定の認証されたメッセージから前記延期指示を生成するように構成された認証回路をさらに含む、
請求項１記載のストレージデバイス。
請求項１記載のストレージデバイス。
【請求項4】
前記メモリウォッチドッグ回路は、少なくとも第１のタイプの認証されたメッセージに応答して前記障害表示部を障害状態にセットし、少なくとも第２のタイプの認証されたメッセージに応答して前記障害表示部を無障害状態にセットするように構成されている、
請求項１記載のストレージデバイス。
請求項１記載のストレージデバイス。
【請求項5】
前記ストレージデバイスは、デコーダアドレス入力に応答して前記ＮＶメモリアレイにアクセスするように構成されたデコーダ回路をさらに含み、
前記アドレスマッピング回路は、前記障害表示部の状態に基づいて、前記デコーダアドレス入力の少なくとも１つの上位ビットの値をセットするようにさらに構成されており、
前記入力アドレスは、前記デコーダアドレス入力の下位ビットに対応する、
請求項１記載のストレージデバイス。
前記アドレスマッピング回路は、前記障害表示部の状態に基づいて、前記デコーダアドレス入力の少なくとも１つの上位ビットの値をセットするようにさらに構成されており、
前記入力アドレスは、前記デコーダアドレス入力の下位ビットに対応する、
請求項１記載のストレージデバイス。
【請求項6】
前記少なくとも１つのＮＶメモリアレイは、ＮＯＲフラッシュアレイを含む、
請求項１記載のストレージデバイス。
請求項１記載のストレージデバイス。
【請求項7】
システムの、不揮発性（ＮＶ）メモリデバイスの外部にあるプロセッサのブートコードを、前記ＮＶメモリデバイスの第１の物理アドレス範囲に格納するステップと、
前記プロセッサのリカバリコードを、前記ＮＶメモリデバイスの第２の物理アドレス範囲に格納するステップと、
ウォッチドッグ期間の満了に応答して障害表示部を障害状態にセットするように構成された前記ＮＶメモリデバイス内のウォッチドッグ回路を開始するステップであって、前記ウォッチドッグ期間は、延期指示に応答してリセットされるステップと、
前記ＮＶメモリデバイスのアドレスマッピング回路の動作によって、
前記障害表示部が無障害状態を有することに応答して、入力アドレス値を前記第２の物理アドレス範囲ではなく前記第１の物理アドレス範囲にマッピングするステップと、
前記障害表示部が障害状態を有することに応答して、前記入力アドレス値を前記第１の物理アドレス範囲ではなく前記第２の物理アドレス範囲にマッピングするステップと、
を含み、
前記障害表示部は、不揮発性である、
方法。
前記プロセッサのリカバリコードを、前記ＮＶメモリデバイスの第２の物理アドレス範囲に格納するステップと、
ウォッチドッグ期間の満了に応答して障害表示部を障害状態にセットするように構成された前記ＮＶメモリデバイス内のウォッチドッグ回路を開始するステップであって、前記ウォッチドッグ期間は、延期指示に応答してリセットされるステップと、
前記ＮＶメモリデバイスのアドレスマッピング回路の動作によって、
前記障害表示部が無障害状態を有することに応答して、入力アドレス値を前記第２の物理アドレス範囲ではなく前記第１の物理アドレス範囲にマッピングするステップと、
前記障害表示部が障害状態を有することに応答して、前記入力アドレス値を前記第１の物理アドレス範囲ではなく前記第２の物理アドレス範囲にマッピングするステップと、
を含み、
前記障害表示部は、不揮発性である、
方法。
【請求項8】
前記延期指示に応答して前記ウォッチドッグ期間をリセットするステップは、
前記ＮＶメモリデバイスの外部のソースからメッセージを受信するステップと、
前記メッセージを認証するステップと、
前記認証されたメッセージが延期メッセージであることに応答して、前記延期指示を生成するステップと、
を含む、
請求項７記載の方法。
前記ＮＶメモリデバイスの外部のソースからメッセージを受信するステップと、
前記メッセージを認証するステップと、
前記認証されたメッセージが延期メッセージであることに応答して、前記延期指示を生成するステップと、
を含む、
請求項７記載の方法。
【請求項9】
前記方法は、リモートオーソリティから前記延期メッセージを生成するステップをさらに含み、前記リモートオーソリティは、ネットワークを介して前記ＮＶメモリデバイスと通信するように構成されたリモートサーバおよび有線バスを介して前記ＮＶメモリデバイスに接続されたセキュアデバイスからなる群から選択されている、
請求項７記載の方法。
請求項７記載の方法。
【請求項10】
前記方法は、前記プロセッサの動作によって、前記入力アドレス値を生成して、前記ＮＶメモリデバイスから前記システムの揮発性メモリへ前記ブートコードを読み出すことをさらに含む、
請求項７記載の方法。
請求項７記載の方法。
【請求項11】
前記方法は、前記プロセッサの動作によって、前記入力アドレス値を生成して、前記ＮＶメモリデバイスから直接に前記ブートコードまたは前記リカバリコードを実行するステップをさらに含む、
請求項７記載の方法。
請求項７記載の方法。
【請求項12】
前記方法は、
前記ＮＶメモリデバイスの第３の物理アドレス範囲にオペレーティングシステム（ＯＳ）コードを格納するステップと、
前記プロセッサの動作によって、第２の入力アドレス値を生成して、前記ＮＶメモリデバイスから前記ＯＳコードを読み出すステップと、
をさらに含む、
請求項７記載の方法。
前記ＮＶメモリデバイスの第３の物理アドレス範囲にオペレーティングシステム（ＯＳ）コードを格納するステップと、
前記プロセッサの動作によって、第２の入力アドレス値を生成して、前記ＮＶメモリデバイスから前記ＯＳコードを読み出すステップと、
をさらに含む、
請求項７記載の方法。
【請求項13】
前記方法は、
前記プロセッサの動作によって、前記ブートコードを検証するステップと、
前記ブートコードが検証に合格しなかったことに応答して、第１のタイプのメッセージを前記ＮＶメモリデバイスに送信するステップと、前記ブートコードが検証に合格したことに応答して、第２のタイプのメッセージを前記ＮＶメモリデバイスに送信するステップと、
前記ＮＶメモリデバイスの動作によって、
前記第１のタイプのメッセージに応答して、前記障害表示部を障害状態にセットするステップと、
前記第２のタイプのメッセージに応答して、前記障害表示部を無障害状態にセットするステップと、
をさらに含む、
請求項７記載の方法。
前記プロセッサの動作によって、前記ブートコードを検証するステップと、
前記ブートコードが検証に合格しなかったことに応答して、第１のタイプのメッセージを前記ＮＶメモリデバイスに送信するステップと、前記ブートコードが検証に合格したことに応答して、第２のタイプのメッセージを前記ＮＶメモリデバイスに送信するステップと、
前記ＮＶメモリデバイスの動作によって、
前記第１のタイプのメッセージに応答して、前記障害表示部を障害状態にセットするステップと、
前記第２のタイプのメッセージに応答して、前記障害表示部を無障害状態にセットするステップと、
をさらに含む、
請求項７記載の方法。
【請求項14】
前記システムの前記プロセッサは、複数のコアを含み、
前記ＮＶメモリデバイスから前記ブートコードを読み出すための前記入力アドレス値を生成するステップは、前記プロセッサのＭ個のコアによって実行され、
前記ブートコードを検証するステップは、前記プロセッサのＮ個のコアによって実行され、Ｎ＞Ｍであり、ＮおよびＭは自然数である、
請求項１３記載の方法。
前記ＮＶメモリデバイスから前記ブートコードを読み出すための前記入力アドレス値を生成するステップは、前記プロセッサのＭ個のコアによって実行され、
前記ブートコードを検証するステップは、前記プロセッサのＮ個のコアによって実行され、Ｎ＞Ｍであり、ＮおよびＭは自然数である、
請求項１３記載の方法。
【請求項15】
前記方法は、
前記プロセッサ内のプロセッサウォッチドッグ回路を開始するステップであって、前記プロセッサウォッチドッグ回路は、プロセッサウォッチドッグ期間の満了に応答してプロセッサ障害表示を生成するように構成されており、前記プロセッサウォッチドッグ期間はプロセッサ延期指示に応答してリセットされるステップと、
前記プロセッサ障害表示に応答して、前記プロセッサを所定の状態へ再起動するステップと、
をさらに含む、
請求項７記載の方法。
前記プロセッサ内のプロセッサウォッチドッグ回路を開始するステップであって、前記プロセッサウォッチドッグ回路は、プロセッサウォッチドッグ期間の満了に応答してプロセッサ障害表示を生成するように構成されており、前記プロセッサウォッチドッグ期間はプロセッサ延期指示に応答してリセットされるステップと、
前記プロセッサ障害表示に応答して、前記プロセッサを所定の状態へ再起動するステップと、
をさらに含む、
請求項７記載の方法。
【請求項16】
不揮発性（ＮＶ）メモリデバイスを含むシステムであって、前記不揮発性（ＮＶ）メモリデバイスは、
ＮＶメモリセルの少なくとも１つのアレイと、
少なくとも障害状態または無障害状態にセット可能な不揮発性障害表示部と、
メモリウォッチドッグ回路と、
アドレスマッピング回路と、
前記ＮＶメモリデバイスの外部の通信パスから延期指示を受信するように構成された通信回路と、
を含み、
前記ＮＶメモリセルの前記少なくとも１つのアレイは、
第１の物理アドレス範囲を有する第１のセクションと、
第２の物理アドレス範囲を有する第２のセクションと、
を含み、
前記メモリウォッチドッグ回路は、所定のウォッチドッグ期間の満了に応答して前記障害表示部を障害状態にセットするように構成されており、前記ウォッチドッグ期間は、延期指示に応答してリセットされ、
前記アドレスマッピング回路は、
前記障害表示部が無障害状態を有することに応答して、入力アドレスを前記第１の物理アドレス範囲にマッピングし、
前記障害表示部が障害状態を有することに応答して、前記入力アドレスを前記第２の物理アドレス範囲にマッピングする、
ように構成されている、
システム。
ＮＶメモリセルの少なくとも１つのアレイと、
少なくとも障害状態または無障害状態にセット可能な不揮発性障害表示部と、
メモリウォッチドッグ回路と、
アドレスマッピング回路と、
前記ＮＶメモリデバイスの外部の通信パスから延期指示を受信するように構成された通信回路と、
を含み、
前記ＮＶメモリセルの前記少なくとも１つのアレイは、
第１の物理アドレス範囲を有する第１のセクションと、
第２の物理アドレス範囲を有する第２のセクションと、
を含み、
前記メモリウォッチドッグ回路は、所定のウォッチドッグ期間の満了に応答して前記障害表示部を障害状態にセットするように構成されており、前記ウォッチドッグ期間は、延期指示に応答してリセットされ、
前記アドレスマッピング回路は、
前記障害表示部が無障害状態を有することに応答して、入力アドレスを前記第１の物理アドレス範囲にマッピングし、
前記障害表示部が障害状態を有することに応答して、前記入力アドレスを前記第２の物理アドレス範囲にマッピングする、
ように構成されている、
システム。
【請求項17】
前記ＮＶメモリデバイスは、デコーダアドレス入力に応答して前記少なくとも１つのアレイにアクセスするように構成されたデコーダ回路をさらに含み、
前記アドレスマッピング回路は、少なくとも前記障害表示部に基づいて、前記デコーダアドレス入力の少なくとも１つの上位ビットの値をセットするように構成されており、
前記入力アドレスは、前記デコーダアドレス入力の下位ビットである、
請求項１６記載のシステム。
前記アドレスマッピング回路は、少なくとも前記障害表示部に基づいて、前記デコーダアドレス入力の少なくとも１つの上位ビットの値をセットするように構成されており、
前記入力アドレスは、前記デコーダアドレス入力の下位ビットである、
請求項１６記載のシステム。
【請求項18】
前記システムは、メモリバスを介して前記ＮＶメモリデバイスに結合されたコントローラデバイスをさらに含み、
前記メモリバスは、前記メモリバスを介して前記入力アドレスを生成および送信し、前記ＮＶメモリデバイスからデータを読み出すように構成された少なくとも１つのコントローラプロセッサを含み、
前記ＮＶメモリデバイスは、
前記第１のセクションに前記コントローラデバイスのブートコードを格納し、
前記第２のセクションに前記コントローラデバイスのリカバリコードを格納する、
ように構成されており、
前記リカバリコードは、前記コントローラデバイスのブート障害に対処するプロセスを含む、
請求項１６記載のシステム。
前記メモリバスは、前記メモリバスを介して前記入力アドレスを生成および送信し、前記ＮＶメモリデバイスからデータを読み出すように構成された少なくとも１つのコントローラプロセッサを含み、
前記ＮＶメモリデバイスは、
前記第１のセクションに前記コントローラデバイスのブートコードを格納し、
前記第２のセクションに前記コントローラデバイスのリカバリコードを格納する、
ように構成されており、
前記リカバリコードは、前記コントローラデバイスのブート障害に対処するプロセスを含む、
請求項１６記載のシステム。
【請求項19】
前記システムは、前記ブートコードを検証し、これに応答して前記ＮＶメモリデバイスによる認証のためにコード検証メッセージを生成するように構成された、前記コントローラデバイスをさらに含む、
請求項１８記載のシステム。
請求項１８記載のシステム。
【請求項20】
前記システムは、前記ＮＶメモリデバイスおよびコントローラデバイスから物理的に分離されており、延期メッセージを生成するように構成されたリモートオーソリティデバイスをさらに含み、
前記ＮＶメモリデバイスは、前記延期メッセージを認証し、認証された延期メッセージに応答して前記延期指示を生成するように構成された認証回路をさらに含む、
請求項１８記載のシステム。
前記ＮＶメモリデバイスは、前記延期メッセージを認証し、認証された延期メッセージに応答して前記延期指示を生成するように構成された認証回路をさらに含む、
請求項１８記載のシステム。
【請求項21】
前記リモートオーソリティデバイスは、ネットワークを介して前記ＮＶメモリデバイスと通信するように構成されたリモートサーバおよび有線バスを介して前記ＮＶメモリデバイスに接続されたセキュアデバイスからなる群から選択されている、
請求項２０記載のシステム。
請求項２０記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願
本出願は、２０２１年１月２１日付にて出願された米国仮特許出願第６３／１３９９４４号および２０２１年３月２６日付にて出願された米国仮特許出願第６３／１６６２８３号の利益を主張するものであり、これらの内容はすべて参照により本明細書に組み込まれる。
本出願は、２０２１年１月２１日付にて出願された米国仮特許出願第６３／１３９９４４号および２０２１年３月２６日付にて出願された米国仮特許出願第６３／１６６２８３号の利益を主張するものであり、これらの内容はすべて参照により本明細書に組み込まれる。
【0002】
本開示は、概して、システムのブートコードを格納する不揮発性メモリデバイス、より具体的には、高速のレジリエントなシステムブートを可能にしうる不揮発性メモリデバイスに関する。
【背景技術】
【0003】
システムＮＯＲフラッシュメモリは、従来、広い温度範囲で高い信頼性を必要とするアプリケーションのコードストレージに使用されてきた。自動車内の組み込みシステムは、かかるアプリケーションの一例である。現行世代の自動車用マイクロコントローラユニット（ＭＣＵ）は、組み込みＮＯＲフラッシュに依拠している。自動車のＭＣＵメーカがより高度なプロセスノードに移行するにつれて、ＭＣＵプロセッサと同じシリコンダイにフラッシュメモリを搭載することは、技術的にかつ製造的に困難な課題となりうる。組み込みフラッシュメモリを既存のＭＣＵロジック（ＣＭＯＳなど）に追加する場合、より多くの製造マスクが必要になり、製造コストおよび複雑さが増大する。組み込みＮＯＲフラッシュメモリの代替品としてＭＲＡＭなどが提案されているが、かかる代替のメモリタイプはまだ確実な採用には至っていない。
【0004】
これらの課題に対処するために、２つの異なる対応方法が出現している。一方はシステムインパッケージ（ＳｉＰ）型のインテグレーションであり、他方はスタンドアロン型のＮＯＲフラッシュを採用することである。どちらの場合も、ＮＯＲフラッシュメモリデバイスは、対応するＭＣＵ（例えば、異なるダイまたは集積回路パッケージ）から分離することができる。ＳｉＰおよびスタンドアロンの両方のアプローチにより、非常に費用対効果の高いソリューションを提供できる。ただし、分離型デバイスの欠点の１つとして、セキュリティ上の懸念を挙げることができ、これにはＮＯＲデバイス内に格納されている重要なコード、特に起動動作でＭＣＵによって実行されるブートコードを変更する機能などが含まれる。
【0005】
かかるセキュリティ上の懸念に対処するために、従来、ブートプロセスをセキュアにするためのアプローチがとられていた。従来のアプローチでは、ＭＣＵがコードを実行できるようになる前に、暗号化に依拠してコードが検証されていた。しかしながら、コードの検証により、ブート時間が長くなる可能性がある。ブート動作と並行してコード検証を実行したり、ブートプロセスの後の時点に検証を延期したりするなど、セキュアなブートプロセスを高速化するための複数の従来の手法が提案されている。しかしながら、これらの従来の手法は実用的なものとなってない。
【0006】
開示している実施形態の特徴および利点をよりよく理解するために、ＭＣＵおよび分離型ＮＯＲフラッシュデバイスを使用する従来のシステムのブートオプションおよびコンフィギュラビリティを説明する。
【0007】
図１６は、システム１６０１の従来のブートオプションを示している。動作可能になると、フラッシュレスＭＣＵ（つまり、フラッシュメモリが組み込まれていないＭＣＵ）は、ブートコードの実行を許可する前に、不変ハードウェア構成手順（Ａ）を実行する。最新のＭＣＵは、一般に種々のタイプの不揮発性メモリに対して利用可能なインタフェースに基づいた複数のブートオプション（Ｂ０～ＢＮ）に対応するように設計されている。ＭＣＵメーカにより、１回限りで構成可能なまたは動的に構成可能なブートオプションが提供されている。ブートオプションは、図１６に１６０３として示されている。
【0008】
動的なコンフィギュラビリティは、外部ピン１６０５に依拠することによって達成され、一方、シングルブートオプションの使用は、内部のリセット不可能なヒューズ１６０７を溶断させることによって保証されうる。構成が行われると、システム１６０１は事前定義されたようにブートされる。不変コード（Ａ）は、最小限のシステム初期化を実行し、第１の可変コードに制御を渡す。第１の可変コード（Ｂ０～ＢＮ）は、複雑な周辺機器を初期化し、オペレーティングシステムに制御を移す。
【0009】
セキュリティ対応システムは、ブートオプションを提供し、当該ブートオプションでは、ハードコードされた分岐は条件付きである。このため、ＭＣＵは、検証済みコードを実行するか、またはブートに失敗する。この手法は、検証された場合にのみ実行される一連の層またはコードブロックを作成するように拡張できる。しかし、コード検証ルーチンの追加によるシステムパフォーマンスへの影響は、時間に対して直線的な間隔ではなく、これらのルーチンが実行される時間に反比例している。つまり、ブートプロセスでコード検証が早期に行われるほど、ブートパフォーマンス（ブート時間など）への悪影響が大きくなる。かかる影響の理由の１つは、ＭＣＵの起動時（パワーオンリセット（power-on reset）からの復帰時など）にＭＣＵ内のコンピューティングリソースの可用性を計算することでありうる。いくつかのマルチコアプロセッサはシングルコアからブートされるが、残りのコアはソフトウェアによるイネーブルを待機する。したがって、セカンダリコアを有効にするコードがオフチップメモリから流れてきて検証が必要な場合、検証が完了するまで、すべてのコンピューティングリソースが利用できるとは限らない。ハードウェア暗号化ブロックを含むＭＣＵのように、検証に追加のコアが必要ない場合でも、かかるＭＣＵは、システムクロック周波数の低下などのフェイルセーフパフォーマンス設定で初期ブート可能となるが、これは高速ブート時間の目標の妨げとなる。
【0010】
パフォーマンスへの影響に加えて、ブートコードへの検証の組み込みに関連する統合および保守の労力は、さらなる実用上の検討事項を生じさせている。組み込みシステムにおけるブートプロセスの開発には、ＭＣＵメーカ、メモリ（ＮＯＲフラッシュなど）メーカ、ブートローダコード、オペレーティングシステムコード、アプリケーションコードを生成する開発者などの複数の関係者が関与している。これらはすべて個別のエンティティとなりうる。かかる分離により、パフォーマンスの高い個別のコンポーネントが得られるが、特殊化によって、システムのブートプロセスを最適化するために大規模な調整および統合への労力が必要になる場合がある。
【0011】
ＭＣＵの機能は、主に不揮発性メモリに格納されているコードによって定義されている。ＭＣＵには通常、オンチップの読み出し専用メモリ（ＲＯＭ）が含まれている。オンチップＲＯＭのサイズは、ＭＣＵメーカがテープアウトする前にセキュアなファイナライズできるロジックの量によって決定される。ＲＯＭのサイズは、外部フラッシュデバイスに押し出される初期化およびブートロジックと比較して、最小になる傾向がある。不変性、場所および大規模な設計レビューにより本質的に信頼されているＲＯＭコードとは異なり、フラッシュコードは定期的な検証を受ける必要がある。従来のスタンドアロン型のＮＯＲフラッシュデバイスの多くは、オンチップＲＯＭに近いレベルの保証を提供するオンチップセキュリティインフラストラクチャが存在しないため、定期的な検証が確立されている。
【0012】
ＭＣＵおよび外部メモリ（ＮＯＲフラッシュなど）を備えたシステムの場合、デバイス認証とコード検証との組み合わせにより、一定レベルのコード保証を実現できる。デバイス認証には、ＭＣＵと外部フラッシュデバイスとの間の暗号交換が含まれており、これによりフラッシュデバイスのＩＤを確認することができる。デバイス認証は、物理的なフラッシュダイの交換を防ぎ、フラッシュデバイスの状態が損なわれないようにするのに役立つ。現在、スタンドアロンフラッシュデバイスでも何らかのセキュリティインフラストラクチャが実装されつつあり、標準化団体であるＪＥＤＥＣがＮＯＲフラッシュ認証規格の策定に取り組んでいる。その結果、ＭＣＵメーカは、ＭＣＵのＲＯＭにフラッシュ認証サポートを含める可能性が高くなっている。
【0013】
コード検証は、種々の形態をとることができ、これには、外部メモリから受信したコードを、コードに対して生成されたハッシュまたはその他の値などの期待値と比較するＭＣＵが含まれるが、これに限定されるものではない。いくつかの検証プロセスには、暗号交換を含めることもできる。いくつかのシステムにはデバイス認証が含まれうるものの、コード検証は、ブートプロセスを保護するための決定的なステップである。
【0014】
図１７は、従来の組み込みシステム１７０１のブート動作を示すブロック図である。システム１７０１は、ＭＣＵ１７０３、ＮＡＮＤフラッシュメモリ１７０５、ＮＯＲフラッシュメモリ１７０７およびＤＲＡＭ１７０９を含むことができ、これらはすべて、異なるチップ（例えば、ダイス）上に形成されている。ＭＣＵ１７０３は、プロセッサ（例えば、ＣＰＵ）１７１１、ＲＯＭ１７１３、ＳＲＡＭ１７１５およびワンタイムプログラマブル（ＯＴＰ）メモリ１７１７を含みうる。ＣＰＵ１７１１によってアクセス可能なアドレス空間１７１９は、種々のメモリタイプを含むことができ、これには、オンチップ（すなわち、ＭＣＵ１７０３上）およびオフチップのメモリが含まれる。
【0015】
図１７は、コンポーネントおよび制御転送ポイントを時間的に示している。時点ｔ＝０で、ＣＰＵはＲＯＭコード（ブートローダ１）１７２１－０を実行できる。システムが外部ＮＯＲフラッシュメモリ１７０７からさらにブートされると、ＲＯＭコード１７２１－０は、シリアルペリフェラルインタフェース（ＳＰＩ）コントローラを初期化できるため、ＮＯＲフラッシュメモリ１７０７からＳＲＡＭ１７１５にさらに初期化ルーチン１７２１－１（ブートローダ２）を（時間ｔ＝１～ｔ＝２で）フェッチできる。これらのルーチンは、いくつかのペリフェラルを構成しており、そのうちの１つはＤＲＡＭコントローラである。ＤＲＡＭが利用可能になると、時点ｔ＝３で、オペレーティングシステムカーネル１７２１－２がＮＯＲフラッシュメモリ１７０７からＤＲＡＭ１７０９にコピーされ、制御がシステムカーネルに渡される。その後、ＮＡＮＤフラッシュメモリ１７０５に格納されているアプリケーションコード１７２１－３を実行することができる。
【0016】
ＲＯＭコード１７２１－０がＳＲＡＭコード１７２１－１に分岐すると、重要な制御転送が発生する。この時点より前にコード検証が実行されない場合、未検証のコードが実行フローを引き継ぐ機会が生じる。前述したように、この時点より前にコード検証を実行すると、ブートパフォーマンスの点でコストが高くなる可能性がある。したがって、従来のシステムには、コード検証の延期が含まれうる。コード検証の延期において、システムにつき（いくつかの安全策を講じて）ブートが許可され、その後、コードが検証される。検証が失敗した場合、システムはリカバリ動作に入ることができる。
【0017】
このように、外部ＮＯＲフラッシュに依拠してブートを行う従来の組み込みシステムは、ブート動作に対して２つのアプローチをとることができる。一方は高速ブートであり、コード検証延期によって高速ブートが達成されるため、リカバリ機能はなく、他方は、リカバリ機能を有する低速（セキュア）ブートである。低速ブートはセキュリティを提供できるが、限られた時間内に終了するためにブート動作を必要とするアプリケーションなど、いくつかのアプリケーションには不適切な場合がある。
【0018】
図１８のＡは、低速でセキュアなブート動作を示すタイミング図である。アプリケーションプロセッサ（フラッシュレスＭＣＵなど）は、内部ＲＯＭ（ブートローダ１）からブートされる。ブートローダ１は、ＭＣＵを事前に構成し、外部の不揮発性メモリ（ＮＯＲフラッシュなど）から後続のコード（ブートローダ２）をフェッチする。
【0019】
時間ｔ＝０で、ブートローダ１からのコードを操作して、ＭＣＵは外部ＮＯＲデバイスを認証できる。ＮＯＲデバイスが認証されると、時間ｔ＝１で、ＭＣＵは、「コンテンツ検証」として示されているＮＯＲデバイス（ブートローダ２など）によって格納されたコードを転送または検査できる。ブートローダ＃２はオフチップ（例えば、ＭＣＵチップ）から供給されるため、制御が渡される前に検証する必要がある。既存のソリューションは、後続のコードを検証するために暗号化に依拠している。コード検証は遅い動作であり、いくつかのシステム期限が守られない可能性がある。これは時点ｔ＝２に示されているが、この時点はＭＣＵの可用性期限である可能性があり、このときＭＣＵはシステムの他のデバイスと通信するために利用可能であることが必要である。例えば、自動車内では、ＭＣＵは５０ミリ秒以内にＣＡＮバスを介して通信する必要がありうるが、必ずしもアプリケーション固有のアクションを実行する準備ができているとは限らない場合がある。
【0020】
時点ｔ＝３では、コード検証結果に基づいて種々のアクションが発生する可能性がある。ＮＯＲデバイス（例えば、ブートローダ２）からのコードが検証に合格（pass）した場合、コードは通常どおり実行できる。ただし、コードが失敗（fail）した場合、システムはリカバリ動作を実行でき、これにより、不良コードの修正を試行することができる。時点ｔ＝４で、アプリケーション期限が生じる可能性がある。この時点で、システムはアプリケーションコードを実行する準備ができていなければならない。
【0021】
図１８のＢは、速度のためにセキュリティを犠牲にするより高速なブート動作を示すタイミング図である。「可用性期限」の問題は、ＮＯＲコードの検証を完了せずにＲＯＭコード（ブートローダ１）が制御をＮＯＲコード（ブートローダ２）に渡すことで対処できる。
【0022】
時点ｔ＝０で、ＮＯＲデバイスを認証できる。時点ｔ＝１で、可用性期限の前に、ＭＣＵはＮＯＲコードを実行できる。ＮＯＲコードの検証は可用性期限の前に開始することもできるが、コードの検証は完了しない。時点ｔ＝３で、システムはコード検証結果に応じて通常の操作を続行するか、またはリカバリ動作を実行できる。
【0023】
図１８のＢのようなアプローチは可用性期限を満たすことができるが、制御が潜在的に未検証のコードに渡されるため、システムはすべての場合における回復の能力を失う。
【0024】
組み込みシステムのアプリケーションプロセッサによるウォッチドッグタイマを使用することが知られている。しかしながら、外部フラッシュからブートされるシステムでは、未検証コードを実行しているにもかかわらず、悪意を持って、かかるウォッチドッグタイマを延期できるようにブートコードが変更される場合がある。この問題を回避するために、従来のシステムは通常、検出をリモートオーソリティにオフロードしている。組み込みシステムがリモートオーソリティに対してその完全性を証明できないと、ウォッチドッグが満了する。ウォッチドッグの延期を認証された手順とすることで、組み込みシステムとリモートオーソリティとの間とのセキュアでないチャネルを介した通信をサポートすることができる。
【0025】
図１９のＡ～Ｃは、認証されたウォッチドッグタイマを含む従来のシステムを示す図である。図１９のＡは、ウォッチドッグタイマ１９２３を有するＭＣＵ１９０３を備えた従来のシステム１９０１を示している。ＭＣＵ１９０３は、最初に、内部ＲＯＭ（ブートローダ１）からのブートコードでブートされ、次に、外部ＮＯＲデバイス１９０７上のブートコード（ブートローダ２）でブート動作を継続することができる。ＭＣＵ１９０３は、認証された手順を用いてリモートオーソリティ１９２５と通信することができる。
【0026】
図１９のＢは、「良好な」ブート動作を示すタイミング図である。時点ｔ＝０で、ＭＣＵは、内部ＲＯＭ（ブートローダ１）からのコードを用いてブート可能となる。時点ｔ＝１で、ＭＣＵは、外部ＮＯＲデバイス（ブートローダ２）からのコードを用いてブート可能となる。ほぼ同時に、ＭＣＵは、ウォッチドッグタイマ（ＷＤ）を開始できる。ウォッチドッグタイマ（ＷＤ）は、リモートオーソリティ（ＲＡ）からの延期メッセージにより延期できる。図１９のＢは、ＲＡに報告するＭＣＵおよび時点ｔ＝２でＷＤを延期するＲＡを示している。時点ｔ＝３で、システムはブートローダ２のコードで正常にブート可能となる。
【0027】
図１９のＣは、ウォッチドッグ障害を生じるブート動作のタイミング図を示している。図１９のＣは、図１９のＢと同じ動作を示している。ただし、ブートローダ２のコードが無効であるため、ＲＡはＷＤを延期しない。その結果、ＷＤは時点ｔ＝３で満了し、障害状態（例えば、パワーオン／リセット）が発生する。
【0028】
認証されたウォッチドッグの追加により、ＭＣＵは制御を保持してシステムを既知の状態へと移行させ、構成可能なタイムアウト後にＲＯＭコード（例えばブートローダ１）を実行することができる。これは有用であるが、リカバリコードをＲＯＭに組み込むことができないため、応答が制限される。結果として、図１９のＣに示されているように、ウォッチドッグ満了サイクルはそれ自体を繰り返すことになる。つまり、ウォッチドッグタイマを追加すると、高速でセキュアなブートが可能となるが、障害状態から容易に回復することができない非レジリエントなシステムとなる。
【0029】
ブートコードを外部の不揮発性メモリに格納するシステムでは、何らかの手法で高速でかつセキュアでレジリエントなブート動作に到達することまたはこうしたレジリエントなブート動作を提供することが望ましい。
【図面の簡単な説明】
【0030】
【図1】一実施形態によるシステムとしてのブート動作を示すタイミング図である。
【図2】一実施形態によるシステムのブロック図である。
【図3A】実施形態による外部不揮発性メモリ（ＮＶＭ）デバイスを備えたシステムのブロック図である。
【図3B】実施形態による外部不揮発性メモリ（ＮＶＭ）デバイスを備えたシステムのブロック図である。
【図3C】実施形態による外部不揮発性メモリ（ＮＶＭ）デバイスを備えたシステムのブロック図である。
【図4】一実施形態によるＮＶＭデバイスのメモリアドレス再マッピング動作のブロック図である。
【図5】別の実施形態によるＮＶＭデバイスのブロック図である。
【図6】一実施形態による、組み込みシステムおよび対応するメモリアドレスマッピングを示すブロック図である。
【図7A】実施形態によるシステムのブートおよび関連する動作を示す図である。
【図7B】実施形態によるシステムのブートおよび関連する動作を示す図である。
【図7C】実施形態によるシステムのブートおよび関連する動作を示す図である。
【図7D】実施形態によるシステムのブートおよび関連する動作を示す図である。
【図8A】実施形態によるシステムのブートおよびリカバリ動作を示す図である。
【図8B】実施形態によるシステムのブートおよびリカバリ動作を示す図である。
【図8C】実施形態によるシステムのブートおよびリカバリ動作を示す図である。
【図9】Ａは、実施形態によるシステムインパッケージデバイスのブロック図であり、Ｂは、実施形態による組み込みシステムのブロック図である。
【図10】実施形態に含まれうるＮＶＭアレイの概略図である。
【図11】一実施形態によるスタンドアロンＮＶＭデバイスの図である。
【図12】一実施形態による自動車システムの図である。
【図13】一実施形態による車両の図である。
【図14】一実施形態による方法のフロー図である。
【図15】別の実施形態による方法のフロー図である。
【図16】システムのブートオプションのブロック図である。
【図17】従来のシステムおよび対応するメモリアドレス空間のブロック図である。
【図18】Ａ，Ｂともに、従来のブート動作を示すタイミング図である。
【図19】Ａ～Ｃともに、ウォッチドッグタイマおよび対応するブート動作を備えた従来のシステムを示す図である。
【発明を実施するための形態】
【0031】
実施形態によれば、ブートコードを格納するために外部の不揮発性メモリ（ＮＶＭ）デバイス（例えば、ＮＯＲフラッシュ）に依拠するコントローラデバイス（例えば、ＭＣＵ）を備えたシステムは、障害状態からの回復機能（つまり、レジリエンシ）を維持しながら、迅速にブート可能となる。
【0032】
実施形態によれば、外部に格納されたブートコードの完全性チェック（すなわち、基本的なブート機能が完了した後の期間）をアプリケーション層にシフトし、すなわち早期のブートの統合を回避することによって、ブート時間を短縮することができる。いくつかの実施形態では、アプリケーション層の動作は、システムをブートレベルで既知の状態へ移行させるために、ブートコードを格納するスタンドアロンのＮＶＭデバイスと通信することができる。
【0033】
以下の種々の実施形態では、同様のアイテムは同じ参照文字によって参照されるが、先頭の数字は図番号に対応する。
【0034】
図１は、一実施形態によるブート動作のタイミング図である。図１では、システムは、回復可能性を維持しながら、可用性期限を満たすことができる。時点ｔ＝０で、システムプロセッサ（例えば、ＭＣＵ）が、ＲＯＭなどの内部メモリ（例えば、オンチップメモリ、組み込みメモリ、集積メモリ）から初期ブートコード（例えば、ブートローダ１）を実行したものとする。システムプロセッサは、外部（すなわち、オフチップ、スタンドアロンの）ＮＶＭデバイス１０２－０を認証することができる。かかる動作は、ＮＶＭデバイスに固有の識別値を含む暗号交換を含む任意の適切な形態をとることができる。
【0035】
時点ｔ＝１で、システムは、認証されたＮＶＭデバイスに格納されたコードを実行できる。ただし、従来のアプローチとは異なり、実行されるコードはＮＶＭデバイスの不揮発性状態に依拠する。ＮＶＭデバイスに以前の障害状態が発生していない場合、ＮＶＭデバイスからアクセスされるコードはブートコードとなり、システムは通常のブート動作１０２－１を実行する。ただし、ＮＶＭデバイスが（以前に確立された）障害状態にある場合、ＮＶＭデバイスからアクセスされるコードはリカバリコードとなり、システムはリカバリ動作１０２－２を実行する。時点ｔ＝１でのシステムプロセッサによるコードの読み出しおよび実行は、ＮＶＭデバイスへの同じタイプのアクセスを含みうることに留意されたい。すなわち、システムプロセッサは障害状態を認識していないのである。通常動作とリカバリ動作とのどちらを実行するかを制御するのは、ＮＶＭデバイスの不揮発性状態である。
【0036】
リカバリ動作は、ＮＶＭデバイスの無効なブートコードに対処することを目的とした動作であり、システム構成に基づいて適切な形態をとることができる。リカバリ動作には、既知の正常なブートコードの復元、正常なブートコードを格納していることが判明している読み出し専用アドレスからのブートコードの読み出し、または以前のバージョンのブートコードへの復帰が含まれるが、これらに限定されない。
【0037】
さらに図１を参照すると、時点ｔ＝２は、システムの可用性期限でありうる。図示されているように、ブート動作が通常の実行１０２－１のパスで進行する場合、システムは可用性期限までに操作可能となる。
【0038】
時点ｔ＝３において、システムは、コード検証動作（例えば、コンテンツ検証）１０２－３を実行することができる。かかる動作により、ＮＶＭデバイスによるブートコードストアを検証できる。このようにして、すべてのブートコードが実行されるまで、コード検証は延期される。いくつかの実施形態では、かかるコード検証は、ブートプロセスのアプリケーション層の時点で発生する可能性がある。いくつかの実施形態では、システムプロセッサは複数のコアを有しうる。アプリケーション層の時点（例えば、時点ｔ＝３以降）では、プロセッサは、初期ブートプロセス中（例えば、時点ｔ＝３より前）よりも多くのコアを有効にすることができる。その結果、延期されたコンテンツ検証動作１０２－３は、それがブートプロセスに組み込まれた場合よりも速く完了することができる。時点ｔ＝４は、アプリケーション期限を表している。図示されているように、高速ブートプロセスでは、アプリケーション期限のかなり前にアプリケーション層の時点にシステムが配置される。
【0039】
このようにして、外部ＮＶＭデバイスを使用してブートコードを格納するシステムは、回復可能性を維持しながら、高速な可用性期限を満たすことができる。
【0040】
図２は、一実施形態によるシステムのブロック図である。システム２００は、マイクロコントローラユニット（ＭＣＵ）２０４、ＮＶＭデバイス２０６およびリモートオーソリティ２０８を含みうる。システム２００はＭＣＵ２０４を利用しているが、代替の実施形態は、ハードワイヤードおよび／またはプログラム可能なカスタム論理回路を含むもののこれらに限定されない任意の適切なプロセッサデバイスまたは回路を含みうる。ＭＣＵ２０４は、中央処理装置（ＣＰＵ）２１０、ＲＯＭ２１２、ＳＲＡＭ２１４およびワンタイムプログラマブルメモリ（ＯＴＰ）２１６を含みうる。ＣＰＵ２１０は、ＲＯＭ２１２およびＮＶＭ２０６に格納されたブートコードを含む、命令を実行するためのプロセッサ回路を含みうる。ＲＯＭ２１２は、パワーオン／リセット（ＰＯＲ）などの所定の条件に応答してＣＰＵ２１０によって実行するための初期ブートコード（例えば、ブートローダ１）を格納することができる。ＳＲＡＭ２１４は、ＣＰＵ２１０の高速アクセスストレージとして機能する。いくつかの実施形態では、ＳＲＡＭは揮発性メモリであり、電力供給されない場合に格納されたデータを失う。いくつかの実施形態では、ＣＰＵ２１０は、実行用にブートコード（例えば、ブートローダ２）をＮＶＭ２０６からＳＲＡＭ２１４に転送することができる。ＯＴＰ２１６は、データ値用の追加の不揮発性ストレージを提供できる。
【0041】
いくつかの実施形態では、ＲＯＭ２１２、ＳＲＡＭ２１４、ＯＴＰ２１６は、同じＭＣＵデバイス２０４の一部でありうる。これには、同じ集積回路パッケージおよび／または同じダイ上に形成される回路が含まれうる。
【0042】
ＮＶＭデバイス２０６は、ブートコード（例えば、ブートローダ２）を含む、ＭＣＵ２０４によって使用されるデータのための不揮発性ストレージを提供することができる。ＮＶＭデバイス２０６は、アドレスマッピング回路２２８を含むことができ、ＮＶブート状態２１８を有することができる。かかるＮＶ状態によれば、ＮＶＭデバイス２０６は、ブート動作において、ブートコード、あるいはＭＣＵ２０４のためのリカバリコードを提供することができる。ＮＶＭデバイス２０６は、メモリバス２２０によってＭＣＵ２０４に接続することができる。メモリバス２２０は、シリアルバスまたはパラレルバスを含む任意の適切な形態をとることができる。いくつかの実施形態では、メモリバス２２０は、ＳＰＩ、ＣＡＮおよびＩ２Ｃを含むがこれらに限定されない、規格と互換性のあるシリアルバスでありうる。
【0043】
リモートオーソリティ２０８は、システム２００の制御メッセージの信頼できるソースとなりうる。リモートオーソリティ２０８は、ＭＣＵ２０８および／またはＮＶＭデバイス２０６内のウォッチドッグ回路を延期するための指示を発行することができる。リモートオーソリティ２０８は、ＭＣＵ２０４およびＮＶＭデバイス２０６を含むシステム全体に存在するデバイスでありうるか、または無線ネットワークを含む１つ以上のネットワークを介して通信しているサーバなど、ＭＣＵ２０４／ＮＶＭデバイス２０６に近接していないデバイスでありうる。リモートオーソリティ２０８は、通信チャネル２２２を介してＭＣＵ２０４と通信することができる。通信チャネル２２２は、有線接続、無線接続、またはこれらの任意の組み合わせを含む、任意の適切な形態をとることができる。いくつかの実施形態では、リモートオーソリティ２０８は、認証プロトコルに従ってＭＣＵ２０４と通信することができる。いくつかの実施形態では、リモートオーソリティ２０８は、ＮＶＭデバイス２０６と通信することができる。リモートオーソリティ２０８とＮＶＭデバイス２０６との間の通信は、メモリバス２２０を介してＭＣＵ２０４を介して行うことができる。しかしながら、他の実施形態では、リモートオーソリティ２０８は、ＮＶＭデバイス２０６との直接の通信チャネル（図示せず）を有することもできる。
【0044】
実施形態によれば、外部ＮＶＭデバイス内の不揮発性回路を使用して、障害サイクルから抜け出し、コード検証の結果を実施することができる。いくつかの実施形態では、これには、不揮発性値を使用して、（例えば、ＲＯＭコードの下で動作している間）ＭＣＵがコードをフェッチするＮＶＭデバイス内の位置でどのイメージが公開されるかを制御することが含まれうる。検証が成功した場合、ＮＶＭデバイスは通常のブートコードを公開できるため、システムは可能な限り迅速に（例えば、追加の手順なしで設計が許す限り迅速に）ブートできる。検証に失敗した場合、ＮＶＭデバイスは同じ論理的位置にリカバリイメージを公開できるため、システムはリカバリを直接にブートできる。このように、通常のブートとリカバリブートとを区別するためには、事前のブートコード（ＲＯＭコードなど）は必要ない。
【0045】
いくつかの実施形態では、初期の信頼できるコード（例えば、ＲＯＭコード）を超えるブートプロセスの実行は、複数のウォッチドッグ回路によって制御することができる。一方のウォッチドッグ回路はコントローラデバイス（ＭＣＵなど）に常駐でき、もう一方は外部ＮＶＭデバイスに常駐する不揮発性ウォッチドッグ回路とすることができる。不揮発性ウォッチドッグ回路は、従来のウォッチドッグ回路と同じように動作することができるが、電源が入っていない場合（例えば、パワーオンリセット後）に、有効期限（障害など）の表示が持続する場合がある。不揮発性障害表示部は、ブート動作でコントローラに公開されるイメージ（つまり、ブートコードまたはリカバリコード）を制御できる。通常のブートでは、両方のウォッチドッグが構成可能なタイムアウト内にリモートオーソリティによって延期されることが想定される。この条件が満たされない場合、システムがリカバリをブートするための明示的な通信は必要ない。
【0046】
このように、ウォッチドッグ回路を使用して、システムパフォーマンスを損なうことなく、ブートレベルでヘルスチェックの結果を行うことができる。ＮＶＭデバイスを認証することにより、ブートコードが有効であることを部分的に即座に保証することができる。ブートコードが有効であることの完全な、ただし遅延した保証は、延期された完全性チェック（コード検証）を通じて提供することができる。未検証のコードを実行する機会があるにもかかわらず、２つのデバイスシステム（例えば、コントローラおよびＮＶＭデバイス）は、システムを既知の状態へ移行させるための制御を保持することができる。そして、図１９のＡ～Ｃに示したような他の従来のソリューションとは異なり、既知の状態は、初期ブートコード（例えば、ＲＯＭコード）を超えて拡張でき、回復ロジックを含みうる。
【0047】
いくつかの実施形態では、検証は、ブートプロセスのアプリケーションレベルで行うことができる。これにより、ブートメディアの完全性チェックにとどまらず、ランタイムパラメータさえも含む徹底したシステム検査を実行することが可能となりうる。最後に、ブートコードの検証をアプリケーションレベルに移行することで、早期のブートおよびオペレーティングシステムの統合が回避され、実用的なシステムレベルのソリューションとなる。
【0048】
図３Ａは、別の実施形態によるシステム３００Ａのブロック図である。システム３００Ａは、ＭＣＵ３０４ＡおよびＮＯＲ（フラッシュ）デバイス３０６Ａを含みうる。本明細書に開示する実施形態は、ＮＯＲデバイスを備えたシステムを説明しているが、代替の実施形態は、任意の他の適切な不揮発性メモリデバイスを含みうる。ＭＣＵ３０４Ａは、図２のようなアイテムを含みうる。さらに、ＭＣＵ３０４Ａは、コントローラウォッチドッグ回路３２４Ａを含みうる。コントローラウォッチドッグ回路３２４Ａは、所定の期間実行することができる。この期間が延期されずに満了した場合、コントローラウォッチドッグ回路３２４Ａは、ＭＣＵ３０４Ａを所定の状態（例えば、ＰＯＲ）に置く。コントローラウォッチドッグ回路３２４Ａは、ＭＣＵ３０４Ａの外部のソースからの指示によって延期することができる。
【0049】
ＮＯＲデバイス３０６Ａは、異なる物理的位置（またはセクション）に配置された１つ以上の不揮発性メモリセルアレイを含みうる。図３Ａは、通常のブートコード（例えば、ブートローダ２）を格納することができる第１の位置３２６－０と、リカバリコード３２６－１を格納することができる第２の位置３２６－１を示している。
【0050】
ＮＯＲデバイス３０６Ａは、ＮＶウォッチドッグ回路３２８－０Ａおよびアドレスマッピング回路３２８－１をさらに含みうる。ＮＶウォッチドッグ回路３２８－０Ａは、ＮＶ状態表示３３２を提供することができる。ＮＶ状態表示３３２は、ＮＶウォッチドッグ回路３２８－０Ａが障害状態を示すか正常状態を示すかに応じて変化しうる。いくつかの実施形態では、ＮＶウォッチドッグ３２８－０Ａは、最初に、一方の値（すなわち、無障害）のＮＶ状態表示３３２を出力することができる。ＮＶウォッチドッグ回路３２８－０Ａのウォッチドッグ期間が満了すると、ＮＶウォッチドッグ３２８－０Ａは、ＮＶ状態表示３３２を別の値（障害状態）に切り替え、所定のアクション（例えば、認証されたメッセージ）が発生しない限り、この値をリセットしない。ＮＶ状態表示３３２は不揮発性であり、したがって、ＰＯＲサイクルを通して持続することが理解される。
【0051】
アドレスマッピング回路３２８－１は、ＮＶ状態表示３３２に基づいて、ＮＯＲデバイス３０６Ａへのメモリアクセスを第１の位置３２６－０または第２の位置３２６－１に選択的にマッピングすることができる。したがって、無障害状態（ＮＶウォッチドッグ３２８－０Ａが満了していない状態）では、アドレスマッピング回路３２８－１は、３２６－０の通常のブートコードを返すことができる。ただし、障害状態（ＮＶウォッチドッグ３２８－０Ａが以前に満了している状態）では、アドレスマッピング回路３２８－１は３２６－１のリカバリコードを返すことができる。いくつかの実施形態では、アドレスマッピング回路３２８－１の動作は、ＭＣＵ３０４Ａにとって完全に未知である。つまり、ＭＣＵ３０４Ａからの同じアドレスに応答して、ＮＯＲデバイス３０６Ａは、障害状態に応じてブートコードまたはリカバリコードを返すことができる。アドレスマッピング回路３２８－１はマルチプレクサのシンボルで表されているが、これは限定として解釈されるべきではない。ＭＵＸは、アドレスマッピング回路３２８－１の単なる１つの機能的表現である。実施形態は、任意の適切なアドレスマッピング回路またはシステムを含みうる。
【0052】
図３Ｂは、別の実施形態によるシステム３００Ｂを示している。図３Ｂは、図３Ａと同様のアイテムを含みうるが、ＭＣＵ３０４ＢおよびＮＯＲデバイス３０６Ｂが組み込みシステム３３４の一部を形成することができるという点で異なる。さらに、システム３００Ｂは、通信チャネル３２２を介して組み込みシステム３３４と通信するリモートオーソリティ３０８を含みうる。ＭＣＵ３０４Ｂは、認証されたコントローラウォッチドッグ回路３２４Ｂを含むことができ、ＮＯＲデバイス３０６Ｂは、認証されたＮＶウォッチドッグ回路３２８－０Ｂを含みうる。いくつかの実施形態では、認証されたＮＶウォッチドッグ回路３２８－０Ｂおよび／または認証されたコントローラウォッチドッグ回路３２４Ｂは、認証プロセスに従ってリモートオーソリティ３０８と通信することができ、リモートオーソリティ３０８からの通信によってウォッチドッグ期間を延期することができる。
【0053】
図３Ｂはまた、アドレスマッピング回路３２８－１がアドレス復号回路でありうるという点で図３Ａとは異なり、認証されたＮＶウォッチドッグ回路は、不揮発性ビット値３２８－２を提供する。かかるビット値は、同じ入力アドレス値に応答して、第１の位置３２６－０と第２の位置３２６－１との間のアクセスをマッピングするための復号動作に含まれうる。いくつかの実施形態では、ＮＶビット値３２８－２は、デコーダ回路に適用されるアドレス値の１つ以上の上位ビット（ＭＳＢ）でありうる。
【0054】
動作中、システム３００Ｂはレジリエントなブートを提供できる。ＭＣＵ３０４Ｂ内で、コントローラウォッチドッグ回路３２４Ｂが満了した場合、ＭＣＵ３０４Ｂは（例えば、ＰＯＲを介して）再起動することができる。コントローラウォッチドッグ回路３２４Ｂは、ＭＣＵ３０４Ｂを既知の状態へ移行させるように機能することができ、これには、（ＮＯＲ３０６Ｂの）後続のコードが破損していることが判明した場合に、ＲＯＭ３１２でブートコードを実行することが含まれうる。通常のブート動作の場合、コントローラウォッチドッグ回路３２４Ｂのウォッチドッグ期間は、リモートオーソリティ３０８からの信号またはメッセージによって定期的に延期することができる。
【0055】
ＮＯＲデバイス３０６Ｂ内で、ＮＶウォッチドッグ回路３２８－０Ｂが満了した場合、ＮＶビット３２８－２の状態を変更することができる。ＮＶビット３２８－２は、ＲＯＭブートコードの実行中のＭＣＵ３０４Ｂのフェッチのためにどのイメージが公開されるかを制御する。ＭＣＵ３０４Ｂを正常にブートするには、ＮＶウォッチドッグ回路３２８－０Ｂも定期的に延期する必要がある。そうでないと、ＮＶビットが変化し、ＮＯＲデバイス３０６Ｂが同じ論理アドレスで異なるイメージを公開してしまう原因となる可能性がある。
【0056】
本明細書に記載しているように、ＮＯＲデバイス３０６Ｂは、同じ論理アドレスで「通常のブート」および「リカバリブート」を提示することができる。これにより、ＲＯＭコード（不変）を実行するＭＣＵ３０４Ｂが常にＮＯＲデバイス３０６Ｂの同じ論理アドレス位置からフェッチを行うことが保証される。換言すれば、ＭＣＵ３０４Ｂは、リセットイベントが発生した理由を知ることができないため、通常のブートコードまたはリカバリブートコードが必要かどうかを知ることができない。
【0057】
実施形態は、障害状態から抜け出すためのウォッチドッグ回路を備えたＭＣＵを含むことができるが、代替の実施形態は、ウォッチドッグ回路の代わりに異なるメカニズムを使用することができる。図３Ｃは、かかる一実施形態を示している。
【0058】
図３Ｃは、別の実施形態によるシステム３００Ｃを示している。図３Ｃは、図３Ａに類似したアイテムを含みうる。図３Ｃは、ＭＣＵ３０４Ｃが、外部リセットイベントに応答して、ＭＣＵ３０４Ｃをリセット（例えば、強制ＰＯＲ）しうるリセット回路３２４Ｃを含むという点で、図３Ａとは異なる。外部リセットイベントは、任意の適切な形態をとることができ、定期的（ただし必ずしも定期的ではない）でありうる。多くの例のうちの一例にすぎないが、システム３００Ｃは、定期的にリセットされる（例えば、自動車のエンジンがオフからオンになる）より大きなシステム（例えば、自動車）に組み込むことができる。
【0059】
図４は、一実施形態によるＮＶＭデバイス４０６のブロック図である。ＮＶＭデバイス４０６は、第１の領域４２６－０および第２の領域４２６－１、認証されたウォッチドッグ４２８－０、アドレスデコーダ４３６および内部アドレスパス４４０を含む複数の記憶領域を含むＮＯＲフラッシュデバイスでありうる。第１の領域４２６－０は、０．．．ｘで始まる物理アドレス範囲を介してアクセス可能であり、通常のブートイメージを格納できる。第２の領域４２６－１は、１．．．ｘで始まる物理アドレス範囲を介してアクセス可能であり、リカバリブートイメージを格納できる。認証されたウォッチドッグ回路４２４は、本明細書で説明しているようなＮＶウォッチドッグ回路またはその等価物でありうる。アドレスデコーダ４３６は、内部アドレスパス４４０で受信されたアドレス値を復号して、領域４２６－０／１を含む不揮発性ストレージ領域へのアクセスを可能にしうる。内部アドレスパス４４０は、上位ビット（この場合はＭＳＢビット３１）および下位ビット（この場合はビット３０：０）を含みうるアドレスデコーダ４３６にアドレス値を提供することができる。ＭＳＢビット３１の値は、認証されたウォッチドッグ回路４２８－０の状態によって確立することができる。特に、ビット３１は、無障害状態では「０」であり、障害状態では「１」でありうる。下位ビット３０：０は、メモリバスなどで受信された入力アドレス４３８に対応することができる。
【0060】
いくつかの実施形態では、ＮＶビット３１は２つの手法で変更することができる。ＮＶウォッチドッグ期間が満了すると、ビットを「１」にセットできる。認証された入力を受信すると、ビットを「１」にセット（例えば、コード検証に失敗）するか、または「０」にリセット（例えば、コード検証に成功）して戻すことができる。図３Ｂに示しているようないくつかの実施形態では、認証された入力は、パケット形式でリモートオーソリティから受信されうる。本明細書に記載しているように、リモートオーソリティ３０８からの指示は、ＭＣＵ３０４Ｂを介して、または直接のパス（図示せず）を介して、ＮＯＲデバイス３０６Ｂによって受信されうる。
【0061】
図５は、別の実施形態によるＮＶＭデバイス５０６のブロック図である。ＮＶＭデバイス５０６は、ＮＶＭプロセッサ５４４、ＮＶＭアレイ５４２、アドレスマッピング回路５３６、シリアルインタフェース（Ｉ／Ｆ）５４６、認証回路５４８およびＮＶウォッチドッグ回路５２８－０を含みうる。ＮＶＭプロセッサ５４４は、ＮＶＭデバイス５０６の機能を実行するためのプロセッサ回路を含むことができ、これは、セクタ５２６－０～５２６－Ｎとして示されている。ＮＶＭアレイ５４２は、異なる物理的位置に配置されたＮＶＭセルの１つ以上のアレイを含みうる。いくつかの実施形態では、１つ以上のセクタをブートコード専用とすることができ、一方、１つ以上の他のセクタをリカバリコード専用とすることができる。いくつかの実施形態では、ブートコードおよびリカバリコードの物理アドレスは、本明細書に記載しているように、対応するアドレスの１つ以上のＭＳＢ、またはその等価物によって変化しうる。
【0062】
アドレスマッピング回路５３６は、受信したアドレス（すなわち、論理アドレス）を、ＮＶ状態表示部５３２に基づいて、ＮＶＭアレイ５４２の種々の物理アドレスに選択的にマッピングすることができる。いくつかの実施形態では、アドレスマッピング回路５３６はデコーダを含みうるが、他の実施形態は、アレイの一部（例えば、セクタ）を種々のアドレス範囲に割り当てる回路、例えばブロックマッピング回路などを含む、他の任意の適切なアドレスマッピング回路５３６を含みうる。シリアルＩ／Ｆ５４６は、シリアルメモリバス５２０を介してデータを送受信することができる。いくつかの実施形態では、シリアルＩ／Ｆ５４６は、より大きなシステムのＭＣＵなどのコントローラデバイスに接続することができる。シリアルＩ／Ｆ５４６は、アドレスマッピング回路５３６に値を提供することができ、認証回路５４８に値を提供することができる。
【0063】
認証回路５４８は、別のデバイスとの認証された通信を送受信するための認証手順を実行するための回路を含みうる。いくつかの実施形態では、認証回路５４８は延期通信を受信することができ、延期通信は、ウォッチドッグ期間を延期するために、ＮＶウォッチドッグ回路５２８－０に転送されうる。さらに、認証回路５４８は、ＮＶ状態表示部５３２をセットまたはリセットしうる通信を認証することができる。いくつかの実施形態では、認証回路５４８は、認証コードを実行するＮＶＭプロセッサ５４４を含みうる。
【0064】
ＮＶウォッチドッグ５２８－０は、本明細書の他の実施形態またはその等価物について説明したように動作しうる。ウォッチドッグ期間が満了すると、ＮＶ状態表示部５３２を一方の値にセットできる。所定の入力（例えば、認証されたメッセージ）に応答して、ＮＶ状態表示部５３２を別の値にセットすることができる。ＮＶウォッチドッグ５２８－０は、ＮＶＭアレイによって格納されたコードとは独立して動作する。いくつかの実施形態では、ＮＶウォッチドッグ５２８－０は、ＮＶＭプロセッサ５４４とは独立して動作しうる。
【0065】
図６は、別の実施形態によるシステム６００のブロック図である。システム６００は、より大きなシステムに特化した目的を有する組み込みデバイスでありうる。組み込みデバイスには、ＭＣＵ６０４、ＮＯＲデバイス６０６、ＮＡＮＤデバイス６５０およびＤＲＡＭ６５２が含まれうる。ＭＣＵ６０４およびＮＯＲデバイス６０６は、本明細書に開示しているもののいずれかまたはその等価物の形態をとることができる。ＮＡＮＤデバイス６５０は、スタンドアロンデバイスまたはＮＡＮＤストレージを含むシステムでありうる。ＤＲＡＭ６５２は、ＤＲＡＭストレージを含むスタンドアロンデバイスまたはシステムでありうる。ＤＲＡＭ６５２は、ＳＲＡＭ６１４よりも大きなサイズおよび／または低消費電力のシステム６００のための揮発性メモリを提供することができる。ＭＣＵ６０４は、ＣＰＵ６１０、ＲＯＭ６１２、ＳＲＡＭ６１４およびＯＴＰ６１６を含むことができ、これらは、本明細書に記載したものまたはその等価物の形態をとることができる。
【0066】
システム６００は、ＣＰＵ６１０によってアクセス可能なアドレス空間６５４を有することができる。アドレス空間６５４はＭＣＵ６０４（すなわち、オフチップメモリ）の外部ＭＣＵ６０４（すなわち、オンチップメモリ）のメモリに対応するアドレスならびにメモリを含みうる。ＲＯＭ６１２に対応するアドレス空間には、初期ブートコード（ブートローダ１）６５６－Ｂ１を格納できる。ＮＯＲデバイス６０６に対応するアドレス空間は、（無障害状態または障害状態を有しうる）ＮＯＲデバイス内のＮＶ状態表示の状態に依拠する値を格納することができる。したがって、状態に応答して、ＮＯＲアドレス空間は、第２のブートコード（ブートローダ２）６５６－Ｂ２またはリカバリコード６５６－Ｒを提供できる。ＮＯＲデバイス６０６のアドレス空間はまた、ＣＰＵ６１０によって実行するためのオペレーティングシステム（ＯＳ）カーネル６５６－Ｏを格納することができる。ＮＡＮＤデバイス６５０は、アプリケーションコード６５６－Ａを格納できる。いくつかの実施形態では、アプリケーションコードは、第２のブートコード（ブートローダ２）６５６－Ｂ２（および場合によっては他のコード）を検証するためのコード検証ルーチンを含みうる。
【0067】
図７Ａ～図７Ｄは、実施形態によるシステム７００の動作を示す一連の図である。システム７００は、ＭＣＵ７０４、ＮＯＲデバイス７０６およびＤＲＡＭデバイス７５２を含みうる。ＭＣＵ７０４は、ＣＰＵ７１０、ＲＯＭ７１２、ＳＲＡＭ７１４、コントローラウォッチドッグ回路７２４およびＤＲＡＭコントローラ７５８を含みうる。ＮＯＲデバイス７０６は、ＮＶＭアレイ７４２、アドレスマッピング回路７３６およびＮＶウォッチドッグ回路７２８－０を含みうる。ＤＲＡＭ７５２は、ＤＲＡＭコントローラ７５８を介してＭＣＵ７０４によってアクセスすることができる。
【0068】
図７Ａは、ブート動作の開始を示している。パワーオンまたはリセット時に、ＭＣＵ７０４のＣＰＵ７１０はＲＯＭ７１２から初期ブートコードを実行できる。ＣＰＵ７１０は複数のコアを有しうるが、１つのアクティブコア７６０のみが命令を実行することができる。
【0069】
図７Ｂ－０および図７Ｂ－１は、ＮＯＲデバイス７０６の状態に応じてブート動作がどのように分岐しうるかを示している。図７Ｂ－０は、ＮＯＲデバイス７０６が「無障害」状態にある場合の動作を示している。ＲＯＭ７１２からブートコードを実行する際に、ＣＰＵ７１０は、アクセスＮＯＲデバイス７０６にアドレス値ＡＤＤｘを生成することができる。アドレスマッピング回路７３６の動作により、アドレス範囲ＡＤＤｘでのＭＣＵ７０４によるアクセスは、ＮＯＲデバイス７０６のセクション７２６－０からＳＲＡＭ７１４へのブートコード７５６－Ｂ２をフェッチすることができる。次に、ＣＰＵ７１０は、ＳＲＡＭ７１４からのブートコードを実行することができる。別の実施形態では、ＣＰＵ７１０は、ＮＯＲデバイス７０６から直接にブートコードを実行することができる。
【0070】
図７Ｂ－１は、ＮＯＲデバイス７０６が「障害」状態にある場合の動作を示している。ＣＰＵ７１０は、ＮＯＲデバイス７０６にアクセスするために同じアドレス値ＡＤＤｘを生成することができる。しかし、アドレスマッピング回路７３６の動作は変更され、ＭＣＵ７０４は、ＮＯＲデバイス７０６のセクション７２６－１からＳＲＡＭ７１４にリカバリコード７５６－Ｒをフェッチすることができる。次に、ＣＰＵ７１０は、ＳＲＡＭ７１４からのリカバリコードを実行することができる。別の実施形態では、ＣＰＵ７１０は、ＮＯＲデバイス７０６から直接にリカバリコードを実行することができる。
【0071】
図７Ｃは、一実施形態によるさらなるブート動作を示している。ＳＲＡＭ７１４からブートコードを実行する際に、ＣＰＵ７１０は、アドレス値ＡＤＤｙを生成して、ＯＳコード７５６－ＯをＮＯＲデバイス７０６からＤＲＡＭ７５２にコピーすることができる。次に、ＣＰＵ７１０は、ＤＲＡＭ７５２からＯＳコードを実行することができる。
【0072】
図７Ｄは、一実施形態による延期コード検証動作を示している。ＤＲＡＭ７５２からのアプリケーションコードを実行する際に、ＣＰＵ７１０は、ＮＯＲデバイス７０６によるブートコードストア上でコード検証動作７６２を実行することができる。いくつかの実施形態では、かかるブートコードは依然としてＳＲＡＭ７１４に常駐することができ、その場合、ＳＲＡＭ７１４からのコードを検証することができる。しかしながら、他の実施形態では、コード検証動作７６２は、ＮＯＲデバイス７０６に格納されたコードにアクセスすることもできる。図示の実施形態では、コード検証動作７６２は、ＣＰＵ７１０のすべてのコア７６０を利用することができる。
【0073】
図８Ａ～図８Ｃは、実施形態によるレジリエントなブート動作を示す図である。アクションは、実行されているコードの場所によって識別される。また、ＭＣＵ８０４、ＮＯＲデバイス８０６、ＮＡＮＤデバイス８５０およびＤＲＡＭデバイス８５２を有する対応するシステム８００も示されている。
【0074】
図８Ａは、コードイメージの物理的変更が検出された際に発生しうるブート動作を示している。
【0075】
動作は、第１のＰＯＲ８６４－０から開始しうる。
【0076】
次いで、ＭＣＵはＲＯＭコード８６６－０を実行できる。これには、シリアルバスコントローラの初期化と、ＮＯＲデバイスからオンボードＳＲＡＭへの追加のブートコードのフェッチとが含まれる。次に、ＳＲＡＭにコピーされたブートコードに制御を渡すことができる。
【0077】
ＭＣＵはＳＲＡＭコード８６８－０を実行できる。これには、ＤＲＡＭコントローラの初期化とＮＯＲデバイスからＤＲＡＭへのコードのフェッチとが含まれる。次に、ＤＲＡＭにコピーされたコードに制御を渡すことができる。
【0078】
ＭＣＵは、ヘルスチェック失敗８７０を生成しうる。いくつかの実施形態では、これは、コードイメージの不正な変更を検出するコード検証動作を含みうる。その結果、ＮＯＲデバイスで状態変化が生じる可能性がある。これは、ウォッチドッグの有効期限および／または障害状態を示す認証済みメッセージが原因である可能性がある。ＭＣＵはリセットすることができる。
【0079】
動作は、第２のＰＯＲ８６４－１により続行できる。
【0080】
ＭＣＵはＲＯＭコード８６６－１を実行できる。ただし、ＲＯＭコードは同じままであるが、ＮＯＲデバイスの状態により、リカバリコードはブートコードではなくＳＲＡＭにコピーされる。その結果、制御がＳＲＡＭに渡されると、リカバリコードが８７２で実行される。かかる動作により、変更されたコードを既知の良好なバージョン（元のイメージなど）に復元できる。ＭＣＵはもう一度リセットできる。
【0081】
動作は、第３のＰＯＲ８６４－２で終了できる。ＭＣＵは、ＲＯＭ８６６－２からブート可能となる。次に、ＮＯＲからＳＲＡＭ８６６－２にコピーされた（復元されたイメージ）コードを実行する。アプリケーションレベル８７４でのヘルスチェックは、システムが正常である（正常に動作している）ことを示している。
【0082】
図８Ｂは、ランタイム中にコードイメージの物理的変更が発生した際に発生する可能性のあるブート動作を示している。
【0083】
動作は、図８Ａのように進行し、第１のＰＯＲ８６４－０、ＲＯＭコード８６６－０の実行、ＮＯＲデバイスからコピーされたコードの実行およびＤＲＡＭ８６８－０にコピーされたコードに制御を渡すことが行われる。
【0084】
ＭＣＵは、最初は正常に動作しうる。最初に、コードイメージが有効であると判定されうる。ただし、その後、ランタイム中に、コードイメージの不正な変更が検出される。その結果、ＭＣＵは８７０－０’でリセットできる。ただし、検出された障害のタイミングにより、ＮＯＲデバイスにはヘルスチェック失敗が通知されない（８７６）。その結果、ＮＯＲデバイスの不揮発性状態は変更されない。
【0085】
動作は、第２のＰＯＲ８６４－１により続行できる。コードイメージが変更されているため、図８Ａと同様に検出することができる。次いで、ＭＣＵはＲＯＭコード８６６－１を実行し、次にＳＲＡＭコード８６８－１を実行できる（これは無効な場合がある）。ＭＣＵは、ヘルスチェック失敗８７０－１’を検出し、リセットすることができる。さらに、ＮＯＲデバイスの不揮発性状態を変更することができる。
【0086】
動作は、第３のＰＯＲ８６４－２により続行できる。ＭＣＵはＲＯＭコード８６６－０を実行した後、ＮＯＲデバイスの状態が変化したため、リカバリコードを実行して８７２をリセットすることができる。
【0087】
動作は、第４のＰＯＲ８６４－３および通常のブート動作（８６６－３，８６８－３，８７４）で終了しうる。
【0088】
図８Ｃは、ランタイム中にコードイメージの物理的変更が発生した際に発生する可能性のあるブート動作を示している。ただし、ＭＣＵはＮＯＲデバイスにエラーを通知できる。
【0089】
動作は、図８Ｂのように進行し、第１のＰＯＲ８６４－０、ＲＯＭコード８６６－０の実行およびコードイメージ８７０－０’のランタイム変更の検出を伴う。ただし、エラーおよび動作条件（ウォッチドッグ状態など）により、ＭＣＵは失敗（認証されたメッセージなど）をＮＯＲデバイスに通知できる。その結果、ＮＯＲデバイスは状態を変更し、次のＰＯＲでリカバリイメージを提供できる。
【0090】
動作は、図８Ａと同様に続行することができ、第２のＰＯＲ８６４－１に続くリカバリ動作８７２および第３のＰＯＲ８６４－２に続く良好なヘルスチェックを伴う。
【0091】
実施形態は、外部デバイスに格納されたブートコードする任意の適切なシステムを含むことができるが、組み込みシステムなどの高性能でコンパクトなシステムは、本発明の実施形態として特に利益を得ることができる。
【0092】
図９のＡは、一実施形態によるシステム９００Ａを示している。システム９００Ａは、システムインパッケージ（ＳｉＰ）パッケージ９７６を含むことができ、ＳｉＰパッケージ９７６は、ＳｉＰパッケージのメモリバス９２０Ａを介して通信するＭＣＵダイ９０４Ａおよび別個のＮＶＭダイ９０６Ａを有する。ＭＣＵダイ９０４Ａは、本明細書の実施形態またはその等価物によるＭＣＵを含みうる。ＮＶＭダイ９０６Ａは、本明細書の実施形態またはその等価物によるＮＶＭデバイス（例えば、ＮＯＲフラッシュ）を含みうる。
【0093】
組み込みシステムは、プロセッサ回路、関連するメモリおよびＩ／Ｏ回路を含むことができ、通常はコンパクトな構造で形成される。組み込みシステムは、より大きなシステムにおいて、特定の機能または機能のセット専用とすることができる。多くの組み込みシステムでは、高性能のフラッシュレスＭＣＵ（アプリケーションプロセッサなど）が好ましいプロセッサでありうる。本明細書に記載しているように、フラッシュレスの高性能ＭＣＵは、フラッシュを内蔵することが技術的に難しく、かつ高価な先端処理ノードで製造されることが一般的である。したがって、外部フラッシュは、依然としてブートコードを格納するための最良のソリューションである。
【0094】
多くのアプリケーションでは、組み込みシステムは、定期的にヘルスチェックを行うリモートオーソリティと通信することが期待されている。本明細書において記載しているように、リモートオーソリティは、組み込みデバイスの外部に配置することができる。考えられる２つの例として、リモートオーソリティは、ネットワークアクセスを必要とするリモートサーバとすることができ、また、組み込みデバイスが使用される大規模なシステム内の高度にセキュリティ保護されたチップとすることもできる。
【0095】
図９のＢは、別の実施形態によるシステム９００Ｂのブロック図である。システム９００Ｂは、組み込みシステム９３４およびレジリエンスオーソリティ９０８を含みうる。組み込みシステム９３４は、ＮＶＭデバイス９０６Ｂ、ＭＣＵ９０４Ｂおよびトラステッドプラットフォームモジュール（ＴＰＭ）９７８を含みうる。ＭＣＵ９０４ＢおよびＮＶＭデバイス９０６Ｂは、本明細書の実施形態に示されているもののいずれかまたはその等価物の形態をとることができる。ＴＰＭ９７８は、組み込みシステム９３４のセキュリティ関連機能を実行するためのセキュリティ回路を含むことができ、これには暗号鍵の格納および認証動作の実行が含まれるが、これらに限定されない。
【0096】
レジリエンスオーソリティ９０８は、ウォッチドッグ延期指示をＮＶＭデバイス９０６Ｂおよび／またはＭＣＵ９０４Ｂに送信することを含む、本明細書で説明しているような耐障害機能を実行しうるリモートオーソリティでありうる。本明細書に記載しているように、延期指示は、認証された通信を介して送信することができる。
【0097】
実施形態は、任意の適切なＮＶＭアレイ構造およびＮＶＭセルのタイプを含みうるが、いくつかの実施形態では、１トランジスタ（１Ｔ）ＮＯＲ型アレイを含みうる。図１０は、実施形態に含まれうる１Ｔ ＮＯＲアレイ１０８０の概略図である。アレイ１０８０は、行および列に配置された多数のメモリセル（１０８０－０として図示）を含むことができ、同じ行のメモリセルは同じワード線（１０８０－２として図示）に接続されており、同じ列のメモリセルは同じビット線１０８０－３に接続されている。いくつかの実施形態では、メモリセル（１０８０－０）は、制御ゲートとチャネルとの間に電荷蓄積構造１０８０－１を有する単一のトランジスタ構造で形成することができる。電荷蓄積構造１０８０－１は、１つ以上のデータビットを電荷（またはその欠如）として記憶することができる。
【0098】
実施形態には、ホストデバイスと連携して動作するメモリデバイスおよびシステムが含まれうるが、実施形態はまた、アドレスマッピングのスイッチが不揮発性である場合、ウォッチドッグタイマなどに応答して異なる場所間でアドレスマッピングを選択的に切り替えることができるスタンドアロンの不揮発性メモリデバイスを含みうる。かかるスタンドアロンメモリデバイスは、同じパッケージに形成された複数の集積回路を含みうるが、いくつかの実施形態では、メモリデバイスは、有利には、コンパクトな単一の集積回路でありうる。図１１は、パッケージ化されたシングルチップＮＶＭデバイス１１８２を示している。ただし、メモリデバイスは、回路基板の基板上に、実施形態に係るメモリデバイスチップの直接の結合を含む任意の他の適切なパッケージタイプを含みうることが理解される。
【0099】
実施形態は、ブートレジリエンシから利益を得るかまたは当該ブートレジリエンシを必要としうる外部ＮＶＭデバイス上にブートコードを格納するプロセッサを有する任意の適切なシステムを含みうる。ただし、実施形態は、自動車システムなどの高信頼性システムにおいて特に有利でありうる。図１２は、一実施形態による自動車システム１２８４を示している。自動車システム１２８４は、種々のシステムを含むことができ、２つのシステムが１２００Ａおよび１２００Ｂとして示されており、これらは組み込みシステムでありうる。システム１２００Ａは、コントローラデバイス１２０４Ａ、ＮＶＭデバイス１２０６ＡおよびＤＲＡＭ１２５２を含みうる。コントローラデバイス１２０４Ａは、システムオンチップ（ＳｏＣ）であってよく、本明細書で説明しているようなプロセッサ回路（例えばＭＣＵ、ＣＰＵ）またはその等価物を含みうる。いくつかの実施形態では、システム１２００Ａは、先進運転支援システム（ＡＤＡＳ）でありうる。システム１２００Ｂは、ＭＣＵ１２０４ＢおよびＮＶＭデバイス１２０６Ｂを含むことができ、これらは、本明細書の実施形態に記載されているものまたはその等価物の形態をとることができる。
【0100】
このように、高性能処理デバイス（高度なノードＭＣＵ）を備えた自動車システムは、ブートコードの外部不揮発性ストレージを含むことができ、同時に高速なレジリエントなブート機能を有している。
【0101】
図１３を参照すると、一実施形態による自動車１３８６が図に示されている。自動車１３８６は、分離型ＮＶＭデバイスに格納されたブートコードで動作する多数の組み込みシステム（２つのシステムが１３３４－０および１３３４－１として図示されている）を有することができ、かかるＮＶＭデバイスは、本明細書に記載しているようなレジリエントなブート機能およびその等価物を提供する。組み込みシステム（１３３４－０，１３３４－１）は、電子制御ユニット（ＥＣＵ）および／またはＡＤＡＳを含みうる。しかしながら、他の実施形態では、かかる組み込みシステムは、ダッシュボード表示／制御サブシステムおよび／またはインフォテインメントサブシステムを含むことができ、なおこれらは多数の可能な例のうちの２つにすぎない。各組み込みシステム（１３３４－０，１３３４－１）は、プロセッサデバイス（例えば、ＭＣＵ）および１つ以上のＮＶＭデバイスを含むことができ、本明細書に記載しているようなレジリエントなブート機能、またはその等価物を使用することができる。
【0102】
上記の実施形態では、種々のシステム、デバイスおよび対応する方法を示してきたが、フロー図を参照して、付加的な方法を説明する。
【0103】
図１４は、一実施形態による方法１４９０のフロー図である。いくつかの実施形態では、方法１４９０は、ＮＶＭデバイスによって実行されうる。方法１４９０は、ＮＶ状態表示を「無障害」値にセットすることを含みうる。ＮＶ状態表示は、ＮＶＭデバイスの状態を不揮発性で維持できる。
【0104】
ブートコードはＮＶＭデバイスの第１のセクションに格納でき、リカバリコードはＮＶＭデバイスの第２のセクションに格納できる（１４９０－１）。いくつかの実施形態では、かかるブートコードは、ブート動作の後半部分のためのものであってよく、ブート動作の最初の部分のためのブートコードは、別のメモリデバイス（例えば、オンボードＲＯＭ）によって提供される。リカバリコードには、無効なブート動作を修正するコードが含まれうる。いくつかの実施形態では、リカバリコードは、処理デバイス（例えば、ＭＣＵ）に、良好であることが既知のブートコードを実行するように指示することができる。かかるリカバリ動作は、任意の適切な手法を含んでおり、これには、以前のバージョンを含む既知の良好なブートコードもしくは既知のセキュアなバージョンを有するＮＶＭデバイスの第１のセクションを書き換えること、またはセキュアな（例えば、認証された）通信セッションを介してリモートソースからコードを取り出すことを含むが、これらに限定されない。本明細書に記載しているように、第１のセクションおよび第２のセクションは、ＮＶＭデバイスの異なる物理的位置でありうる。
【0105】
パワーオンまたはリセットイベント（１４９０－２）で、ＮＶ状態表示に従って、所定のアドレスマッピングを実施することができる（１４９０－３）。ＮＶ表示が無障害を示している場合（１４９０－３の！障害）、所定のアドレス範囲を第１のセクションにマッピングできる（１４９０－４）。ＮＶ表示が障害を示している場合（１４９０－３の障害）、所定のアドレス範囲を第２のセクションにマッピングできる（１４９０－５）。いくつかの実施形態では、所定のアドレス範囲は、コントローラデバイスの論理ブートコードアドレスに対応することができる。かかるアドレス再マッピングは、本明細書に開示する実施形態のいずれかまたはその等価物の形態をとることができる。
【0106】
方法１４９０は、ＮＶＭデバイスのウォッチドッグ期間を開始することができる（１４９０－６）。かかるウォッチドッグ期間は、本明細書に記載しているように、リモートオーソリティによって延期することができる。ウォッチドッグ期間が満了した場合（１４９０－７のＹ）、ＮＶ表示を障害値にセットできる（１４９０－９）。さらに、ＮＶＭデバイスが障害状態を示す認証済みメッセージを受信した場合、ＮＶ表示を障害値にセットできる（１４９０－９）。ＮＶＭデバイスが、コードが有効であることを示す認証済みメッセージを受信した場合（１４９０－１０のＹ）、ＮＶ表示を無障害値にセットできる（１４９０－１１）。いくつかの実施形態では、かかる認証されたメッセージは、コントローラデバイスなどから受信することができる。
【0107】
図１５は、別の実施形態による方法１５９０のフロー図である。いくつかの実施形態では、方法１５９０は、ブートおよび関連する動作において外部ＮＶＭデバイスにアクセスするコントローラデバイスによって実行されうる。パワーオンまたはリセット動作（１５９０－０）に続いて、方法１５９０は、オンボードＲＯＭブートコードの実行（１５９０－１）を含むことができる。かかる初期ブートコードにより、コントローラデバイスの基本機能を有効にすることができる。認証動作は、外部ＮＶＭデバイスの認証を求めることができる（１５９０－２）。かかる動作には、コントローラデバイスとＮＶＭデバイスとの間の暗号交換を含む任意の適切な手法が含まれうる。ＮＶＭデバイスを認証できない場合（１５９０－２のＮ）、ＮＶＭデバイスは無効であると判定されうる（１５９０－３）。いくつかの実施形態では、無効なＮＶＭデバイスに応答して、コントローラデバイスは、エラー表示を発行するか、または内部不揮発性メモリにエラー値を記録することができる。
【0108】
ＮＶＭデバイスが認証された場合（１５９０－２のＹ）、方法１５９０はコントローラウォッチドッグ期間を開始できる（１５９０－４）。かかるウォッチドッグ期間は、本明細書およびその等価物に記載されているように、リモートオーソリティによって延期することができる。ＮＶＭデバイスのブートアドレス範囲に常駐するコードを実行することができる（１５９０－５）。このようなアクションには、コードを別のメモリ（例えば、オンボードＳＲＡＭ）にコピーすること、またはＮＶＭデバイスから直接にコードを実行する（つまり、その場で実行する（ＸＩＰ））ことが含まれる。本明細書の実施形態から理解されるように、コントローラデバイスは、どのコードが実行されているかを認識しない場合がある。
【0109】
実行されたＮＶＭコードがリカバリコードである場合（１５９０－６のリカバリコード）、方法１５９０はリカバリ動作を実行することができる（１５９０－７）。リカバリ動作には、本明細書に記載しているもののいずれかまたはその等価物が含まれうる。実行されたＮＶＭコードがブートコードである場合（１５９０－６のブートコード）、方法１５９０は、ウォッチドッグ期間が満了したかどうかを判定できる（１５９０－７）。ウォッチドッグの満了判別ステップは図１５のフローチャートの特定の位置に示されているが、かかる動作は他の動作のバックグラウンドで発生する他のステップから独立させうることが理解される。したがって、ウォッチドッグのステップ１５９０－７の位置は、限定的であると解釈されるべきではない。
【0110】
ウォッチドッグ期間が満了しておらず（１５９０－７のＮ）、すべてのＮＶＭブートコードが実行されている場合（１５９０－８のＹ）、方法１５９０はブートコード検証動作を実行できる（１５９０－９）。かかるアクションには、オペレーティングシステムのロード、オペレーティングシステムの制御の切り替えおよびコード検証アプリケーションの実行が含まれるが、これらに限定されない。検証されるコードには、ＮＶＭデバイスに格納されているブートコードが含まれうるが、これに限定されない。ブートコードが検証に失敗した場合（１５９０－９のＮ）、認証されたメッセージをＮＶＭデバイスに送信してこの失敗を示すことができる（１５９０－１０）。
【0111】
ブートコードが検証に合格した場合（１５９０－９のＹ）、認証されたメッセージをＮＶＭデバイスに送信してこの合格を示すことができる（１５９０－１１）。方法１５９０は、通常の動作を進めることができる（１５９０－１２）。かかるアクションには、他のストレージデバイスに常駐するアプリケーションコードを実行するコントローラデバイスが含まれうる。かかる動作は、ＰＯＲまたは同様のイベントがない場合でも続行できる（１５９０－１３のＮ）。
【0112】
ＮＶＭデバイスが無効であると判定された場合（１５９０－３）、リカバリ動作が発生した場合（１５９０－７）、またはウォッチドッグ期間が満了した場合（１５９０－７のＹ）、またはコード検証の失敗を示す認証済みメッセージが生成された場合（１５９０－１０）、方法１５９０は、ＰＯＲ動作１５９０－０を実行する。
【0113】
実施形態は、ブートコードを格納するために外部メモリを利用するシステムに、高速なレジリエントなブート動作を有利に提供することができる。
【0114】
実施形態は、Ｌ４および／またはＬ５の自動運転車など、かかるレジリエンシを必要とする用途に含めることができる。
【0115】
本明細書を通じて「１つの実施形態」または「一実施形態」への言及は、実施形態に関連して説明される特定の特徴、構造または特性が、本発明の少なくとも１つの実施形態に含まれることを意味することを理解されたい。したがって、本明細書の種々の部分における「１つの実施形態」または「一実施形態」または「代替の実施形態」への２回以上の言及は、必ずしもすべてが同じ実施形態を指すわけではないことが強調ないし理解されるべきである。さらに、特定の特徴、構造または特徴は、本発明の１つ以上の実施形態において適切となるように組み合わせることができる。
【0116】
同様に、本発明の例示的な実施形態の上述の説明において、本発明の種々の特徴は、種々の発明の態様の１つ以上の理解を助ける開示を合理化する目的で、単一の実施形態、図、またはその説明において一緒にグループ化可能であることを理解されたい。しかしながら、本開示の方法は、特許請求の範囲が各請求項に明示的に記載されているよりも多くの特徴を必要とするという意図を反映していると解釈されるべきではない。むしろ、本発明の態様は、前述の単一の開示した実施形態のすべての特徴よりも少ない特徴にある。したがって、詳細な説明に続く特許請求の範囲は、当該詳細な説明に明示的に組み込まれるものであり、各請求項は本発明の各別の実施形態としてそれ自体で成立している。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図8A】
【図8B】
【図8C】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【外国語明細書】