特開 2022-112689 半導体装置の製造方法、半導体装置、半導体モジュールおよび電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022112689

(43)【公開日】2022-08-03

(54)【発明の名称】半導体装置の製造方法、半導体装置、半導体モジュールおよび電力変換装置

(51)【国際特許分類】

   H01L 21/329 20060101AFI20220727BHJP

   H01L 29/861 20060101ALI20220727BHJP

   H01L 29/06 20060101ALI20220727BHJP

   H01L 21/265 20060101ALI20220727BHJP

【ＦＩ】

H01L29/91 B

H01L29/91 D

H01L29/06 301D

H01L29/06 301V

H01L29/91 J

H01L21/265 W

H01L21/265 602B

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2021008581

(22)【出願日】2021-01-22

(71)【出願人】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】古川 智康

(72)【発明者】

【氏名】森塚 翼

(57)【要約】

【課題】大口径（８ｉｎｃｈ以上）ウェハを用いることが可能なＩＧＢＴ及びＰＩＮダイオード等の縦型半導体装置のフィールドストップ層（ｎバッファー層）の製造性を改善できる半導体装置、及び、それを用いた電力変換装置を提供する。
【解決手段】
本発明の半導体装置の製造方法は、第１導電型のドリフト層（１０１）の主面側のパターンを形成後、第２主面側から所定の深さにイオンを照射する工程と、イオン照射後、３００℃～４５０℃、６０秒以下で加熱するアニール処理によってイオンをドナー化してフィールドストップ層（１０８）を形成する工程と、イオンを照射する工程で発生した結晶欠陥を除去するよう第２主面側から半導体基板の厚さを所定の値まで低減する工程を特徴とする。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体基板と、前記半導体基板の第１主面に形成された第２導電型層と、前記半導体基板の前記第１主面と反対側の第２主面に形成された第１導電型ドリフト層と、前記第１導電型ドリフト層の前記第２主面側の面に形成され、前記第１導電型ドリフト層よりも不純物濃度が高い第１導電型のフィールドストップ層とを有する半導体装置の製造方法であって、
前記第２主面側から所定の深さにイオンを照射する工程と、
イオン照射後、３００℃～４５０℃、６０秒以下で加熱するアニール処理によって前記イオンをドナー化して前記フィールドストップ層を形成する工程と、
前記イオンを照射する工程で発生した結晶欠陥を除去するよう前記第２主面側から前記半導体基板の厚さを所定の値まで低減する工程とを有することを特徴とする半導体装置の製造方法。

【請求項2】

請求項１において、前記半導体基板の厚さを所定の値まで低減する工程後において、前記第１導電型ドリフト層から前記第２主面側に向かって、前記フィールドストップ層のキャリア濃度が正の傾きをもって増加することを特徴とする半導体装置の製造方法。

【請求項3】

請求項１において、前記フィールドストップ層を形成する工程における前記アニール処理は、１秒以上であることを特徴とする半導体装置の製造方法。

【請求項4】

請求項１において、前記半導体基板の厚さを所定の値まで低減する工程後の前記フィールドストップ層のキャリア濃度が１×１０^１５ｃｍ^－３以下であることを特徴とする半導体装置の製造方法。

【請求項5】

請求項１において、前記半導体基板の厚さを所定の値まで低減する工程後の前記フィールドストップ層の厚みが１０μｍ以上であることを特徴とする半導体装置の製造方法。

【請求項6】

請求項１において、前記半導体基板の厚さを所定の値まで低減する工程後の前記フィールドストップ層のキャリア濃度とイオン濃度との比であるドナー活性化率が、０．５％以上であることを特徴する半導体装置の製造方法。

【請求項7】

請求項１において、前記半導体基板のサイズが８インチ以上であることを特徴とする半導体装置の製造方法。

【請求項8】

請求項１から請求項７のいずれか１項を用いて製造した半導体装置。

【請求項9】

請求項８に記載の前記半導体装置を用いた半導体モジュール。

【請求項10】

一対の直流端子と、
交流出力の相数と同数の交流端子と、
前記一対の直流端子間に接続され、スイッチング素子と前記スイッチング素子に逆並列に接続されたダイオードとで構成された並列回路が２個直列に接続された、交流出力の相数と同数のスイッチングレッグと、
前記スイッチング素子を制御するゲート回路と、を有する電力変換装置であって、
前記スイッチング素子および前記ダイオードの少なくとも一方は、請求項１から７のいずれか１項に記載の半導体装置の製造方法で製造された半導体装置であることを特徴とする電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法、半導体装置、半導体モジュールおよび電力変換装置に関する。

【背景技術】

【0002】

ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）及びＰＩＮダイオード（ｐ－Ｉｎｔｒｉｎｓｉｃ－ｎ Ｄｉｏｄｅ）等の半導体装置は、縦構造を有している。ＩＧＢＴでは、Ｎ型のドリフト層、Ｎ型のバッファ層およびＰ型のコレクタ層を含む領域が縦構造となり、ダイオードでは、Ｎ型のドリフト層、Ｎ型のバッファ層およびＮ^＋カソード層を含む領域が縦構造となる。

【0003】

縦構造領域を有するＩＧＢＴまたはダイオード等の縦型の半導体装置では、半導体装置を製造するＳｉウェハとして、低コスト化のため、エピタキシャル成長で製造されるウェハに代えて、ＦＺ（Ｆｌｏａｔｉｎｇ－Ｚｏｎｅ）法で製造されるウェハが用いられている。また、近年、Ｓｉウェハが大口径化している。上記半導体装置の低オン電圧化、低スイッチチング損失化のために、ｎ型のドリフト層を薄くすることが検討されている。

【0004】

上記半導体装置の低オン電圧化、低スイッチチング損失化のために、半導体装置を構成するｎ型のドリフト層を薄くすることが有効であるが、スイッチングノイズに関しては、スイッチング時の電流降下が急速で、特にテイル電流と呼ばれる蓄積キャリアの自然消滅期間が確保されないと、急峻に電流消滅し、主回路内の寄生インダクタンスに比例するサージ電圧（Ｌ・ｄ_Ｉ／ｄ_ｔ）が発生し、数ＭＨｚ以上の振動数で発振する課題があった。これらノイズは、モータ絶縁や過電圧素子破壊、素子誤動作などの悪影響が懸念される。

【0005】

これら低スイッチング損失化と低スイッチングノイズ化の課題解決には、例えば以下のような従来技術が開示されている。

【0006】

特許文献１には、ｎ型層に隣接して厚さ３０μｍ以上の領域にわたって連続して酸素サーマルドナーからなる深いｎバッファ層を形成し、テイル電流の急激な減小による発振現象を抑制する技術が掲載されている。また、特許文献２には、深いｎバッファ層を形成する技術として、深いｎバッファ層のドーパントにリン（Ｐ）を適用するものがあった。特許文献３には、深いｎバッファ層を形成する技術として、水素（プロトン）イオン照射とその後アニール処理を適用するものもあった。特許文献４には、深いｎバッファ層を形成する技術として、複数回のプロトン照射によりｎバッファ層を数層形成するものがあった。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１８－５６２２０号公報

【特許文献2】特開２０１４－１４６７２１号公報

【特許文献3】特表２００３－５３３０４７号公報

【特許文献4】国際公開第２０１７／１４６１４８号

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、特許文献１では酸素サーマルドナー生成のため、ウェハ製造初期工程でＳｉ中に酸素元素を１０００℃以上の高温長時間で導入する必要があり、ウェハ製造工程の経済性悪化や、大口径（８ｉｎｃｈ以上）ウェハ適用時ウェハでは、ウェハの自重増加に伴うスリップの発生によるＩＧＢＴ、ダイオード素子の信頼性劣化が懸念される。さらに、ＩＧＢＴゲート構造、アノード構造形成後の薄ウェハ加工により、酸素サーマルドナーが削り取られ、生産性が低下するという課題がある。

【0009】

また、特許文献２に記載されているように、ｎバッファ層のドーパントにリン（Ｐ）を適用した場合、特許文献１と同様に長時間の高温アニールが必要であり、生産性低下、スリップの発生による信頼性劣化が懸念される。また、特許文献３および４のように、水素（プロトン）イオン照射とその後の３００℃～５００℃、３０分から５時間のアニール処理による深いｎバッファ層を形成する場合、大口径ウェハ適用時にウェハ面内の均熱性の悪化による特性ばらつきや、スループットの低下が課題となる。本発明者の検討によると、生産性向上のためアニール処理を短時間化すると、プロトン照射領域に多量の結晶欠陥が発生し、キャリアのライフタイムを低下させるライフタイムキラーが過剰に発生し、スイッチングノイズの悪化や、耐圧保持時のリーク電流が増大する課題があることがわかった。

【0010】

本発明は、上述した課題に鑑みてなされたものであり、大口径（８ｉｎｃｈ以上）ウェハを用いることが可能なＩＧＢＴ及びＰＩＮダイオード等の縦型半導体装置のフィールドストップ層（ｎバッファー層）の製造性を改善できる半導体装置の製造方法、半導体装置、及び、それを用いた電力変換装置を提供することにある。

【課題を解決するための手段】

【0011】

上記課題を解決するための本発明の一態様は、半導体基板と、半導体基板の第１主面に形成された第２導電型層と、半導体基板の第１主面と反対側の第２主面に形成された第１導電型ドリフト層と、第１導電型ドリフト層の第２主面側の面に形成され、第１導電型ドリフト層よりも不純物濃度が高い第１導電型のフィールドストップ層とを有する半導体装置の製造方法であって、第２主面側から所定の深さにイオンを照射する工程と、イオン照射後、３００℃～４５０℃、６０秒以下で加熱するアニール処理によってイオンをドナー化してフィールドストップ層を形成する工程と、イオンを照射する工程で発生した結晶欠陥を除去するよう第２主面側から半導体基板の厚さを所定の値まで低減する工程とを有することを特徴とする。

【0012】

また、本発明は、上記半導体装置の製造方法を用いて製造した半導体装置、半導体モジュールおよび電力変換装置を提供する。

【0013】

本発明のより具体的な構成は、特許請求の範囲に記載される。

【発明の効果】

【0014】

本発明によれば、大口径（８ｉｎｃｈ以上）ウェハを用いることが可能なＩＧＢＴ及びＰＩＮダイオード等の縦型半導体装置のフィールドストップ層（ｎバッファー層）の製造性を改善できる半導体装置の製造方法と、該性製造方法によって製造した半導体装置、モジュールおよび電力変換装置を提供することができる。

【0015】

上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0016】

【図1】本発明の半導体装置の製造方法の１例を示すフロー図

【図2】図１の（ｈ）工程終了後の半導体装置の断面模式図とｎ型キャリア濃度および軽イオン濃度を示すグラフ

【図3】図１の（ｆ）工程のＢ－Ｂ´線断面におけるｎ型キャリヤ濃度および水素濃度の分布を示すグラフ

【図4】リカバリー波形を示すグラフ

【図5】リーク電流波形を示すグラフ

【図6】キャリアライフタイムとｎ型キャリア濃度との関係を示すグラフ

【図7】リーク電流不良率とｎ型フィールドストップ層深さとの関係を示すグラフ

【図8】６０秒アニール時のドナー活性化率と温度との関係を示すグラフ

【図9】３００℃アニール時のドナー活性化率とアニール時間との関係を示すグラフ

【図10】本発明の電力変換装置の概略構成を示す回路図

【発明を実施するための形態】

【0017】

以下、本発明について図面を用いて詳細に説明する。

【0018】

図１は本発明の半導体装置の製造方法の１例を示すフロー図である。図１は半導体装置として、パワー半導体チップのフリーホイールダイオードを製造する工程の一部であり、半導体装置の断面構造とともに製造フローを図示している。なお、半導体装置として、縦方向に電流を流すＩＧＢＴ及びＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等においても、同様に適用することができる。

【0019】

図１（ａ）において、ダイオードを作製するための半導体基板としてＳｉウェハ１０１を準備する。本発明は、後述する通り、８ｉｎｃｈ以上のウェハサイズの半導体装置を製造するのに好適であるが、それより小さいウェハサイズの半導体装置を製造するのに適用することもできる。ウェハサイズは、例えば８ｉｎｃｈ、Ｓｉウェハ厚７２５μｍおよび１２ｉｎｃｈ、Ｓｉウェハ厚７７５μｍとすることができる。ここで、Ｓｉウェハには、耐圧に応じた比抵抗を有するウェハを用いることができる。例えば、１２００Ｖの耐圧をもつダイオードでは５５Ωｃｍ程度、３．３ｋＶの耐圧をもつダイオードでは２５０Ωｃｍ程度とすることができる。以下、図１（ａ）～（ｈ）において、Ｓｉウェハ１０１に各層を形成した構造を「半導体基板」と称することもある。図１において、Ｓｉウェハ１０１の上面側を第１主面、下面側を第２主面と呼ぶこととする。

【0020】

図１（ａ）に図示しない最初の工程で、Ｓｉウェハ１０１（第１導電型のｎ－ドリフト層）の表面全体を熱酸化することにより酸化膜を形成する。次に、アノードｐ型（第２導電型）半導体層１０２を設ける領域を形成するためのフォトリソグラフィ工程を行う。このフォトリソグラフィ工程では、Ｓｉウェハ１０１の表面にレジスト材料を塗布、露光及び現像することで、アノードｐ型半導体層１０２領域が開口したレジストを形成する。その後、ｐ型不純物をイオン注入する。ｐ型不純物としては、例えば、Ｂ（ボロン）が挙げられる。その後、レジストを除去し、不純物を活性化するためのアニール処理を施すことにより、図１（ａ）に示すようにアノードｐ型半導体層１０２が形成される。

【0021】

図１（ｂ）において、Ｓｉウェハ１０１に熱酸化による酸化膜形成し、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により、絶縁酸化膜１０３を堆積し、アノードｐ型半導体層１０２とアノード電極を接続するコンタクト部を形成するためのフォトリソグラフィ工程を行う。レジスト材料を塗布、露光、現像して、形成されたレジストをマスクに、絶縁酸化膜１０３をエッチングすることにより、アノードｐ型半導体層１０２とアノード電極とを接続するコンタクト部が形成される。

【0022】

図１（ｃ）において、アルミニウム（Ａｌ）またはＡｌ合金からなるアノード電極をスパッタリング法により成膜し、フォトリソグラフィ工程によりレジストをパターニングし、エッチングすることにより、アノード電極１０４が形成される。このようにして、Ｓｉウェハ１０１の第１主面側に、アノードｐ型半導体層１０２およびアノード電極１０４が形成される。

【0023】

図１（ｄ）において、表面保護膜１０５を形成する。表面保護膜１０５の形成法としては、例えば、ポリイミドの前駆体材料と感光材料とを含有する溶液を塗布し、ターミネーション領域を露光して前駆体をポリイミド化することで、表面保護膜１０５を形成することができる。

【0024】

図１（ｅ）において、Ｓｉウェハ１０１の第２主面側からイオンを照射し、イオン注入層１０６を形成する。ここで、イオンの照射位置（Ｓｉウェハ１０１の第２主面からの深さ）は、後述するｎ型（第１導電型）フィールドストップ層（ｎバッファー層）の厚さを決定するものとなり、耐圧保持時に空乏層到達の十分な防止をする必要があるため、半導体装置の耐圧クラス毎に対応した位置とする。例えば、１２００Ｖの耐圧をもつダイオードでは第２主面から１００μｍ程度の深さが好ましく、３．３ｋＶの耐圧をもつダイオードは４００μｍ程度の深さ位置に照射することが好ましい。

【0025】

なお、イオンの照射の深さは、図示しないが、照射エネルギーの調整またはアブソーバで調整可能である。アブゾーバとして、例えばアルミニウム部材を用いることができる。また、大口径化に伴う自重によるウェハ割れや、過大な反りが発生しない範囲（例えば６００μｍ厚さ）において、Ｓｉウェハ１０１のイオン照射面を予備研磨し、その後イオン照射してもよい。

【0026】

イオンとしては、軽イオンが好ましく、プロトンまたはヘリウムが好ましいが、軽イオンでないイオンとしてもよい。

【0027】

図１（ｆ）において、図１（ｅ）のイオン注入層１０６にアニール処理を行うことで、照射注入されたイオン原子がドナー化し、ｎ型フィールドストップ層（ｎバッファー層）１０８を形成する。ここで、イオン注入層１０６のアニールは、従来、加熱炉によって３００℃～５００℃で３０分から５時間の処理が必要であり、またウェハの大口径化に伴い、ウェハ面内の均一加熱を十分に行うことが困難であった。本発明では、アニール処理の短時間化およびウェハ面内の均一加熱のため、ウェハを一枚ずつ処理する枚葉式のランプアニール装置で３００℃～４５０℃、６０秒以下、Ｎ_２雰囲気中、Ｈ_２雰囲気中またはＮ_２／Ｈ_２混合ガス雰囲気中でアニール処理を行い、イオン注入層のドナー化を行う。

【0028】

図３は図１の（ｆ）工程のＢ－Ｂ´線断面におけるｎ型キャリア濃度および水素濃度の分布を示すグラフであり、Ｂ－Ｂ´線断面のドナー化の様子を示している。イオンとしてプロトン（水素）を注入し、Ｈ_２雰囲気中で４００℃のアニール処理している。なお、図３において、１０ｍｉｎ以上のアニール時間（１０ｍｉｎ：破線、１２０ｍｉｎ：一点鎖線）は、従来のバッチ式の縦型の熱処理装置で熱処理をした結果である。図３に示すように、アニール時間が１０ｍｉｎ以上である従来の加熱炉によって熱処理した場合よりも、アニール時間が６０ｓｅｃ以下である本発明のランプアニールによって熱処理した場合の方が、ｎ型キャリア濃度の勾配が急になる。

【0029】

図４はリカバリー波形を示すグラフであり、図５はリーク電流波形を示すグラフである。図４および図５中、実線は図１に図示した本発明の実施例に係る製造方法で製造した半導体装置であり、破線は比較例の製造方法で製造した半導体装置である。比較例は、多量のライフタイムキラーが結晶欠陥領域１０９として残っている場合である。ｎ型フィールドストップ層（ｎバッファー層）１０８の形成の過程において、イオン注入方向に対し、ピーク濃度（ｎ型キャリア濃度が最も高くなる濃度）より浅い領域では、ドナー活性率が低下し、多量の結晶欠陥が発生して、キャリアのライフタイムを低下させる多量のライフタイムキラーが存在する結晶欠陥領域１０９が発生する。図４および図５の破線に示すように、比較例のように多量のライフタイムキラーが結晶欠陥領域１０９として残っていると、スイッチングノイズの悪化（図４）や、耐圧保持時のリーク電流が増大する課題（図５）があることがわかった。一方、図４および図５の実線で示す本発明の実施例に係る製造方法で製造した半導体装置は、スイッチングノイズの悪化を低減し（図４）、耐圧保持時のリーク電流の増大も防止できていることがわかる（図５）。

【0030】

その後、図示しないが、スイッチング損失低減のため、アノードｐ型半導体層１０２が形成されたＳｉウェハ１０１の主面側、ｎ型フィールドストップ層１０８、またはその両方に、個別ライフタイム制御用のイオン注入を、ｎ型フィールドストップ層１０８の形成とは別に行うことも可能である。

【0031】

図１（ｇ）において、ピーク濃度より浅い領域に形成された結晶欠陥領域１０９を除去する。例えばバックグラインド及びフッ酸と硝酸の混合液によって削り取ることができる。

【0032】

図６はキャリアライフタイムとｎ型キャリア濃度との関係を示すグラフである。ここで、最終的なｎ型フィールドストップ層（ｎバッファー層、ドナー化層）１０８は、キャリア濃度が、１×１０^１５ｃｍ^－３以下で形成することが望ましい。これは、図６に示すように、キャリア濃度が１×１０^１５ｃｍ^－３を超えると、キャリア濃度が高いほどキャリアライフタイムは急激に短くなる。キャリア濃度を１×１０^１５ｃｍ^－３以下とすることで、ダイオードの逆回復スイッチング時のｎバッファ層内での過剰なキャリアの消滅を防ぎ、テイル電流領域を確保できることでリンギングノイズ発生を抑止可能となる。

【0033】

また、ｎ型フィールドストップ層１０８の厚みは、発明者の検討によると、１０μｍ以上の深さとすることが好ましい。図７はリーク電流不良率とｎ型フィールドストップ層深さとの関係を示すグラフ図である。図７に示すように、深さが７μｍ以下となると、次工程以降の製造プロセスや、検査工程で発生する裏面キズによる耐圧保持時のリーク電流増大が発生し、また、バックグラインド及びフッ酸および硝酸の混合液の加工精度は概ね±３μｍであることから、加工バラツキを考慮して１０μｍ以上の深さとすることが好ましい。

【0034】

したがって、図２および図３に示すように、結晶欠陥領域１０９がなく、ｎ－ドリフト層（Ｓｉウェハ１０１の層）から、第２主面側に向かって、キャリア濃度（ｎ型キャリア濃度）が正の傾きをもって増加するように第２主面側から結晶欠陥領域１０９と、ｎ型フィールドストップ層１０８の一部（ｎ型キャリア濃度のピークが除去されるところまで）を所定の値まで除去する必要がある。

【0035】

図８は６０秒アニール時のドナー活性化率と温度との関係を示すグラフである。図８は最終的なｎ型フィールドストップ層１０８のｎ型キャリア濃度ｎ_ｄとイオン（プロトン）濃度ｎ_ｈとの比（ｎ_ｄ／ｎ_ｈ）であるドナー活性化率のアニール処理温度依存性を示す。図８に示すように、３００℃から４５０℃の範囲で、活性化率が０．５％以上となっており、特に３５０℃から４００℃の範囲で活性化率が１％以上となり最も活性化率高く、安定している。したがって、アニール処理温度は、３００℃から４５０℃が好ましく、３５０℃から４００℃がより好ましい。アニール処理温度を３００℃から４５０℃とすることで、安定したｎ型キャリア濃度を有し、また活性化率が高いことからイオン注入量も低減可能で、バラツキが小さく、安価な製造コストで半導体装置を製造可能となる。

【0036】

図９は３００℃アニール時のドナー活性化率とアニール時間との関係を示すグラフである。図９に示すように、アニール時間が７０ｓｅｃ以下で活性化率が０．５％以上となっている。

【0037】

以上のことから、アニール処理は、３００℃から４５０℃の範囲で、６０ｓｅｃ以下で実施することが好ましい。また、時間は１ｓｅｃ以上が好ましい。

【0038】

図１（ｈ）において、半導体基板の第２主面側からｎ型不純物のイオン注入を行う。ｎ型不純物は、例えばリン（Ｐ）やヒ素（Ａｓ）等が挙げられる。その後、イオン注入したｎ型不純物を活性化させるためにレーザーアニールを行い、ｎ^＋型半導体層１１０が形成される。カソード電極１１１は、スパッタリングにより例えばＡｌＳｉ合金／チタン（Ｔｉ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層構造で形成する。

【0039】

図２は図１の（ｈ）工程終了後の半導体装置の断面模式図とｎ型キャリア濃度およびイオン濃度を示すグラフである。以上の構成によって、図２に示すｎ型フィールドストップ層（ｎバッファー層）１０８のキャリア濃度は１×１０^１５ｃｍ^－３以下であって、ｎ型フィールドストップ層厚みが１０μｍ以上、かつ、結晶欠陥領域１０９がなく、ｎ－ドリフト層（Ｓｉウェハ１０１の層）から第２主面側に向かって、キャリア濃度が正の傾きをもって増加するダイオードが製造可能である。

【0040】

上述した本発明の半導体装置の製造方法によれば、ｎ型フィールドストップ層１０８に注入したイオンのドナー化をランプアニール熱処理によって行うことで、特に大口径ウェハにおいて、面内を均一に加熱することができる。

【0041】

上述した本発明の半導体装置の製造方法によれば、半導体装置の低オン電圧化、低スイッチング損失化の改善及びスイッチング時のノイズによる高周波発振を抑制し、また素子破壊や劣化要因となる耐圧保持時のリーク電流を低減した半導体装置を提供することができる。

【0042】

なお、図１で説明した工程に加え、大口径ウェハを基材に搭載した状態で半導体装置を製造し、完成後に基材と半導体装置を切り離す工程を追加する場合もあるが、その場合は、この工程を、上述したｎ型フィールドストップ層１０８の一部および結晶欠陥領域１０９を除去する工程と兼ねることができ、製造プロセスを簡略化することができる。

【0043】

図１０は本発明の電力変換装置の概略構成を示す回路図である。図１０を参照して、本発明の半導体装置を電力変換装置に適用した第２の実施形態について説明する。図１０は、本実施形態の電力変換装置５００の回路構成の一例と直流電源と三相交流モータ（交流負荷）との接続の関係を示す。

【0044】

本実施形態の電力変換装置５００では、上述した本発明の半導体装置の製造方法で製造した半導体装置を、電力スイッチング素子５０１～５０６およびダイオード５２１～５２６のいずれかまたは全部として用いている。電力スイッチング素子５０１～５０６は、例えばＩＧＢＴであり、素子５２１～５２６はダイオードである。

【0045】

図１０に示すように、本実施形態の電力変換装置５００は、一対の直流端子であるＰ端子５３１、Ｎ端子５３２と、交流出力の相数と同数の交流端子であるＵ端子５３３、Ｖ端子５３４、Ｗ端子５３５とを備えている。

【0046】

また、一対の電力スイッチング素子５０１および５０２の直列接続からなり、その直列接続点に接続されるＵ端子５３３を出力とするスイッチングレッグを備える。また、それと同じ構成の電力スイッチング素子５０３および５０４の直列接続からなり、その直列接続点に接続されるＶ端子５３４を出力とするスイッチングレッグを備える。また、それと同じ構成の電力スイッチング素子５０５および５０６の直列接続からなり、その直列接続点に接続されるＷ端子５３５を出力とするスイッチングレッグを備える。

【0047】

電力スイッチング素子５０１～５０６からなる３相分のスイッチングレッグは、Ｐ端子５３１、Ｎ端子５３２の直流端子間に接続されて、図示しない直流電源から直流電力が供給される。電力変換装置５００の３相の交流端子であるＵ端子５３３、Ｖ端子５３４、Ｗ端子５３５は図示しない三相交流モータに三相交流電源として接続されている。

【0048】

電力スイッチング素子５０１と、電力スイッチング素子５０１に逆並列に接続されたダイオード５２１とが並列回路を構成するように接続されている。同様に、電力スイッチング素子５０２とダイオード５２２、電力スイッチング素子５０３とダイオード５２３、電力スイッチング素子５０４とダイオード５２４、電力スイッチング素子５０５とダイオード５２５および電力スイッチング素子５０６とダイオード５２６とが並列回路を構成するように接続されている。電力スイッチング素子５０１を含む並列回路と電力スイッチング素子５０２を含む並列回路とが直列に接続されている。同様に、電力スイッチング素子５０３を含む並列回路と電力スイッチング素子５０４を含む並列回路とが直列に接続されており、電力スイッチング素子５０５を含む並列回路と電力スイッチング素子５０６を含む並列回路とが直列に接続されている。

【0049】

ＩＧＢＴからなる電力スイッチング素子５０１～５０６のそれぞれのゲートの入力端子には、ゲート回路５１１～５１６が接続されており、電力スイッチング素子５０１～５０６はゲート回路５１１～５１６によりそれぞれ制御される。なお、ゲート回路５１１～５１６は統括制御回路（図示せず）によって統括的に制御されている。

【0050】

ゲート回路５１１～５１６によって、電力スイッチング素子５０１～５０６を統括的に適切に制御して、直流電源の直流電力は、三相交流電力に変換され、Ｕ端子５３３、Ｖ端子５３４、Ｗ端子５３５から出力される。

【0051】

上述した本発明の半導体装置の製造方法を電力変換装置５００に適用することで、低オン電圧化、低スイッチチング損失化の改善及びスイッチング時のノイズによる高周波発振を抑制し、また素子破壊や劣化要因となる耐圧保持時のリーク電流を低減した電力変換装置を提供可能である。

【0052】

以上、説明したように、本発明によれば、大口径（８ｉｎｃｈ以上）ウェハを用いることが可能なＩＧＢＴ及びＰＩＮダイオード等の縦型半導体装置において、フィールドストップ層（ｎバッファー層）の製造性を改善しつつ、低オン電圧化、低スイッチチング損失化及びスイッチング時のノイズによる高周波発振を抑制し、素子破壊や劣化要因となる耐圧保持時のリーク電流を低減できる半導体装置の製造方法と、該方法を用いて製造した半導体装置、及び、それを用いた電力変換装置を提供することができることが示された。

【0053】

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

【0054】

例えば、本明細書における「第１導電型」を「ｎ型」、「第２導電型」を「ｐ型」として説明したが、「第１導電型」を「ｐ型」、「第２導電型」を「ｎ型」としても良い。

【符号の説明】

【0055】

１０１…Ｓｉウェハ（ｎ－ドリフト層）、１０２…ｐ型層、１０３…絶縁酸化膜、１０４…アノード電極、１０５…表面保護膜、１０６…軽イオン注入層、１０８…ｎ型フィールドストップ層（ｎバッファー層）、１０９…結晶欠陥領域、１１０…ｎ^＋型半導体層、１１１…カソード電極、５００…電力変換装置、５０１～５０６…電力スイッチング素子、５１１～５１６…ゲート回路、５２１～５２６…ダイオード、５３１…Ｐ端子、５３２…Ｎ端子、５３３…Ｕ端子、５３４…Ｖ端子、５３５…Ｗ端子。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】