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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022112943
(43)【公開日】2022-08-03
(54)【発明の名称】炭化珪素半導体装置の製造方法
(51)【国際特許分類】
H01L 21/28 20060101AFI20220727BHJP
H01L 29/12 20060101ALI20220727BHJP
H01L 29/78 20060101ALI20220727BHJP
H01L 21/336 20060101ALI20220727BHJP
H01L 29/739 20060101ALI20220727BHJP
【ＦＩ】
H01L21/28 301S
H01L29/78 652T
H01L29/78 653A
H01L29/78 652H
H01L29/78 652M
H01L29/78 652L
H01L29/78 658F
H01L29/78 655Z
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021008988
(22)【出願日】2021-01-22
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(71)【出願人】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(71)【出願人】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】目黒 和音
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104AA03
4M104BB21
4M104BB25
4M104BB26
4M104CC01
4M104DD84
4M104FF02
4M104GG09
4M104GG18
4M104HH08
4M104HH15
(57)【要約】
【課題】金属シリサイドを含むオーミック電極とその上に形成される配線や電極パッドとの間の剥離を抑制する。
【解決手段】シリサイド電極で構成されるオーミック電極を形成する際に、オーミック電極を形成するための金属膜２０２を形成する前にシリコン層としてＰｏｌｙ－Ｓｉ層２０１を形成する。続いて、１回目の加熱処理として比較的低温での熱処理を行うことで金属膜２０２とＰｏｌｙ－Ｓｉ層２０１とを反応させて金属シリサイド層を形成すると共に、金属シリサイド層のうちのｎ＋型基板１０１側がＳｉリッチな状態を作り出す。その後、２回目の加熱処理として１回目の加熱処理よりも高温での熱処理を行うことで、ｎ＋型基板１０１の裏面までシリサイド化させ、金属シリサイド層２０２ａを含むオーミック電極を形成する。
【選択図】図２Ｃ
【解決手段】シリサイド電極で構成されるオーミック電極を形成する際に、オーミック電極を形成するための金属膜２０２を形成する前にシリコン層としてＰｏｌｙ－Ｓｉ層２０１を形成する。続いて、１回目の加熱処理として比較的低温での熱処理を行うことで金属膜２０２とＰｏｌｙ－Ｓｉ層２０１とを反応させて金属シリサイド層を形成すると共に、金属シリサイド層のうちのｎ＋型基板１０１側がＳｉリッチな状態を作り出す。その後、２回目の加熱処理として１回目の加熱処理よりも高温での熱処理を行うことで、ｎ＋型基板１０１の裏面までシリサイド化させ、金属シリサイド層２０２ａを含むオーミック電極を形成する。
【選択図】図２Ｃ
【特許請求の範囲】
【請求項1】
主表面（１０１ａ）およびその反対面となる裏面（１０１ｂ）を有する炭化珪素半導体基板（１０１）と、該炭化珪素半導体基板の前記主表面側と前記裏面側の少なくとも一方において、炭化珪素の一面にオーミック接合させられるオーミック電極（１１３）と、を有する炭化珪素半導体装置の製造方法であって、
前記オーミック接合させられる前記炭化珪素上に、シリコン層（２０１）を形成することと、
前記シリコン層の上に前記オーミック電極を形成するための金属膜（２０２）を形成することと、
前記金属膜を形成することの後に、１回目の加熱処理を行うことで、前記金属膜と前記シリコン層とを反応させ、前記金属膜をシリサイド化させた金属シリサイド層（２０２ａ）を形成することと、
前記１回目の加熱処理の後に、２回目の加熱処理を行うことで、前記金属シリサイド層の形成をさらに進め、前記金属シリサイド層を含むシリサイド電極にて前記オーミック電極を構成することと、
を含む、炭化珪素半導体装置の製造方法。
前記オーミック接合させられる前記炭化珪素上に、シリコン層（２０１）を形成することと、
前記シリコン層の上に前記オーミック電極を形成するための金属膜（２０２）を形成することと、
前記金属膜を形成することの後に、１回目の加熱処理を行うことで、前記金属膜と前記シリコン層とを反応させ、前記金属膜をシリサイド化させた金属シリサイド層（２０２ａ）を形成することと、
前記１回目の加熱処理の後に、２回目の加熱処理を行うことで、前記金属シリサイド層の形成をさらに進め、前記金属シリサイド層を含むシリサイド電極にて前記オーミック電極を構成することと、
を含む、炭化珪素半導体装置の製造方法。
【請求項2】
前記１回目の加熱処理は、前記炭化珪素に至る位置まで前記金属シリサイド層とする、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項3】
前記２回目の加熱処理を前記１回目の加熱処理よりも高温で行う、請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項4】
前記１回目の加熱処理を３００～３５０℃の加熱温度で行い、
前記２回目の加熱処理を９５０～１０００℃の加熱温度で行う、請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
前記２回目の加熱処理を９５０～１０００℃の加熱温度で行う、請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項5】
前記２回目の加熱処理をレーザアニールまたはフラッシュランプアニールによって行う、請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項6】
前記金属膜を形成することでは、前記金属膜をＮｉで構成し、
前記シリコン層を形成すること、および、前記金属膜を形成することでは、前記シリコン層の膜厚をＴｐ、前記金属膜の膜厚をＴｍとして、Ｔｐ／Ｔｍ≦０．５となるようにする、請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
前記シリコン層を形成すること、および、前記金属膜を形成することでは、前記シリコン層の膜厚をＴｐ、前記金属膜の膜厚をＴｍとして、Ｔｐ／Ｔｍ≦０．５となるようにする、請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、炭化珪素（以下、ＳｉＣという）で構成される半導体素子を有するＳｉＣ半導体装置の製造方法に関する。
【背景技術】
【0002】
ＳｉＣ基板を用いてパワーデバイス等の半導体素子を形成する場合、デバイスを電気回路等と接続するための電極、例えば縦型ＭＯＳＦＥＴにおける基板裏面側のドレイン電極を形成するに際し、接触抵抗を低減させたオーミック電極を形成することが要求される。
【0003】
ＳｉＣにおけるオーミックコンタクトには、ＳｉＣと金属との合金層である金属シリサイドの形成が必要である。このため、ＳｉＣ基板上にコンタクト母材となる金属膜を形成したのち、高温処理を行うことで、ＳｉＣ基板との界面に金属シリサイドを形成してオーミック電極を構成している。しかしながら、ＳｉＣは炭素（Ｃ）を含むため、熱処理を行う際に金属シリサイドの界面にカーボン層が析出される。このカーボン層と金属との密着性が悪いため、金属シリサイドを含むオーミック電極の上に配線や電極パッドを形成した場合に、カーボン層と金属との界面において剥離しやすくなり、デバイスの信頼性を低下させることになる。
【0004】
このため、特許文献１に、酸素ガスまたはアルゴンガスを含む雰囲気中においてプラズマエッチングを行うことで、金属シリサイドの形成の際に析出するカーボン層を除去する方法が提案されている。酸素ガスを含むプラズマエッチングを行うことで炭素分をＣＯあるいはＣＯ２に変化させて除去し、アルゴンガスを含むプラズマエッチング行うことで物理的に電極上面部をエッチングして炭素分を除去している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００３－２４３３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、プラズマエッチングではカーボン層を的確に除去することが困難であり、除去し切れなかった場合、オーミック電極とその上に形成される配線や電極パッドとの間において剥離が生じることが懸念される。
【0007】
また、アルゴンガスを含むプラズマエッチングを行う場合には、物理的に電極上面部をエッチングすることで炭素分を除去することから、オーミック電極表面にダメージが発生する。そのため、オーミック電極と配線や電極パッドとの間の電気的な接続が劣化することが懸念される。
【0008】
本発明は上記点に鑑みて、金属シリサイドを含むオーミック電極とその上に形成される配線や電極パッドとの間の剥離を抑制することができるＳｉＣ半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成するため、請求項１に記載の発明は、主表面（１０１ａ）およびその反対面となる裏面（１０１ｂ）を有するＳｉＣ半導体基板（１０１）と、該ＳｉＣ半導体基板の主表面側と裏面側の少なくとも一方において、ＳｉＣの一面にオーミック接合させられるオーミック電極（１１３）と、を有するＳｉＣ半導体装置の製造方法であって、オーミック接合させられるＳｉＣ上に、シリコン層（２０１）を形成することと、シリコン層の上にオーミック電極を形成するための金属膜（２０２）を形成することと、金属膜を形成することの後に、１回目の加熱処理を行うことで、金属膜とシリコン層とを反応させ、金属膜をシリサイド化させた金属シリサイド層（２０２ａ）を形成することと、１回目の加熱処理の後に、２回目の加熱処理を行うことで、金属シリサイド層の形成をさらに進め、金属シリサイド層を含むシリサイド電極となるオーミック電極を構成することと、を含んでいる。
【0010】
このように、オーミック電極を形成するための金属膜を形成する前にシリコン層を形成している。また、１回目の加熱処理を行うことで金属膜とシリコン層とを反応させて金属シリサイド層を形成すると共に、金属シリサイド層のうちのＳｉＣ基板側がＳｉリッチな状態を作り出している。そして、この後に２回目の加熱処理を行うことで、ＳｉＣ基板の裏面までシリサイド化させられ、金属シリサイド層を含むオーミック電極を形成している。
【0011】
これにより、金属シリサイド層の界面におけるカーボン層の析出を抑制することができる。このため、金属シリサイド層を含むオーミック電極とその上に形成される配線や電極パッドとの間の剥離を抑制することが可能となる。
【0012】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0015】
（第１実施形態）
まず、図１を参照して、本実施形態にかかるＳｉＣ半導体装置について説明する。ここでは、ＳｉＣ半導体素子としてのトレンチゲート構造の縦型パワーＭＯＳＦＥＴを備えるＳｉＣ半導体装置を例に挙げて説明するが、シリサイド電極で構成されるオーミック電極を有するものであれば他の半導体素子を備えたＳｉＣ半導体装置であっても良い。
まず、図１を参照して、本実施形態にかかるＳｉＣ半導体装置について説明する。ここでは、ＳｉＣ半導体素子としてのトレンチゲート構造の縦型パワーＭＯＳＦＥＴを備えるＳｉＣ半導体装置を例に挙げて説明するが、シリサイド電極で構成されるオーミック電極を有するものであれば他の半導体素子を備えたＳｉＣ半導体装置であっても良い。
【0016】
図１は、縦型ＭＯＳＦＥＴの１セル分を図示したものである。この図に示される縦型ＭＯＳＦＥＴのセルが紙面左右方向に複数セル並べられることでセル領域が構成され、そのセル領域を囲むように図示しない外周耐圧構造が備えられることでＳｉＣ半導体装置が構成されている。
【0017】
図１に示されるように、ＳｉＣ半導体装置は、ＳｉＣで構成されたｎ＋型基板１０１を用いて形成されている。ｎ＋型基板１０１は、表面１０１ａおよびその反対面となる裏面１０１ｂを有し、裏面１０１ｂ側が後述する裏面電極に相当するドレイン電極１１３に接続されるドレイン領域、換言すれば裏面電極に接続される裏面高濃度領域に相当するものである。ｎ＋型基板１０１の表面１０１ａ上には、ｎ＋型基板１０１よりも低不純物濃度のｎ－型低濃度層１０２がエピタキシャル成長させられている。
【0018】
ｎ－型低濃度層１０２は、ｎ＋型基板１０１から離れた位置において幅狭とされたＪＦＥＴ部１０２ａとされ、ＪＦＥＴ部１０２ａの両側には、ｐ型ディープ層１０３が形成されている。ｐ型ディープ層１０３は、ＪＦＥＴ部１０２ａと同じ厚みで構成される。さらに、ＪＦＥＴ部１０２ａおよびｐ型ディープ層１０３の上には、ｐ型ベース領域１０４が形成され、ｐ型ベース領域１０４の上には、ｎ＋型ソース領域１０５およびｐ＋型コンタクト領域１０６が形成されている。ｎ＋型ソース領域１０５は、ｎ－型低濃度層１０２よりも高不純物濃度とされた表面高濃度領域であり、ｐ型ベース領域１０４のうちＪＦＥＴ部１０２ａと対応する部分の上に形成されている。ｐ＋型コンタクト領域１０６は、ｐ型ベース領域１０４よりも高不純物濃度で構成され、ｐ型ベース領域１０４のうちｐ型ディープ層１０３と対応する部分の上に形成されている。
【0019】
ｐ型ベース領域１０４およびｎ＋型ソース領域１０５を貫通してＪＦＥＴ部１０２ａに達するゲートトレンチ１０７が形成されている。このゲートトレンチ１０７の側面と接するように上述したｐ型ベース領域１０４およびｎ＋型ソース領域１０５が配置されている。ゲートトレンチ１０７は、図１の紙面左右方向を幅方向、紙面法線方向となる一方向を長手方向、紙面上下方向を深さ方向としてライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ１０７は、複数本が紙面左右方向に等間隔に配置されている。そして、図１に示されるように、ゲートトレンチ１０７は、それぞれｐ型ディープ層１０３の間に挟まれるように配置されていてストライプ状とされている。
【0020】
また、ｐ型ベース領域１０４のうちゲートトレンチ１０７の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域１０５とＪＦＥＴ部１０２ａとの間を繋ぐチャネル領域とされる。そして、このチャネル領域を含むゲートトレンチ１０７の内壁面にゲート絶縁膜１０８が形成されている。ゲート絶縁膜１０８の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１０９が形成されており、これらゲート絶縁膜１０８およびゲート電極１０９によってゲートトレンチ１０７内が埋め尽くされている。これにより、トレンチゲート構造が構成されている。
【0021】
ｎ＋型ソース領域１０５やｐ＋型コンタクト領域１０６およびトレンチゲート構造の表面には、層間絶縁膜１１０が形成されている。そして、層間絶縁膜１１０の上に導体パターンとして、表面電極に相当するソース電極１１１や図示しないゲート配線層が形成されている。また、層間絶縁膜１１０にはコンタクトホール１１０ａなどが形成されている。そして、ソース電極１１１がコンタクトホール１１０ａを通じてｎ＋型ソース領域１０５やｐ＋型コンタクト領域１０６と電気的に接続されている。また、図示しないが、図１とは別断面において、ゲート配線層が他のコンタクトホールを通じてゲート電極１０９と電気的に接続されている。
【0022】
また、ｎ＋型基板１０１の裏面１０１ｂ側、つまりソース電極１１１が形成された側と反対側の一面にはｎ＋型基板１０１と電気的に接続された裏面電極に相当するドレイン電極１１３が形成されている。ドレイン電極１１３は、シリサイド電極で構成されるオーミック電極であり、例えばニッケル（Ｎｉ）、Ｍｏ（モリブデン）、チタン（Ｔｉ）などのシリサイド化する金属材料によって構成されている。ドレイン電極１１３を構成する金属は一種類の材料である必要は無く、ここで挙げた材料の複数を組み合わせた材料、例えばＭｏ／Ｎｉなどとしても良い。また、ドレイン電極１１３を構成する材料に不純物が含まれていても良い。
【0023】
ドレイン電極１１３は、ｎ＋型基板１０１との界面がシリサイド化された金属シリサイド層２０２ａ（後述する図２Ｅ参照）となっており、金属シリサイド層２０２ａを含むシリサイド電極とされることでオーミック電極となっている。このドレイン電極１１３に含まれる金属シリサイド層２０２ａの界面におけるカーボンの析出が抑制されている。
【0024】
このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置が構成されている。そして、ドレイン電極１１３に含まれる金属シリサイド層２０２ａの界面においてカーボンの析出が抑制されていることから、ドレイン電極１１３に含まれる金属シリサイド層２０２ａの界面での剥離を抑制できる。このため、ドレイン電極１１３と図示しない配線や電極パッドとの間の電気的な接続か劣化することを抑制することが可能となる。
【0025】
次に、上記のように構成されるＳｉＣ半導体装置の製造方法について説明する。ただし、本実施形態にかかる縦型パワーＭＯＳＦＥＴの基本的な製造方法に関しては従来と同様であるため、従来と異なるドレイン電極１１３の形成方法について主に説明する。
【0026】
【0027】
まず、図２Ａに示すように、ｎ＋型基板１０１を用意する。ｎ＋型基板１０１は、例えばｎ型不純物をドープしたＳｉＣインゴットをスライスしたのち研磨することによって製造される。そして、図示しないが、ｎ＋型基板１０１の表面１０１ａ側に半導体素子の構成要素の少なくとも一部を形成するデバイス形成工程を行う。すなわち、ｎ－型低濃度層１０２をエピタキシャル成長させたのち、図示しないマスクを用いたイオン注入によるｐ型ディープ層１０３の形成工程、エピタキシャル成長によるｐ型ベース領域１０４の形成工程を行う。また、イオン注入またはエピタキシャル成長によるｎ＋型ソース領域１０５の形成工程、イオン注入によるｐ＋型コンタクト領域１０６の形成工程、異方性エッチングによるゲートトレンチ１０７の形成工程、熱酸化などによるゲート絶縁膜１０８の形成工程を行う。さらに、ドープドＰｏｌｙ－Ｓｉの成膜およびエッチバックによるゲート電極１０９の形成工程、層間絶縁膜１１０の形成およびパターニング工程、ソース電極１１１やゲート配線層の形成およびパターニング工程を行う。これらの工程を経て、半導体素子の構成要素のうちの表面側構造を形成する。
【0028】
その後、図示しないが、研削研磨によってｎ＋型基板１０１の裏面１０１ｂ側の一部を除去し、ｎ＋型基板１０１を薄膜化する薄化工程を行う。例えば、ｎ＋型基板１０１の裏面１０１ｂ側を表に向け、その反対側の一面をガラス基板に貼り付けた後、ＣＭＰ（Chemical Mechanical Polishing）などを行うことでｎ＋型基板１０１の裏面１０１ｂ側の一部を除去して平坦化する。そして、図２Ｂ～図２Ｅに示す工程を行うことで、薄膜化後のｎ＋型基板１０１の裏面１０１ｂ上にドレイン電極１１３を形成する工程を行う。
【0029】
具体的には、図２Ｂに示す工程として、薄膜化後のｎ＋型基板１０１の裏面１０１ｂに対して、シリコン層に相当するＰｏｌｙ－Ｓｉ層２０１を形成する。続いて、図２Ｃに示す工程として、Ｐｏｌｙ－Ｓｉ層２０１の上にドレイン電極１１３を構成するための金属膜２０２を形成する。Ｐｏｌｙ－Ｓｉ層２０１については、不純物がドープされていないノンドープＰｏｌｙ－Ｓｉで構わないが、不純物がドープされたドープドＰｏｌｙ－Ｓｉであっても構わない。また、シリコン層としては、Ｐｏｌｙ－Ｓｉ層２０１に限らず、単結晶シリコンで構成されるものであっても良い。金属膜２０２については、シリサイド反応を起こす金属材料であるＮｉ、Ｍｏ、Ｔｉなどを用いることができ、ここではＮｉを用いている。Ｐｏｌｙ－Ｓｉ層２０１および金属膜２０２の膜厚については任意であるが、Ｐｏｌｙ－Ｓｉ層２０１については、次の図２Ｄに示す工程で金属膜２０２と全域シリサイド化反応する程度の厚みであれば良い。
【0030】
具体的には、金属膜２０２をＮｉで構成する場合、Ｐｏｌｙ－Ｓｉ層２０１の膜厚をＴｐ、金属膜２０２の膜厚をＴｍとすると、Ｔｐ／Ｔｍ≦０．５以下にする。金属膜２０２の膜厚Ｔｍについては任意であるが、例えば１００ｎｍ～２００ｎｍとすることができ、膜厚Ｔｍを１００ｎｍとする場合であれば、Ｐｏｌｙ－Ｓｉ層２０１の膜厚Ｔｐを５０ｎｍ以下にすれば良い。
【0031】
なお、Ｔｐ／Ｔｍをどの程度にすれば良いかについては、金属膜２０２を構成する金属材料として何を用いるかに応じて変わるため、その金属材料に合わせて決めれば良い。
【0032】
続く図２Ｄに示す工程では、１回目の加熱処理として、加熱装置を用いて図２Ｃに示す工程まで行った試料を加熱することで、Ｐｏｌｙ－Ｓｉ層２０１と金属膜２０２とを反応させる。例えば、３００～３５０℃の加熱温度で１０分以上の加熱を行う。加熱装置としてはどのようなものを用いても良いが、半導体素子の構成要素のうちの表面側構造に影響を及ぼさないようにできる加熱装置を用いている。ここでは、１回目の加熱処理を比較的低温で行っており、表面側構造への影響が少ないため、ヒータ加熱装置などによって試料全体を一括して加熱する形態で行っているが、局所的な加熱が行われるようにしても良い。
【0033】
これにより、金属シリサイド層２０２ａを形成する。金属膜２０２をＮｉで構成している場合には、ニッケルシリサイド（ＮｉＳｉ）で構成される金属シリサイド層２０２ａが形成される。金属シリサイド層２０２ａは、ｎ＋型基板１０１の裏面１０１ｂに至る位置まで形成された形態が好ましいが、図２Ｄに示す工程の段階では金属シリサイド層２０２ａとｎ＋型基板１０１の裏面１０１ｂとの間にＰｏｌｙ－Ｓｉ層２０１が残った形態であっても良い。いずれの形態であっても、金属シリサイド層２０２ａのうちのｎ＋型基板１０１側については、炭素元素よりもシリコン元素の方が多いＳｉリッチの状態になる。また、金属膜２０２については、全域シリサイド化してしまうのではないため、金属シリサイド層２０２ａを挟んでｎ＋型基板１０１と反対側においては、金属膜２０２を構成する金属材料のままの残部２０２ｂが残った状態になる。
【0034】
そして、図２Ｅに示す工程として、加熱装置を用いて、２回目の加熱処理を行う。２回目の加熱処理については、図２Ｄに示す工程によって金属シリサイド層２０２ａのうちのｎ＋型基板１０１側がＳｉリッチとなっている状態で行われることになる。これにより、ｎ＋型基板１０１の裏面１０１ｂまでシリサイド化されるように金属シリサイド層２０２ａの形成がさらに進められると共に、金属シリサイド層２０２ａを含むシリサイド電極としてドレイン電極１１３を形成することができる。
【0035】
２回目の加熱処理については１回目の加熱処理よりも高温によって行っており、例えば、９５０～１０００℃の加熱温度で１０ｎｓｅｃ～０．１ｓｅｃの時間加熱を行う。２回目の加熱処理についても、どのような加熱装置を用いても良いが、半導体素子の構成要素のうちの表面側構造に影響を及ぼさないようにするのが好ましい。このため、レーザアニール装置のような局所的な加熱を行える装置やフラッシュランプアニールのように瞬間的な加熱を行える装置を用いると好ましい。ここでは、２回目の加熱処理の際に１回目の加熱処理の際に用いた加熱装置と異なった加熱装置を用いているが、同じ加熱装置としても良い。その場合、共通の加熱装置で各加熱処理を行えるのに加えて、装置間の搬送も必要無くなる。
【0036】
このように、金属シリサイド層２０２ａのうちのｎ＋型基板１０１側がＳｉリッチとなっている状態で２回目の加熱処理を行うと、ドレイン電極１１３に含まれる金属シリサイド層２０２ａの界面におけるカーボンの析出を抑制することができる。このため、ドレイン電極１１３に含まれる金属シリサイド層２０２ａの界面での剥離を抑制できる。これにより、ドレイン電極１１３と図示しない配線や電極パッドとの間の電気的な接続か劣化することを抑制することが可能となる。
【0037】
このようにして、図２Ｅに示すようなドレイン電極１１３が形成される。なお、この後は図示しないが、ダイシングを行ってチップ単位に分割することで、ＳｉＣ半導体装置が完成する。
【0038】
以上説明したように、本実施形態では、シリサイド電極を構成するドレイン電極１１３を形成する際に、ドレイン電極１１３を形成するための金属膜２０２を形成する前にＰｏｌｙ－Ｓｉ層２０１を形成している。また、１回目の加熱処理として比較的低温での熱処理を行うことで金属膜２０２とＰｏｌｙ－Ｓｉ層２０１とを反応させて金属シリサイド層２０２ａを形成すると共に、金属シリサイド層２０２ａのうちのｎ＋型基板１０１側がＳｉリッチな状態を作り出している。そして、この後に２回目の加熱処理として１回目の加熱処理よりも高温での熱処理を行うことで、ｎ＋型基板１０１の裏面１０１ｂまでシリサイド化させられ、金属シリサイド層２０２ａを含むドレイン電極１１３を形成している。
【0039】
これにより、金属シリサイド層２０２ａの界面におけるカーボン層の析出を抑制することができる。このため、金属シリサイド層２０２ａを含むシリサイド電極を構成するドレイン電極１１３とその上に形成される配線や電極パッドとの間の剥離を抑制することが可能となる。
【0040】
また、従来の製造方法、すなわち、図３Ａに示すようにｎ＋型基板１０１の上に金属膜２０２を直接形成したのち、加熱処理として９５０～１０００℃の加熱温度での加熱を行った場合、図３Ｂに示すように金属シリサイド層２０２ａを含む金属膜２０２の表面にカーボン層３００が析出する。このため、プラズマエッチングを行うことでカーボン層３００を除去するなどの工程が行われている。
【0041】
しかしながら、本実施形態の製造方法によって金属シリサイド層２０２ａの界面での剥離を抑制することが可能になるため、従来のようなプラズマエッチングを用いてカーボン層３００を除去する必要がなくなる。したがって、ドレイン電極１１３にプラズマエッチングによる物理的なダメージ発生することを防げ、それに起因するドレイン電極１１３と図示しない配線や電極パッドとの間の電気的な接続が劣化することを抑制することが可能となる。
【0042】
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0043】
（１）例えば、上記実施形態では、シリサイド電極として、ＳｉＣ基板の表面側に各構成要素が形成されるデバイスの裏面側のオーミック電極を例に挙げて本発明に係る製造方法を適用する場合について説明した。しかしながら、本発明に係る製造方法については、ＳｉＣ基板の表面側に各構成要素が形成されるデバイスの裏面側にオーミック電極を形成する場合に限らず適用可能である。すなわち、ＳｉＣ基板の表面側と裏面側いずれかにオーミック電極を形成する構造であれば、どのような部位にオーミック電極を形成する場合でも適用でき、例えばＳｉＣ基板の表面側にオーミック電極を形成する場合についても適用可能である。その場合においても、デバイスの各構成要素を形成してからオーミック電極を形成する際に、レーザアニール装置などの局所的な熱処理が行える加熱装置を用いることで、デバイスへの影響を抑制することが可能となる。
【0044】
（２）また、上記第１実施形態では、半導体素子として縦型パワーＭＯＳＦＥＴを備えたＳｉＣ半導体装置を例に挙げて説明したが、これも単なる一例であり、ダイオードやＩＧＢＴなどの他の半導体素子を備えたＳｉＣ半導体装置としても良い。すなわち、ＳｉＣ半導体基板に形成される半導体素子に対してオーミック電極が備えられるようなＳｉＣ半導体装置であれば、どのようなものであっても良い。
【符号の説明】
【0045】
１０１ ｎ＋型基板
１１３ ドレイン電極
２０１ Ｐｏｌｙ－Ｓｉ層
２０２ 金属膜
２０２ａ 金属シリサイド層
１１３ ドレイン電極
２０１ Ｐｏｌｙ－Ｓｉ層
２０２ 金属膜
２０２ａ 金属シリサイド層
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3A】
【図3B】