特開 2022-113147 面積効率の良い高速シーケンス生成器およびエラー検査器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022113147

(43)【公開日】2022-08-03

(54)【発明の名称】面積効率の良い高速シーケンス生成器およびエラー検査器

(51)【国際特許分類】

   H04L 1/00 20060101AFI20220727BHJP

【ＦＩ】

H04L1/00 A

H04L1/00 D

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2022007947

(22)【出願日】2022-01-21

(31)【優先権主張番号】17/156,437

(32)【優先日】2021-01-22

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】516132747

【氏名又は名称】メイコム テクノロジー ソリューションズ ホールディングス インコーポレイテッド

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ディエンヨン・チェン

(72)【発明者】

【氏名】ラジーブ・シュクラ

(72)【発明者】

【氏名】ベングト・リットマン

【テーマコード（参考）】

5K014

【Ｆターム（参考）】

5K014BA01

5K014EA02

5K014GA01

(57)【要約】      （修正有）

【課題】実装に必要な複雑さ、コスト及び面積を低減し、ＬＦＳＲを共有するコンパクトな複合エラー検査器及び複合ＰＲＢＳシーケンス生成器を提供する。
【解決手段】通信システムにおいて、制御論理は、異なる動作モードを選択する。エラー検出器は、２つのシーケンス信号を比較し、２つのシーケンス信号間の差分に応答してエラーを記録する。シーケンス信号生成器は、参照シーケンス信号としてエラー検出器によって使用されるため又はリモートトランシーバへの送信のためのシーケンス信号を生成する。システムは、複合エラー検査器及びシーケンス生成器がエラー検査器モードまたはシーケンス生成器モードにあるかどうかに応じて、生成シーケンスをフィードバックとしてシーケンス生成器に送るか又は受信シーケンス信号をシーケンス生成器に選択的に送るた１つ又は複数のスイッチング要素を含む。
【選択図】図３

【特許請求の範囲】

【請求項1】

共有エラー検査器およびシーケンス生成器であって、
シーケンス生成器入力と、シーケンス生成器出力と、１つまたは複数のフィードバック経路とを有するシーケンス生成器であって、生成シーケンス信号を生成するように構成されたシーケンス生成器と、
受信シーケンス信号と前記生成シーケンス信号とを差分について比較し、前記差分をエラーとして記録するように構成されたエラー検出器と、
リモートトランシーバから前記受信シーケンス信号を受信して復元するように構成されたアナログフロントエンドと、
前記共有エラー検査器およびシーケンス生成器をエラー検査器モードまたはシーケンス生成器モードで選択的に確立するように構成された制御論理と、を備える、共有エラー検査器およびシーケンス生成器。

【請求項2】

前記エラー検出器は、１つまたは複数のＸＯＲゲートを備える、請求項１に記載の共有エラー検査器およびシーケンス生成器。

【請求項3】

前記シーケンス生成器は、擬似ランダムバイナリシーケンスを生成するように構成された線形フィードバックシフトレジスタのコアを備える、請求項１に記載の共有エラー検査器およびシーケンス生成器。

【請求項4】

前記共有エラー検査器およびシーケンス生成器は、前記生成シーケンス信号をフィードバックとして前記シーケンス生成器に、または前記受信シーケンス信号を前記シーケンス生成器に選択的に送るように構成された１つまたは複数のスイッチング要素を含む、請求項１に記載の共有エラー検査器およびシーケンス生成器。

【請求項5】

前記シーケンス生成器は７０個未満のトランジスタで構成される、請求項１に記載の共有エラー検査器およびシーケンス生成器。

【請求項6】

前記シーケンス生成器は、３つ未満の３入力ＸＯＲゲートで構成される、請求項１に記載の共有エラー検査器およびシーケンス生成器。

【請求項7】

前記共有エラー検査器およびシーケンス生成器は、リモートトランシーバに送信されるシーケンス信号を出力するように構成される、請求項１に記載の共有エラー検査器およびシーケンス生成器。

【請求項8】

ローカルトランシーバにおけるデータ通信システムの動作を評価するための共有エラー検査器およびシーケンス生成器のための動作のための方法であって、
リモートトランシーバから受信シーケンス信号を受信するステップと、
共有エラー検査器およびシーケンス生成器を用いて、前記ローカルトランシーバにおいて生成シーケンス信号を生成するステップと、
前記受信シーケンス信号を前記共有エラー検査器およびシーケンス生成器に提供するステップと、
前記共有エラー検査器およびシーケンス生成器を用いて、前記受信シーケンス信号を前記生成シーケンス信号と比較するステップと、
前記共有エラー検査器およびシーケンス生成器を用いて、前記受信シーケンス信号と前記生成シーケンス信号との間の差分に応答してエラーカウントを生成するステップと、
を備える、方法。

【請求項9】

前記共有エラー検査器およびシーケンス生成器は、制御論理を使用して、エラー検査器モードまたはシーケンス信号生成モードにすることができる、請求項８に記載の方法。

【請求項10】

前記エラー検出器は、１つまたは複数のＸＯＲゲートを備える、請求項８に記載の方法。

【請求項11】

前記シーケンス生成器は、擬似ランダムバイナリシーケンスを生成するように構成された線形フィードバックシフトレジスタのコアを備える、請求項８に記載の方法。

【請求項12】

前記共有エラー検査器およびシーケンス生成器は、前記生成シーケンス信号をフィードバックとして前記シーケンス生成器に、または前記受信シーケンス信号を前記シーケンス生成器に選択的に送るように構成された１つまたは複数のスイッチング要素を含む、請求項８に記載の方法。

【請求項13】

前記シーケンス生成器は７０個未満のトランジスタで構成される、請求項８に記載の方法。

【請求項14】

前記シーケンス生成器は、３つ未満の３入力ＸＯＲゲートで構成される、請求項８に記載の方法。

【請求項15】

線形フィードバックシフトレジスタのコアを共有する複合エラー検査器およびシーケンス生成器であって、
リモートトランシーバからチャネルを介して受信されたクロック信号およびデータ信号を復元するように構成されたクロックおよびデータ復元システムと、
前記複合エラー検査器およびシーケンス生成器の２つ以上の動作モードのうちの１つを起動するように構成された制御論理と、
２つのシーケンス信号を比較し、前記２つのシーケンス信号間の差分に応答してエラーを記録するように構成されたエラー検出器と、
前記エラー検出器によって参照シーケンス信号として使用するための、またはリモートトランシーバに送信するためのシーケンス信号を生成するように構成されたシーケンス信号生成器と、
を備える、複合エラー検査器およびシーケンス生成器。

【請求項16】

前記エラー検出器は、１つまたは複数のＸＯＲゲートを備える、請求項１５に記載の複合エラー検査器およびシーケンス生成器。

【請求項17】

前記線形フィードバックシフトレジスタのコアは、前記エラー検査器によって使用される擬似ランダムバイナリシーケンスを生成するように構成される、請求項１５に記載の複合エラー検査器およびシーケンス生成器。

【請求項18】

前記複合エラー検査器およびシーケンス生成器は、前記複合エラー検査器およびシーケンス生成器がエラー検査器モードまたはシーケンス生成器モードにあるかどうかに応じて、前記生成シーケンス信号をフィードバックとして前記シーケンス生成器に、または前記受信シーケンス信号を前記シーケンス生成器に選択的に送るように構成された１つまたは複数のスイッチング要素を含む、請求項１５に記載の複合エラー検査器およびシーケンス生成器。

【請求項19】

前記線形フィードバックシフトレジスタのコアは、７０個未満のトランジスタで構成される、請求項１５に記載の複合エラー検査器およびシーケンス生成器。

【請求項20】

前記シーケンス生成器は、３つ未満の３入力ＸＯＲゲートで構成される、請求項１５に記載の複合エラー検査器およびシーケンス生成器。

【発明の詳細な説明】

【技術分野】

【0001】

１．技術分野
本発明は、シーケンス生成器およびエラー検査器に関し、特に、コンパクトな複合ＰＲＢＳシーケンス生成器およびエラー検査器に関する。

【背景技術】

【0002】

２．背景技術
通信システムには、機能性および複雑性が絶えず付加されている。テスト効率を高めるために、エンドユーザは、複雑で高価なテスト機器を配置して接続する必要なく、システムを迅速にデバッグするための組み込み診断機能を要求する。データセンタでは、これは、性能の低いリンクを破り、擬似ランダムビットシーケンス（ＰＲＢＳ）生成器などの既知のデータパターンを注入し、様々な場所でビットエラーを検査してリンクを正常にデバッグできることを意味する。

【0003】

ＩＥＥＥ８０２．３ｂｓ／ｃｄなどの工業規格は、ＰＲＢＳ１３Ｑ生成多項式を１＋ｘ＋ｘ^２＋ｘ^１２＋ｘ^１３と定義しているが、他の用途では他の多項式を使用してもよい。ＰＲＢＳ生成器および検査器の最も一般的な回路は、それぞれマルチプレクサ（ＭＵＸ）／デマルチプレクサ（ＤＥＭＵＸ）ベースまたは線形フィードバックシフトレジスタ（ＬＦＳＲ）ベースである。擬似ランダムビットシーケンス（ＰＲＢＳ）生成器およびエラー検査器は、信号チェーン機能の正確さを検査するために多くの有線および無線通信回路において不可欠な部分である。生成器は、パターン（シーケンス信号）を生成し、これらのパターンをチャネルに送信する。受信局において、検査器は、受信信号にエラーがあるかどうかを検査する。

【0004】

従来技術では、シーケンス生成器およびエラー検査器は、集積回路内の各チャネル経路内の別個のモジュールである。いくつかのＰＲＢＳ生成多項式は、複数の入力を有する排他的ＯＲ（ＸＯＲ）ゲートを有する回路で実装する必要がある。面積が重要な要素である設計では、ＰＲＢＳ生成器および検査器を実装するには、かなりの量の面積が必要であり、多数のデバイスがタイミングマージンを減少させる。

【0005】

図１は、別個のシーケンス生成器およびエラー検査器を有する従来技術のトランシーバを示す。この実施形態は、両方ともスペース限定ダイ１０４上に下側送信経路および上側受信経路を有する光環境である。下側経路を参照すると、差分入力１０８Ａ、１０８Ｂは、送信のために発信信号を受信する。入力１０８は、送信前に信号の等化を実行するイコライザ１１２に接続する。イコライザ１１２の出力は、１つまたは複数のバッファ１１６に提供され、バッファは、クロックおよびデータ復元回路（ＣＤＲ）１２０およびマルチプレクサ１２８に接続する。シーケンス生成器１２４はまた、マルチプレクサ１２８に接続して擬似ランダムシーケンスをマルチプレクサに提供する。マルチプレクサの出力は、出力１４０上に発信信号を提示するように構成されたドライバ１３２に接続する。エラー検査器１３６は、発信信号を受信し、送信局のシーケンス生成器によって生成され得るような既知のビットパターン（シーケンス）と予想されるビットパターンとの比較に基づいてエラー検査を実行するように構成される。

【0006】

上側受信経路に目を向けると、入力１５０は、光信号から変換された電気信号を受信する。入力１５０は、フィードバック抵抗１５６を含むトランスインピーダンスアンプ（ＴＩＡ）１５４に接続する。ＴＩＡ１５４の出力は、アナログフロントエンド（ＡＦＥ）回路１６０に接続する。ＡＦＥ回路１６０は、ＣＤＲ１６４およびマルチプレクサ１６８に接続する。シーケンス生成器１７２はまた、マルチプレクサ１６８に入力を提供する。マルチプレクサは、制御信号に基づいて選択的に、入力のうちの一方をドライバ１７２に出力し、ドライバは、受信信号を差分出力１８０Ａ、１８０Ｂおよびエラー検査器１７６に提供する。エラー検査１７６は、発信信号を受信し、送信局のシーケンス生成器によって生成され得るような既知のビットパターン（シーケンス）と予想されるビットパターンとの比較に基づいてエラー検査を実行するように構成される。

【0007】

この構成の欠点として、また上述したように、シーケンス生成器およびエラー検査器は別個のモジュールであり、各経路はシーケンス生成器およびエラー検査器として。したがって、回路の重複がある。複合ＰＲＢＳ生成多項式は、複数の入力を有する排他的ＯＲ（ＸＯＲ）ゲートを有する回路で実装される。マルチギガヘルツ以上で動作する高速回路では、ＸＯＲゲートは面積効率が悪く、実装するために望ましくなく多数のトランジスタを必要とする。

【0008】

図２は、ＢＩＣＭＯＳにおける２入力差分ＸＯＲゲートを実装するための例示的な回路を示す。この図は、説明の目的で、２入力ＸＯＲゲートさえも実装するためのトランジスタの数および複雑さの理解を助けるために提供されている。２つの入力はＡ＋およびＡ－であり、信号Ａおよびその反転を表す。同様に、第２の信号はＢ＋およびＢ－である。この構成は２入力差分ＸＯＲゲートのみであるが、実装は複雑であり、図示のように１２個のバイポーラトランジスタを必要とする。ｎ入力ＸＯＲゲートを実装するための同様の回路構造は、２^ｎ（ｎ＋１）個のバイポーラトランジスタを必要とする。必要なトランジスタの数は、入力数が増加するにつれてほぼ指数関数的に増加する。単一の６入力ＸＯＲゲートは、４４８個のバイポーラトランジスタの使用を必要とし、シーケンス生成器の従来技術の実装は、複数の６入力ＸＯＲゲートならびにより少ない数の入力および追加の回路要素を有する多数のＸＯＲゲートを必要とする。従来技術のシーケンス生成器のサイズ、コスト、および複雑さは膨大である。

【0009】

さらに、そのような多数の要素では、過度の望ましくない寄生容量が導入され、タイミングマージンを許容できないレベルまで減少させ、対処しないと回路動作を妨げる。

【発明の概要】

【課題を解決するための手段】

【0010】

概要
従来技術における欠点を克服し、さらなる利点を提供するために、共有エラー検査器およびシーケンス生成器が開示される。一実施形態では、この共有エラー検査器およびシーケンス生成器は、シーケンス生成器入力、シーケンス生成器出力、および１つまたは複数のフィードバック経路を有するシーケンス生成器を含む。シーケンス生成器は、生成シーケンス信号を生成するように構成される。エラー検出器は、受信シーケンス信号を、差分について生成されたシーケンス信号と比較し、差分をエラーとして記録するように構成される。また、この実施形態の一部は、リモートトランシーバから受信シーケンス信号を受信および復元するように構成されたアナログフロントエンドである。エラー検査器モードまたはシーケンス生成器モードで共有エラー検査器およびシーケンス生成器を選択的に確立するように構成された制御論理。

【0011】

１つの構成では、エラー検出器は、１つまたは複数のＸＯＲゲートを備える。シーケンス生成器は、擬似ランダムバイナリシーケンスを生成するように構成された線形フィードバックシフトレジスタのコアを備えてもよいことも考えられる。共有エラー検査器およびシーケンス生成器は、生成シーケンス信号をフィードバックとしてシーケンス生成器に、または受信シーケンス信号をシーケンス生成器に選択的に送るように構成された１つまたは複数のスイッチング要素を含むことができる。一実施形態では、シーケンス生成器は７０個未満のトランジスタで構成される。シーケンス生成器は、３個未満の３入力ＸＯＲゲートで構成されてもよいことも考えられる。一構成では、共有エラー検査器およびシーケンス生成器は、リモートトランシーバに送信されるシーケンス信号を出力するように構成される。

【0012】

また、共有エラー検査器およびシーケンス生成器がローカルトランシーバにおけるデータ通信システムの動作を評価するための動作方法も開示される。この方法は、受信シーケンス信号をリモートトランシーバから受信するステップと、共有エラー検査器およびシーケンス生成器を用いて、ローカルトランシーバにおいて生成シーケンス信号を生成するステップとを含む。この方法はまた、受信シーケンス信号を共有エラー検査器およびシーケンス生成器に提供するステップと、共有エラー検査器およびシーケンス生成器を用いて、受信シーケンス信号を生成シーケンス信号と比較するステップとを含む。次に、共有エラー検査器およびシーケンス生成器を用いて、受信シーケンス信号と生成シーケンス信号との間の差分に応答してエラーカウントを生成する。

【0013】

一実施形態では、共有エラー検査器およびシーケンス生成器は、制御論理を使用して、エラー検査器モードまたはシーケンス信号生成モードにすることができる。エラー検出器が１つまたは複数のＸＯＲゲートを備え得ることも開示される。シーケンス生成器は、擬似ランダムバイナリシーケンスを生成するように構成された線形フィードバックシフトレジスタのコアであってもよい。共有エラー検査器およびシーケンス生成器は、生成シーケンス信号をフィードバックとしてシーケンス生成器に、または受信シーケンス信号をシーケンス生成器に選択的に送るように構成された１つまたは複数のスイッチング要素を含むことが考えられる。一実施形態では、シーケンス生成器は７０個未満のトランジスタで構成される。シーケンス生成器は、３個未満の３入力ＸＯＲゲートで構成されてもよい。

【0014】

線形フィードバックシフトレジスタのコアを共有する複合エラー検査器およびシーケンス生成器も開示される。一構成では、このシステムは、リモートトランシーバからチャネルを介して受信されたクロック信号およびデータ信号を復元するように構成されたクロックおよびデータ復元システムを含む。システムの一部はまた、複合エラー検査器およびシーケンス生成器の２つ以上の動作モードのうちの１つを起動するように構成された制御論理、ならびに２つのシーケンス信号を比較し、２つのシーケンス信号間の差分に応答してエラーを記録するように構成されたエラー検出器である。シーケンス信号生成器が提供され、参照シーケンス信号としてエラー検出器によって使用されるための、またはリモートトランシーバへの送信のためのシーケンス信号を生成するように構成される。

【0015】

エラー検出器は、１つまたは複数のＸＯＲゲートから形成されてもよい。一実施形態では、線形フィードバックシフトレジスタのコアは、エラー検査器によって使用される擬似ランダムバイナリシーケンスを生成するように構成される。複合エラー検査器およびシーケンス生成器は、複合エラー検査器およびシーケンス生成器がエラー検査器モードまたはシーケンス生成器モードにあるかどうかに応じて、生成シーケンス信号をフィードバックとしてシーケンス生成器に、または受信シーケンス信号をシーケンス生成器に選択的に送るように構成された１つまたは複数のスイッチング要素を含むことができると考えられる。一構成では、線形フィードバックシフトレジスタのコアは、７０個未満のトランジスタで構成される。さらに、シーケンス生成器は、３個未満の３入力ＸＯＲゲートで構成されてもよい。

【0016】

本発明の他のシステム、方法、特徴および利点は、以下の図面および詳細な説明を検討することにより、当業者に明らかになるであろう。すべてのそのような追加のシステム、方法、特徴、および利点は、この説明内に含まれ、本発明の範囲内にあり、添付の特許請求の範囲によって保護されることが意図されている。

【0017】

図面の簡単な説明
図面の構成要素は必ずしも縮尺通りではなく、代わりに本発明の原理を説明することに重点が置かれている。図面において、同様の参照番号は、異なる図を通して対応する部分を示す。

【図面の簡単な説明】

【0018】

【図1】別個のシーケンス生成器およびエラー検査器を有する従来技術のトランシーバを示す。

【図2】ＢＩＣＭＯＳにおける２入力差分ＸＯＲゲートを実装するための例示的な回路を示す。

【図3】面積効率の良い共有エラー検査器およびシーケンス生成器を有する例示的な通信システムを示す。

【図4】図３に示すような複合シーケンス生成器およびエラー検査器の例示的な実施形態のブロック図を示す。

【図5】エラー追跡に焦点を合わせた線形フィードバックシフトレジスタのコアのための制御およびフィードバックシステムの例示的な実施形態のブロック図を示す。

【図6】改良された線形フィードバックシフトレジスタ（ＬＦＳＲ）コアなどの改良されたシーケンス生成器のための例示的な制御論理要素レイアウトを示す例示的なブロック図を示す。

【図7】チャネルを介して接続されたローカルトランシーバおよびリモートトランシーバを示す。

【発明を実施するための形態】

【0019】

詳細な説明
図３は、面積効率の良い共有エラー検査器およびシーケンス生成器を有する例示的な通信システムを示す。これは可能な一実施形態にすぎず、したがって特許請求の範囲から逸脱することなく他の構成も可能である。図１と比較して、同様の要素は同一の参照番号で識別される。図３に示すように、複合エラー検査器およびシーケンス生成器３０４が受信経路に関連付けられている。エラー検査器およびシーケンス生成器３０４は、マルチプレクサ１６８に入力を提供し、ドライバ１７２から信号を入力として受信する。入力／出力機能を制御し、動作の内部態様を制御するために、受信経路エラー検査器およびシーケンス生成器３０４に、１つまたは複数の制御入力３１２が提供される。クロック信号も、受信経路エラー検査器およびシーケンス生成器３０４に提供される。

【0020】

送信経路には、複合エラー検査器およびシーケンス生成器３０８が関連付けられている。エラー検査器およびシーケンス生成器３０８は、マルチプレクサ１２８に出力を提供し、ドライバ１３２から入力を受信する。入力／出力機能を制御し、動作の内部態様を制御するために、送信経路エラー検査器およびシーケンス生成器３０８に、１つまたは複数の制御入力３１６が提供される。クロック信号も、送信経路エラー検査器およびシーケンス生成器３０８に提供されてもよい。受信経路エラー検査器、シーケンス生成器３０４、送信経路エラー検査器、およびシーケンス生成器３０８は、面積要件、コスト、および複雑さをさらに低減するために単一の要素にさらに統合されてもよいことも考えられる。したがって、複合デバイスは、送信経路と受信経路との間で共有される。

【0021】

図３の構成により、従来技術の実施形態よりも必要とされるスペースを少なくし、複雑さを減らし、改善されたタイミングマージンを有することによって、従来技術の欠点を克服する。必要なスペースの削減は、線形フィードバックシフトレジスタおよびいくつかの関連する要素をシーケンス生成機能とエラー検査機能との間で共有させることによって実現され、また、後の図で後述するように設計レイアウトが改善されることによっても実現される。

【0022】

図４は図３に示すような複合シーケンス生成器およびエラー検査器の例示的な実施形態のブロック図である。これは、要素の１つの可能なレイアウトおよび配置にすぎず、特許請求の範囲から逸脱しない他の構成も可能である。制御論理４０４は、一般に存在するものとして示されており、本明細書に示され説明される様々な要素の動作を案内するためにシステム全体に分散されている。ＣＤＲ（クロックデータ復元回路）４０８は、入力４１２においてデータ信号を受信する。ＣＤＲ４０８は、クロックおよびデータを復元した後、伝送路または同等のトレース４２０を介してデマルチプレクサ４１６にデータを提供する。クロック信号は位相補間器４２６に提供され、位相補間器は次にクロック信号をエラーカウンタ４３０および少なくともＬＦＳＲ（線形フィードバックシフトレジスタ）コア４３４に分配する。

【0023】

デマルチプレクサ４１６に提供されるデータは、クロック制御信号に基づいて、出力４３８上の４つの低レートデータストリームとして出力される。低レートデータストリームは、ＬＦＳＲコア４３４およびＸＯＲゲート４４２のバンクに提供される。ＬＦＳＲコア４３４は、以下に詳細に説明するようにデータを処理して、データ経路４４６上に低レートデータ出力信号を生成する。低レート出力信号は、１つまたは複数のバッファ４５０およびＸＯＲゲート４４２のバンクに提供される。Ｑ１２、Ｑ１１、およびＱ１０として示される他の接続との図形クラッタを低減するための、１つの接続のみが示されており、接続はこの表記によって示されている。１つまたは複数のバッファ４５０の出力は、ＰＡＭ４モードでは最上位ビットおよび最下位ビット出力として提供され、ＮＲＺモードでは２つの独立したストリームとして提供される。ＸＯＲゲート４４２は、それらの２つの入力を比較して、ＸＯＲゲートへの入力間に差分が存在するかどうかを判定する。ＸＯＲゲート４４２への異なる入力は、エラーを示す論理１出力をもたらす。エラーカウンタ４３０は、ＸＯＲゲート４４２からの出力を処理してエラーを追跡する。エラーカウントは、エラー出力４５４に出力される。

【0024】

動作中、受信信号は、クロックおよびデータ信号を復元するＣＤＲ４０８に提供される。データ信号は、ＬＦＳＲコア４３４および２入力ＸＯＲゲート４４２のバンクに送られる。ＬＦＳＲコア４３４は、データを処理して、例えばＸＯＲゲート４４２のバンクに戻されて第２の入力として機能するＰＲＢＳ信号などのシーケンス信号（パターン信号）を生成する。ＬＦＳＲコア４３４に入力されたデータ（受信シーケンス信号）とＬＦＳＲコアによって生成されたシーケンス信号との差分は、エラーカウンタ４３０によってエラーとして記録される。エラーは、システム性能を最適化し、または問題を診断するために、オンチッププロセッサまたは外部プロセッサで処理することができる。バッファ４５０の出力は、ＭＵＸ１６８もしくは１２８、または性能最適化もしくはエラー検出を必要とする任意の信号経路に提供される。

【0025】

図５は、エラー追跡に焦点を当てたＬＦＳＲコアのための制御およびフィードバックシステムの例示的な実施形態のブロック図を示す。簡単にするために、回路の半分のみが描かれており、多くの詳細は省略されている。クロック復元モジュール５０８からの復元クロック信号は、制御論理４０４のように回路全体に分配され、両方とも一般的に示されている。データ復元モジュール５０４からの復元データは、図示のように、非直列化され、４つのマルチプレクサ５１２に分配される。マルチプレクサ５１２はまた、第２の入力として、ＬＦＳＲコア４３４からフィードバック信号を受信する。マルチプレクサ５１２は、制御信号に応答して、検査器開ループモードのＣＤＲ出力５１４または検査器閉ループモードおよび生成器モードのフィードバック信号５１３を出力として選択する。

【0026】

ＬＦＳＲコア４３４からのフィードバック信号は、エラー検出器５１６にも提供される。エラー検出器５１６は、受信データをＬＦＳＲコア４３４によって生成されたシーケンス信号と比較して、差分を検出する。受信信号とＬＦＳＲコア４３４によって生成されたシーケンスとの間の差分は、カウンタ５２０によってエラーとして記録される。復元データ（リモートトランシーバから受信されたシーケンス信号であり得る）は、ＬＦＳＲコアによって生成されたシーケンス信号と同じであるか、または同じであるべきであると考えられる。リモート送信機から送信された既知のシーケンス信号をローカル受信機で生成された同じシーケンスと比較することによって、エラーを検出して、リモート送信機、ローカル受信機の動作に関する問題、またはチャネルに関する問題を明らかにすることができる。並列分岐を使用して、処理のための有効データレートを１／２または１／４に低減することができ、より安価な集積回路技術の使用が可能になる。この機能のために並直列変換器および直並列変換器が使用されてもよい。

【0027】

より詳細に後述するＬＦＳＲコア４３４は、シーケンス信号を生成するように構成される。ＬＦＳＲコアは、より低いレートのシステムを可能にするために２つ以上の経路に分割される。ＬＦＳＲコア４３４の出力はマルチプレクサ５３０にも提供され、マルチプレクサは、低レートデータストリームをフルレートデータストリームに結合して、１つまたは複数の出力バッファ５３４に提供する。結果として得られるフルレートデータストリームは、システム最適化またはエラー検出のために信号経路に提供される。データレートは、追加の処理経路によってさらに低減され得る。図５のシステムの動作の考察を以下に記載する。

【0028】

図６は、改良された線形フィードバックシフトレジスタ（ＬＦＳＲ）コアなどの改良されたシーケンス生成器のための例示的な制御論理要素レイアウトを示す例示的なブロック図である。これは１つの可能な構成にすぎず、図６に示す進歩からも利益を得る他の構成も可能である。図６の例によって例示的に示されているレイアウトの概念は、背景技術のセクションで参照されているものなどの従来技術の実施形態と比較して、大幅な面積の低減およびタイミングマージンの改善を提供する。必要に応じて、説明の重複を避けるために単一の経路のみが説明される。

【0029】

高レベルから開始して、ＬＦＳＲ６００は、図３に示すようにエラー検査器とシーケンス生成器との間で共有される。ＭＵＸ６２２は、入力６０４、６０８、６１２および出力６１６、６２０を有する。入力は、フィードバックまたは再マッピングされたＮＲＺ（ノンリターンツーゼロ）（ＰＡＭ２）入力６０４、フィードバックＰＡＭ４入力６０８、ならびにデマルチプレクサ４１６（図４）からの図４に示す入力１ａ、１ｂ、２ａ、２ｂなどの外部ソースからのリタイミングおよび非直列化されたデータストリーム６１２を含む。ＮＲＺ入力６０４は、システムがＮＲＺモードにあるときに使用される。ＰＡＭ４入力６０８は、システムがＰＡＭ４モードにあるときに使用される。差分データストリーム６１２は、システムがエラー検査モードにあるときに使用される。ＬＦＳＲコアが生成器モードにあるとき、マルチプレクサ６２２はフィードバック信号６０８を選択する。ＬＦＳＲコアがＰＡＭ４検査器開ループモードにあるとき、マルチプレクサ６２２は外部入力６１２を選択する。ＬＦＳＲコアがＮＲＺ検査器開ループモードにあるとき、下位２つのマルチプレクサ６２２は外部入力６１２を選択する。上位２つのマルチプレクサは、再マッピングされたＬＦＳＲレジスタからのＮＲＺ信号を選択する。検査器閉ループモードでは、マルチプレクサ６２２は、最初に入力６１２を選択してＬＦＳＲコアレジスタを初期化する。すべてのレジスタがロードされた後、マルチプレクサ６２２は生成器モードに切り替わる。図示のように、ＮＲＺ ＸＯＲゲート６７０を通るＮＲＺ経路は、３対１マルチプレクサ６７４に接続するものとして示されている。いくつかの３対１マルチプレクサが示されており、各々がレジスタＸ１ ６２４などのＤフリップフロップ要素またはレジスタに接続する出力を有する。上側経路については後述する。

【0030】

ＰＡＭ４フィードバック６０８ならびにリタイミングおよび非直列化された入力データ６１２は、エラー検査器として機能する２入力ＸＯＲゲート６３４に提供される。ＸＯＲゲート６３４は、２つの入力を比較し、入力が異なる場合はエラーを示す論理１値を出力し、入力が同じ場合はエラーがない（２つの入力間に差分がない）ことを示す論理０値を出力する。ＸＯＲゲート６３４の出力は、図４に示すようなエラーカウンタ４３０などのエラーカウンタに提供されてもよい。他の経路は、概して同様に動作し、したがって説明されない。

【0031】

マルチプレクサ６２２の出力は、メモリおよび遅延として機能するレジスタＸ１ ６２４に提供される。レジスタＸ１ ６２４は、図示のようにレジスタＸ５ ６２６に提供され、かつ２入力ＸＯＲゲート６２６および３入力ＸＯＲゲート６３８、ならびにＸＯＲゲート６４０、６４２にフィードバックされる出力を生成する。図６を簡単にするために、多数のフィードバック経路が省略されており、フィードバック経路を識別するために数表記が使用されている。例えば、レジスタＸ１ ６２４は、その入力の前に１を有するすべてのＸＯＲゲートにフィードバックする。レジスタＸ５の出力は、レジスタＸ９ ６２８への入力として提供され、フィードバック経路６４４によって示されるように、５でラベル付けされたすべてのＸＯＲゲートへの入力として機能するようにフィードバックされる。レジスタＸ９ ６２８の出力は、レジスタＸ１３ ６３０の入力に提供され、９でラベル付けされた入力を有するすべてのＸＯＲゲートへの入力としてフィードバックされる。レジスタＸ１３の出力は、マルチプレクサ６３２への入力として提供される。図６に示す他の経路についても同じ表記法に従う。重複を避けるために、個々の経路およびフィードバックループについては詳細に説明しない。

【0032】

ＸＯＲゲート６３６に戻ると、その出力はフリップフロップ６４６に提供され、フリップフロップの出力は別のＸＯＲゲート６４８に提供される。ＸＯＲゲート６４８の出力はフリップフロップ６５０に提供される。当技術分野で理解されるように、フリップフロップ６４６、６５０は、クロックアライメントおよびタイミングマージンを維持するために、信号を１つまたは複数のクロックサイクルだけ遅延させる。多数の他のフリップフロップが図６に示されているが、詳細には説明されない。フリップフロップ６５０の出力は、３入力ＸＯＲゲート６３８への入力として提供される。ＸＯＲゲート６３８への他の２つの入力は、レジスタＸ１ ６２４およびレジスタＸ２ ６５４からのフィードバック信号である。

【0033】

下側の２つの経路は、マルチプレクサ６５８から出力６２０を生成する。マルチプレクサ６１６、６２０は、ハーフレートからフルレートへの変換を提供する。出力６１６および６２０は、ＰＡＭ４については（４レベルの信号を定義する）２つのストリームが存在し、ＮＲＺについては（２レベルの信号を定義する）１つの出力が存在するような信号を提供する。理解を助けると、図４に示すように、出力６１６、６２０はバッファ４５０からの出力に対応する。並列シーケンス生成器および検査器は、１／２、１／４、１／８のデータレートで動作するように構成された多くの並列分岐を有することができる。ＮＲＺ信号およびＰＡＭ４信号のための複数の出力を有することもできる。

【0034】

配線やＸＯＲゲートでの遅延により、タイミングマージンが悪化する。しかしながら、ＬＦＳＲコアはクロック方式である。Ｄフリップフロップは、タイミングマージンを１つの３入力ＸＯＲゲート遅延にほぼ等しい量に戻すためにフィードバック信号をリタイミングする。これは、従来技術に対する著しい改善である。１レジスタ分遅延した信号「ｘｎ」は「ｘｎ＋４」である。２レジスタ分遅延した信号「ｘｎ」は「ｘｎ＋８」である。したがって、図６の１行目のフィードバックループは、１つのＸＯＲゲート遅延プラス１つのマルチプレクサ遅延のみでｘ１＋ｘ２＋ｘ９＋ｘ１１＋ｘ１２＋ｘ１３を実現する。フィードバックループ内のＸＯＲゲートは、６８個のバイポーラトランジスタのみを必要とする。フィードバックループが６入力ＸＯＲゲートで実装された場合、４４８個のバイポーラトランジスタが必要になる。したがって、開示された構成および方法は、面積を元の１５％に低減するだけでなく、フィードバックループ内の遅延を１つのＸＯＲゲート遅延プラス１つのマルチプレクサ遅延プラス相互接続遅延に制限する。これは、従来技術に対する著しい改善である。結果として、図６の実施形態は、タイミングマージンを改善し、実装に必要な面積を低減する。

【0035】

さらに、この実施形態では、任意のＸＯＲゲートへの入力の最大数は３つの入力に制限され、これにより、必要な実装面積が大幅に低減する。フリップフロップは、フィードバックループ内のＸＯＲゲートの出力をサンプリングしてリタイミングし、タイミングマージンを回復する。この設計で実行される探索アルゴリズムは、フィードバックループ内のフリップフロップの初期状態が適切にリセットされていれば、生成器または検査器としてのＬＦＳＲに影響を与えないことを示す。ＬＦＳＲフィードバックループ内のリタイミングステージは、面積を低減し、タイミングマージンを改善する。

【0036】

図６では、６入力ＸＯＲゲート機能を実現するために必要な回路内のバイポーラトランジスタの総数は６８であり、これは、４４８個のトランジスタを必要とする１ステージの解決策よりもはるかに少ない。直接カスケード法などの他の実施形態のシミュレーションは、通常のコーナでは５８Ｇｂｐｓで３ピコ秒のタイミングマージンしかない。図６に示す実施形態は、同じシミュレーション条件下で１０．５ピコ秒のタイミングマージンを有する。

【0037】

面積優先の設計では、ノンリターンツーゼロ（ＮＲＺ）ＰＲＢＳ１３生成器および検査器とＰＡＭ４ ＰＲＢＳ１３生成器および検査器との両方をサポートすることは、面積制約をより困難なものにする。したがって、ここでは、必要な面積を低減するための別の２つの方法について論じる。

【0038】

第１の方法は、ＮＲＺ ＬＦＳＲコアの余分な面積コストを回避するために、図６のレジスタを再マッピングすることである。ＮＲＺ生成器は余分な回路を必要としないが、ＮＲＺ検査器用のＬＦＳＲコアはパルス振幅変調４レベル（ＰＡＭ４）のものとは異なる。ＮＲＺ検査器モードでは、ＰＡＭ４の２つの入力ストリームとは異なる１つの入力ストリームのみが存在する。ＮＲＺ入力ストリームは、２ストリームまたは４ストリームに非直列化することができる。これは、４つのストリームに非直列化された場合、４分の１のレートになり、これは、データおよびクロックを同期させるために別の位相補間器（ＰＩ）を必要とする。再マッピングは、コアが依然としてハーフレートで動作するため、余分なＰＩなしでＰＡＭ４ ＬＦＳＲコア内のすべてのＤＦＦの再使用を可能にする。これは、より面積効率の良い方法である。再マッピングを図６に示す。

【0039】

生成されるシーケンス信号は、任意のタイプのシーケンス信号であってもよい。回路実装の観点から１＋ｘ＋ｘ^２＋ｘ^１２＋ｘ^１３として定義される生成多項式は、いくつかのより高次の生成多項式よりも困難であり、ここでは設計方法を論じるために使用される。高速アプリケーションは、ＬＦＳＲコアがより低い速度で動作することを可能にする並列構造を好む。４分岐並列ＰＲＢＳ１３ ＬＦＳＲコアでは、レジスタｘ１へのフィードバックループは、

【0040】

【数1】

【0041】

であり、ここで、ｑ’_１はレジスタｘ１の次の状態であり、ｑ_１はレジスタｘ１の現在の状態である。このフィードバックループは、６入力ＸＯＲゲートを必要とする。さらに、レジスタｘ１自体もフィードバックループ入力に現れるため、Ｄフリップフロップでリタイミングする手順が複雑になる。

【0042】

バイポーラ差分実施態様では、ｎ入力ＸＯＲゲートは、通常（ｎ＋１）２^ｎ個のバイポーラトランジスタを必要とする。したがって、６入力ＸＯＲゲートの面積が２入力ＸＯＲゲートの３７倍大きいだけでなく、その寄生入力容量および出力容量も高速動作のボトルネックになる。３入力および２入力のＸＯＲゲートをカスケードにすることは、面積を減少させるが、フィードバックループに余分な遅延を導入することによってタイミングマージンを悪化させる。

【0043】

本発明の例示的な実施形態のレイアウトおよびハードウェアから移動して、従来技術および動作に対する利点の説明が提供される。本開示では、ＰＲＢＳ２値および４値生成器ならびに検査器を実装するために必要な面積を低減するために、２つの方法が使用される。第１の技術は、共有シーケンス信号生成コアを使用することである。図３に示すように、共有線形フィードバックシフトレジスタ（ＬＦＳＲ）コアが生成器および検査器に使用される。コアが生成器内の大部分の面積を占め、検査器がシーケンス信号生成コアを共有しているため、大部分の面積消費部分の面積が半減する。第２の方法は、２入力および３入力ＸＯＲゲートを有する複数入力ＸＯＲゲート機能を実現し、中間出力をＤフリップフロップでリタイミングすることである。第２の方法はまた、シーケンス信号生成器およびエラー検査器がより高い周波数で動作することを可能にするためにタイミングマージンを改善する。

【0044】

動作中、共有ＬＦＳＲコアを有する共有システムは、シーケンス生成器モードまたはエラー検査器モードのいずれかで使用することができる。動作については、以下でより詳細に説明する。

【0045】

シーケンス生成器モードにおける動作
システムは、特定のローカル送信機能、チャネル特性、およびリモート受信機機能の動作を検証するために使用されるシーケンス信号を生成するためにシーケンス生成器モードで使用され得る。これは、チャネル７１２を介して接続されたローカルトランシーバ７０４およびリモートトランシーバ７０８を示す図７に関連して最もよく理解される。シーケンス生成器モードでは、複合エラー検査器およびシーケンス生成器３０８Ａは、シーケンス信号を生成し、チャネル７１２を介してローカルトランシーバ７０４からリモートトランシーバ７０８にシーケンス信号を送信する。リモートトランシーバ７０８では、シーケンス信号が受信され、データに対して行われるように処理される。

【0046】

同様に、複合エラー検査器およびシーケンス生成器３０８Ｂは、シーケンス信号を生成し、シーケンス信号をチャネル７１２を介してリモートトランシーバ７０８からローカルトランシーバ７０４に送信する。ローカルトランシーバ７０４では、シーケンス信号が受信され、データに対して行われるように処理される。

【0047】

両方の状況において、送信機および受信機処理の動作を確認し、チャネルを評価するために、同一のシーケンス信号が生成され、対向するトランシーバから送信された受信シーケンスと比較される。比較は、複合エラー検査器およびシーケンス生成器のエラー検査器によって実行され、エラーは追跡され、記録される。

【0048】

特に、複合エラー検査器およびシーケンス生成器３０８Ａは、チャネル７１２を介してローカルトランシーバ７０４からリモートトランシーバ７０８に送信されるシーケンス信号を生成させるシーケンス生成モードに置かれる。リモートトランシーバ７０８では、受信シーケンス信号が処理される。リモートトランシーバ７０８において、複合エラー検査器およびシーケンス生成器３０８Ｂは、シーケンス生成モードに置かれ、トランシーバ７０４から送信されるのと同じシーケンス信号が生成される。（ローカルトランシーバ７０４からの）入力シーケンス信号は、リモートトランシーバ７０８の複合エラー検査器およびシーケンス生成器３０８Ｂによって生成されたシーケンス信号と比較される。他方の局において、複合エラー検査器およびシーケンス生成器は、生成シーケンスをチャネルに送信する。チャネルを通過した後、リモート送信機はそれを入力として受信する。ＣＤＲはクロックおよびデータを復元し、検査器に送信する。この場合、同じＬＦＳＲコアが使用される。ＣＤＲは、チャネルの遅延に対処する。比較を実行し、エラーを追跡するために、複合エラー検査器およびシーケンス生成器３０８Ｂは、エラー検査モードに置かれる。このプロセスにより、トランシーバは、送信機、チャネル、および受信機を評価および試験するために使用することができる内部の、スペース効率の良いシーケンス生成器およびエラー検査器を提供する。

【0049】

エラー検査モード時の動作
上述したように、入力シーケンス信号を受信シーケンス信号と比較して２つの信号を比較してエラーを検査し、エラーカウンタでエラーを記録するために、複合エラー検査器およびシーケンス生成器をエラー検査器モードに置くこともできる。

【0050】

動作の概要
図５を参照すると、マルチプレクサ５３０は、ＬＳＦＲコア４３４からの並列ＬＦＳＲ出力を結合して、２値または４値ＰＲＢＳ出力を生成する。出力バッファ５３４は、次のステージ回路を駆動するために出力をバッファリングする。一実施形態では、電力を節約するために、マルチプレクサ５３０およびバッファ５３４は、発電機モードが起動されたときにのみ電源が投入される。電力を節約するために、データ復元５０４、マルチプレクサ５１２、エラー検出器５１６、およびエラーカウンタ５２０は、エラー検査器モードが起動されたときにのみ電源が投入されてもよい。複合生成器および検査器は、クロック復元モジュール５０８を共有する。

【0051】

生成器および検査器回路は、制御論理ブロック４０４によって制御される。制御論理ブロック４０４は、エラー検査器モードおよびシーケンス信号生成器モードをイネーブルするためにいくつかの異なる動作モードを構成することができる。

【0052】

生成器のみのモード
１つの可能なモードは、シーケンス信号生成器のみのモードである。シーケンス信号生成器のみのモードでは、ＬＦＳＲコア４３４、マルチプレクサ５３０、バッファ５３４、クロック復元５０８、および制御論理４０４が起動している。他の要素は、電力消費を低減するために電源が切られる。この動作モードでは、クロック復元５０８は、ローカルクロックソースであってもよい。

【0053】

検査器のみの開ループモード
複合シーケンス生成器およびエラー検査器はまた、検査器のみの開ループモードで動作してもよい。検査器のみの開ループモードでは、ＬＦＳＲコア４３４のフィードバックループはマルチプレクサ５１２によって開かれ、したがって、ＬＦＳＲコアの出力はエラー検出器５１６のみに向けられる。その結果、マルチプレクサ５１２への唯一の入力はデータ復元モジュール５０４の出力であり、これは、ＬＦＳＲコアに入り、ＬＦＳＲコアによって処理され、フィードバックループに新しいビットを生成させる。新しいビットは、エラー検出器５１６によって受信データと比較されてエラーを検出する。エラーカウンタ５２０は、エラーが検出された場合、エラーの数をカウントして記録する。

【0054】

検査器のみの閉ループモード
複合シーケンス生成器およびエラー検査器はまた、検査器のみの閉ループモードで動作してもよい。このモードでは、ＬＦＳＲコア４３４のフィードバックループはマルチプレクサ５１２によって閉じられる。その結果、モジュール５０４からの復元データは、同期フェーズにおいてのみＬＦＳＲコア４３４に入る。同期フェーズは、ＬＳＦＲコア内のすべてのレジスタがデータ復元出力からエラーのないビットでロードされると定義される。このステップは、ローカルＬＦＳＲコアをリモート送信機のＬＦＳＲコアと同期させる。データおよびクロック復元は、２つのＬＦＳＲコア間の遅延を考慮に入れる。同期後、マルチプレクサ５１２は、ＬＦＳＲコア４３４からのローカルフィードバックのみに切り替える。フィードバックループによって生成された新しいビットは、受信（復元）データと比較されてエラーを検出する。エラーは、エラー検出器５１６によって検出され、エラーカウンタ５２０によってカウントされる。検査器のみの閉ループモードでは、マルチプレクサ５３０およびバッファ５３４の電源を切ることができる。

【0055】

生成器プラス検査器モード
複合シーケンス生成器およびエラー検査器はまた、生成器プラス検査器モードで動作してもよい。生成器プラス検査器モードでは、ＬＦＳＲコア４３４のフィードバックループは閉じられる。データ復元モジュール５０４からの受信データは、同期フェーズにおいてのみＬＦＳＲコア４３４に入る。例えば、一実施形態では、ＬＦＳＲコアは、その出力がその現在の状態によってのみ決定される状態機械である。システムは、検査器モードでＬＦＳＲコアを初期化するための受信シーケンスを提供する。一実施形態では、コアは１３個のレジスタを有し、内部状態の数は２＾１３－１＝８１９１である。したがって、シーケンスは８１９１ビット長である。

【0056】

同期後、マルチプレクサ５１２はローカルフィードバックに切り替わり、その結果、フィードバック信号であるＬＳＦＲコア４３４への入力が得られる。得られたＬＦＳＲ出力は、エラー検出器５１６によって、データ復元モジュール５０４からの受信データと比較され、エラーを検出する。データエラーは、カウンタ５１２によって記録される。生成器プラス検査器モードでの動作中、マルチプレクサ５３０およびバッファ５３４の電源が投入される。

【0057】

低電力モード
複合シーケンス生成器およびエラー検査器はまた、低電力モードで動作してもよい。低電力モードでは、制御論理４０４のみが電源投入される。システム最適化または診断が終了した後、ＰＲＢＳ生成器および検査器はシステムによって使用されず、低電力モードは電力を節約し、温度を低下させるのに役立つ。

【0058】

本発明の様々な実施形態を説明したが、本発明の範囲内にあるより多くの実施形態および実装形態が可能であることは当業者には明らかであろう。さらに、本明細書に記載の様々な特徴、要素、および実施形態は、任意の組み合わせまたは配置で特許請求され、または組み合わされてもよい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【外国語明細書】