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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022113497
(43)【公開日】2022-08-04
(54)【発明の名称】周波数シンセサイザのクロック周波数を決定する方法
(51)【国際特許分類】
H03L 7/18 20060101AFI20220728BHJP
H03L 7/08 20060101ALI20220728BHJP
H03B 28/00 20060101ALI20220728BHJP
【ＦＩ】
H03L7/18
H03L7/08 210
H03B28/00 A
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2021009784
(22)【出願日】2021-01-25
(71)【出願人】
【識別番号】000232483
【氏名又は名称】日本電波工業株式会社
(74)【代理人】
【識別番号】100166006
【弁理士】
【氏名又は名称】泉 通博
(74)【代理人】
【識別番号】100154070
【弁理士】
【氏名又は名称】久恒 京範
(74)【代理人】
【識別番号】100153280
【弁理士】
【氏名又は名称】寺川 賢祐
(72)【発明者】
【氏名】齋藤 健介
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106AA04
5J106BB10
5J106CC02
5J106CC21
5J106CC41
5J106CC53
5J106DD33
5J106FF06
5J106GG09
5J106GG18
5J106HH01
5J106JJ05
5J106KK03
5J106KK26
5J106PP03
5J106QQ08
5J106QQ09
5J106RR01
(57)【要約】 （修正有）
【課題】周波数シンセサイザの出力信号に含まれるスプリアスの信号レベルを簡便に抑制する方法を提供する。
【解決手段】周波数シンセサイザのクロック周波数を決定する方法は、第１スプリアス特性を生成するステップと、第２スプリアス特性を生成するステップを有する。第１スプリアス特性を生成するステップでは、設定可能なクロック周波数に対する、発振信号の周波数とＤＤＳ信号に含まれるＮ次高調波に起因して発振信号に発生するＮ次スプリアスの周波数との周波数差の関係を特定してプロットする。第２スプリアス特性を生成するステップでは、第１スプリアス特性において、クロック周波数毎に最も小さい周波数差のデータを抽出する。方法はさらに、周波数シンセサイザのクロック信号のクロック周波数を決定するステップを含み、第２スプリアス特性が示す周波数差の値に基づき、周波数シンセサイザのクロック周波数を決定する。
【選択図】図３
【解決手段】周波数シンセサイザのクロック周波数を決定する方法は、第１スプリアス特性を生成するステップと、第２スプリアス特性を生成するステップを有する。第１スプリアス特性を生成するステップでは、設定可能なクロック周波数に対する、発振信号の周波数とＤＤＳ信号に含まれるＮ次高調波に起因して発振信号に発生するＮ次スプリアスの周波数との周波数差の関係を特定してプロットする。第２スプリアス特性を生成するステップでは、第１スプリアス特性において、クロック周波数毎に最も小さい周波数差のデータを抽出する。方法はさらに、周波数シンセサイザのクロック信号のクロック周波数を決定するステップを含み、第２スプリアス特性が示す周波数差の値に基づき、周波数シンセサイザのクロック周波数を決定する。
【選択図】図３
【特許請求の範囲】
【請求項1】
クロック信号を出力するクロック信号源と、前記クロック信号源から出力された前記クロック信号に基づいてＤＤＳ信号を出力するＤＤＳと、前記ＤＤＳから出力された前記ＤＤＳ信号の周波数を基準として設定された周波数の発振信号を出力するＰＬＬ回路とを備える、周波数シンセサイザの前記クロック信号のクロック周波数を決定する方法であって、
設定可能な前記クロック周波数に対する、前記発振信号の周波数と前記ＤＤＳ信号に含まれるＮ次高調波（Ｎは２以上の自然数）に起因して前記発振信号に発生するＮ次スプリアスの周波数との周波数差の関係を特定してプロットした第１スプリアス特性を生成するステップと、
前記第１スプリアス特性において、前記クロック周波数ごとに最も小さい前記周波数差のデータを抽出して、第２スプリアス特性を生成するステップと、
前記第２スプリアス特性が示す前記周波数差の値に基づき、前記周波数シンセサイザの前記クロック信号の前記クロック周波数を決定するステップと
を有する方法。
設定可能な前記クロック周波数に対する、前記発振信号の周波数と前記ＤＤＳ信号に含まれるＮ次高調波（Ｎは２以上の自然数）に起因して前記発振信号に発生するＮ次スプリアスの周波数との周波数差の関係を特定してプロットした第１スプリアス特性を生成するステップと、
前記第１スプリアス特性において、前記クロック周波数ごとに最も小さい前記周波数差のデータを抽出して、第２スプリアス特性を生成するステップと、
前記第２スプリアス特性が示す前記周波数差の値に基づき、前記周波数シンセサイザの前記クロック信号の前記クロック周波数を決定するステップと
を有する方法。
【請求項2】
前記クロック周波数を決定するステップにおいて、前記第２スプリアス特性のうち前記周波数差が極大値を示すデータの前記クロック周波数を、前記クロック信号の前記クロック周波数として決定する、請求項１に記載の方法。
【請求項3】
前記クロック周波数を決定するステップにおいて、前記第２スプリアス特性のうち前記周波数差が最大値を示すデータの前記クロック周波数を、前記クロック信号の前記クロック周波数として決定する、請求項１又は２に記載の方法。
【請求項4】
前記ＰＬＬ回路において、前記発振信号の周波数から離れた周波数に対するスプリアスのゲインの周波数特性を示す離調周波数特性を特定するステップと、
前記離調周波数特性において予め定められたゲイン以下となる第１離調周波数を特定するステップと
を更に備え、
前記クロック周波数を決定するステップにおいて、前記第２スプリアス特性のうち特定された前記第１離調周波数を超える前記周波数差のデータの前記クロック周波数を、前記クロック信号の前記クロック周波数として決定する、請求項１から３のいずれか一項に記載の方法。
前記離調周波数特性において予め定められたゲイン以下となる第１離調周波数を特定するステップと
を更に備え、
前記クロック周波数を決定するステップにおいて、前記第２スプリアス特性のうち特定された前記第１離調周波数を超える前記周波数差のデータの前記クロック周波数を、前記クロック信号の前記クロック周波数として決定する、請求項１から３のいずれか一項に記載の方法。
【請求項5】
前記第１スプリアス特性を生成するステップと前記第２スプリアス特性を生成するステップとを繰り返して、前記ＤＤＳが出力すべき前記ＤＤＳ信号の周波数のそれぞれについて、前記第２スプリアス特性を生成し、
生成した前記第２スプリアス特性の全てをプロットしてから、前記クロック周波数ごとに最も小さい前記周波数差のデータを抽出して、出力すべき前記ＤＤＳ信号の周波数に共通する前記第２スプリアス特性を生成するステップを更に備える、
請求項１から４のいずれか一項に記載の方法。
生成した前記第２スプリアス特性の全てをプロットしてから、前記クロック周波数ごとに最も小さい前記周波数差のデータを抽出して、出力すべき前記ＤＤＳ信号の周波数に共通する前記第２スプリアス特性を生成するステップを更に備える、
請求項１から４のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、周波数シンセサイザのクロック周波数を決定する方法に関する。
【背景技術】
【0002】
従来、ダイレクトデジタルシンセサイザ（ＤＤＳ：Direct Digital Synthesizer）から出力される信号をＰＬＬ（Phase Locked Loop）回路の入力信号とする周波数シンセサイザが知られている（特許文献１等を参照）。ＤＤＳは、その出力周波数を微細なステップで任意に変更可能である。このため、ＤＤＳを用いたＰＬＬ方式は、ＰＬＬ回路の構成要素である位相比較器に入力する信号の周波数、すなわち、比較周波数を高くしたままＰＬＬ回路から出力される発振信号の周波数を調整することができ、位相雑音やロックアップタイムの面で有利な方式である。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平１０－２２８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＤＤＳの出力信号には、当該信号の周波数の高調波に起因するスプリアスが含まれている。スプリアスは、エイリアシングにより、ＤＤＳの出力信号の周波数の近傍に多数現れることがある。特に、スプリアスの周波数が、ＰＬＬ回路におけるループフィルタの帯域内となる場合、ＰＬＬ回路からの出力信号にもスプリアスが含まれてしまい、当該出力信号に基づいて動作する機器の性能劣化等を引き起こすおそれがある。
【0005】
このようなスプリアスを低減させるには、特許文献１のように、ＰＬＬ回路から出力される出力信号に所定レベル以上のスプリアスが含まれるか否か、スプリアスの大きさが許容レベルであるか否かを判定する周波数シンセサイザが知られている。しかしながら、このような周波数シンセサイザは、スプリアスを低減させた発振信号を出力するための処理が複雑で、動作完了までの時間が長くなってしまうことがあった。
【0006】
そこで、本発明はこれらの点に鑑みてなされたものであり、周波数シンセサイザの出力信号に含まれるスプリアスの信号レベルを簡便に抑制できるようにすることを目的とする。
【課題を解決するための手段】
【0007】
本発明の第１の態様においては、クロック信号を出力するクロック信号源と、前記クロック信号源から出力された前記クロック信号に基づいてＤＤＳ信号を出力するＤＤＳと、前記ＤＤＳから出力された前記ＤＤＳ信号の周波数を基準として設定された周波数の発振信号を出力するＰＬＬ回路とを備える、周波数シンセサイザの前記クロック信号のクロック周波数を決定する方法であって、設定可能な前記クロック周波数に対する、前記発振信号の周波数と前記ＤＤＳ信号に含まれるＮ次高調波（Ｎは２以上の自然数）に起因して前記発振信号に発生するＮ次スプリアスの周波数との周波数差の関係を特定してプロットした第１スプリアス特性を生成するステップと、前記第１スプリアス特性において、前記クロック周波数ごとに最も小さい前記周波数差のデータを抽出して、第２スプリアス特性を生成するステップと、前記第２スプリアス特性が示す前記周波数差の値に基づき、前記周波数シンセサイザの前記クロック信号の前記クロック周波数を決定するステップとを有する方法を提供する。
【0008】
前記クロック周波数を決定するステップにおいて、前記第２スプリアス特性のうち前記周波数差が極大値を示すデータの前記クロック周波数を、前記クロック信号の前記クロック周波数として決定してもよい。
【0009】
前記クロック周波数を決定するステップにおいて、前記第２スプリアス特性のうち前記周波数差が最大値を示すデータの前記クロック周波数を、前記クロック信号の前記クロック周波数として決定してもよい。
【0010】
前記ＰＬＬ回路において、前記発振信号の周波数から離れた周波数に対するスプリアスのゲインの周波数特性を示す離調周波数特性を特定するステップと、前記離調周波数特性において予め定められたゲイン以下となる第１離調周波数を特定するステップとを更に備え、前記クロック周波数を決定するステップにおいて、前記第２スプリアス特性のうち特定された前記第１離調周波数を超える前記周波数差のデータの前記クロック周波数を、前記クロック信号の前記クロック周波数として決定してもよい。
【0011】
前記第１スプリアス特性を生成するステップと前記第２スプリアス特性を生成するステップとを繰り返して、前記ＤＤＳが出力すべき前記ＤＤＳ信号の周波数のそれぞれについて、前記第２スプリアス特性を生成し、生成した前記第２スプリアス特性の全てをプロットしてから、前記クロック周波数ごとに最も小さい前記周波数差のデータを抽出して、出力すべき前記ＤＤＳ信号の周波数に共通する前記第２スプリアス特性を生成するステップを更に備えてもよい。
【発明の効果】
【0012】
本発明によれば、周波数シンセサイザの出力信号に含まれるスプリアスの信号レベルを簡便に抑制できるという効果を奏する。
【図面の簡単な説明】
【0013】
【図1】本実施形態に係る周波数シンセサイザ１０の構成例を示す。
【図2】本実施形態に係るＰＬＬ回路１３０に発生するスプリアスのゲインの離調周波数特性の一例を示す。
【図3】本実施形態に係る周波数シンセサイザ１０のクロック周波数を決定するための動作フローの第１例を示す。
【図4】本実施形態に係るＰＬＬ回路１３０の第１スプリアス特性の一例を示す。
【図5】本実施形態に係るＰＬＬ回路１３０の第２スプリアス特性の一例を示す。
【図6】本実施形態に係る周波数シンセサイザ１０のクロック周波数を決定するための動作フローの第２例を示す。
【図7】本実施形態に係る複数の第２スプリアス特性をプロットした結果の一例を示す。
【図8】本実施形態に係る複数のＤＤＳ信号に共通の第２スプリアス特性の一例を示す。
【発明を実施するための形態】
【0014】
＜周波数シンセサイザ１０の構成例＞
図１は、本実施形態に係る周波数シンセサイザ１０の構成例を示す。周波数シンセサイザ１０は、スプリアスの信号レベルを低減させつつ、設定された周波数の発振信号を出力する。周波数シンセサイザ１０は、クロック信号源１１０と、ダイレクトデジタルシンセサイザ（ＤＤＳ）１２０と、ＰＬＬ回路１３０と、制御部１４０とを備える。
図１は、本実施形態に係る周波数シンセサイザ１０の構成例を示す。周波数シンセサイザ１０は、スプリアスの信号レベルを低減させつつ、設定された周波数の発振信号を出力する。周波数シンセサイザ１０は、クロック信号源１１０と、ダイレクトデジタルシンセサイザ（ＤＤＳ）１２０と、ＰＬＬ回路１３０と、制御部１４０とを備える。
【0015】
クロック信号源１１０は、クロック信号を出力する。クロック信号源１１０は、例えば、制御部１４０から指定された周波数のクロック信号を出力可能なクロック信号源である。クロック信号源１１０は、一例として、１５００ＭＨｚから２０００ＭＨｚの間のクロック周波数のクロック信号を出力する。クロック信号源１１０が出力するクロック信号は、ＤＤＳ１２０の基準クロック信号となる。
【0016】
ＤＤＳ１２０は、クロック信号源１１０から出力されたクロック信号に基づいてＤＤＳ信号を出力する。ＤＤＳ１２０は、制御部１４０から受け取った設定データが示す周波数のＤＤＳ信号を出力する。ＤＤＳ信号の周波数は、一例として、６００ＭＨｚから７００ＭＨｚの間の周波数である。ＤＤＳ１２０がＤＤＳ信号を出力する動作は既知なので、ここでは説明を省略する。
【0017】
ＤＤＳ１２０が出力するＤＤＳ信号には、ＤＤＳ信号のＮ次高調波（Ｎは２以上の自然数）に起因するスプリアスが含まれることがある。このような高次のスプリアスは、Ｎ次高調波がクロック周波数で折り返されて発生する。したがって、スプリアスが発生する周波数は、ＤＤＳ信号の周波数、高調波の次数、及びクロック周波数に応じて変化する。なお、本実施形態において、ＤＤＳ信号のＮ次高調波に起因するスプリアスをＮ次スプリアス、又はスプリアスと呼ぶ。
【0018】
ＰＬＬ回路１３０は、ＤＤＳ１２０から出力されたＤＤＳ信号の周波数を基準として設定された周波数の発振信号を出力する。ＰＬＬ回路１３０は、例えば、ＤＤＳ信号の逓倍の周波数を有する発振信号を出力する。ＰＬＬ回路１３０が出力する周波数は、一例として、６０００ＭＨｚから７０００ＭＨｚの間の周波数である。ＰＬＬ回路１３０は、電圧制御発振器１３２と、分周器１３４と、位相比較器１３６と、ループフィルタ１３８とを有する。
【0019】
電圧制御発振器１３２は、入力した電圧に応じた周波数の発振信号を出力する。電圧制御発振器１３２は、例えば、水晶振動子及び可変容量ダイオードを含み、入力した電圧に基づいて当該可変容量ダイオードの容量値を変化させることにより発振信号の周波数を調節する。電圧制御発振器１３２は、ＤＤＳ１２０から出力されるＤＤＳ信号と、分周器１３４の分周比とに基づいて設定される周波数の発振信号を生成する。電圧制御発振器１３２は、生成した発振信号を外部に出力するとともに分周器１３４に供給する。発振信号には、ＤＤＳ信号に含まれるスプリアスに起因するスプリアスが含まれている。
【0020】
分周器１３４は、電圧制御発振器１３２から出力された発振信号の周波数を分周する。分周器１３４の分周比は、一例として、１０である。なお、分周器１３４は、分周比が可変の分周器であってもよい。この場合、分周器１３４は、例えば、制御部１４０によって設定された分周比によって発振信号の周波数を分周する。分周器１３４は、発振信号を分周した分周信号を位相比較器１３６に供給する。
【0021】
位相比較器１３６は、ＤＤＳ１２０から出力されたＤＤＳ信号の位相と、分周器１３４から出力された分周信号の位相との位相差に応じた電圧をループフィルタ１３８に出力する。ループフィルタ１３８は、位相比較器１３６から出力された電圧を、電圧制御発振器１３２を制御するための制御電圧に変換して出力する。ループフィルタ１３８は、例えば、ローパスフィルタである。以上のようなＰＬＬ回路１３０の動作は既知なので、より詳細な説明は省略する。
【0022】
制御部１４０は、以上のクロック信号源１１０、ＤＤＳ１２０、ＰＬＬ回路１３０を制御して、設定された周波数の発振信号を電圧制御発振器１３２から出力させる。制御部１４０は、取得部１４２と、記憶部１４４と、設定部１４６とを有する。
【0023】
取得部１４２は、周波数シンセサイザ１０が出力する発振信号の周波数の設定データを取得する。取得部１４２は、例えば、ユーザ等が入力デバイス等に入力した設定データを取得する。また、取得部１４２は、外部の回路等から供給される設定データを取得してもよい。
【0024】
記憶部１４４は、クロック信号源１１０、ＤＤＳ１２０、及びＰＬＬ回路１３０の設定可能な設定値の情報を記憶する。記憶部１４４は、例えば、出力すべき発振信号の周波数に関連付けて、対応するクロック信号のクロック周波数、ＤＤＳ信号の周波数、及びＰＬＬ回路１３０の分周比等の設定値の組み合わせを記憶する。当該組み合わせについては後述する。また、記憶部１４４は、制御部１４０が制御動作に用いる設定値、閾値、及びパラメータ等を記憶してよい。
【0025】
設定部１４６は、クロック信号源１１０、ＤＤＳ１２０、及びＰＬＬ回路１３０のそれぞれに設定値を設定する。設定部１４６は、例えば、取得部１４２が取得した設定データが示す発振信号の周波数に対応する各部の設定値の組み合わせを記憶部１４４から読み出し、読み出した設定値を各部に設定する。
【0026】
以上の制御部１４０は、集積回路等で構成されていることが望ましい。例えば、制御部１４０は、ＦＰＧＡ（Field Programmable Gate Array）、ＤＳＰ（Digital Signal Processor）、及び／又はＣＰＵ（Central Processing Unit）を含む。
【0027】
制御部１４０の少なくとも一部をコンピュータ等で構成する場合、記憶部１４４は、一例として、制御部１４０を実現するコンピュータ等のＢＩＯＳ（Basic Input Output System）等を格納するＲＯＭ（Read Only Memory）、及び作業領域となるＲＡＭ（Random Access Memory）を含む。また、記憶部１４４は、ＯＳ（Operating System）、アプリケーションプログラム、及び／又は当該アプリケーションプログラムの実行時に参照されるデータベースを含む種々の情報を格納してよい。記憶部１４４は、ＨＤＤ（Hard Disk Drive）及び／又はＳＳＤ（Solid State Drive）等の大容量記憶装置を含んでよい。ＣＰＵ等のプロセッサは、記憶部に記憶されたプログラムを実行することによって制御部１４０として機能する。
【0028】
以上の周波数シンセサイザ１０は、記憶部１４４に記憶されているクロック信号のクロック周波数、ＤＤＳ信号の周波数、及びＰＬＬ回路１３０の分周比の組み合わせを用いることで、取得した設定データに対応する発振信号を出力する。ここで、ＤＤＳ信号の周波数、及びＰＬＬ回路１３０の分周比の設定値は、出力すべき発振信号の周波数に対応して決定される。例えば、設定データが示す出力すべき発振信号の周波数が６０００ＭＨｚの場合、ＤＤＳ信号の周波数の設定値は６００ＭＨｚ、ＰＬＬ回路１３０の分周比の設定値は１０である。
【0029】
このような周波数シンセサイザ１０のＤＤＳ１２０の出力信号には、当該信号の周波数の高調波に起因するスプリアスが含まれている。スプリアスは、エイリアシングにより、ＤＤＳの出力信号の周波数の近傍に多数現れることがある。特に、スプリアスの周波数が、ＰＬＬ回路１３０におけるループフィルタの帯域内となる場合、ＰＬＬ回路からの出力信号にもスプリアスが含まれてしまう。
【0030】
図２は、本実施形態に係るＰＬＬ回路１３０に発生するスプリアスのゲインの離調周波数特性の一例を示す。図２の横軸は発振信号の周波数から離れた周波数を離調周波数Δｆとして示し、縦軸は離調周波数Δｆにスプリアスが発生した場合のゲインを示す。スプリアスのゲインの周波数特性は、ＰＬＬ回路１３０において、発振信号の周波数から離れた周波数の信号に対するゲインの周波数特性を示す離調周波数特性である。
【0031】
図２に示すように、スプリアスのゲインは、離調周波数Δｆが大きくなると、ＰＬＬ回路１３０のループフィルタ１３８の減衰特性により、より小さい値になることがわかる。したがって、スプリアスが発生しても、発生した周波数の位置が発振信号の周波数よりもより離れた周波数であれば、当該スプリアスの信号レベルが低減することがわかる。したがって、例えば、スプリアスが発生する周波数は、発振信号の周波数よりもループフィルタ１３８のカットオフ周波数以上離れた周波数となることが望ましい。
【0032】
スプリアスが発生する周波数は、ＤＤＳ信号の周波数、高調波の次数、及びクロック周波数に応じて変化する。したがって、例えば、ＤＤＳ信号の周波数ごとにクロック周波数を適切に設定することで、スプリアスの信号レベルを低減できる。そこで、このような周波数シンセサイザ１０のスプリアスの信号レベルをより低減させるクロック信号のクロック周波数を決定する方法について次に説明する。
【0033】
＜ＤＤＳ信号の周波数ごとにクロック周波数を決定する例＞
図３は、本実施形態に係る周波数シンセサイザ１０のクロック周波数を決定するための動作フローの第１例を示す。図３に示す動作フローは、例えば、周波数シンセサイザ１０の製造工程において実行される。当該動作フローは、周波数シンセサイザ１０の制御部１４０が実行してもよく、これに代えて、周波数シンセサイザ１０とは別個のサーバ等のコンピュータが実行してもよい。本実施形態において、設定可能なクロック周波数は１５００ＭＨｚから２０００ＭＨｚ、ＤＤＳ１２０が出力するＤＤＳ信号の周波数は６００ＭＨｚ、６５０ＭＨｚ、７００ＭＨｚ、ＰＬＬ回路１３０が出力する発振信号の周波数は６０００ＭＨｚ、６５００ＭＨｚ、７０００ＭＨｚとする。
図３は、本実施形態に係る周波数シンセサイザ１０のクロック周波数を決定するための動作フローの第１例を示す。図３に示す動作フローは、例えば、周波数シンセサイザ１０の製造工程において実行される。当該動作フローは、周波数シンセサイザ１０の制御部１４０が実行してもよく、これに代えて、周波数シンセサイザ１０とは別個のサーバ等のコンピュータが実行してもよい。本実施形態において、設定可能なクロック周波数は１５００ＭＨｚから２０００ＭＨｚ、ＤＤＳ１２０が出力するＤＤＳ信号の周波数は６００ＭＨｚ、６５０ＭＨｚ、７００ＭＨｚ、ＰＬＬ回路１３０が出力する発振信号の周波数は６０００ＭＨｚ、６５００ＭＨｚ、７０００ＭＨｚとする。
【0034】
まず、コンピュータは、第１スプリアス特性を生成する（Ｓ２１０）。第１スプリアス特性は、設定可能なクロック周波数に対する、発振信号の周波数とＤＤＳ信号に含まれるＮ次スプリアスの周波数との周波数差の関係を特定してプロットしたクロック周波数特性である。ここで、発振信号の周波数とＮ次スプリアスの周波数との周波数差をスプリアス離調周波数、又は単に周波数差とする。
【0035】
図４は、本実施形態に係るＰＬＬ回路１３０の第１スプリアス特性の一例を示す。図４の横軸はクロック周波数を示し、縦軸はスプリアス離調周波数を示す。ここで、ＤＤＳ１２０のＤＤＳ信号を６００ＭＨｚとし、ＰＬＬ回路１３０が出力する発振信号の周波数を６０００ＭＨｚとした。図４は、クロック周波数に対して、２次から１０次のスプリアスが発生する周波数の位置を発振信号の周波数を基準としてプロットした結果の例を示す。
【0036】
コンピュータは、自身に接続された測定装置等を用いて第１スプリアス特性を生成してもよく、これに代えて、シミュレーションを用いてこのような第１スプリアス特性を生成してもよい。例えば、ＤＤＳ信号の周波数をＦＤＤＳ、ＤＤＳ信号の周波数とＮ次スプリアスの周波数との差分をＦｄｅｌｔａ，Ｎｐ，Ｆｓｎ（ＦＤＤＳ）とすると、当該差分は、次式のように算出される。ここで、Ｎｐはスプリアスの次数、Ｆｓｎはクロック信号のクロック周波数、ｆｌｏｏｒ（）は、小数点以下を切り捨てる関数、ｍｏｄ（ｘ，ｙ）は、ｘをｙで除算した際の余りを求める関数とする。
【0037】
（数１）
Ｆｄｅｌｔａ，Ｎｐ，Ｆｓｎ（ＦＤＤＳ）＝
－ＦＤＤＳ＋ｍｏｄ｛ｆｌｏｏｒ（ＦＤＤＳ＊Ｎｐ／（Ｆｓｎ／２）），２｝＊｛（Ｆｓｎ／２）－ｍｏｄ（ＦＤＤＳ＊Ｎｐ，Ｆｓｎ／２）｝
＋［１－ｍｏｄ｛ｆｌｏｏｒ（ＦＤＤＳ＊Ｎｐ／（Ｆｓｎ／２）），２｝］＊ｍｏｄ（ＦＤＤＳ＊Ｎｐ，Ｆｓｎ／２）
Ｆｄｅｌｔａ，Ｎｐ，Ｆｓｎ（ＦＤＤＳ）＝
－ＦＤＤＳ＋ｍｏｄ｛ｆｌｏｏｒ（ＦＤＤＳ＊Ｎｐ／（Ｆｓｎ／２）），２｝＊｛（Ｆｓｎ／２）－ｍｏｄ（ＦＤＤＳ＊Ｎｐ，Ｆｓｎ／２）｝
＋［１－ｍｏｄ｛ｆｌｏｏｒ（ＦＤＤＳ＊Ｎｐ／（Ｆｓｎ／２）），２｝］＊ｍｏｄ（ＦＤＤＳ＊Ｎｐ，Ｆｓｎ／２）
【0038】
ここで、発振信号の周波数は、ＤＤＳ信号の周波数ＦＤＤＳと分周比Ｍｍとを乗算した結果に等しくなる。そこで、コンピュータは、（数１）式で算出された差分Ｆｄｅｌｔａ，Ｎｐ，Ｆｓｎ（ＦＤＤＳ）に分周比Ｍｍを乗算することにより、ＰＬＬ回路１３０が出力する発振信号の周波数と、当該発振信号に含まれるＮ次スプリアスの周波数との差分を示すスプリアス離調周波数を算出することができる。図４は、分周比Ｍｍを１０とした場合のクロック周波数と、スプリアス離調周波数との関係を示す図である。図４より、設定したクロック周波数に対して、各スプリアスの周波数が発振信号の周波数からどのくらい離れているかを特定することができる。
【0039】
次に、コンピュータは、第１スプリアス特性において、クロック周波数ごとに最も小さい周波数差のデータを抽出して、第２スプリアス特性を生成する（Ｓ２２０）。図５は、本実施形態に係るＰＬＬ回路１３０の第２スプリアス特性の一例を示す。図５は、図４に示す第１スプリアス特性において、スプリアス離調周波数が最も小さいデータをクロック周波数ごとに抽出した結果を示す。図５より、設定したクロック周波数に対して、発振信号の周波数に最も近いスプリアスの周波数を特定することができる。
【0040】
次に、コンピュータは、第２スプリアス特性が示す周波数差の値に基づき、周波数シンセサイザ１０のクロック信号のクロック周波数を決定する（Ｓ２３０）。例えば、コンピュータは、第２スプリアス特性のうち周波数差が最大値を示すデータのクロック周波数を、クロック信号のクロック周波数として決定する。
【0041】
図５の例の場合、例えば、スプリアス離調周波数が最大値となるクロック周波数Ｆ１が、ＰＬＬ回路１３０の発振周波数６０００ＭＨｚ（ＤＤＳ信号の周波数６００ＭＨｚ）に対応するクロック周波数として決定される。これにより、ＰＬＬ回路１３０が出力する発振信号の周波数に最も近いスプリアスのスプリアス離調周波数を最も大きくすることができ、当該スプリアスの信号レベルを最も抑制することができる。
【0042】
また、コンピュータは、第２スプリアス特性のうち周波数差が極大値を示すデータのクロック周波数を、クロック信号のクロック周波数として決定してもよい。図５の例の場合、スプリアス離調周波数が極大値となるクロック周波数Ｆ２、Ｆ３、・・・等が、ＰＬＬ回路１３０の発振周波数６０００ＭＨｚ（ＤＤＳ信号の周波数６００ＭＨｚ）に対応するクロック周波数として決定されてよい。これにより、ＰＬＬ回路１３０が出力する発振信号の周波数に最も近いスプリアスのスプリアス離調周波数をより大きくすることができ、当該スプリアスの信号レベルをより抑制することができる。
【0043】
コンピュータは、ＤＤＳ１２０が出力すべきＤＤＳ信号の周波数が他にある場合（Ｓ２４０：Ｙｅｓ）、Ｓ２１０に戻り、他の周波数に対応するクロック周波数を決定する。コンピュータは、例えば、６５０ＭＨｚ、７００ＭＨｚのＤＤＳ信号に対応するクロック信号をそれぞれ決定するためにＳ２１０からＳ２３０の動作を繰り返す。
【0044】
コンピュータは、ＤＤＳ１２０が出力すべきＤＤＳ信号の周波数に対応するクロック信号を決定した場合（Ｓ２４０：Ｎｏ）、決定したクロック周波数の情報を発振信号の周波数に対応付けて、周波数シンセサイザ１０の記憶部１４４に記憶させる（Ｓ２５０）。以上により、周波数シンセサイザ１０の記憶部１４４には、スプリアスの信号レベルを低減させる適切なクロック信号の情報が格納されることになる。
【0045】
したがって、このような周波数シンセサイザ１０を動作させると、制御部１４０は、発振信号の周波数に対応するクロック周波数を示すデータを記憶部１４４から読み出して、クロック信号源１１０に適切なクロック周波数を設定できる。このように、周波数シンセサイザ１０は、複雑な制御動作をすることなく、周波数シンセサイザの出力信号に含まれるスプリアスの信号レベルを簡便に抑制できる。
【0046】
そして、周波数シンセサイザ１０は、例えば、６０００ＭＨｚ、６５００ＭＨｚ、７０００ＭＨｚのうちの何れかの周波数を示す設定データを取得しても、対応するクロック周波数を示すデータを記憶部１４４から読み出して、適切なクロック周波数に切り替えて設定できる。これにより、周波数シンセサイザ１０は、出力すべき発振信号の周波数が複数設定可能であっても、複数の設定に応じてスプリアスの信号レベルを簡便に抑制できる。
【0047】
＜共通のクロック周波数を決定する例＞
以上の本実施形態に係る周波数シンセサイザ１０において、ＤＤＳ信号の周波数ごとにクロック周波数を決定する例を説明したが、これに限定されることはない。コンピュータは、出力すべき複数の周波数の発振信号に対して、スプリアスの信号レベルを抑制する共通のクロック周波数を決定してもよい。
以上の本実施形態に係る周波数シンセサイザ１０において、ＤＤＳ信号の周波数ごとにクロック周波数を決定する例を説明したが、これに限定されることはない。コンピュータは、出力すべき複数の周波数の発振信号に対して、スプリアスの信号レベルを抑制する共通のクロック周波数を決定してもよい。
【0048】
図６は、本実施形態に係る周波数シンセサイザ１０のクロック周波数を決定するための動作フローの第２例を示す。第２例の動作フローにおいて、図３に示された本実施形態に係る第１例の動作フローの動作と略同一のものには同一の符号を付け、説明を省略する。
【0049】
第２例の動作フローの場合、コンピュータは、ＤＤＳ１２０が出力すべきＤＤＳ信号の周波数のそれぞれについて、第２スプリアス特性を生成する。コンピュータは、例えば、第１スプリアス特性を生成するステップ（Ｓ２１０）と第２スプリアス特性を生成するステップ（Ｓ２２０）とを繰り返して、ＤＤＳ１２０が出力すべき６００ＭＨｚ、６５０ＭＨｚ、及び７００ＭＨｚの周波数のＤＤＳ信号に対応する３つの第２スプリアス特性を生成する。
【0050】
コンピュータは、ＤＤＳ１２０が出力すべきＤＤＳ信号の周波数が他にある場合（Ｓ３１０：Ｙｅｓ）、Ｓ２１０及びＳ２２０の動作を繰り返す。そして、コンピュータは、ＤＤＳ１２０が出力すべきＤＤＳ信号の周波数に対応する第２スプリアス特性を生成した場合（Ｓ３１０：Ｎｏ）、次のＳ３２０の動作を実行する。
【0051】
コンピュータは、生成した第２スプリアス特性の全てをプロットしてから、クロック周波数ごとに最も小さい周波数差のデータを抽出して、出力すべきＤＤＳ信号の周波数に共通する第２スプリアス特性を生成する（Ｓ３２０）。図７は、本実施形態に係る複数の第２スプリアス特性をプロットした結果の一例を示す。図７の横軸はクロック周波数を示し、縦軸はスプリアス離調周波数を示す。
【0052】
図７は、図５に示す第２スプリアス特性に、ＤＤＳ信号の周波数を６５０ＭＨｚ、７００ＭＨｚとした場合の２つの第２スプリアス特性を更にプロットした結果を示す。図７より、設定したクロック周波数に対して、複数の周波数の発振信号に発生する各スプリアスの周波数が発振信号の周波数からどのくらい離れているかを特定することができる。
【0053】
そして、コンピュータは、図７に示す複数の第２スプリアス特性において、クロック周波数ごとに最も小さい周波数差のデータを抽出して、複数のＤＤＳ信号に共通の第２スプリアス特性を生成する。図８は、本実施形態に係る複数のＤＤＳ信号に共通の第２スプリアス特性の一例を示す。図８の横軸はクロック周波数を示し、縦軸はスプリアス離調周波数を示す。図８より、設定したクロック周波数に対して、複数の周波数の発振信号に発生するスプリアスのうち最も発振信号の周波数に近いスプリアスの周波数を特定することができる。
【0054】
そして、コンピュータは、共通の第２スプリアス特性が示す周波数差の値に基づき、周波数シンセサイザ１０のクロック信号のクロック周波数を決定する（Ｓ３３０）。図８の例の場合、例えば、スプリアス離調周波数が最大値となるクロック周波数ＦＭＡＸ（１６８３ＭＨｚ）が、複数の発振周波数に対応する共通のクロック周波数として決定される。
【0055】
これにより、周波数シンセサイザ１０は、例えば、クロック信号源１１０のクロック周波数を共通のクロック周波数ＦＭＡＸにするだけで、複数の周波数の発振信号に含まれるスプリアスの信号レベルを簡便に抑制できる。なお、クロック周波数ＦＭＡＸに代えて、スプリアス離調周波数が極大値となるクロック周波数を共通のクロック周波数として決定してもよい。
【0056】
なお、クロック信号源１１０は、共通のクロック周波数のクロック信号だけをＤＤＳ１２０に供給する信号源として構成されていてもよい。これにより、制御部１４０は、クロック信号源１１０に出力すべきクロック周波数を設定する必要がなくなる。したがって、周波数シンセサイザ１０は、より簡便な制御動作により、複数の周波数の発振信号に発生するスプリアスの信号レベルを抑制できる。
【0057】
以上の本実施形態に係る周波数シンセサイザ１０において、発振信号に発生する２次から１０次のスプリアスの信号レベルを抑制する例を説明したが、これに限定されることはない。１１次以上のスプリアスをプロットした第１スプリアス特性を生成することにより、より高次のスプリアスの信号レベルを抑制してもよく、これに代えて、１０次未満のスプリアスをプロットした第１スプリアス特性を生成して、１０次未満のスプリアスの信号レベルを抑制してもよい。また、偶数次又は奇数次のスプリアスの信号レベルを抑制してもよい。
【0058】
以上の本実施形態に係る周波数シンセサイザ１０において、第２スプリアス特性のスプリアス離調周波数の最大値又は極大値に基づいてクロック信号のクロック周波数を決定する例を説明したが、これに限定されることはない。スプリアスが発生する周波数が発振信号の周波数よりもより離れた位置にあれば、スプリアスの信号レベルを低減できるので、スプリアス離調周波数が最大値又は極大値でない値に基づいてクロック周波数を決定してもよい。例えば、スプリアス離調周波数が最大値又は極大値の近傍の値となるように、クロック周波数を決定してもよい。
【0059】
また、スプリアス離調周波数の値が要求される仕様等に合致する範囲において、クロック周波数を決定してもよい。例えば、コンピュータは、スプリアス離調周波数の値が所定の離調周波数を超える範囲で、クロック周波数を決定する。ここで、所定の離調周波数は、図２に示すスプリアスのゲインの周波数特性から特定してもよい。
【0060】
この場合、例えば、コンピュータは、上述のＳ２３０又はＳ３３０の動作の前に、図２に示すような、発振信号の周波数から離れた周波数に対するスプリアスのゲインの周波数特性を示す離調周波数特性を特定する。コンピュータは、例えば、自身に接続された測定装置等を用いてＰＬＬ回路１３０の周波数特性を測定することによってこのような離調周波数特性を特定する。これに代えて、コンピュータは、シミュレーションを用いてこのような離調周波数特性を特定してもよい。
【0061】
次に、コンピュータは、離調周波数特性において予め定められたゲイン以下となる第１離調周波数を特定する。例えば、スプリアスのゲインを－７０ｄＢ以下にする場合、コンピュータは、図２に示す離調周波数特性を用いて、第１離調周波数として１０ＭＨｚの値を特定する。予め定められたゲインは、例えば、コンピュータの操作者、ユーザ等によってコンピュータに入力される。また、予め定められたゲインは、記憶部１４４に記憶されていてもよい。
【0062】
そして、コンピュータは、上述のＳ２３０又はＳ３３０の動作において、第２スプリアス特性のうち特定された第１離調周波数を超える周波数差のデータのクロック周波数を、クロック信号のクロック周波数として決定する。例えば、コンピュータは、スプリアス離調周波数が第１離調周波数である１０ＭＨｚを超える範囲において、クロック周波数を決定する。この場合、コンピュータは、図５又は図８の第２スプリアス特性において、１０ＭＨｚを超えるデータを用いて、クロック周波数を決定する。これにより、発振信号に発生するスプリアスの周波数におけるゲインを、ＰＬＬ回路１３０のゲイン特性の予め定められたゲイン以下にすることができるので、当該スプリアスを簡便に抑制することができる。
【0063】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、装置の全部又は一部は、任意の単位で機能的又は物理的に分散・統合して構成することができる。また、複数の実施の形態の任意の組み合わせによって生じる新たな実施の形態も、本発明の実施の形態に含まれる。組み合わせによって生じる新たな実施の形態の効果は、もとの実施の形態の効果を併せ持つ。
【符号の説明】
【0064】
１０ 周波数シンセサイザ
１１０ クロック信号源
１２０ ＤＤＳ
１３０ ＰＬＬ回路
１３２ 電圧制御発振器
１３４ 分周器
１３６ 位相比較器
１３８ ループフィルタ
１４０ 制御部
１４２ 取得部
１４４ 記憶部
１４６ 設定部
１１０ クロック信号源
１２０ ＤＤＳ
１３０ ＰＬＬ回路
１３２ 電圧制御発振器
１３４ 分周器
１３６ 位相比較器
１３８ ループフィルタ
１４０ 制御部
１４２ 取得部
１４４ 記憶部
１４６ 設定部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】