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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022113967
(43)【公開日】2022-08-05
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/30 20060101AFI20220729BHJP
G11C 5/14 20060101ALI20220729BHJP
G11C 16/04 20060101ALI20220729BHJP
H02M 3/07 20060101ALI20220729BHJP
H01L 21/336 20060101ALI20220729BHJP
H01L 27/11582 20170101ALI20220729BHJP
H01L 27/11556 20170101ALI20220729BHJP
【ＦＩ】
G11C16/30 100
G11C5/14 400
G11C16/04 170
H02M3/07
H01L29/78 371
H01L27/11582
H01L27/11556
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2021010010
(22)【出願日】2021-01-26
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100162570
【弁理士】
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】鈴木 良尚
(72)【発明者】
【氏名】柴山 遥香
【テーマコード（参考）】
5B225
5F083
5F101
5H730
【Ｆターム（参考）】
5B225BA08
5B225CA04
5B225CA07
5B225DE20
5B225EA05
5B225EG02
5B225EG05
5B225EG06
5B225FA02
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA05
5F083GA09
5F083LA10
5F083MA06
5F083MA16
5F083NA03
5F083ZA01
5F101BA02
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BD36
5F101BE02
5F101BE05
5F101BE06
5F101BE14
5F101BH21
5H730AS04
5H730BB02
5H730BB81
5H730DD04
5H730DD12
(57)【要約】
【課題】電圧生成回路の面積の増加、及び電圧生成回路が消費する電流量の増加を抑制する。
【解決手段】実施形態の半導体記憶装置は、第１メモリセルと、第１特性を有する第１チャージポンプ、及び第２特性を有する第２チャージポンプを含み、第１メモリセルに電圧を供給する電圧生成回路と、を備える。電圧生成回路は、第１メモリセルに第１電圧を供給する第１動作において、第１チャージポンプと第２チャージポンプとの間を電気的に切断し、第１メモリセルに第１電圧より高い第２電圧を供給する第２動作において、第１チャージポンプの出力端と第２チャージポンプの入力端との間を電気的に接続する。
【選択図】図５
【解決手段】実施形態の半導体記憶装置は、第１メモリセルと、第１特性を有する第１チャージポンプ、及び第２特性を有する第２チャージポンプを含み、第１メモリセルに電圧を供給する電圧生成回路と、を備える。電圧生成回路は、第１メモリセルに第１電圧を供給する第１動作において、第１チャージポンプと第２チャージポンプとの間を電気的に切断し、第１メモリセルに第１電圧より高い第２電圧を供給する第２動作において、第１チャージポンプの出力端と第２チャージポンプの入力端との間を電気的に接続する。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１メモリセルと、
各々が入力端及び出力端を有し、第１特性を有する第１チャージポンプ、及び第２特性を有する第２チャージポンプを含み、前記第１メモリセルに電圧を供給する電圧生成回路と、
を備え、
前記電圧生成回路は、
前記第１メモリセルに第１電圧を供給する第１動作において、前記第１チャージポンプと前記第２チャージポンプとの間を電気的に切断し、
前記第１メモリセルに前記第１電圧より高い第２電圧を供給する第２動作において、前記第１チャージポンプの出力端と前記第２チャージポンプの入力端との間を電気的に接続する
ように構成される、
半導体記憶装置。
各々が入力端及び出力端を有し、第１特性を有する第１チャージポンプ、及び第２特性を有する第２チャージポンプを含み、前記第１メモリセルに電圧を供給する電圧生成回路と、
を備え、
前記電圧生成回路は、
前記第１メモリセルに第１電圧を供給する第１動作において、前記第１チャージポンプと前記第２チャージポンプとの間を電気的に切断し、
前記第１メモリセルに前記第１電圧より高い第２電圧を供給する第２動作において、前記第１チャージポンプの出力端と前記第２チャージポンプの入力端との間を電気的に接続する
ように構成される、
半導体記憶装置。
【請求項2】
前記第１特性は、前記第１チャージポンプの出力端から供給される電流量が第１電流量であることを含み、
前記第２特性は、前記第２チャージポンプの出力端から供給される電流量が第２電流量であることを含み、
前記第１電流量は前記第２電流量よりも大きい、
請求項１記載の半導体記憶装置。
前記第２特性は、前記第２チャージポンプの出力端から供給される電流量が第２電流量であることを含み、
前記第１電流量は前記第２電流量よりも大きい、
請求項１記載の半導体記憶装置。
【請求項3】
前記第１特性は、前記第１チャージポンプの出力端から前記第２電圧を出力した場合に、前記第１チャージポンプの入力端に入力された電圧に対する前記第２電圧の割合が第１割合になることを含み、
前記第２特性は、前記第２チャージポンプの出力端から前記第２電圧を出力した場合に、前記第２チャージポンプの入力端に入力された電圧に対する前記第２電圧の割合が第２割合になることを含み、
前記第１割合は前記第２割合よりも低い、
請求項１又は請求項２記載の半導体記憶装置。
前記第２特性は、前記第２チャージポンプの出力端から前記第２電圧を出力した場合に、前記第２チャージポンプの入力端に入力された電圧に対する前記第２電圧の割合が第２割合になることを含み、
前記第１割合は前記第２割合よりも低い、
請求項１又は請求項２記載の半導体記憶装置。
【請求項4】
前記第１特性は、前記第１チャージポンプの出力端から前記第１電圧を出力した場合に、前記第１チャージポンプの入力端に入力された電圧に対する前記第１電圧の割合が第３割合になることを含み、
前記第１割合は、前記第３割合よりも低い、
請求項３記載の半導体記憶装置。
前記第１割合は、前記第３割合よりも低い、
請求項３記載の半導体記憶装置。
【請求項5】
前記第１特性は、前記第１チャージポンプの入力端に、前記第１チャージポンプの入力端に入力可能な最大の電圧を入力した場合に、前記第１チャージポンプが、前記第２電圧よりも低い電圧を出力することを含む、
請求項１又は請求項２記載の半導体記憶装置。
請求項１又は請求項２記載の半導体記憶装置。
【請求項6】
前記第１動作において、前記電圧生成回路は、第１チャージポンプを用いて前記第１メモリセルに前記第１電圧を供給する、
請求項１乃至請求項４のいずれか一項記載の半導体記憶装置。
請求項１乃至請求項４のいずれか一項記載の半導体記憶装置。
【請求項7】
前記半導体記憶装置は、前記第１メモリセルに直列接続された第２メモリセルをさらに備え、
前記第１動作において、前記電圧生成回路は、前記第２チャージポンプを用いて、前記第２メモリセルに前記第１電圧よりも高い第３電圧を供給する、
請求項６記載の半導体記憶装置。
前記第１動作において、前記電圧生成回路は、前記第２チャージポンプを用いて、前記第２メモリセルに前記第１電圧よりも高い第３電圧を供給する、
請求項６記載の半導体記憶装置。
【請求項8】
前記半導体記憶装置は、前記第１メモリセルを含み、かつ互いに直列接続された複数のメモリセルを備え、
前記第２動作において、前記電圧生成回路は、前記複数のメモリセルの少なくとも一端に前記第２電圧を供給する、
請求項１記載の半導体記憶装置。
前記第２動作において、前記電圧生成回路は、前記複数のメモリセルの少なくとも一端に前記第２電圧を供給する、
請求項１記載の半導体記憶装置。
【請求項9】
前記電圧生成回路は、入力端及び出力端を有する第３チャージポンプをさらに含み、
前記第２動作において、前記第２チャージポンプの入力端と前記第３チャージポンプの入力端とは、前記第１チャージポンプの出力端に共通に接続されるように構成される、
請求項１乃至請求項８のいずれか一項記載の半導体記憶装置。
前記第２動作において、前記第２チャージポンプの入力端と前記第３チャージポンプの入力端とは、前記第１チャージポンプの出力端に共通に接続されるように構成される、
請求項１乃至請求項８のいずれか一項記載の半導体記憶装置。
【請求項10】
前記第３チャージポンプは、前記第２特性を有する、
請求項９記載の半導体記憶装置。
請求項９記載の半導体記憶装置。
【請求項11】
前記第１チャージポンプは、第１領域に設けられ、
前記第２チャージポンプ及び前記第３チャージポンプは、第２領域に設けられる、
請求項９又は請求項１０記載の半導体記憶装置。
前記第２チャージポンプ及び前記第３チャージポンプは、第２領域に設けられる、
請求項９又は請求項１０記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置としてデータの書込み、読出し、及び消去等の動作を実行するＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、電圧生成回路を備える。電圧生成回路は、書込み、読出し、及び消去等の動作の際に使用される電圧を生成する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第０８３５１２６５号明細書
【特許文献2】米国特許出願公開第２０１９／０３７１４１４号明細書
【特許文献3】米国特許第１０６９３３６９号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
電圧生成回路の面積の増加、及び電圧生成回路が消費する電流量の増加を抑制する。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第１メモリセルと、各々が入力端及び出力端を有し、第１特性を有する第１チャージポンプ、及び第２特性を有する第２チャージポンプを含み、第１メモリセルに電圧を供給する電圧生成回路と、を備える。電圧生成回路は、第１メモリセルに第１電圧を供給する第１動作において、第１チャージポンプと第２チャージポンプとの間を電気的に切断し、第１メモリセルに第１電圧より高い第２電圧を供給する第２動作において、第１チャージポンプの出力端と第２チャージポンプの入力端との間を電気的に接続する。
【図面の簡単な説明】
【0006】
【図1】実施形態に係る半導体記憶装置を含むメモリシステム、及びホスト機器の構成の一例を示すブロック図。
【図2】実施形態に係る半導体記憶装置の構成の一例を示すブロック図。
【図3】実施形態に係る半導体記憶装置のメモリセルアレイの構成の一例を説明するための回路図。
【図4】実施形態に係る半導体記憶装置のメモリセルアレイの構造の一例を説明するための断面図。
【図5】実施形態に係る電圧生成回路の構成の一例を示す回路図。
【図6】実施形態に係る電圧生成回路に含まれるチャージポンプの構成の一例を説明するための回路図。
【図7】実施形態に係る電圧生成回路に含まれるチャージポンプの構成の一例を説明するための回路図。
【図8】実施形態に係る半導体記憶装置を用いた消去動作における消去電圧印加動作の際の、ビット線、ワード線、ソース線、及び選択ゲート線の電圧の一例を示すタイミングチャート。
【図9】実施形態に係る半導体記憶装置を用いた消去動作における消去電圧印加動作の際の、電圧生成回路の組替え動作を説明するための図。
【図10】実施形態に係る半導体記憶装置を用いた書込み動作におけるプログラム動作の際の、ビット線、ワード線、ソース線、及び選択ゲート線の電圧の一例を示すタイミングチャート。
【図11】実施形態に係る半導体記憶装置を用いた書込み動作におけるプログラム動作の際の、電圧生成回路の組替え動作を説明するための図。
【図12】実施形態に係る半導体記憶装置を用いた読出し動作の際の、ビット線、ワード線、及び選択ゲート線の電圧の一例を示すタイミングチャート。
【図13】実施形態に係る半導体記憶装置を用いた読出し動作の際の、電圧生成回路の組替え動作を説明するための図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【0008】
１． 実施形態
以下に、実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
以下に、実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【0009】
１．１ 構成
実施形態に係る半導体記憶装置の構成について説明する。
実施形態に係る半導体記憶装置の構成について説明する。
【0010】
【0011】
メモリシステム３は、例えば、外部のホスト機器４と通信する。メモリシステム３は、ホスト機器４からのデータを記憶し、また、データをホスト機器４に読み出す。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）やＳＤＴＭカード等である。
【0012】
メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を備える。
【0013】
半導体記憶装置１は、複数のメモリセルを備え、データを不揮発に記憶する。半導体記憶装置１は、メモリコントローラ２とＮＡＮＤバスによって接続される。
【0014】
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢ、ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱの各々について、個別の信号線を介して送受信を行う。信号／ＣＥは、チップイネーブル（Ｃｈｉｐ Ｅｎａｂｌｅ）信号であり、半導体記憶装置１をイネーブルにするための信号である。信号ＣＬＥは、コマンドラッチイネーブル（Ｃｏｍｍａｎｄ Ｌａｔｃｈ Ｅｎａｂｌｅ）信号であり、信号ＣＬＥが“Ｈ（Ｈｉｇｈ）”レベルである間に半導体記憶装置１に流れる信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置１に通知する。信号ＡＬＥは、アドレスラッチイネーブル（Ａｄｄｒｅｓｓ Ｌａｔｃｈ Ｅｎａｂｌｅ）信号であり、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置１に流れる信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置１に通知する。信号／ＷＥは、ライトイネーブル（Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号であり、半導体記憶装置１に信号ＤＱ＜７：０＞を取り込むことを指示する。例えば、信号／ＷＥは、シングルデータレート（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ、ＳＤＲ）において、信号／ＷＥの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）で半導体記憶装置１にコマンド、アドレス又はデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、信号／ＷＥは、ダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ、ＤＤＲ）において、信号／ＷＥの立ち上がりエッジで半導体記憶装置１にコマンド又はアドレスとしての信号ＤＱ＜７：０＞を取り込むことを指示する。信号／ＲＥは、リードイネーブル（Ｒｅａｄ Ｅｎａｂｌｅ）信号であり、半導体記憶装置１に信号ＤＱ＜７：０＞を出力することを指示する。例えば、信号／ＲＥは、シングルデータレートにおいて、信号／ＲＥの立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で半導体記憶装置１にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。また、信号／ＲＥは、ダブルデータレートにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジで半導体記憶装置１にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。信号ＲＥは、信号／ＲＥの相補信号である。信号／ＷＰは、ライトプロテクト（Ｗｒｉｔｅ Ｐｒｏｔｅｃｔ）信号であり、データの書込み及び消去の禁止を半導体記憶装置１に指示する。信号／ＲＢは、レディビジー（Ｒｅａｄｙ Ｂｕｓｙ）信号であり、半導体記憶装置１がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号ＤＱ＜７：０＞は、例えば８ビットの信号である。信号ＤＱＳは、データストローブ（Ｄａｔａ Ｓｔｒｏｂｅ）信号であり、信号ＤＱ＜７：０＞に係る半導体記憶装置１の動作タイミングを制御するために使用される。例えば、信号ＤＱＳは、ダブルデータレートにおいて、信号ＤＱＳの立ち下がりエッジ及び立ち上がりエッジで半導体記憶装置１にデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、信号ＤＱＳは、ダブルデータレートにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジに基づいて生成され、半導体記憶装置１からデータとしての信号ＤＱ＜７：０＞とともに出力される。信号／ＤＱＳは、信号ＤＱＳの相補信号である。
【0015】
信号ＤＱ＜７：０＞は、半導体記憶装置１とメモリコントローラ２との間で送受信され、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。コマンドＣＭＤは、例えば半導体記憶装置１に消去動作を実行させるコマンド（消去コマンド）、半導体記憶装置１に書込み動作を実行させるコマンド（書込みコマンド）、及び半導体記憶装置１に読出し動作を実行させるコマンド（読出しコマンド）等を含む。データＤＡＴは、読出しデータ及び書込みデータを含む。
【0016】
メモリコントローラ２は、ホスト機器４から命令を受取り、受け取った命令に基づいて半導体記憶装置１を制御する。具体的には、メモリコントローラ２は、ホスト機器４から受け取った書込み命令に基づいて、書込みを命令されたデータを半導体記憶装置１に書き込む。また、メモリコントローラ２は、ホスト機器４から受け取った読出し命令に基づいて、ホスト機器４から読出しを命令されたデータを半導体記憶装置１から読み出してホスト機器４に送信する。
【0017】
以上で説明したメモリシステム３を使用するホスト機器４としては、例えばデジタルカメラ、パーソナルコンピュータ、及びデータセンタ内のサーバ等が挙げられる。
【0018】
１．１．２ メモリコントローラ
図１に示されるように、メモリコントローラ２は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２０、内蔵メモリ２１、バッファメモリ２２、ＮＡＮＤ Ｉ／Ｆ（ＮＡＮＤインタフェース回路）２３、及びホスト Ｉ／Ｆ（ホストインタフェース回路）２４を含む。メモリコントローラ２は、例えばＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）として構成される。
図１に示されるように、メモリコントローラ２は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２０、内蔵メモリ２１、バッファメモリ２２、ＮＡＮＤ Ｉ／Ｆ（ＮＡＮＤインタフェース回路）２３、及びホスト Ｉ／Ｆ（ホストインタフェース回路）２４を含む。メモリコントローラ２は、例えばＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）として構成される。
【0019】
ＣＰＵ２０は、メモリコントローラ２全体の動作を制御する。ＣＰＵ２０は、例えば、半導体記憶装置１に書込み動作、読出し動作、及び消去動作等の各種動作の実行を指示するためのコマンドを発行する。
【0020】
内蔵メモリ２１は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体メモリであり、ＣＰＵ２０の作業領域として使用される。内蔵メモリ２１は、半導体記憶装置１を管理するためのファームウェア、及び各種の管理テーブル等を記憶する。
【0021】
バッファメモリ２２は、ホスト機器４から受信した書込みデータや、メモリコントローラ２が半導体記憶装置１から受信した読出しデータ等を一時的に記憶する。
【0022】
ＮＡＮＤインタフェース回路２３は、ＮＡＮＤバスを介して半導体記憶装置１と接続され、半導体記憶装置１との通信を司る。ＮＡＮＤインタフェース回路２３は、ＣＰＵ２０の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置１に送信する。また、ＮＡＮＤインタフェース回路２３は、半導体記憶装置１から読出しデータを受信する。
【0023】
ホストインタフェース回路２４は、ホストバスを介してホスト機器４と接続され、メモリコントローラ２とホスト機器４との間の通信を司る。ホストインタフェース回路２４は、例えば、ホスト機器４から受け取った命令及びデータを、それぞれＣＰＵ２０及びバッファメモリ２２に転送する。
【0024】
【0025】
半導体記憶装置１は、メモリセルアレイ１０、入出力回路１１、ロジック制御回路１２、レジスタ１３、シーケンサ１４、電圧生成回路１５、ロウデコーダ１６、センスアンプモジュール１７、及びソース線ドライバ１８を含む。レジスタ１３は、アドレスレジスタ１３－１、及びコマンドレジスタ１３－２を含む。
【0026】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｍ（ｍは１以上の整数）を含む。各ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合であり、例えばデータの消去単位として使用される。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタに記憶されるデータは、一括して消去される。メモリセルアレイ１０の詳細な構成については後述する。
【0027】
入出力回路１１は、信号ＤＱ＜７：０＞を、メモリコントローラ２との間で送受信する。入出力回路１１は、信号ＤＱ＜７：０＞内のアドレスＡＤＤ及びコマンドＣＭＤを、それぞれアドレスレジスタ１３－１、及びコマンドレジスタ１３－２に転送する。また、入出力回路１１は、センスアンプモジュール１７とデータＤＡＴを送受信する。
【0028】
ロジック制御回路１２は、メモリコントローラ２から、例えば、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、ＤＱＳ、及び／ＤＱＳを受信し、当該受信した信号に基づいて、入出力回路１１を制御する。また、ロジック制御回路１２は、信号／ＲＢを生成し、メモリコントローラ２に送信する。
【0029】
レジスタ１３は、種々の信号を記憶する。アドレスレジスタ１３－１は、入出力回路１１から転送されるアドレスＡＤＤを記憶する。アドレスレジスタ１３－１は、当該記憶したアドレスＡＤＤをロウデコーダ１６及びセンスアンプモジュール１７に転送する。コマンドレジスタ１３－２は、入出力回路１１から転送されるコマンドＣＭＤを記憶する。コマンドレジスタ１３－２は、当該記憶したコマンドＣＭＤをシーケンサ１４に転送する。
【0030】
シーケンサ１４は、コマンドレジスタ１３－２からコマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って半導体記憶装置１全体を制御する。例えば、シーケンサ１４は、消去コマンド、書込みコマンド、及び読出しコマンドを受け取った場合にそれぞれ、電圧生成回路１５に対して、対応する動作において使用される電圧を生成するよう指示する。
【0031】
電圧生成回路１５は、シーケンサ１４からの指示に基づいて、消去動作、書込み動作、及び読出し動作等に使用される電圧を生成し、生成した電圧を、ロウデコーダ１６、センスアンプモジュール１７、及びソース線ドライバ１８等に供給する。
【0032】
ロウデコーダ１６は、アドレスレジスタ１３－１からアドレスＡＤＤ内のブロックアドレスを受け取り、当該ブロックアドレスに基づいてブロックＢＬＫ０～ＢＬＫｍ（ｍは１以上の整数）のいずれかを選択する。ロウデコーダ１６は、例えば選択したブロックＢＬＫに、電圧生成回路１５から供給された電圧を印加する。
【0033】
センスアンプモジュール１７は、アドレスレジスタ１３－１からアドレスＡＤＤ内のカラムアドレスを受け取り、当該カラムアドレスに基づいて、メモリコントローラ２とメモリセルアレイ１０との間で、データＤＡＴを転送する。より具体的には、センスアンプモジュール１７は、書込み動作の際には、入出力回路１１から書込みデータを受け取り、受け取った書込みデータをメモリセルアレイ１０に転送する。また、センスアンプモジュール１７は、読出し動作の際には、メモリセルアレイ１０内の読出し動作の対象となるメモリセルトランジスタの閾値電圧をセンスして読出しデータを生成し、生成した読出しデータを入出力回路１１に転送する。
【0034】
ソース線ドライバ１８は、メモリセルアレイ１０に、電圧生成回路１５から供給された電圧を印加する。
【0035】
１．１．４ メモリセルアレイ
次に、実施形態に係る半導体記憶装置１のメモリセルアレイ１０の構成について、図３を用いて説明する。図３は、実施形態に係る半導体記憶装置１のメモリセルアレイ１０の構成を説明するための回路図の一例である。
次に、実施形態に係る半導体記憶装置１のメモリセルアレイ１０の構成について、図３を用いて説明する。図３は、実施形態に係る半導体記憶装置１のメモリセルアレイ１０の構成を説明するための回路図の一例である。
【0036】
ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
【0037】
ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１及びＳＴ２と、を備える。なお、各々のＮＡＮＤストリングＮＳに備えられるメモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、４８個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。すなわち、ブロックＢＬＫに含まれるワード線ＷＬの本数は８本に限られず、１６本や３２本、４８本、６４本、９６本、１２８本等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列に接続される。
【0038】
あるブロックＢＬＫ内において、ストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。また、ブロックＢＬＫ内のストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。なお、選択ゲート線ＳＧＳは、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ２のゲートがそれぞれ選択ゲート線ＳＧＳ０～ＳＧＳ３（図示せず）に接続されてもよい。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。すなわち、ワード線ＷＬ及び選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内のストリングユニットＳＵ０～ＳＵ３に共通接続される。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つに接続される。
【0039】
また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｎ（ｎは２以上の整数）本のビット線ＢＬ（ＢＬ０～ＢＬ（ｎ－１））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
【0040】
また、選択トランジスタＳＴ２の他端は、ソース線ＳＬに接続される。ソース線ＳＬは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
【0041】
上述のとおり、消去動作は、例えば同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。一方、書込み動作、及び読出し動作は、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われ得る。１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、メモリセルユニットＭＵと称される。つまり、メモリセルユニットＭＵは、一括して書込み動作、又は読出し動作が実行され得るメモリセルトランジスタＭＴの組である。
【0042】
メモリセルユニットＭＵ内の複数のメモリセルトランジスタＭＴの各々に記憶された１ビットのデータのデータ列の単位が「ページ」として定義される。１つのメモリセルトランジスタＭＴは、例えば２ビットデータを記憶可能である。この２ビットデータを、下位ビットからそれぞれ下位（ｌｏｗｅｒ）ビット、及び上位（ｕｐｐｅｒ）ビットと呼ぶ。この場合、メモリセルユニットＭＵには、２ページ分のデータが記憶され、メモリセルユニットＭＵ内の各々のメモリセルトランジスタＭＴの記憶する下位ビットの集合を下位ページと呼び、上位ビットの集合を上位ページと呼ぶ。なお、メモリセルトランジスタＭＴは、２ビットに限らず、３ビット以上のデータが記憶可能に構成されてもよい。
【0043】
【0044】
半導体層内には、ｐ型ウェル領域（ｐ－ｗｅｌｌ）３０が設けられる。ｐ型ウェル領域３０上には、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ｐ型ウェル領域３０上には、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０～ＷＬ７として機能する８層の配線層３２、及び選択ゲート線ＳＧＤとして機能する配線層３３がそれぞれ、この順に複数の絶縁層を介して積層される。図面が煩雑になるのを避けるために、積層された複数の配線層の間に設けられた複数の絶縁層の図示を省略している。
【0045】
メモリホール３４は、配線層３１、３２、３３を貫通してｐ型ウェル領域３０に達する。メモリホール３４内には、ピラー状の半導体層（半導体ピラー）３５が設けられる。半導体ピラー３５の側面には、ゲート絶縁膜３６、電荷蓄積層（絶縁膜）３７、及びブロック絶縁膜３８が順に設けられる。これらによってメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２が構成される。半導体ピラー３５は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域である。半導体ピラー３５の上端は、コンタクトプラグ３９を介して、ビット線ＢＬとして機能する金属配線層４０に接続される。
【0046】
ｐ型ウェル領域３０の表面領域には、高濃度のｎ型不純物が導入されたｎ＋型拡散領域４１が設けられる。ｎ＋型拡散領域４１上にはコンタクトプラグ４２が設けられ、コンタクトプラグ４２は、ソース線ＳＬとして機能する金属配線層４３に接続される。さらに、ｐ型ウェル領域３０の表面領域には、高濃度のｐ型不純物が導入されたｐ＋型拡散領域４４が設けられる。ｐ＋型拡散領域４４上にはコンタクトプラグ４５が設けられ、コンタクトプラグ４５は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層４６に接続される。ウェル配線ＣＰＷＥＬＬは、ｐ型ウェル領域３０を介して半導体ピラー３５に電圧を印加するための配線である。
【0047】
以上の構成が、図４の紙面の奥行き方向（Ｘ方向）に複数配列されており、Ｘ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが構成される。
【0048】
１．１．５ 電圧生成回路の構成
次に、実施形態に係る半導体記憶装置１の電圧生成回路１５の構成について、図５を用いて説明する。図５は、実施形態に係る電圧生成回路１５の構成の一例を示す回路図である。図５では、電圧生成回路１５の構成の一例が、シーケンサ１４とともに示される。
次に、実施形態に係る半導体記憶装置１の電圧生成回路１５の構成について、図５を用いて説明する。図５は、実施形態に係る電圧生成回路１５の構成の一例を示す回路図である。図５では、電圧生成回路１５の構成の一例が、シーケンサ１４とともに示される。
【0049】
電圧生成回路１５は、電圧ＶＩＮが入力されると、データの書込み、読出し、及び消去等の動作に応じて、第１出力端から電圧ＶＩＮよりも高い電圧ＶＯＵＴＬを出力し、また第２出力端から電圧ＶＯＵＴＬよりも高い電圧ＶＯＵＴＨを出力するように構成される。電圧ＶＩＮは、例えば半導体記憶装置１内部の図示しない電圧源から供給される電圧である。
【0050】
電圧ＶＯＵＴＬは、例えば、電圧ＶＲＥＡＤ及びＶＰＡＳＳを含む。電圧ＶＲＥＡＤは、読出し動作において、読出し対象以外のメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧である。電圧ＶＰＡＳＳは、書込み動作において、書込み対象以外のメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧である。
【0051】
電圧ＶＯＵＴＨは、例えば、電圧ＶＰＧＭ及びＶＥＲＡを含む。電圧ＶＰＧＭは、書込み動作において、書込み対象のメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧である。電圧ＶＥＲＡは、消去動作において、消去対象のブロックＢＬＫに接続されたソース線ＳＬに印加される電圧である。
【0052】
以下の説明では、読出し対象以外のメモリセルトランジスタＭＴに接続されたワード線ＷＬ、及び書込み対象以外のメモリセルトランジスタＭＴに接続されたワード線ＷＬは、非選択ワード線ＷＬと呼ぶ。また、読出し対象のメモリセルトランジスタＭＴに接続されたワード線ＷＬ、及び書込み対象のメモリセルトランジスタＭＴに接続されたワード線ＷＬは、選択ワード線ＷＬと呼ぶ。
【0053】
電圧生成回路１５は、４つのチャージポンプＣＰ１（ＣＰ１－１、ＣＰ１－２、ＣＰ１－３、及びＣＰ１－４）、４つのチャージポンプＣＰ２（ＣＰ２－１、ＣＰ２－２、ＣＰ２－３、及びＣＰ２－４）、及びトランジスタＴ１～Ｔ１９を含む。チャージポンプＣＰ１は、チャージポンプＣＰ２よりも電流供給能力が高いチャージポンプである。すなわち、ある電圧を出力する場合、チャージポンプＣＰ１の方が、チャージポンプＣＰ２よりも多くの電流を出力可能に構成される。言い換えると、チャージポンプＣＰ１の出力端から出力される電流の最大値（最大出力可能電流量）は、チャージポンプＣＰ２の最大出力可能電流量よりも大きい。このため、同じ電圧を出力する場合、チャージポンプＣＰ１は、チャージポンプＣＰ２よりも、接続される配線の電圧を速やかに、チャージポンプＣＰ１から出力される電圧まで上昇させることができる。
【0054】
チャージポンプＣＰ１及びチャージポンプＣＰ２の各々は、入力端及び出力端を含む。チャージポンプＣＰ１は、チャージポンプＣＰ１の入力端に入力された電圧を昇圧して、チャージポンプＣＰ１の出力端から出力する。チャージポンプＣＰ２は、チャージポンプＣＰ２の入力端に入力された電圧を昇圧して、チャージポンプＣＰ２の出力端から出力する。
【0055】
トランジスタＴ１～Ｔ１９のそれぞれは、例えばＮ型のトランジスタである。
【0056】
チャージポンプＣＰ１－１の入力端には、電圧ＶＩＮが入力される。チャージポンプＣＰ１－１の出力端は、ノードＮ１に接続される。
【0057】
トランジスタＴ１の第１端は、ノードＮ１に接続される。トランジスタＴ１の第２端は、ノードＮ２に接続される。
【0058】
トランジスタＴ２の第１端は、ノードＮ１に接続される。トランジスタＴ２の第２端は、ノードＮ３に接続される。
【0059】
トランジスタＴ３の第１端には、電圧ＶＩＮが入力される。トランジスタＴ３の第２端は、ノードＮ２に接続される。
【0060】
チャージポンプＣＰ１－２の入力端は、ノードＮ２に接続される。チャージポンプＣＰ１－２の出力端は、ノードＮ３に接続される。
【0061】
チャージポンプＣＰ１－３の入力端には、電圧ＶＩＮが入力される。チャージポンプＣＰ１－３の出力端は、ノードＮ４に接続される。
【0062】
トランジスタＴ４の第１端は、ノードＮ４に接続される。トランジスタＴ４の第２端は、ノードＮ５に接続される。
【0063】
トランジスタＴ５の第１端は、ノードＮ４に接続される。トランジスタＴ５の第２端は、ノードＮ６に接続される。
【0064】
トランジスタＴ６の第１端には、電圧ＶＩＮが入力される。トランジスタＴ６の第２端は、ノードＮ５に接続される。
【0065】
チャージポンプＣＰ１－４の入力端は、ノードＮ５に接続される。チャージポンプＣＰ１－４の出力端は、ノードＮ６に接続される。
【0066】
トランジスタＴ７の第１端は、ノードＮ３に接続される。トランジスタＴ７の第２端は、ノードＮ６に接続される。
【0067】
トランジスタＴ８の第１端は、ノードＮ６に接続される。トランジスタＴ８の第２端は、例えばロウデコーダ１６に接続可能に構成される。トランジスタＴ８の第２端からは、電圧ＶＯＵＴＬが出力される。
【0068】
トランジスタＴ９の第１端には、電圧ＶＩＮが入力される。トランジスタＴ９の第２端は、ノードＮ７に接続される。
【0069】
チャージポンプＣＰ２－１の入力端は、ノードＮ７に接続される。チャージポンプＣＰ２－１の出力端は、ノードＮ８に接続される。
【0070】
トランジスタＴ１０の第１端は、ノードＮ８に接続される。トランジスタＴ１０の第２端は、ノードＮ９に接続される。
【0071】
トランジスタＴ１１の第１端は、ノードＮ８に接続される。トランジスタＴ１１の第２端は、ノードＮ１０に接続される。ノードＮ１０は、例えばロウデコーダ１６、センスアンプモジュール１７、及びソース線ドライバ１８に接続可能に構成される。ノードＮ１０からは、電圧ＶＯＵＴＨが出力される。
【0072】
チャージポンプＣＰ２－２の入力端は、ノードＮ９に接続される。チャージポンプＣＰ２－２の出力端は、ノードＮ１１に接続される。
【0073】
トランジスタＴ１２の第１端は、ノードＮ１１に接続される。トランジスタＴ１２の第２端は、ノードＮ１２に接続される。
【0074】
トランジスタＴ１３の第１端は、ノードＮ１１に接続される。トランジスタＴ１３の第２端は、ノードＮ１０に接続される。
【0075】
チャージポンプＣＰ２－３の入力端は、ノードＮ１２に接続される。チャージポンプＣＰ２－３の出力端は、ノードＮ１３に接続される。
【0076】
トランジスタＴ１４の第１端は、ノードＮ１３に接続される。トランジスタＴ１４の第２端は、ノードＮ１４に接続される。
【0077】
トランジスタＴ１５の第１端は、ノードＮ１３に接続される。トランジスタＴ１５の第２端は、ノードＮ１０に接続される。
【0078】
チャージポンプＣＰ２－４の入力端は、ノードＮ１４に接続される。チャージポンプＣＰ２－４の出力端は、ノードＮ１０に接続される。
【0079】
トランジスタＴ１６の第１端は、ノードＮ３に接続される。トランジスタＴ１６の第２端は、ノードＮ７に接続される。
【0080】
トランジスタＴ１７の第１端は、ノードＮ３に接続される。トランジスタＴ１７の第２端は、ノードＮ９に接続される。
【0081】
トランジスタＴ１８の第１端は、ノードＮ６に接続される。トランジスタＴ１８の第２端は、ノードＮ１２に接続される。
【0082】
トランジスタＴ１９の第１端は、ノードＮ６に接続される。トランジスタＴ１９の第２端は、ノードＮ１４に接続される。
【0083】
シーケンサ１４は、消去動作、書込み動作、及び読出し動作に応じて、トランジスタＴ１～Ｔ１９の各々を独立に制御可能に構成される。
【0084】
すなわち、電圧生成回路１５は、シーケンサ１４の制御により、チャージポンプＣＰ１－１～ＣＰ１－４、及びチャージポンプＣＰ２－１～ＣＰ２－４の電気的な接続を変更することで、消去動作、書込み動作、及び読出し動作に応じた電圧ＶＯＵＴＬ及びＶＯＵＴＨを出力可能に構成される。なお、以下の説明において、チャージポンプＣＰ１－１～ＣＰ１－４、及びチャージポンプＣＰ２－１～ＣＰ２－４の電気的な接続を変更するために、シーケンサ１４がトランジスタＴ１～Ｔ１９を制御する動作を、組替え動作とも呼称する。組替え動作の詳細については、後述する。
【0085】
１．１．６ チャージポンプの構成
電圧生成回路１５に含まれるチャージポンプＣＰ１及びチャージポンプＣＰ２の構成の例について説明する。
電圧生成回路１５に含まれるチャージポンプＣＰ１及びチャージポンプＣＰ２の構成の例について説明する。
【0086】
【0087】
チャージポンプＣＰ１は、例えばトランジスタＤＴ（ＤＴ１～ＤＴ５）、及びキャパシタＤＣ（ＤＣ１～ＤＣ４）を含む。
【0088】
トランジスタＤＴ１～ＤＴ５のそれぞれは、例えばＮ型のトランジスタである。
【0089】
トランジスタＤＴ１の第１端及びゲートには、電圧ＶＩＮ１が入力される。トランジスタＤＴ１の第２端は、ノードＮＤ１に接続される。
【0090】
トランジスタＤＴ２の第１端及びゲートは、ノードＮＤ１に接続される。トランジスタＤＴ２の第２端は、ノードＮＤ２に接続される。
【0091】
トランジスタＤＴ３の第１端及びゲートは、ノードＮＤ２に接続される。トランジスタＤＴ３の第２端は、ノードＮＤ３に接続される。
【0092】
トランジスタＤＴ４の第１端及びゲートは、ノードＮＤ３に接続される。トランジスタＤＴ４の第２端は、ノードＮＤ４に接続される。
【0093】
トランジスタＤＴ５の第１端及びゲートは、ノードＮＤ４に接続される。トランジスタＤＴ５の第２端からは、電圧ＶＩＮ１よりも高い電圧ＶＯＵＴ１が出力される。
【0094】
キャパシタＤＣ１の第１端は、ノードＮＤ１に接続される。キャパシタＤＣ１の第２端には、クロック信号ＣＬＫＤが入力される。
【0095】
キャパシタＤＣ２の第１端は、ノードＮＤ２に接続される。キャパシタＤＣ２の第２端には、クロック信号／ＣＬＫＤが入力される。
【0096】
キャパシタＤＣ３の第１端は、ノードＮＤ３に接続される。キャパシタＤＣ３の第２端には、クロック信号ＣＬＫＤが入力される。
【0097】
キャパシタＤＣ４の第１端は、ノードＮＤ４に接続される。キャパシタＤＣ４の第２端には、クロック信号／ＣＬＫＤが入力される。
【0098】
クロック信号／ＣＬＫＤは、例えばクロック信号ＣＬＫＤの反転信号である。クロック信号ＣＬＫＤが“Ｈ”レベルである間、ノードＮＤ１及びＮＤ３（キャパシタＤＣ１の第１端、及びキャパシタＤＣ３の第１端）が昇圧される。クロック信号／ＣＬＫＤが“Ｈ”レベルである間、ノードＮＤ２及びＮＤ４（キャパシタＤＣ２の第１端、及びキャパシタＤＣ４の第１端）が昇圧される。
【0099】
以上で説明したチャージポンプＣＰ１において、１つのトランジスタＤＴｉ（ｉは、１以上４以下の整数）、及び１つのキャパシタＤＣｉを含む構成をステージＳｔｇ１（Ｓｔｇ１－１～Ｓｔｇ１－４）と呼称する。ステージＳｔｇ１－ｉにおいて、キャパシタＤＣｉの充電により、トランジスタＤＴｉの第２端の電位が上昇する。これにより、ｉが１以上３以下の整数である場合に、次のステージＳｔｇ１－（ｉ＋１）におけるトランジスタＤＴ（ｉ＋１）の第１端の電位が上昇する。また、ｉが４である場合に、トランジスタＤＴ５の第１端の電位が、電圧ＶＯＵＴ１と、トランジスタＤＴ５の閾値電圧Ｖｔｈと、を加算した電圧（ＶＯＵＴ１＋Ｖｔｈ）まで上昇する。このように、ステージＳｔｇ１は、チャージポンプＣＰ１に入力された電圧を昇圧するための構成単位として機能する。
【0100】
トランジスタＤＴ５の第２端からは、トランジスタＤＴ５の閾値電圧Ｖｔｈの影響により降下された電圧ＶＯＵＴ１が出力される。
【0101】
なお、実施形態に係るチャージポンプＣＰ１は、４つのステージＳｔｇ１－１～Ｓｔｇ１－４を含むが、実施形態に係るチャージポンプＣＰ１に含まれるステージＳｔｇ１の数はこれに限られるものではない。ステージＳｔｇ１の数は、２つ、３つ、又は５つ以上であってもよく、昇圧する電圧の目標値等に応じて変更され得る。この場合、キャパシタＤＣｉａ（ｉａは１以上の奇数）の第２端には、例えばクロック信号ＣＬＫＤが入力される。また、キャパシタＤＣｉｂ（ｉｂは２以上の偶数）の第２端には、例えばクロック信号／ＣＬＫＤが入力される。
【0102】
以上のような構成を有するチャージポンプＣＰ１は、チャージポンプＣＰ１に入力される電圧ＶＩＮ１の高さによって、昇圧利得ＶＯＵＴ１／ＶＩＮ１が変化し得る。例えば、チャージポンプＣＰ１の昇圧利得ＶＯＵＴ１／ＶＩＮ１は、チャージポンプＣＰ１に入力される電圧ＶＩＮ１が高いほど、低下し得る。
【0103】
より具体的には、チャージポンプＣＰ１の各ステージＳｔｇ１において、トランジスタＤＴｉの閾値電圧による電圧降下が生じる。これにより、電圧ＶＯＵＴ１を高くするために、チャージポンプＣＰ１のステージＳｔｇ１の数を増加させる場合、トランジスタＤＴｉの数の増加により、トランジスタＤＴｉの閾値電圧による電圧降下の影響は大きくなる。
【0104】
また、例えばチャージポンプＣＰ１のトランジスタＤＴｉの第２端の電位が高くなるほど、基板バイアス効果により、トランジスタＤＴｉの各々の閾値電圧は高くなる。これにより、電圧ＶＯＵＴ１を高電圧とする場合に、トランジスタＤＴｉの各々の閾値電圧による電圧降下の影響も大きくなる。
【0105】
これらのことから、高電圧側において、トランジスタＤＴｉの閾値電圧による電圧降下の影響が大きくなってしまい、チャージポンプＣＰ１により、例えば電圧ＶＯＵＴＬよりも高い電圧を出力することは困難となる。すなわち、例えば、チャージポンプＣＰ１の昇圧利得ＶＯＵＴ１／ＶＩＮ１は、電圧ＶＯＵＴ１が電圧ＶＯＵＴＬより高くなると、有意に低下し得るため、効率的に電圧を生成することが困難となる。
【0106】
【0107】
チャージポンプＣＰ２は、例えばトランジスタＶｔＴ（ＶｔＴ１～ＶｔＴ６、及びＶｔＴａ～ＶｔＴｃ）、及びキャパシタＶｔＣ（ＶｔＣ１～ＶｔＣ４、及びＶｔＣａ）を含む。
【0108】
トランジスタＶｔＴ１～ＶｔＴ６、及びＶｔＴａ～ＶｔＴｃのそれぞれは、例えばＮ型のトランジスタである。
【0109】
トランジスタＶｔＴ１の第１端には、電圧ＶＩＮ２が入力される。トランジスタＶｔＴ１の第２端は、ノードＮＶ１に接続される。トランジスタＶｔＴ１のゲートは、ノードＮＶ２に接続される。
【0110】
トランジスタＶｔＴ２の第１端には、電圧ＶＩＮ２が入力される。トランジスタＶｔＴ２の第２端は、ノードＮＶ２に接続される。トランジスタＶｔＴ２のゲートは、ノードＮＶ１に接続される。
【0111】
トランジスタＶｔＴ３の第１端及びゲートには、電圧ＶＩＮ２が入力される。トランジスタＶｔＴ３の第２端は、ノードＮＶ２に接続される。
【0112】
キャパシタＶｔＣ１の第１端は、ノードＮＶ１に接続される。キャパシタＶｔＣ１の第２端には、クロック信号ＣＬＫＶ１が入力される。
【0113】
キャパシタＶｔＣ２の第１端は、ノードＮＶ２に接続される。キャパシタＶｔＣ２の第２端には、クロック信号ＣＬＫＶ２が入力される。
【0114】
トランジスタＶｔＴ４の第１端は、ノードＮＶ１に接続される。トランジスタＶｔＴ４の第２端は、ノードＮＶ３に接続される。トランジスタＶｔＴ４のゲートは、ノードＮＶ４に接続される。
【0115】
トランジスタＶｔＴ５の第１端は、ノードＮＶ１に接続される。トランジスタＶｔＴ５の第２端は、ノードＮＶ４に接続される。トランジスタＶｔＴ５のゲートは、トランジスタＶｔＴ４の第２端に接続される。
【0116】
トランジスタＶｔＴ６の第１端及びゲートは、ノードＮＶ１に接続される。トランジスタＶｔＴ６の第２端は、ノードＮＶ４に接続される。
【0117】
キャパシタＶｔＣ３の第１端は、ノードＮＶ３に接続される。キャパシタＶｔＣ３の第２端には、クロック信号ＣＬＫＶ３が入力される。
【0118】
キャパシタＶｔＣ４の第１端は、ノードＮＶ４に接続される。キャパシタＶｔＣ４の第２端には、クロック信号ＣＬＫＶ４が入力される。
【0119】
トランジスタＶｔＴａの第１端は、ノードＮＶ３に接続される。トランジスタＶｔＴａの第２端からは、電圧ＶＩＮ２よりも高い電圧ＶＯＵＴ２が出力される。トランジスタＶｔＴａのゲートは、ノードＮＶａに接続される。
【0120】
トランジスタＶｔＴｂの第１端は、ノードＮＶ３に接続される。トランジスタＶｔＴｂの第２端は、ノードＮＶａに接続される。トランジスタＶｔＴｂのゲートは、トランジスタＶｔＴａの第２端に接続される。
【0121】
トランジスタＶｔＴｃの第１端及びゲートは、ノードＮＶ３に接続される。トランジスタＶｔＴｃの第２端は、ノードＮＶａに接続される。
【0122】
キャパシタＶｔＣａの第１端は、ノードＮＶａに接続される。キャパシタＶｔＣａの第２端には、クロック信号ＣＬＫＶ５が入力される。
【0123】
クロック信号ＣＬＫＶ３は、例えばクロック信号ＣＬＫＶ１の反転信号である。クロック信号ＣＬＫＶ４は、クロック信号ＣＬＫＶ１が“Ｈ”レベルである期間において、クロック信号ＣＬＫＶ１のクロックサイクルよりも短い期間だけ“Ｈ”レベルになる信号である。クロック信号ＣＬＫＶ５は、クロック信号ＣＬＫＶ３が“Ｈ”レベルである期間において、クロック信号ＣＬＫＶ３のクロックサイクルよりも短い期間だけ“Ｈ”レベルになる信号である。クロック信号ＣＬＫＶ２は、例えばクロック信号ＣＬＫＶ５と同一の信号である。クロック信号ＣＬＫＶ１が“Ｈ”レベルである間、キャパシタＶｔＣ１の第１端（ノードＮＶ１）が昇圧される。クロック信号ＣＬＫＶ２が“Ｈ”レベルである間、キャパシタＶｔＣ２の第１端（ノードＮＶ２）が昇圧される。クロック信号ＣＬＫＶ３が“Ｈ”レベルである間、キャパシタＶｔＣ３の第１端（ノードＮＶ３）が昇圧される。クロック信号ＣＬＫＶ４が“Ｈ”レベルである間、キャパシタＶｔＣ４の第１端（ノードＮＶ４）が昇圧される。クロック信号ＣＬＫＶ５が“Ｈ”レベルである間、キャパシタＶｔＣａの第１端（ノードＮＶａ）が昇圧される。
【0124】
以上で説明したチャージポンプＣＰ２において、３つのトランジスタＶｔＴ（３ｊ－２）、ＶｔＴ（３ｊ－１）、及びＶｔＴ（３ｊ）（ｊは１又は２）、並びに２つのキャパシタＶｔＣ（２ｊ－１）及びＶｔＣ（２ｊ）を含む構成をステージＳｔｇ２（Ｓｔｇ２－１及びＳｔｇ２－２）と呼称する。ステージＳｔｇ２－ｊにおいて、昇圧されたキャパシタＶｔＣ（２ｊ－１）の第１端の電荷（電圧）は、次のステージＳｔｇ２－（ｊ＋１）のキャパシタＶｔＣ（２（ｊ＋１））の第１端が昇圧されることにより、次のステージＳｔｇ２－（ｊ＋１）のトランジスタＶｔＴ（３ｊ＋１）を介して、ノードＮＶ（２ｊ＋１）へ転送される。なお、ステージＳｔｇ２－１において、トランジスタＶｔＴ１、ＶｔＴ２、及びＶｔＴ３の各々の第１端に入力された電圧ＶＩＮ２は、キャパシタＶｔＣ２の第１端が昇圧されることにより、トランジスタＶｔＴ１を介して、ノードＮＶ１へ転送される。また、ステージＳｔｇ２－２において、昇圧されたキャパシタＶｔＣ３の第１端の電荷（電圧ＶＯＵＴ２）は、キャパシタＶｔＣａの第１端が昇圧されることにより、トランジスタＶｔＴａを介して、チャージポンプＣＰ２から出力される。ここで、チャージポンプＣＰ１とは異なり、トランジスタＶｔＴ（３ｊ＋１）、ＶｔＴ１、及びＶｔＴａ）の各々の閾値電圧による電圧降下の影響は実質的に無視し得る。このように、ステージＳｔｇ２は、チャージポンプＣＰ２に入力された電圧を昇圧するための構成単位として機能する。
【0125】
上述のようにして昇圧されたトランジスタＶｔＴａの第１端の電圧ＶＯＵＴ２は、キャパシタＶｔＣａの第１端が昇圧されることにより、トランジスタＶｔＴａの第２端から出力される。
【0126】
なお、実施形態に係るチャージポンプＣＰ２は、２つのステージＳｔｇ２を含むが、実施形態に係るチャージポンプＣＰ２に含まれるステージＳｔｇ２の数はこれに限られるものではない。ステージＳｔｇ２の数は、３つ以上であってもよく、昇圧する電圧の目標値等に応じて変更され得る。この場合、キャパシタＶｔＣ（２ｊａ－１）（ｊａは１以上の奇数）の第２端には、例えばクロック信号ＣＬＫＶ１が入力される。また、キャパシタＶｔＣ（２ｊａ）の第２端には、例えばクロック信号ＣＬＫＶ１が入力される。また、キャパシタＶｔＣ（２ｊｂ－１）（ｊｂは２以上の偶数）の第２端には、例えばクロック信号ＣＬＫＶ３が入力される。また、キャパシタＶｔＣ（２ｊｂ）の第２端には、例えばクロック信号ＣＬＫＶ４が入力される。
【0127】
以上のような構成を有するチャージポンプＣＰ２は、上述のように、チャージポンプＣＰ１とは異なり、トランジスタの閾値電圧による電圧降下の影響を無視し得る。これにより、チャージポンプＣＰ２は、例えば電圧ＶＯＵＴＬよりも高い電圧ＶＯＵＴ２を出力する場合であっても、効率的に電圧を昇圧し、チャージポンプＣＰ１の電圧ＶＯＵＴ１よりも高い電圧ＶＯＵＴ２を出力することができる。例えばチャージポンプＣＰ２から出力される電圧ＶＯＵＴ２の高さが電圧ＶＯＵＴＬより高い場合の、チャージポンプＣＰ２の昇圧利得ＶＯＵＴ２／ＶＩＮ２は、チャージポンプＣＰ１から出力される電圧ＶＯＵＴ１の高さが電圧ＶＯＵＴＬより高い場合の、チャージポンプＣＰ１の昇圧利得ＶＯＵＴ１／ＶＩＮ１よりも大きい。
【0128】
このように、チャージポンプＣＰ１は、チャージポンプＣＰ１のシンプルな構成により、低電圧における電流供給能力は高いが、各ステージＳｔｇ１のトランジスタＣＴの閾値電圧による電圧降下の影響により、高電圧における昇圧利得が小さい。一方、チャージポンプＣＰ２は、チャージポンプＣＰ１よりも複雑な回路構成を有することにより、電流供給能力は低いが、トランジスタの閾値電圧による電圧降下の影響を実質的に無視し得るため、高電圧においても昇圧利得が大きい。電圧生成回路１５は、このように、互いに異なる特性を有する２種類のチャージポンプＣＰ１及びチャージポンプＣＰ２を組み合わせることによって、各種動作時に必要な電圧を、効率よく生成することができる。
【0129】
１．２ 動作
次に、本実施形態に係る半導体記憶装置１を用いた動作について説明する。以下では、消去動作、書込み動作、及び読出し動作のそれぞれの例が説明される。
次に、本実施形態に係る半導体記憶装置１を用いた動作について説明する。以下では、消去動作、書込み動作、及び読出し動作のそれぞれの例が説明される。
【0130】
なお、以下の説明において、書込み動作、又は読出し動作の対象であるメモリセルトランジスタＭＴに対応するワード線ＷＬ、及びストリングユニットＳＵをそれぞれ、選択ワード線ＷＬ、及び選択ストリングユニットＳＵと呼称する。また、書込み動作、又は読出し動作の対象でないメモリセルトランジスタＭＴに対応するワード線ＷＬ、及びストリングユニットＳＵをそれぞれ、非選択ワード線ＷＬ、及び非選択ストリングユニットＳＵと呼称する。
【0131】
ここで、ブロックＢＬＫに含まれるワード線ＷＬの本数をｎ本（例えば、８本、１６本や３２本、４８本、６４本、９６本、１２８本等）とした場合、書込み動作又は読出し動作における選択ワード線は１本となり、非選択ワード線はｎ―１本となる。
【0132】
１．２．１ 消去動作
まず、本実施形態に係る消去動作の例について説明する。消去動作は、メモリセルトランジスタＭＴの閾値電圧を低下させるために、ソース線ＳＬ及びビット線ＢＬに電圧を印加する動作（以下、消去電圧印加動作とも呼称する）と、消去電圧印加動作により、メモリセルトランジスタＭＴの閾値電圧が目標とする電圧より低くなったか否かを判定する消去のベリファイ動作とを含む。半導体記憶装置１は、消去電圧印加動作と消去のベリファイ動作との組み合わせを繰り返すことで、メモリセルトランジスタＭＴの閾値電圧を目標とする電圧未満とする。
まず、本実施形態に係る消去動作の例について説明する。消去動作は、メモリセルトランジスタＭＴの閾値電圧を低下させるために、ソース線ＳＬ及びビット線ＢＬに電圧を印加する動作（以下、消去電圧印加動作とも呼称する）と、消去電圧印加動作により、メモリセルトランジスタＭＴの閾値電圧が目標とする電圧より低くなったか否かを判定する消去のベリファイ動作とを含む。半導体記憶装置１は、消去電圧印加動作と消去のベリファイ動作との組み合わせを繰り返すことで、メモリセルトランジスタＭＴの閾値電圧を目標とする電圧未満とする。
【0133】
なお、以下の説明では、消去のベリファイ動作についての説明が省略され、１回の消去電圧印加動作が実行される場合の例、及び当該消去電圧印加動作の際に電圧生成回路１５が供給する電圧が主に説明される。
【0134】
１．２．１．１ 消去電圧印加動作の際の各配線の電圧
本実施形態における消去電圧印加動作の例について、図８を用いて説明する。図８は、消去電圧印加動作の際の各配線の電圧の一例を示すタイミングチャートである。
本実施形態における消去電圧印加動作の例について、図８を用いて説明する。図８は、消去電圧印加動作の際の各配線の電圧の一例を示すタイミングチャートである。
【0135】
時刻ｔ１１において、ソース線ドライバ１８は、ソース線ＳＬに、電圧ＶＥＲＡを印加する。
【0136】
また、センスアンプモジュール１７は、消去動作の対象であるブロックＢＬＫに含まれるビット線ＢＬに電圧ＶＥＲＡを印加する。
【0137】
また、ロウデコーダ１６は、消去動作の対象であるブロックＢＬＫに含まれるワード線ＷＬに電圧ＶＷＬＥを印加する。電圧ＶＷＬＥは、例えば電圧ＶＳＳ以上、且つ電圧ＶＥＲＡ未満の電圧である。しかしながら、これに限られず、電圧ＶＷＬＥは、電圧ＶＳＳ未満の電圧であってもよい。
【0138】
時刻ｔ１２において、ロウデコーダ１６は、消去動作の対象であるブロックＢＬＫの選択ゲート線ＳＧＳ及びＳＧＤに電圧ＶＳＧＥを印加する。電圧ＶＳＧＥは、電圧ＶＷＬＥよりも高く、電圧ＶＥＲＡよりも低い電圧である。
【0139】
これらの動作により、消去動作の対象であるブロックＢＬＫに含まれる選択トランジスタＳＴ１及びＳＴ２の各々において、ＧＩＤＬ（Ｇａｔｅ－Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）により電子正孔対が生成される。
【0140】
より具体的には、ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１側において、ビット線ＢＬに印加された電圧ＶＥＲＡにより、ビット線ＢＬから選択トランジスタＳＴ１に向かってＧＩＤＬ電流（以下、ＢＬ側ＧＩＤＬ電流とも呼称する）が流れる。また、ＮＡＮＤストリングＮＳの選択トランジスタＳＴ２側において、ソース線ＳＬから選択トランジスタＳＴ２に向かってＧＩＤＬ電流（以下、ＳＬ側ＧＩＤＬ電流とも呼称する）が流れる。これらのＧＩＤＬ電流により、生成された電子正孔対の電子はＮＡＮＤストリングＮＳのチャネルの外側であるソース線ＳＬ及びビット線ＢＬに移動し、正孔はＮＡＮＤストリングＮＳのチャネルの内側に移動する。
【0141】
半導体記憶装置１は、上述のようにしてＮＡＮＤストリングＮＳのチャネル内に生成された正孔によりチャネル内の電位を上昇させ、正孔を電荷蓄積層に注入する。半導体記憶装置１は、当該注入された正孔と、書込み動作等によりメモリセルトランジスタＭＴの電荷蓄積層に注入された電子とを再結合させることで、ＮＡＮＤストリングのメモリセルトランジスタＭＴの電荷蓄積層から電子を消失させる。これにより、ＮＡＮＤストリングのメモリセルトランジスタＭＴの閾値電圧が低下する。
【0142】
時刻ｔ１３において、ロウデコーダ１６は、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤに電圧ＶＳＳを印加する。
【0143】
また、センスアンプモジュール１７は、ビット線ＢＬに電圧ＶＳＳを印加する。
【0144】
また、ソース線ドライバ１８は、ソース線ＳＬに、電圧ＶＳＳを印加する。
【0145】
以上により、消去電圧印加動作は終了する。
【0146】
なお、時刻ｔ１２において、選択ゲート線ＳＧＳ及びＳＧＤに電圧ＶＳＧＥが印加される場合を説明したが、これに限られるものではない。選択ゲート線ＳＧＳ及びＳＧＤのそれぞれに印加される電圧は、ＧＩＤＬ電流が流れるような電圧であればよく、それぞれ異なる電圧であってもよい。
【0147】
１．２．１．２ 消去電圧印加動作における組替え動作
消去電圧印加動作の際にソース線ＳＬ及びビット線ＢＬに印加される電圧ＶＥＲＡの生成について、図９を用いて説明する。図９は、実施形態に係る半導体記憶装置１を用いた消去動作における消去電圧印加動作の際の、電圧生成回路１５の組替え動作を説明するための図である。
消去電圧印加動作の際にソース線ＳＬ及びビット線ＢＬに印加される電圧ＶＥＲＡの生成について、図９を用いて説明する。図９は、実施形態に係る半導体記憶装置１を用いた消去動作における消去電圧印加動作の際の、電圧生成回路１５の組替え動作を説明するための図である。
【0148】
なお以下の説明において、チャージポンプＣＰ１－１、ＣＰ１－２、ＣＰ１－３、及びＣＰ１－４の各々から出力される電圧を、それぞれ電圧ＶＯＵＴ１－１、ＶＯＵＴ１－２、ＶＯＵＴ１－３、及びＶＯＵＴ１－４と呼称する。また、チャージポンプＣＰ２－１、ＣＰ２－２、ＣＰ２－３、及びＣＰ２－４の各々から出力される電圧を、それぞれ電圧ＶＯＵＴ２－１、ＶＯＵＴ２－２、ＶＯＵＴ２－３、及びＶＯＵＴ２－４と呼称する。
【0149】
消去電圧印加動作の際の組替え動作において、シーケンサ１４は、トランジスタＴ１、Ｔ４、Ｔ１１、Ｔ１３、Ｔ１５、Ｔ１６、Ｔ１７、Ｔ１８、及びＴ１９をオン状態とし、トランジスタＴ２、Ｔ３、Ｔ５、Ｔ６、Ｔ７、Ｔ８、Ｔ９、Ｔ１０、Ｔ１２、及びＴ１４をオフ状態とする。図９中、オン状態とされるトランジスタには、“〇”印が付され、オフ状態とされるトランジスタには、“×”印が付される。
【0150】
以上の組替え動作により、電圧生成回路１５において、チャージポンプＣＰ１－１及びＣＰ１－２は、この順に直列に接続される。チャージポンプＣＰ１－２の出力端には、チャージポンプＣＰ２－１及びＣＰ２－２が、互いに並列に接続される。
【0151】
また、チャージポンプＣＰ１－３及びＣＰ１－４は、この順に直列に接続される。チャージポンプＣＰ１－４の出力端には、チャージポンプＣＰ２－３及びＣＰ２－４が、互いに並列に接続される。
【0152】
チャージポンプＣＰ２－１、ＣＰ２－２、ＣＰ２－３、及びチャージポンプＣＰ２－４の各々の出力端は、共通に接続される。
【0153】
チャージポンプＣＰ１－１の入力端には、電圧ＶＩＮが入力される。チャージポンプＣＰ１－１は、入力された電圧ＶＩＮを電圧ＶＯＵＴ１－１に昇圧して、チャージポンプＣＰ１－２の入力端に出力する。チャージポンプＣＰ１－２は、入力された電圧ＶＯＵＴ１－１を電圧ＶＯＵＴ１－２に昇圧して、チャージポンプＣＰ２－１及びＣＰ２－２の各々の入力端に出力する。チャージポンプＣＰ２－１及びＣＰ２－２は、チャージポンプＣＰ２－１及びＣＰ２－２の各々の入力端に入力された電圧ＶＯＵＴ１－２を、それぞれ電圧ＶＯＵＴ２－１及びＶＯＵＴ２－２に昇圧して、ノードＮ１０に出力する。
【0154】
また、チャージポンプＣＰ１－３の入力端には、電圧ＶＩＮが入力される。チャージポンプＣＰ１－３は、入力された電圧ＶＩＮを電圧ＶＯＵＴ１－３に昇圧して、チャージポンプＣＰ１－４の入力端に出力する。チャージポンプＣＰ１－４は、入力された電圧ＶＯＵＴ１－３を電圧ＶＯＵＴ１－４に昇圧して、チャージポンプＣＰ２－３及びＣＰ２－４の各々の入力端に出力する。チャージポンプＣＰ２－３及びＣＰ２－４は、チャージポンプＣＰ２－３及びＣＰ２－４の各々の入力端に入力された電圧ＶＯＵＴ１－４を、それぞれ電圧ＶＯＵＴ２－３及びＶＯＵＴ２－４に昇圧して、ノードＮ１０に出力する。ノードＮ１０からは、センスアンプモジュール１７及びソース線ドライバ１８に、電圧ＶＯＵＴ２－１、ＶＯＵＴ２－２、ＶＯＵＴ２－３、及びＶＯＵＴ２－４に基づく電圧ＶＥＲＡ（ＶＯＵＴＨ）が出力される。
【0155】
以上のようにして、シーケンサ１４の制御により、ソース線ＳＬ、及び消去動作の対象であるブロックＢＬＫに含まれるビット線ＢＬに、電圧ＶＥＲＡが供給される。
【0156】
１．２．２ 書込み動作
次に、本実施形態に係る書込み動作の例について、簡単に説明する。
次に、本実施形態に係る書込み動作の例について、簡単に説明する。
【0157】
書込み動作は、プログラム動作、及び書込みのベリファイ動作を含む。プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる（又は注入を禁止することで閾値電圧を維持させる）動作のことである。書込みのベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＴの閾値電圧が目標とする電圧に達したか否かを判定する動作である。半導体記憶装置１は、プログラム動作と書込みのベリファイ動作との組み合わせを繰り返すことで、メモリセルトランジスタＭＴの閾値電圧を目標とする電圧まで上昇させる。
【0158】
以下の説明では、書込みのベリファイ動作に関する説明が省略され、１回のプログラム動作が実行される場合の例、及び当該プログラム動作の際に電圧生成回路１５が供給する電圧が主に説明される。
【0159】
１．２．２．１ プログラム動作
本実施形態におけるプログラム動作について図１０を用いて説明する。図１０は、実施形態に係る半導体記憶装置を用いたプログラム動作の際の各配線の電圧の一例を示すタイミングチャートである。
本実施形態におけるプログラム動作について図１０を用いて説明する。図１０は、実施形態に係る半導体記憶装置を用いたプログラム動作の際の各配線の電圧の一例を示すタイミングチャートである。
【0160】
以下では、メモリセルトランジスタＭＴの閾値電圧を上昇させる動作を「“０”プログラム動作」と呼び、メモリセルトランジスタＭＴの閾値電圧を維持させる動作を「“１”プログラム動作」と呼ぶ。
【0161】
図１０の上段に示すビット線ＢＬの電圧において、実線は“１”プログラム動作の対象となるメモリセルトランジスタＭＴに対応するビット線ＢＬ（以下、ビット線ＢＬ（“１”））に対応する。破線は“０”プログラム動作の対象となるメモリセルトランジスタＭＴに対応するビット線ＢＬ（以下、ビット線ＢＬ（“０”））に対応する。
【0162】
時刻ｔ２１において、センスアンプモジュール１７は、ビット線ＢＬ（“１”）に電圧ＶＢＬを印加し、ＢＬプリチャージを行う。他方で、ビット線ＢＬ（“０”）には、電圧ＶＳＳが印加される。
【0163】
また、ロウデコーダ１６は、複数のブロックＢＬＫのうちいずれかのブロックＢＬＫを選択し、更に複数のストリングユニットＳＵのうちいずれかのストリングユニットＳＵを選択する。そして、ロウデコーダ１６は、選択されたストリングユニットＳＵにおける選択ゲート線ＳＧＤ（図１０中、選択ＳＧＤ）に電圧ＶＳＤ１を印加する。選択トランジスタＳＴ１の閾値電圧をＶｔｓｇとすると、電圧ＶＳＤ１は、“ＶＢＬ＋Ｖｔｓｇ”以上の電圧で、選択トランジスタＳＴ１をオン状態とする電圧である。他方で、ロウデコーダ１６は、非選択ストリングユニットＳＵの選択ゲート線ＳＧＤ（図１０中、非選択ＳＧＤ）に電圧ＶＳＳを印加して、対応する選択トランジスタＳＴ１をオフ状態とする。また、ロウデコーダ１６は、選択ゲート線ＳＧＳに電圧ＶＳＳを印加して、選択トランジスタＳＴ２をオフ状態とする。
【0164】
また、ソース線ドライバ１８は、ソース線ＳＬに、電圧ＶＳＬ（＞ＶＳＳ）を印加する。
【0165】
時刻ｔ２２において、ロウデコーダ１６は、選択ストリングユニットＳＵの選択ゲート線ＳＧＤに印加する電圧を、電圧ＶＳＤ１から電圧ＶＳＤ２に低下させる。電圧ＶＳＤ２は、電圧ＶＳＤ１及び電圧ＶＢＬよりも低い電圧で、ビット線ＢＬに電圧ＶＳＳを印加された選択トランジスタＳＴ１をオン状態とするが、ビット線ＢＬに電圧ＶＢＬを印加された選択トランジスタＳＴ１をオフ状態とする電圧である。これにより、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＮＳのチャネルは、ビット線ＢＬ及びソース線ＳＬから電気的に絶縁されたフローティング状態となる。
【0166】
上述のようにして、ビット線ＢＬの電圧を変化させることにより、同一のプログラム動作において、“０”プログラム動作と、“１”プログラム動作とをビット線ＢＬ毎に設定することができる。
【0167】
時刻ｔ２３において、ロウデコーダ１６は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線ＷＬ（図１０中、選択ＷＬ）に電圧ＶＰＧＭを印加し、その他の非選択ワード線ＷＬ（図１０中、非選択ＷＬ）に電圧ＶＰＡＳＳを印加する。
【0168】
ビット線ＢＬ（“０”）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となる。そして、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネル電位はＶＳＳとなる。よって、制御ゲートとチャネルとの間の電位差（ＶＰＧＭ－ＶＳＳ）が大きくなり、その結果、電子が電荷蓄積層に注入されて、メモリセルトランジスタＭＴの閾値電圧が上昇される。
【0169】
ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルはフローティング状態となる。すると、チャネルとワード線ＷＬ等との容量カップリングにより、チャネル電位は上昇する。よって、制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層にほとんど注入されず、メモリセルトランジスタＭＴの閾値電圧は維持される。
【0170】
時刻ｔ２４において、ロウデコーダ１６は、選択ワード線ＷＬ、及び非選択ワード線ＷＬに電圧ＶＳＳを印加する。これにより、電荷蓄積層への電荷の注入は終了する。
【0171】
時刻ｔ２５において、ロウデコーダ１６は、選択ゲート線ＳＧＤに電圧ＶＳＳを印加する。
【0172】
また、センスアンプモジュール１７は、ビット線ＢＬに電圧ＶＳＳを印加する。
【0173】
また、ソース線ドライバ１８は、ソース線ＳＬに、電圧ＶＳＳを印加する。
【0174】
以上により、プログラム動作は終了する。
【0175】
なお、図１０は、あくまで本実施形態に係るプログラム動作のタイミングチャートの一例であり、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤの各々に印加される電圧の大小関係は、必ずしも図１０に示される電圧の大小関係と一致するものではない。例えば、図１０において、電圧ＶＢＬ及びＶＳＤ２が同等の電圧であるとして図示されるが、電圧ＶＢＬ及びＶＳＤ２は異なっていてもよい。
【0176】
１．２．２．２ プログラム動作における組替え動作
プログラム動作の際にワード線ＷＬに印加される電圧ＶＰＡＳＳ及びＶＰＧＭの生成について、図１１を用いて説明する。図１１は、実施形態に係る半導体記憶装置１を用いた書込み動作におけるプログラム動作の際の、電圧生成回路１５の組替え動作を説明するための図である。
プログラム動作の際にワード線ＷＬに印加される電圧ＶＰＡＳＳ及びＶＰＧＭの生成について、図１１を用いて説明する。図１１は、実施形態に係る半導体記憶装置１を用いた書込み動作におけるプログラム動作の際の、電圧生成回路１５の組替え動作を説明するための図である。
【0177】
プログラム動作の際の組替え動作において、シーケンサ１４は、トランジスタＴ２、Ｔ３、Ｔ５、Ｔ６、Ｔ７、Ｔ８、Ｔ９、Ｔ１０、Ｔ１２、及びＴ１４をオン状態とし、トランジスタＴ１、Ｔ４、Ｔ１１、Ｔ１３、Ｔ１５、Ｔ１６、Ｔ１７、Ｔ１８、及びＴ１９をオフ状態とする。図１１中、オン状態とされるトランジスタには、“〇”印が付され、オフ状態とされるトランジスタには、“×”印が付される。
【0178】
以上の組替え動作により、電圧生成回路１５において、チャージポンプＣＰ１－１、ＣＰ１－２、ＣＰ１－３、及びＣＰ１－４は、互いに並列に接続される。チャージポンプＣＰ１－１、ＣＰ１－２、ＣＰ１－３、及びＣＰ１－４の各々の出力端は、共通に接続される。
【0179】
また、電圧生成回路１５において、チャージポンプＣＰ２－１、ＣＰ２－２、ＣＰ２－３、及びＣＰ２－４は、この順に直列に接続される。
【0180】
チャージポンプＣＰ１－１～ＣＰ１－４の各々の入力端には、電圧ＶＩＮが入力される。チャージポンプＣＰ１－１～ＣＰ１－４は、それぞれ入力された電圧ＶＩＮを電圧ＶＯＵＴ１－１～ＶＯＵＴ１－４に昇圧して、トランジスタＴ８の第１端に出力する。トランジスタＴ８の第２端からは、ロウデコーダ１６に対して、電圧ＶＯＵＴ１－１～ＶＯＵＴ１－４に基づく電圧ＶＰＡＳＳ（ＶＯＵＴＬ）が供給される。
【0181】
また、チャージポンプＣＰ２－１の入力端には、トランジスタＴ９を介して、電圧ＶＩＮが入力される。チャージポンプＣＰ２－１は、入力された電圧ＶＩＮを電圧ＶＯＵＴ２－１に昇圧して、チャージポンプＣＰ２－２の入力端に出力する。チャージポンプＣＰ２－２は、入力された電圧ＶＯＵＴ２－１を電圧ＶＯＵＴ２－２に昇圧して、チャージポンプＣＰ２－３の入力端に出力する。チャージポンプＣＰ２－３は、入力された電圧ＶＯＵＴ２－２を電圧ＶＯＵＴ２－３に昇圧して、チャージポンプＣＰ２－４の入力端に出力する。チャージポンプＣＰ２－４は、入力された電圧ＶＯＵＴ２－３を電圧ＶＰＧＭ（ＶＯＵＴＨ）に昇圧して、ロウデコーダ１６に出力する。
【0182】
以上のようにして、シーケンサ１４の制御により、選択ワード線ＷＬに電圧ＶＰＧＭが供給され、非選択ワード線ＷＬに電圧ＶＰＡＳＳが供給される。
【0183】
１．２．３ 読出し動作
まず、本実施形態に係る読出し動作の例について説明する。なお、以下の説明では、説明を簡略化するため、１回の読出し動作において、１ビットデータが読み出される場合について説明する。
まず、本実施形態に係る読出し動作の例について説明する。なお、以下の説明では、説明を簡略化するため、１回の読出し動作において、１ビットデータが読み出される場合について説明する。
【0184】
【0185】
時刻ｔ３１において、ロウデコーダ１６は、選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（図１２中、選択ＳＧＤ）に電圧ＶＳＧＤを印加する。また、ロウデコーダ１６は、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（図１２中、非選択ＳＧＤ）に電圧ＶＳＳを印加する。また、ロウデコーダ１６は、選択ゲート線ＳＧＳに、例えば電圧ＶＳＧＤと同等の電圧を印加する。電圧ＶＳＧＤは、読出し動作の際に選択ゲート線ＳＧＤ及びＳＧＳに印加され、対応する選択トランジスタＳＴ１及びＳＴ２をオン状態とする電圧である。これにより、選択ストリングユニットＳＵの選択トランジスタＳＴ１、及び選択トランジスタＳＴ２がオン状態になり、非選択ストリングユニットＳＵの選択トランジスタＳＴ１がオフ状態になる。
【0186】
また、ロウデコーダ１６は、非選択ワード線ＷＬ（図１２中、非選択ＷＬ）に電圧ＶＲＥＡＤを印加し、選択ワード線ＷＬ（図１２中、選択ＷＬ）に電圧ＶＣＧＲＶを印加する。電圧ＶＲＥＡＤは、電圧ＶＣＧＲＶよりも高い電圧である（ＶＲＥＡＤ＞ＶＣＧＲＶ）。電圧ＶＲＥＡＤは、読出し動作の際に非選択ワード線ＷＬに印加され、対応するメモリセルトランジスタＭＴをオン状態とする電圧である。電圧ＶＣＧＲＶは、読出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧に応じた電圧である。より具体的には、例えば読出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が電圧ＶＣＧＲＶより高い場合、メモリセルトランジスタＭＴはオフ状態になり、閾値電圧が電圧ＶＣＧＲＶ以下の場合、メモリセルトランジスタＭＴはオン状態になる。
【0187】
時刻ｔ３２において、センスアンプモジュール１７は、ビット線ＢＬの電位を電圧ＶＢＬとする。電圧ＶＢＬは、例えば電圧ＶＣＧＲＶよりも低い電圧である（ＶＣＧＲＶ＞ＶＢＬ）。
【0188】
時刻ｔ３３において、ロウデコーダ１６は、選択ワード線ＷＬ、及び非選択ワード線ＷＬ、選択ストリングユニットＳＵ及び非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ、並びに選択ゲート線ＳＧＳに電圧ＶＳＳを印加する。
【0189】
また、センスアンプモジュール１７は、ビット線ＢＬに電圧ＶＳＳを印加する。
【0190】
以上の動作により、選択ストリングユニットＳＵの選択ワード線ＷＬに対応するメモリセルトランジスタＭＴからデータが読み出される。
【0191】
なお、図１２は、あくまで本実施形態に係る読出し動作のタイミングチャートの一例であり、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、及び選択ゲート線ＳＧＤの各々に印加される電圧の大小関係は、必ずしも図１２に示される電圧の大小関係と一致するものではない。例えば、図１２において、電圧ＶＲＥＡＤ及びＶＳＧＤが同等の電圧であるとして図示されるが、電圧ＶＲＥＡＤ及びＶＳＧＤは異なっていてもよい。
【0192】
１．２．３．２ 読出し動作の際にワード線に印加される電圧の生成
読出し動作の際にワード線ＷＬに印加される電圧ＶＲＥＡＤの生成について、図１３を用いて説明する。図１３は、実施形態に係る半導体記憶装置１を用いた読出し動作の際の、電圧生成回路１５による電圧ＶＲＥＡＤの生成を説明するための図である。
読出し動作の際にワード線ＷＬに印加される電圧ＶＲＥＡＤの生成について、図１３を用いて説明する。図１３は、実施形態に係る半導体記憶装置１を用いた読出し動作の際の、電圧生成回路１５による電圧ＶＲＥＡＤの生成を説明するための図である。
【0193】
読出し動作の際の組替え動作において、シーケンサ１４は、トランジスタＴ２、Ｔ３、Ｔ５、Ｔ６、Ｔ７、及びＴ８をオン状態とし、トランジスタＴ１、Ｔ４、及びＴ９～Ｔ１９をオフ状態とする。図１３中、オン状態とされるトランジスタには、“〇”印が付され、オフ状態とされるトランジスタには、“×”印が付される。
【0194】
以上の組替え動作により、電圧生成回路１５において、チャージポンプＣＰ１－１、ＣＰ１－２、ＣＰ１－３、及びＣＰ１－４は、互いに並列に接続される。チャージポンプＣＰ１－１、ＣＰ１－２、ＣＰ１－３、及びＣＰ１－４の各々の出力端は、共通に接続される。
【0195】
また、チャージポンプＣＰ２－１～ＣＰ２－４は、電圧ＶＩＮを供給する電圧源、チャージポンプＣＰ１から電気的に絶縁される。
【0196】
チャージポンプＣＰ１－１～ＣＰ１－４の各々の入力端には、電圧ＶＩＮが入力される。チャージポンプＣＰ１－１～ＣＰ１－４の各々は、入力された電圧ＶＩＮを電圧ＶＯＵＴ１－１～ＶＯＵＴ１－４に昇圧して、トランジスタＴ８の第１端に出力する。トランジスタＴ８の第２端からは、ロウデコーダ１６に対して、電圧ＶＯＵＴ１－１～ＶＯＵＴ１－４に基づく電圧ＶＲＥＡＤ（ＶＯＵＴＬ）が出力される。
【0197】
なお、読出し動作の際に、ノードＮ１０から、電圧ＶＯＵＴＨは出力されない。
【0198】
以上のようにして、シーケンサ１４の制御により、非選択ワード線ＷＬに、電圧ＶＲＥＡＤが供給される。
【0199】
１．３ 効果
本実施形態によれば、電圧生成回路１５の面積の増加、及び電圧生成回路１５が消費する電流量の増加を抑制することができる。実施形態の効果について、以下に説明する。
本実施形態によれば、電圧生成回路１５の面積の増加、及び電圧生成回路１５が消費する電流量の増加を抑制することができる。実施形態の効果について、以下に説明する。
【0200】
電圧生成回路１５は、読出し動作、及び書込み動作に際して、チャージポンプＣＰ１とチャージポンプＣＰ２との間を電気的に切断するように構成される。具体的には、ブロックＢＬＫに含まれるｎ本（例えば、８本、１６本や３２本、４８本、６４本、９６本、１２８本等）のワード線のうち、ｎ―１本の非選択ワード線ＷＬに供給される電圧ＶＲＥＡＤ及びＶＰＡＳＳの生成には、主としてチャージポンプＣＰ１を使用する。また、１本の選択ワード線ＷＬに供給される電圧ＶＰＧＭの生成には、主としてチャージポンプＣＰ２を使用する。これにより、効率のよい電圧生成が可能となる。
【0201】
補足すると、チャージポンプＣＰ１は、各トランジスタＣＴの閾値電圧による電圧降下により、チャージポンプＣＰ２よりも高電圧領域における昇圧利得が低いが、低電圧領域において高い電流供給能力を有する。このため、電圧ＶＲＥＡＤ及びＶＰＡＳＳのように、比較的低電圧ではあるが充電対象の容量性負荷が大きい電圧の生成に有利である。一方、チャージポンプＣＰ２は、チャージポンプＣＰ１よりも複雑な構成を有することにより、チャージポンプＣＰ１よりも電流供給能力は低いが、各トランジスタＶｔＴの閾値電圧による電圧降下の影響を実質的に無視し得るため、高電圧領域においてチャージポンプＣＰ１よりも高い昇圧利得を有する。このため、電圧ＶＰＧＭのように、比較的高電圧ではあるが充電対象の容量性負荷が小さい電圧の生成に有利である。
【0202】
本実施形態によれば、電圧生成回路１５は、読出し動作及び書込み動作において、チャージポンプＣＰ１及びチャージポンプＣＰ２を、各々の特性に合った電圧の生成のために使い分ける。これにより、電圧生成回路１５の消費電流量、及び回路面積の増加を抑制することができる。
【0203】
また、電圧生成回路１５は、消去動作に際して、チャージポンプＣＰ１の出力端とチャージポンプＣＰ２の入力端との間を電気的に接続するように構成される。具体的には、電圧生成回路１５は、消去動作に際して、低電圧領域における昇圧にチャージポンプＣＰ１を、高電圧領域における昇圧にチャージポンプＣＰ２をそれぞれ使用しつつ、それらを組み合わせることで電圧ＶＥＲＡを生成する。これにより、チャージポンプＣＰ１及びチャージポンプＣＰ２を直列接続することで、高電圧領域において（電圧ＶＥＲＡを生成する際に）、チャージポンプＣＰ１の高い電流供給能力を得ることができる。このため、高電圧かつ充電対象の容量性負荷が大きい電圧である電圧ＶＥＲＡを供給することができる。また、書込み動作及び読出し動作に使用されるチャージポンプＣＰ１及びチャージポンプＣＰ２を流用することができる。このため、高電圧領域における昇圧にチャージポンプＣＰ１を使用する場合に発生し得る昇圧利得の低下を回避することができる。したがって、電圧生成回路１５の消費電流量、及び回路面積の増加を抑制することができる。
【0204】
また、電圧生成回路１５は、消去動作に際して、チャージポンプＣＰ１－２の出力端に、チャージポンプＣＰ２－１及びＣＰ２－２の各々の入力端を共通に接続する。また、電圧生成回路１５は、消去動作に際して、チャージポンプＣＰ１－４の出力端に、チャージポンプＣＰ２－３及びＣＰ２－４の各々の入力端を共通に接続する。このように、１つのチャージポンプＣＰ１の出力端に２つのチャージポンプＣＰ２の入力端を並列に接続することで、チャージポンプＣＰ１の出力端に１つのチャージポンプＣＰ２を接続する場合よりも、高い電流供給能力を得ることができる（チャージポンプＣＰ２の低い電流供給能力を補うことができる）。
【0205】
２ その他
なお、チャージポンプＣＰ１及びチャージポンプＣＰ２の構成は、実施形態において説明した例に限られるものではない。例えば、チャージポンプＣＰ１としてはチャージポンプＣＰ２よりも電流供給能力が高いものを用いることができる。また、チャージポンプＣＰ２としては、例えば電圧ＶＥＲＡ以下の電圧を出力する場合において、昇圧利得が有意に変化しないものを用いることができる。
なお、チャージポンプＣＰ１及びチャージポンプＣＰ２の構成は、実施形態において説明した例に限られるものではない。例えば、チャージポンプＣＰ１としてはチャージポンプＣＰ２よりも電流供給能力が高いものを用いることができる。また、チャージポンプＣＰ２としては、例えば電圧ＶＥＲＡ以下の電圧を出力する場合において、昇圧利得が有意に変化しないものを用いることができる。
【0206】
より具体的には、チャージポンプＣＰ１は、例えばＰ型の基板と、当該基板内に埋め込まれたＮ型の埋込み層と、当該埋込み層内に形成されたＰ型のウェルと、を含む３層構造を有するトランジスタを備えるものであってもよい。
【0207】
３層構造を有するトランジスタを高電圧領域における昇圧に用いる場合、例えばＮ型の埋込み層から基板の外へ流れるリーク電流の発生を抑制するために、基板の厚さが厚くなり得る。しかしながら、基板の厚さの増加は、記憶容量向上に伴う半導体記憶装置１の制約を受けるため、好ましくない。
【0208】
本実施形態によれば、消去動作において、チャージポンプＣＰ１を低電圧領域における昇圧に用いることができる。このため、リーク電流の発生を実質的に無視することができ、基板の厚さの増加を抑制することができる。また、３層構造を有するトランジスタにより、トランジスタの閾値電圧による電圧降下に対する基板の電位の影響が抑制されるため、チャージポンプＣＰ１の昇圧利得の低下が抑制される。
【0209】
また、実施形態におけるチャージポンプＣＰ１及びチャージポンプＣＰ２はそれぞれ、電圧生成回路１５内において、物理的に異なる領域に設けられ得る。
【0210】
また、上記で説明した実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態及びその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0211】
１…半導体記憶装置、２…メモリコントローラ、３…メモリシステム、４…ホスト機器、１０…メモリセルアレイ、１１…入出力回路、１２…ロジック制御回路、１３…レジスタ、１３－１…アドレスレジスタ、１３－２…コマンドレジスタ、１４…シーケンサ、１５…電圧生成回路、１６…ロウデコーダ、１７…センスアンプモジュール、１８…ソース線ドライバ、２０…ＣＰＵ、２１…内蔵メモリ、２２…バッファメモリ、２３…ＮＡＮＤ Ｉ／Ｆ、２４…ホスト Ｉ／Ｆ、ＷＬ…ワード線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、ＮＳ…ＮＡＮＤストリング、ＭＵ…メモリセルユニット、ＳＵ…ストリングユニット、ＣＰ１、ＣＰ１－１～ＣＰ１－４、ＣＰ２、ＣＰ２－１～ＣＰ２－４…チャージポンプ、Ｔ１～Ｔ１９、ＤＴ１～ＤＴ５、ＶｔＴ１～ＶｔＴ６…トランジスタ、ＤＣ１～ＤＣ４、ＶｔＣ１～ＶｔＣ４…キャパシタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
