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特開2022-113999半導体記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022113999

(43)【公開日】2022-08-05

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

G11C 5/06 20060101AFI20220729BHJP

G11C 16/04 20060101ALI20220729BHJP

H01L 27/11582 20170101ALI20220729BHJP

H01L 27/11556 20170101ALI20220729BHJP

H01L 21/336 20060101ALI20220729BHJP

H01L 21/8239 20060101ALI20220729BHJP

H01L 45/00 20060101ALI20220729BHJP

H01L 49/00 20060101ALI20220729BHJP

G11C 16/08 20060101ALI20220729BHJP

【ＦＩ】

G11C5/06 100

G11C16/04 170

H01L27/11582

H01L27/11556

H01L29/78 371

H01L27/105 448

H01L27/105 449

H01L45/00 A

H01L45/00 Z

H01L49/00 Z

G11C16/08 120

G11C16/08 130

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021010074

(22)【出願日】2021-01-26

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001612

【氏名又は名称】弁理士法人きさらぎ国際特許事務所

(72)【発明者】

【氏名】加藤光司

【テーマコード（参考）】

5B225

5F083

5F101

【Ｆターム（参考）】

5B225BA08

5B225CA14

5B225DA09

5B225DB31

5B225EA05

5F083EP02

5F083EP18

5F083EP23

5F083EP33

5F083EP34

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083FZ10

5F083GA10

5F083JA19

5F083JA35

5F083JA37

5F083JA39

5F083JA40

5F083JA53

5F083JA60

5F083LA03

5F083LA06

5F083LA10

5F083LA21

5F083NA01

5F083ZA01

5F101BA02

5F101BA45

5F101BB05

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BD35

5F101BE02

5F101BE05

5F101BE06

5F101BH21

(57)【要約】

【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、第１方向において基板から離間し第２方向に延伸する第１導電層と、第１方向において基板及び第１導電層から離間し第２方向において並ぶ第２導電層及び第３導電層と、第１導電層及び第２導電層と対向する第１半導体層と、第１導電層及び第３導電層と対向する第２半導体層と、第１半導体層に電気的に接続された第１ビット線と、第２半導体層に電気的に接続された第２ビット線と、を備える。第１導電層に対応するメモリセルに対して所定の動作を実行する場合の動作パラメータの少なくとも一部は、第２導電層及び第３導電層に対応するメモリセルに対して所定の動作を実行する場合の動作パラメータの少なくとも一部と異なる。
【選択図】図２４

【特許請求の範囲】

【請求項1】

基板と、
前記基板の表面と交差する第１方向において前記基板から離間し、前記第１方向と交差する第２方向に延伸する第１導電層と、
前記第１方向において前記基板及び前記第１導電層から離間し、前記第２方向に延伸する第２導電層と、
前記第１方向において前記基板及び前記第１導電層から離間し、前記第２方向に延伸し、前記第２方向において前記第２導電層と並び、前記第２導電層と電気的に接続された第３導電層と、
前記第１方向に延伸し、前記第１導電層及び前記第２導電層と対向する第１半導体層と、
前記第１導電層及び前記第１半導体層の間に設けられた第１電荷蓄積部と、
前記第２導電層及び前記第１半導体層の間に設けられた第２電荷蓄積部と、
前記第１方向に延伸し、前記第１導電層及び前記第３導電層と対向する第２半導体層と、
前記第１導電層及び前記第２半導体層の間に設けられた第３電荷蓄積部と、
前記第３導電層及び前記第２半導体層の間に設けられた第４電荷蓄積部と、
前記第１半導体層に電気的に接続された第１ビット線と、
前記第２半導体層に電気的に接続された第２ビット線と
を備え、
前記第１電荷蓄積部を含む第１メモリセルに対して所定の動作を実行する場合の、前記第１導電層に供給される一又は複数の電圧の大きさ及び供給時間、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間、センス開始までの安定待ち時間、並びに、センス時間を第１動作パラメータとし、
前記第２電荷蓄積部を含む第２メモリセルに対して前記所定の動作を実行する場合の、前記第２導電層及び前記第３導電層に供給される一又は複数の電圧の大きさ及び供給時間、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間、センス開始までの安定待ち時間、並びに、センス時間を第２動作パラメータとすると、
前記第２動作パラメータの少なくとも一部は、前記第１動作パラメータの少なくとも一部と異なる
半導体記憶装置。

【請求項2】

前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第２導電層及び前記第３導電層に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方は、前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１導電層に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方よりも小さい
請求項１記載の半導体記憶装置。

【請求項3】

前記第２メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方は、前記第１メモリセルに対して前記所定の動作を実行する場合の、前記第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間の少なくとも一方よりも大きい
請求項１又は２記載の半導体記憶装置。

【請求項4】

前記第２メモリセルに対して前記所定の動作を実行する場合のセンス開始までの安定待ち時間は、前記第１メモリセルに対して前記所定の動作を実行する場合の、センス開始までの安定待ち時間よりも大きい
請求項１～３のいずれか１項記載の半導体記憶装置。

【請求項5】

前記第２メモリセルに対して前記所定の動作を実行する場合のセンス時間は、前記第１メモリセルに対して前記所定の動作を実行する場合のセンス時間よりも小さい
請求項１～４のいずれか１項記載の半導体記憶装置。

【請求項6】

【請求項7】

基板と、
前記基板の表面と交差する第１方向において前記基板から離間し、前記第１方向と交差する第２方向に延伸する第１導電層と、
前記第１方向において前記基板及び前記第１導電層から離間し、前記第２方向に延伸する第２導電層と、
前記第１方向において前記基板及び前記第１導電層から離間し、前記第２方向に延伸し、前記第２方向において前記第２導電層と並び、前記第２導電層と電気的に接続された第３導電層と、
前記第１方向に延伸し、前記第１導電層及び前記第２導電層と対向する第１半導体層と、
前記第１方向に延伸し、前記第１導電層及び前記第３導電層と対向する第２半導体層と、
前記基板と前記第１導電層との間に設けられ、前記第１半導体層の一端、及び、前記第２半導体層の一端に接続された第４導電層と、
前記基板と前記第４導電層との間に設けられ、前記第２導電層及び前記第３導電層に電気的に接続された第１配線と、
前記第１方向に延伸し、前記第１方向の一端が前記第４導電層よりも前記基板に近く、前記第１方向の他端が前記第２導電層よりも前記基板から遠く、前記第２導電層及び前記第１配線の電流経路に設けられた第１コンタクトと、
前記第１方向に延伸し、前記第１方向の一端が前記第４導電層よりも前記基板に近く、前記第１方向の他端が前記第３導電層よりも前記基板から遠く、前記第３導電層及び前記第１配線の電流経路に設けられた第２コンタクトと
を備える半導体記憶装置。

【請求項8】

前記第１配線は、複数の第１部分を備え、
前記第１方向及び前記第２方向と交差する所定の方向を第３方向とすると、
前記複数の第１部分は、前記第２方向に延伸し前記第３方向に並び、又は、前記第３方向に延伸し前記第２方向に並ぶ
請求項７記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－１５７２６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

好適に動作する半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向において基板から離間し、第１方向と交差する第２方向に延伸する第１導電層と、第１方向において基板及び第１導電層から離間し、第２方向に延伸する第２導電層と、第１方向において基板及び第１導電層から離間し、第２方向に延伸し、第２方向において第２導電層と並び、第２導電層と電気的に接続された第３導電層と、第１方向に延伸し、第１導電層及び第２導電層と対向する第１半導体層と、第１導電層及び第１半導体層の間に設けられた第１電荷蓄積部と、第２導電層及び第１半導体層の間に設けられた第２電荷蓄積部と、第１方向に延伸し、第１導電層及び第３導電層と対向する第２半導体層と、第１導電層及び第２半導体層の間に設けられた第３電荷蓄積部と、第３導電層及び第２半導体層の間に設けられた第４電荷蓄積部と、第１半導体層に電気的に接続された第１ビット線と、第２半導体層に電気的に接続された第２ビット線と、を備える。例えば、第１電荷蓄積部を含む第１メモリセルに対して所定の動作を実行する場合の、第１導電層に供給される一又は複数の電圧の大きさ及び供給時間、第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間、センス開始までの安定待ち時間、並びに、センス時間を第１動作パラメータとする。また、第２電荷蓄積部を含む第２メモリセルに対して所定の動作を実行する場合の、第２導電層及び第３導電層に供給される一又は複数の電圧の大きさ及び供給時間、第１ビット線に供給される一又は複数の電圧の大きさ及び供給時間、センス開始までの安定待ち時間、並びに、センス時間を第２動作パラメータとする。この様な場合、第２動作パラメータの少なくとも一部は、第１動作パラメータの少なくとも一部と異なる。

【0006】

【0007】

【図面の簡単な説明】

【0008】

【図1】第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。

【図2】第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。

【図3】メモリダイＭＤの一部の構成を示す模式的な回路図である。

【図4】メモリダイＭＤの一部の構成を示す模式的な回路図である。

【図5】メモリダイＭＤの一部の構成を示す模式的な回路図である。

【図6】メモリダイＭＤの一部の構成を示す模式的な回路図である。

【図7】メモリダイＭＤの一部の構成を示す模式的な回路図である。

【図8】メモリダイＭＤの一部の構成を示す模式的な回路図である。

【図9】メモリダイＭＤの一部の構成を示す模式的な回路図である。

【図10】メモリダイＭＤの模式的な平面図である。

【図11】メモリダイＭＤの模式的な断面図である。

【図12】図１０のＡで示した部分の模式的な拡大図である。

【図13】図１２に示す構造の一部を省略して示す模式的な平面図である。

【図14】図１２に示す構造の一部を省略して示す模式的な平面図である。

【図15】図１２に示す構造の一部を省略して示す模式的な平面図である。

【図16】図１２に示す構造の一部を省略して示す模式的な平面図である。

【図17】図１０のＢで示した部分の模式的な拡大図である。

【図18】図１７のＣで示した部分の模式的な拡大図である。

【図19】図１１のＤで示した部分の模式的な拡大図である。

【図20】図１２の模式的な拡大図である。

【図21】図２０に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

【図22】メモリセルＭＣのしきい値電圧について説明するための模式的な図である。

【図23】読出動作について説明するための模式的な断面図である。

【図24】読出動作について説明するためのタイミングチャートである。

【図25】第２実施形態に係る半導体記憶装置の読出動作について説明するためのタイミングチャートである。

【図26】第３実施形態に係る半導体記憶装置の書込動作について説明するためのフローチャートである。

【図27】書込動作に含まれるプログラム動作について説明するための模式的な断面図である。

【図28】書込動作に含まれるベリファイ動作について説明するための模式的な断面図である。

【図29】書込動作について説明するためのタイミングチャートである。

【図30】書込動作について説明するためのタイミングチャートである。

【図31】第４実施形態に係る半導体記憶装置の書込動作について説明するためのタイミングチャートである。

【図32】第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。

【図33】可変抵抗回路ＶＲ１の構成を示す模式的な回路図である。

【図34】第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図35】図３４の一部の構成を省略して示す模式的な平面図である。

【図36】第６実施形態に係る半導体記憶装置の変形例について説明するための模式的な平面図である。

【図37】第６実施形態に係る半導体記憶装置の変形例について説明するための模式的な平面図である。

【発明を実施するための形態】

【0009】

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。

【0010】

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

【0011】

また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。

【0012】

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

【0013】

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。

【0014】

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

【0015】

また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。

【0016】

また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。

【0017】

また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。

【0018】

［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。

【0019】

メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、複数のメモリダイＭＤと、コントローラダイＣＤと、を備える。

【0020】

メモリダイＭＤは、ユーザデータを記憶する。メモリダイＭＤは、複数のメモリブロックＢＬＫを備える。メモリブロックＢＬＫは、複数のページＰＧを備える。メモリブロックＢＬＫは、消去動作の実行単位であっても良い。ページＰＧは、読出動作及び書込動作の実行単位であっても良い。

【0021】

コントローラダイＣＤは、図１に示す様に、複数のメモリダイＭＤ及びホストコンピュータ２０に接続される。コントローラダイＣＤは、例えば、論物変換テーブル２１、ＦＡＴ（File AllocationTable）２２、消去回数保持部２３、ＥＣＣ回路２４、及び、ＭＰＵ（Micro Processor Unit）２５を備える。

【0022】

論物変換テーブル２１は、ホストコンピュータ２０から受信した論理アドレスと、メモリダイＭＤ中のページＰＧに割り当てられた物理アドレスと、を対応付けて保持する。論物変換テーブル２１は、例えば、図示しないＲＡＭ（Random AccessMemory）等によって実現される。

【0023】

ＦＡＴ２２は、各ページＰＧの状態を示すＦＡＴ情報を保持する。この様なＦＡＴ情報としては、例えば、「有効」、「無効」、「消去済」を示す情報がある。例えば、「有効」であるページＰＧは、ホストコンピュータ２０からの命令に応じて読出される有効なデータを記憶している。また、「無効」であるページＰＧは、ホストコンピュータ２０からの命令に応じて読出されない無効なデータを記憶している。また、「消去済」であるページＰＧには、消去処理が実行されてからデータが記憶されていない。ＦＡＴ２２は、例えば、図示しないＲＡＭ等によって実現される。

【0024】

消去回数保持部２３は、メモリブロックＢＬＫに対応する物理アドレスと、メモリブロックＢＬＫに対して実行された消去動作の回数と、を対応付けて保持する。消去回数保持部２３は、例えば、図示しないＲＡＭ等によって実現される。

【0025】

ＥＣＣ回路２４は、メモリダイＭＤから読み出されたデータの誤りを検出し、可能な場合にはデータの訂正を行う。

【0026】

ＭＰＵ２５は、論物変換テーブル２１、ＦＡＴ２２、消去回数保持部２３及びＥＣＣ回路２４を参照して、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。

【0027】

［メモリダイＭＤの回路構成］
図２は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図３～図９は、メモリダイＭＤの一部の構成を示す模式的な回路図である。

【0028】

尚、図２には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合がある。図２において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含む。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含む。尚、図２の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。

【0029】

図２に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。

【0030】

［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図３に示す様に、上述した複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。

【0031】

メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、ソース側選択トランジスタＳＴＳｂと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。

【0032】

メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

【0033】

選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳｂは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

【0034】

［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図２）は、例えば図４に示す様に、複数の電圧生成ユニットｖｇ１～ｖｇ３を備える。電圧生成ユニットｖｇ１～ｖｇ３は、読出動作、書込動作及び消去動作において、所定の大きさの電圧を生成し、電圧供給線Ｌ_ＶＧを介して出力する。例えば、電圧生成ユニットｖｇ１は、書込動作において、後述するプログラム電圧Ｖ_ＰＧＭを出力する。また、電圧生成ユニットｖｇ２は、読出動作において、後述する読出パス電圧Ｖ_ＲＥＡＤを出力する。また、電圧生成ユニットｖｇ２は、書込動作において、後述する書込パス電圧Ｖ_ＰＡＳＳを出力する。また、電圧生成ユニットｖｇ３は、読出動作において、後述する読出電圧を出力する。また、電圧生成ユニットｖｇ３は、書込動作において、後述するベリファイ電圧を出力する。電圧生成ユニットｖｇ１～ｖｇ３は、例えば、チャージポンプ回路等の昇圧回路でも良いし、レギュレータ等の降圧回路でも良い。これら降圧回路及び昇圧回路は、それぞれ、電圧供給線Ｌ_Ｐに接続される。電圧供給線Ｌ_Ｐには、電源電圧Ｖ_ＣＣ又は接地電圧Ｖ_ＳＳ（図２）が供給される。これらの電圧供給線Ｌ_Ｐは、例えば、パッド電極Ｐに接続される。電圧生成回路ＶＧから出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。

【0035】

電圧生成回路ＶＧ中のチャージポンプ回路３２は、例えば図５に示す様に、電圧出力回路３２ａと、分圧回路３２ｂと、コンパレータ３２ｃと、を備える。電圧出力回路３２ａは、電圧供給線Ｌ_ＶＧに電圧Ｖ_ＯＵＴを出力する。分圧回路３２ｂは、電圧供給線Ｌ_ＶＧに接続される。コンパレータ３２ｃは、分圧回路３２ｂから出力される電圧Ｖ_ＯＵＴ´と参照電圧Ｖ_ＲＥＦとの大小関係に応じて、電圧出力回路３２ａにフィードバック信号ＦＢを出力する。

【0036】

電圧出力回路３２ａは、図６に示す様に、複数のトランジスタ３２ａ２ａ，３２ａ２ｂを備える。複数のトランジスタ３２ａ２ａ，３２ａ２ｂは、電圧供給線Ｌ_ＶＧ及び電圧供給線Ｌ_Ｐの間に交互に接続される。図示の電圧供給線Ｌ_Ｐには、電源電圧Ｖ_ＣＣが供給される。直列に接続された複数のトランジスタ３２ａ２ａ，３２ａ２ｂのゲート電極は、それぞれのドレイン電極及びキャパシタ３２ａ３に接続される。また、電圧出力回路３２ａは、ＡＮＤ回路３２ａ４と、レベルシフタ３２ａ５ａと、レベルシフタ３２ａ５ｂと、を備える。ＡＮＤ回路３２ａ４は、クロック信号ＣＬＫ及びフィードバック信号ＦＢの論理和を出力する。レベルシフタ３２ａ５ａは、ＡＮＤ回路３２ａ４の出力信号を昇圧して出力する。レベルシフタ３２ａ５ａの出力端子は、キャパシタ３２ａ３を介してトランジスタ３２ａ２ａのゲート電極に接続される。レベルシフタ３２ａ５ｂは、ＡＮＤ回路３２ａ４の出力信号の反転信号を昇圧して出力する。レベルシフタ３２ａ５ｂの出力端子は、キャパシタ３２ａ３を介してトランジスタ３２ａ２ｂのゲート電極に接続される。

【0037】

フィードバック信号ＦＢが“Ｈ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力される。これに伴い、電圧供給線Ｌ_ＶＧから電圧供給線Ｌ_Ｐに電子が移送され、電圧供給線Ｌ_ＶＧの電圧が増大する。一方、フィードバック信号ＦＢが“Ｌ”状態である場合、ＡＮＤ回路３２ａ４からは、クロック信号ＣＬＫが出力されない。従って、電圧供給線Ｌ_ＶＧの電圧は増大しない。

【0038】

分圧回路３２ｂは、図５に示す様に、抵抗素子３２ｂ２と、可変抵抗素子３２ｂ４と、を備える。抵抗素子３２ｂ２は、電圧供給線Ｌ_ＶＧ及び分圧端子３２ｂ１の間に接続される。可変抵抗素子３２ｂ４は、分圧端子３２ｂ１及び電圧供給線Ｌ_Ｐの間に直列に接続される。この電圧供給線Ｌ_Ｐには、接地電圧Ｖ_ＳＳが供給される。可変抵抗素子３２ｂ４の抵抗値は、動作電圧制御信号Ｖ_ＣＴＲＬに応じて調整可能である。従って、分圧端子３２ｂ１の電圧Ｖ_ＯＵＴ´の大きさは、動作電圧制御信号Ｖ_ＣＴＲＬに応じて調整可能である。

【0039】

可変抵抗素子３２ｂ４は、図７に示す様に、複数の電流経路３２ｂ５を備える。複数の電流経路３２ｂ５は、分圧端子３２ｂ１及び電圧供給線Ｌ_Ｐの間に並列に接続される。複数の電流経路３２ｂ５は、それぞれ、直列に接続された抵抗素子３２ｂ６及びトランジスタ３２ｂ７を備える。各電流経路３２ｂ５に設けられた抵抗素子３２ｂ６の抵抗値は、お互いに異なっても良い。トランジスタ３２ｂ７のゲート電極には、それぞれ、動作電圧制御信号Ｖ_ＣＴＲＬの異なるビットが入力される。また、可変抵抗素子３２ｂ４は、トランジスタ３２ｂ７を含まない電流経路３２ｂ８を有しても良い。

【0040】

コンパレータ３２ｃは、図５に示す様に、フィードバック信号ＦＢを出力する。フィードバック信号ＦＢは、例えば、分圧端子３２ｂ１の電圧Ｖ_ＯＵＴ´が参照電圧Ｖ_ＲＥＦより大きい場合に“Ｌ”状態となる。また、フィードバック信号ＦＢは、例えば、電圧Ｖ_ＯＵＴ´が参照電圧Ｖ_ＲＥＦより小さい場合に“Ｈ”状態となる。

【0041】

［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤは、例えば図４に示す様に、ブロックデコーダＢＬＫＤと、ワード線デコーダＷＬＤと、ドライバ回路ＤＲＶと、図示しないアドレスデコーダと、を備える。

【0042】

ブロックデコーダＢＬＫＤは、複数のブロックデコードユニットｂｌｋｄを備える。複数のブロックデコードユニットｂｌｋｄは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応する。ブロックデコードユニットｂｌｋｄは、複数のトランジスタＴ_ＢＬＫを備える。複数のトランジスタＴ_ＢＬＫは、メモリブロックＢＬＫ中の複数のワード線ＷＬに対応する。トランジスタＴ_ＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴ_ＢＬＫのドレイン電極は、ワード線ＷＬに接続される。トランジスタＴ_ＢＬＫのソース電極は、配線ＣＧに接続される。配線ＣＧは、ブロックデコーダＢＬＫＤ中の全てのブロックデコードユニットｂｌｋｄに接続される。トランジスタＴ_ＢＬＫのゲート電極は、信号線ＢＬＫＳＥＬに接続される。信号線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄに対応して複数設けられる。また、信号線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄ中の全てのトランジスタＴ_ＢＬＫに接続される。

【0043】

読出動作、書込動作等においては、例えば、アドレスレジスタＡＤＲ（図２）中のブロックアドレスに対応する一つの信号線ＢＬＫＳＥＬが“Ｈ”状態となり、その他の信号線ＢＬＫＳＥＬが“Ｌ”状態となる。例えば、一つの信号線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号線ＢＬＫＳＥＬに接地電圧Ｖ_ＳＳ等が供給される。これにより、このブロックアドレスに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬが全ての配線ＣＧと導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬがフローティング状態となる。

【0044】

ワード線デコーダＷＬＤは、複数のワード線デコードユニットｗｌｄを備える。複数のワード線デコードユニットｗｌｄは、メモリストリングＭＳ中の複数のメモリセルＭＣに対応する。図示の例において、ワード線デコードユニットｗｌｄは、２つのトランジスタＴ_ＷＬＳ，Ｔ_ＷＬＵを備える。トランジスタＴ_ＷＬＳ，Ｔ_ＷＬＵは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴ_ＷＬＳ，Ｔ_ＷＬＵのドレイン電極は、配線ＣＧに接続される。トランジスタＴ_ＷＬＳのソース電極は、配線ＣＧ_Ｓに接続される。トランジスタＴ_ＷＬＵのソース電極は、配線ＣＧ_Ｕに接続される。トランジスタＴ_ＷＬＳのゲート電極は、信号線ＷＬＳＥＬ_Ｓに接続される。トランジスタＴ_ＷＬＵのゲート電極は、信号線ＷＬＳＥＬ_Ｕに接続される。信号線ＷＬＳＥＬ_Ｓは、全てのワード線デコードユニットｗｌｄに含まれる一方のトランジスタＴ_ＷＬＳに対応して複数設けられる。信号線ＷＬＳＥＬ_Ｕは、全てのワード線デコードユニットｗｌｄに含まれる他方のトランジスタＴ_ＷＬＵに対応して複数設けられる。

【0045】

読出動作、書込動作等においては、例えば、アドレスレジスタＡＤＲ（図２）中のページアドレスに対応する一つのワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬ_Ｓが“Ｈ”状態となり、これに対応するＷＬＳＥＬ_Ｕが“Ｌ”状態となる。また、それ以外のワード線デコードユニットｗｌｄに対応する信号線ＷＬＳＥＬ_Ｓが“Ｌ”状態となり、これに対応するＷＬＳＥＬ_Ｕが“Ｈ”状態となる。また、配線ＣＧ_Ｓには、選択ワード線ＷＬに対応する電圧が供給される。また、配線ＣＧ_Ｕには、非選択ワード線ＷＬに対応する電圧が供給される。これにより、上記ページアドレスに対応する一つのワード線ＷＬに、選択ワード線ＷＬに対応する電圧が供給される。また、その他のワード線ＷＬに、非選択ワード線ＷＬに対応する電圧が供給される。

【0046】

ドライバ回路ＤＲＶは、例えば、６つのトランジスタＴ_ＤＲＶ１～Ｔ_ＤＲＶ６を備える。トランジスタＴ_ＤＲＶ１～Ｔ_ＤＲＶ６は、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴ_ＤＲＶ１～Ｔ_ＤＲＶ４のドレイン電極は、配線ＣＧ_Ｓに接続される。トランジスタＴ_ＤＲＶ５，Ｔ_ＤＲＶ６のドレイン電極は、配線ＣＧ_Ｕに接続される。トランジスタＴ_ＤＲＶ１のソース電極は、電圧供給線Ｌ_ＶＧ１を介して、電圧生成ユニットｖｇ１の出力端子に接続される。トランジスタＴ_ＤＲＶ２，Ｔ_ＤＲＶ５のソース電極は、電圧供給線Ｌ_ＶＧ２を介して、電圧生成ユニットｖｇ２の出力端子に接続される。トランジスタＴ_ＤＲＶ３のソース電極は、電圧供給線Ｌ_ＶＧ３を介して、電圧生成ユニットｖｇ３の出力端子に接続される。トランジスタＴ_ＤＲＶ４，Ｔ_ＤＲＶ６のソース電極は、電圧供給線Ｌ_Ｐを介して、パッド電極Ｐに接続される。トランジスタＴ_ＤＲＶ１～Ｔ_ＤＲＶ６のゲート電極には、それぞれ、信号線ＶＳＥＬ１～ＶＳＥＬ６が接続される。

【0047】

読出動作、書込動作等においては、例えば、配線ＣＧ_Ｓに対応する複数の信号線ＶＳＥＬ１～ＶＳＥＬ４のうちの一つが“Ｈ”状態となり、その他が“Ｌ”状態となる。また、配線ＣＧ_Ｕに対応する２つの信号線ＶＳＥＬ５，ＶＳＥＬ６の一方が“Ｈ”状態となり、他方が“Ｌ”状態となる。

【0048】

図示しないアドレスデコーダは、例えば、シーケンサＳＱＣ（図２）からの制御信号に従って順次アドレスレジスタＡＤＲ（図２）のロウアドレスＲＡを参照する。ロウアドレスＲＡは、上述したブロックアドレス及びページアドレスを含む。アドレスデコーダは、上記信号線ＢＬＫＳＥＬ，ＷＬＳＥＬ_Ｓ，ＷＬＳＥＬ_Ｕの電圧を“Ｈ”状態又は“Ｌ”状態に制御する。

【0049】

尚、図４の例において、ロウデコーダＲＤには、１つのメモリブロックＢＬＫについて１つずつブロックデコードユニットｂｌｋｄが設けられる。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロックデコードユニットｂｌｋｄが設けられても良い。

【0050】

［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭ（図２）は、例えば図８に示す様に、複数のセンスアンプユニットＳＡＵを備える。複数のセンスアンプユニットＳＡＵは、複数のビット線ＢＬに対応する。センスアンプユニットＳＡＵは、それぞれ、センスアンプＳＡと、配線ＬＢＵＳと、ラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎ_Ｌ（ｎ_Ｌは自然数）と、を備える。配線ＬＢＵＳには、プリチャージ用の充電トランジスタ５５（図９）が接続される。配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続される。

【0051】

センスアンプＳＡは、図９に示す様に、センストランジスタ４１を備える。センストランジスタ４１は、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳの電荷を放電する。センストランジスタ４１のソース電極は接地電圧Ｖ_ＳＳが供給される電圧供給線に接続される。ドレイン電極は、スイッチトランジスタ４２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ４３、ノードＣＯＭ、クランプトランジスタ４４及び耐圧トランジスタ４５を介してビット線ＢＬに接続される。尚、センスノードＳＥＮは、キャパシタ４８を介して内部制御信号線ＣＬＫＳＡに接続される。

【0052】

また、センスアンプＳＡは、電圧転送回路を備える。電圧転送回路は、ラッチ回路ＳＤＬにラッチされたデータに応じて、ノードＣＯＭ及びセンスノードＳＥＮを、電圧Ｖ_ＤＤが供給される電圧供給線又は電圧Ｖ_ＳＲＣが供給される電圧供給線と選択的に導通させる。電圧転送回路は、ノードＮ１と、充電トランジスタ４６と、充電トランジスタ４９と、充電トランジスタ４７と、放電トランジスタ５０と、を備える。充電トランジスタ４６は、ノードＮ１及びセンスノードＳＥＮの間に接続される。充電トランジスタ４９は、ノードＮ１及びノードＣＯＭの間に接続される。充電トランジスタ４７は、ノードＮ１及び電圧Ｖ_ＤＤが供給される電圧供給線の間に接続される。放電トランジスタ５０は、ノードＮ１及び電圧Ｖ_ＳＲＣが供給される電圧供給線の間に接続される。尚、充電トランジスタ４７及び放電トランジスタ５０のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに共通に接続される。

【0053】

尚、センストランジスタ４１、スイッチトランジスタ４２、放電トランジスタ４３、クランプトランジスタ４４、充電トランジスタ４６、充電トランジスタ４９及び放電トランジスタ５０は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。耐圧トランジスタ４５は、例えば、デプレッション型のＮＭＯＳトランジスタである。充電トランジスタ４７は、例えば、ＰＭＯＳトランジスタである。

【0054】

また、スイッチトランジスタ４２のゲート電極は、信号線ＳＴＢに接続される。放電トランジスタ４３のゲート電極は、信号線ＸＸＬに接続される。クランプトランジスタ４４のゲート電極は、信号線ＢＬＣに接続される。耐圧トランジスタ４５のゲート電極は、信号線ＢＬＳに接続される。充電トランジスタ４６のゲート電極は、信号線ＨＬＬに接続される。充電トランジスタ４９のゲート電極は、信号線ＢＬＸに接続される。これらの信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸは、シーケンサＳＱＣに接続される。

【0055】

ラッチ回路ＳＤＬは、ノードＬＡＴ＿Ｓ，ＩＮＶ＿Ｓと、インバータ５１と、インバータ５２と、スイッチトランジスタ５３と、スイッチトランジスタ５４と、を備える。インバータ５１は、ノードＬＡＴ＿Ｓに接続された出力端子及びノードＩＮＶ＿Ｓに接続された入力端子を備える。インバータ５２は、ノードＬＡＴ＿Ｓに接続された入力端子及びノードＩＮＶ＿Ｓに接続された出力端子を備える。スイッチトランジスタ５３は、ノードＬＡＴ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５４は、ノードＩＮＶ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５３，５４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ５３のゲート電極は、信号線ＳＴＬを介してシーケンサＳＱＣに接続される。スイッチトランジスタ５４のゲート電極は、信号線ＳＴＩを介してシーケンサＳＱＣに接続される。

【0056】

ラッチ回路ＤＬ０～ＤＬｎ_Ｌは、ラッチ回路ＳＤＬとほぼ同様に構成される。ただし、上述の通り、ラッチ回路ＳＤＬのノードＩＮＶ＿ＳはセンスアンプＳＡ中の充電トランジスタ４７及び放電トランジスタ５０のゲート電極と導通している。ラッチ回路ＤＬ０～ＤＬｎ_Ｌは、この点においてラッチ回路ＳＤＬと異なる。

【0057】

スイッチトランジスタＤＳＷは、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタＤＳＷは、配線ＬＢＵＳ及び配線ＤＢＵＳの間に接続される。スイッチトランジスタＤＳＷのゲート電極は、信号線ＤＢＳを介してシーケンサＳＱＣに接続される。

【0058】

尚、図８に例示する様に、上述の信号線ＳＴＢ，ＨＬＬ，ＸＸＬ，ＢＬＸ，ＢＬＣ，ＢＬＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。また、上述の電圧Ｖ_ＤＤが供給される電圧供給線及び電圧Ｖ_ＳＲＣが供給される電圧供給線は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。また、ラッチ回路ＳＤＬの信号線ＳＴＩ及び信号線ＳＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。同様に、ラッチ回路ＤＬ０～ＤＬｎ_Ｌ中の信号線ＳＴＩ及び信号線ＳＴＬに対応する信号線ＴＩ０～ＴＩｎ_Ｌ，ＴＬ０～ＴＬｎ_Ｌは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続される。一方、上述の信号線ＤＢＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵに対応して複数設けられる。

【0059】

［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭ（図２）は、複数のラッチ回路を備える。複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。

【0060】

また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続される。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢ（図２）と導通させる。

【0061】

［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図２）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤ_ＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤ_ＳＴをステータスレジスタＳＴＲに出力する。

【0062】

また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。

【0063】

［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧Ｖ_ＣＣＱ及び接地電圧Ｖ_ＳＳが供給される端子に接続される。

【0064】

データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。

【0065】

複数の入力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳの双方に接続されたコンパレータを含む。複数の出力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳのいずれかに接続されたＯＣＤ（Off Chip Driver）回路を含む。

【0066】

［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲ（図２）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。

【0067】

［メモリダイＭＤの構造］
図１０は、メモリダイＭＤの模式的な平面図である。図１１は、メモリダイＭＤの模式的な断面図である。尚、図１１はメモリダイＭＤの模式的な構成について説明するための図であり、具体的な構成の数、形状、配置等を示すものでは無い。図１２は、図１０のＡで示した部分の模式的な拡大図である。ただし、図１２では、図１０の一部の構成（後述する第１フックアップ領域Ｒ_ＨＵ１）が省略されている。図１３～図１６は、図１２に示す構造の一部を省略して示す模式的な平面図である。図１７は、図１０のＢで示した部分の模式的な拡大図である。図１８は、図１７のＣで示した部分の模式的な拡大図である。図１９は、図１１のＤで示した部分の模式的な拡大図である。図２０は、図１２の模式的な拡大図である。図２１は、図２０に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。

【0068】

尚、図１３～図１６は、図１２に記載された複数の導電層１１０のうち、所定の高さ位置に設けられたもの（導電層２００、導電層２１０、導電層２２０又は導電層２３０）を図示している。また、図１３～図１６では、Ｙ方向に並ぶ複数のメモリブロックＢＬＫのうち、Ｙ方向負側から数えて２番目及び４番目のメモリブロックＢＬＫに含まれる構成が省略されている。

【0069】

メモリダイＭＤは、例えば図１０に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域Ｒ_ＭＣＡが設けられる。また、メモリセルアレイ領域Ｒ_ＭＣＡは、Ｘ方向に並ぶ２つのメモリホール領域Ｒ_ＭＨと、これらの間においてＸ方向に並ぶ２つの第１フックアップ領域Ｒ_ＨＵ１と、これらの間に設けられた第２フックアップ領域Ｒ_ＨＵ２と、を備える。

【0070】

メモリダイＭＤは、例えば図１１に示す様に、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層Ｌ_ＴＲと、トランジスタ層Ｌ_ＴＲの上方に設けられた配線層Ｄ０と、配線層Ｄ０の上方に設けられた配線層Ｄ１と、配線層Ｄ１の上方に設けられた配線層Ｄ２と、配線層Ｄ２の上方に設けられたメモリセルアレイ層Ｌ_ＭＣＡ１と、メモリセルアレイ層Ｌ_ＭＣＡ１の上方に設けられたメモリセルアレイ層Ｌ_ＭＣＡ２と、メモリセルアレイ層Ｌ_ＭＣＡ２の上方に設けられた配線層Ｍ０と、配線層Ｍ０の上方に設けられた図示しない配線層と、を備える。

【0071】

［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域１００Ｉと、が設けられている。

【0072】

［トランジスタ層Ｌ_ＴＲの構造］
例えば図１１に示す様に、半導体基板１００の上面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。

【0073】

半導体基板１００のＮ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。

【0074】

配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。

【0075】

コンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板１００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

【0076】

［配線層Ｄ０，Ｄ１，Ｄ２の構造］
例えば図１１に示す様に、配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。

【0077】

配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

【0078】

［メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２のメモリホール領域Ｒ_ＭＨにおける構造］
例えば図１２に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２には、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図１７に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ_２）等のブロック間絶縁層ＳＴが設けられる。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、例えば図１８に示す様に、酸化シリコン（ＳｉＯ_２）等のストリングユニット間絶縁層ＳＨＥが設けられる。

【0079】

メモリブロックＢＬＫは、例えば図１１に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、メモリブロックＢＬＫは、例えば図１９に示す様に、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。

【0080】

導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０１（図１９）が設けられている。

【0081】

導電層１１０の下方には、例えば図１１に示す様に、導電層１１１が設けられている。導電層１１１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層が設けられている。

【0082】

導電層１１１の下方には、導電層１１２が設けられている。導電層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１１の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層が設けられている。

【0083】

導電層１１２は、ソース線ＳＬ（図３）として機能する。導電層１１２は、メモリセルアレイ層Ｌ_ＭＣＡ１に設けられる。導電層１１２は、例えば、メモリセルアレイ領域Ｒ_ＭＣＡ（図１０）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。

【0084】

導電層１１１は、ソース側選択ゲート線ＳＧＳｂ（図３）及びこれに接続された複数のソース側選択トランジスタＳＴＳｂのゲート電極として機能する。導電層１１１は、メモリセルアレイ層Ｌ_ＭＣＡ１に設けられ、Ｘ方向において並ぶ２つのメモリホール領域Ｒ_ＭＨ、これらの間に設けられた２つの第１フックアップ領域Ｒ_ＨＵ１、及び、これらの間に設けられた第２フックアップ領域Ｒ_ＨＵ２にわたってＸ方向に延伸する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。

【0085】

また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図３）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これらの導電層１１０は、メモリセルアレイ層Ｌ_ＭＣＡ１に設けられ、Ｘ方向において並ぶ２つのメモリホール領域Ｒ_ＭＨ、これらの間に設けられた２つの第１フックアップ領域Ｒ_ＨＵ１、及び、これらの間に設けられた第２フックアップ領域Ｒ_ＨＵ２にわたってＸ方向に延伸する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。

【0086】

また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図３）の一部及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。これら複数の導電層１１０は、例えば図１３に例示する様に、メモリセルアレイ層Ｌ_ＭＣＡ１に設けられ、Ｘ方向において並ぶ２つのメモリホール領域Ｒ_ＭＨ、これらの間に設けられた２つの第１フックアップ領域Ｒ_ＨＵ１（図１３では省略。図１０参照）、及び、これらの間に設けられた第２フックアップ領域Ｒ_ＨＵ２にわたってＸ方向に延伸する。これら複数の導電層１１０は、２つのメモリホール領域Ｒ_ＭＨに設けられた２つの部分２０１と、これら２つの部分２０１の双方に接続された部分２０２と、を備える。２つの部分２０１は、部分２０２を介して電気的に接続されている。また、これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。尚、以下の説明では、この様な導電層１１０を、導電層２００と呼ぶ場合がある。

【0087】

また、これよりも上方には、Ｘ方向に並ぶ一対の導電層１１０の組が、Ｚ方向に積層されている。これら複数の導電層１１０の組は、ワード線ＷＬ（図３）の一部及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。これら複数の導電層１１０の組は、メモリセルアレイ層Ｌ_ＭＣＡ１に設けられる。これら２つの導電層１１０は、例えば図１４に例示する様に、それぞれ、一方又は他方のメモリホール領域Ｒ_ＭＨ、一方又は他方の第１フックアップ領域Ｒ_ＨＵ１（図１４では省略。図１０参照）、及び、第２フックアップ領域Ｒ_ＨＵ２の一部にわたってＸ方向に延伸する。これら２つの導電層１１０は、コンタクトＣＣ及び配線を介して電気的に接続されている。また、これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。尚、以下の説明では、この様な導電層１１０を、導電層２１０と呼ぶ場合がある。

【0088】

また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図３）の一部及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。これら複数の導電層１１０は、例えば図１５に例示する様に、メモリセルアレイ層Ｌ_ＭＣＡ２に設けられ、Ｘ方向において並ぶ２つのメモリホール領域Ｒ_ＭＨ、これらの間に設けられた２つの第１フックアップ領域Ｒ_ＨＵ１（図１５では省略。図１０参照）、及び、これらの間に設けられた第２フックアップ領域Ｒ_ＨＵ２にわたってＸ方向に延伸する。これら複数の導電層１１０は、２つのメモリホール領域Ｒ_ＭＨに設けられた２つの部分２２１と、これら２つの部分２２１の双方に接続された部分２２２と、を備える。２つの部分２２１は、部分２２２を介して電気的に接続されている。また、これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。尚、以下の説明では、この様な導電層１１０を、導電層２２０と呼ぶ場合がある。

【0089】

また、これよりも上方には、Ｘ方向に並ぶ一対の導電層１１０の組が、Ｚ方向に積層されている。これら複数の導電層１１０の組は、ワード線ＷＬ（図３）の一部及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。これら複数の導電層１１０の組は、メモリセルアレイ層Ｌ_ＭＣＡ２に設けられる。これら２つの導電層１１０は、例えば図１６に例示する様に、それぞれ、一方又は他方のメモリホール領域Ｒ_ＭＨ、一方又は他方の第１フックアップ領域Ｒ_ＨＵ１（図１６では省略。図１０参照）、及び、第２フックアップ領域Ｒ_ＨＵ２の一部にわたってＸ方向に延伸する。これら２つの導電層１１０は、コンタクトＣＣ及び配線を介して電気的に接続されている。また、これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。尚、以下の説明では、この様な導電層１１０を、導電層２３０と呼ぶ場合がある。

【0090】

また、これよりも上方に位置する一又は複数の導電層１１０は、メモリセルアレイ層Ｌ_ＭＣＡ２に設けられ、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図３）のゲート電極として機能する。これら複数の導電層１１０は、例えば図１７に例示する様に、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、例えば図１８に例示する様に、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。

【0091】

半導体層１２０は、例えば図１８に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５（図１９）が設けられている。

【0092】

半導体層１２０は、例えば図１１に示す様に、メモリセルアレイ層Ｌ_ＭＣＡ１に含まれる半導体領域１２０_Ｌと、メモリセルアレイ層Ｌ_ＭＣＡ２に含まれる半導体領域１２０_Ｕと、を備える。半導体層１２０の下端は、導電層１１２に接続されている。半導体層１２０の上端は、コンタクトＣｈ，Ｖｙを介して、ビット線ＢＬに接続されている。

【0093】

半導体領域１２０_Ｌは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０_Ｌの外周面は、それぞれメモリセルアレイ層Ｌ_ＭＣＡ１に含まれる複数の導電層１１０及び導電層１１１によって囲まれており、これら複数の導電層１１０及び導電層１１１と対向している。尚、半導体領域１２０_Ｌの下端部（例えば、メモリセルアレイ層Ｌ_ＭＣＡ１に含まれる複数の導電層１１０及び導電層１１１よりも下方に位置する部分）の直径は、半導体領域１２０_Ｌの上端部（例えば、メモリセルアレイ層Ｌ_ＭＣＡ１に含まれる複数の導電層１１０よりも上方に位置する部分）の直径よりも小さい。

【0094】

半導体領域１２０_Ｕは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０_Ｕの外周面は、それぞれメモリセルアレイ層Ｌ_ＭＣＡ２に含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。尚、半導体領域１２０_Ｕの下端部（例えば、メモリセルアレイ層Ｌ_ＭＣＡ２に含まれる複数の導電層１１０よりも下方に位置する部分）の直径は、半導体領域１２０_Ｕの上端部（例えば、メモリセルアレイ層Ｌ_ＭＣＡ２に含まれる複数の導電層１１０よりも上方に位置する部分）の直径及び上記半導体領域１２０_Ｌの上端部の直径よりも小さい。

【0095】

ゲート絶縁膜１３０（図１９）は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と導電層１１２との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。

【0096】

尚、図１９には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。

【0097】

［メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２の第１フックアップ領域Ｒ_ＨＵ１における構造］
図１７に示す様に、第１フックアップ領域Ｒ_ＨＵ１には、それぞれ、メモリブロックＢＬＫに対応して設けられたコンタクト接続小領域ｒ_ＣＣ１が設けられている。また、一部のメモリブロックＢＬＫに対応する領域には、コンタクト接続領域Ｒ_Ｃ４Ｔが設けられている。

【0098】

コンタクト接続小領域ｒ_ＣＣ１には、ドレイン側選択ゲート線ＳＧＤとして機能する複数の導電層１１０のＸ方向における端部が設けられている。また、コンタクト接続小領域ｒ_ＣＣ１には、Ｚ方向から見てマトリクス状に並ぶ複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

【0099】

Ｘ方向に並ぶ複数のコンタクトＣＣのうち、メモリホール領域Ｒ_ＭＨに最も近いものは、上方から数えて１番目の導電層１１０に接続されている。また、メモリホール領域Ｒ_ＭＨに２番目に近いものは、上方から数えて２番目の導電層１１０に接続されている。以下同様に、メモリホール領域Ｒ_ＭＨにａ（ａは自然数）番目に近いものは、上方から数えてａ番目の導電層１１０に接続されている。これら複数のコンタクトＣＣは、配線層Ｍ０等の配線ｍ０等、コンタクトＣ４、配線層Ｄ０，Ｄ１，Ｄ２中の配線ｄ０，ｄ１，ｄ２及びコンタクトＣＳを介して、トランジスタＴｒのドレイン電極に接続されている。

【0100】

また、第１フックアップ領域Ｒ_ＨＵ１には、コンタクトＣＣの近傍に設けられた支持構造ＨＲが設けられている。支持構造ＨＲは、例えば、Ｚ方向に延伸し、下端において導電層１１２に接続されている。支持構造ＨＲは、例えば酸化シリコン（ＳｉＯ_２）を含む。

【0101】

コンタクト接続領域Ｒ_Ｃ４Ｔには、Ｙ方向に並ぶ２つのブロック間絶縁層ＳＴの間においてＹ方向に並ぶ２つの絶縁層ＳＴ_Ｏが設けられている。また、これら２つの絶縁層ＳＴ_Ｏの間には、コンタクト接続小領域ｒ_Ｃ４Ｔが設けられている。また、ブロック間絶縁層ＳＴと絶縁層ＳＴ_Ｏとの間には、導電層接続小領域ｒ_１１０が設けられている。これらの領域は、ブロック間絶縁層ＳＴに沿ってＸ方向に延伸する。

【0102】

絶縁層ＳＴ_Ｏは、Ｚ方向に延伸し、下端において導電層１１２（図１１）に接続されている。絶縁層ＳＴ_Ｏは、例えば酸化シリコン（ＳｉＯ_２）を含む。

【0103】

コンタクト接続小領域ｒ_Ｃ４Ｔは、例えば図１１に示す様に、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、Ｚ方向に延伸する複数のコンタクトＣ４と、を備える。

【0104】

絶縁層１１０Ａは、Ｘ方向に延伸する略板状の絶縁層である。絶縁層１１０Ａは、窒化シリコン（ＳｉＮ）等の絶縁層を含んでいても良い。Ｚ方向に並ぶ複数の絶縁層１１０Ａの間には、酸化シリコン（ＳｉＯ_２）等の絶縁層が設けられている。

【0105】

コンタクトＣ４は、Ｘ方向に複数並んでいる。コンタクトＣ４は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。例えば図１１に示す様に、コンタクトＣ４の外周面は、それぞれ絶縁層１１０Ａ及び絶縁層１０１によって囲まれており、これらの絶縁層１１０Ａ及び絶縁層１０１に接続されている。コンタクトＣ４はＺ方向に延伸し、上端において配線層Ｍ０中の配線ｍ０と接続され、下端において配線層Ｄ２中の配線ｄ２と接続されている。

【0106】

導電層接続小領域ｒ_１１０は、例えば図１７に示す様に、Ｚ方向に並ぶ複数の導電層１１０の幅狭部１１０_Ｃ４Ｔを備える。

【0107】

［メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２の第２フックアップ領域Ｒ_ＨＵ２における構造］
図１２に示す様に、第２フックアップ領域Ｒ_ＨＵ２には、複数のメモリブロックＢＬＫに対応して、複数のコンタクト接続小領域ｒ_ＣＣ２と、複数の上記コンタクト接続領域Ｒ_Ｃ４Ｔと、が設けられている。

【0108】

コンタクト接続小領域ｒ_ＣＣ２には、ワード線ＷＬ又はソース側選択ゲート線ＳＧＳとして機能する複数の導電層１１０の一部が設けられている。また、コンタクト接続小領域ｒ_ＣＣ２には、Ｚ方向から見てＸ方向に並ぶ複数のコンタクトＣＣが設けられている。図２１に示す様に、これら複数のコンタクトＣＣはそれぞれ導電層１１０に接続されている。また、図２０に示す様に、これら複数のコンタクトＣＣは、配線層Ｍ０等の配線ｍ０等、コンタクトＣ４、配線層Ｄ０，Ｄ１，Ｄ２中の配線ｄ０，ｄ１，ｄ２及びコンタクトＣＳを介して、トランジスタＴｒのドレイン電極に接続されている。

【0109】

尚、図１３に示す様に、導電層２００の部分２０２は、コンタクト接続小領域ｒ_ＣＣ２に設けられた幅狭部１１０_ＣＣ２を備える。また、この幅狭部１１０_ＣＣ２とＹ方向において隣り合う領域には、開口１０２_ＣＣ２が設けられている。幅狭部１１０_ＣＣ２は、コンタクト接続領域Ｒ_Ｃ４Ｔ中の幅狭部１１０_Ｃ４Ｔと共に、Ｘ方向において隣り合う２つの部分２０１を導通させる。また、導電層２００には、１つのコンタクトＣＣのみが接続されている。開口１０２_ＣＣ２には、より下方に設けられた導電層１１０に接続されたコンタクトＣＣが設けられる。

【0110】

また、図１４に示す様に、Ｘ方向に並ぶ２つの導電層２１０の間には、図１３に例示した様な幅狭部１１０_ＣＣ２が設けられていない。また、これら２つの導電層２１０には、それぞれコンタクトＣＣが接続されている。また、これら２つの導電層２１０の間には、開口１０２_ＣＣ２が設けられている。開口１０２_ＣＣ２には、より下方に設けられた導電層１１０に接続されたコンタクトＣＣが設けられる。

【0111】

また、図１５に示す様に、導電層２２０の部分２２２は、コンタクト接続小領域ｒ_ＣＣ２に設けられた幅狭部１１０_ＣＣ２を備える。また、この幅狭部１１０_ＣＣ２とＹ方向において隣り合う領域には、開口１０２_ＣＣ２が設けられている。幅狭部１１０_ＣＣ２は、コンタクト接続領域Ｒ_Ｃ４Ｔ中の幅狭部１１０_Ｃ４Ｔと共に、Ｘ方向において隣り合う２つの部分２２１を導通させる。また、導電層２２０には、１つのコンタクトＣＣのみが接続されている。開口１０２_ＣＣ２には、より下方に設けられた導電層１１０に接続されたコンタクトＣＣが設けられる。

【0112】

また、図１６に示す様に、Ｘ方向に並ぶ２つの導電層２３０の間には、図１５に例示した様な幅狭部１１０_ＣＣ２が設けられていない。また、これら２つの導電層２３０には、それぞれコンタクトＣＣが接続されている。また、これら２つの導電層２３０の間には、開口１０２_ＣＣ２が設けられている。開口１０２_ＣＣ２には、より下方に設けられた導電層１１０に接続されたコンタクトＣＣが設けられる。

【0113】

［配線層Ｍ０等の構造］
図１１に示す様に、配線層Ｍ０に含まれる複数の配線は、例えば、メモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２中の構成及びトランジスタ層Ｌ_ＴＲ中の構成の少なくとも一方に、電気的に接続される。

【0114】

配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。

【0115】

複数の配線ｍ０のうちの一部は、ビット線ＢＬ（図３）として機能する。ビット線ＢＬは、例えば図１８に示す様に、Ｘ方向に並びＹ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、各ストリングユニットＳＵに含まれる１の半導体層１２０に接続されている。

【0116】

また、複数の配線ｍ０のうちの一部は、図１３～図１６に例示する配線ｍ０ａとして機能する。配線ｍ０ａは、上述したコンタクトＣＣとコンタクトＣ４との間の電流経路に設けられた配線であり、Ｙ方向に延伸する。

【0117】

また、上述の通り、配線層Ｍ０の上方には、更に配線層が設けられている。これらの配線層は、それぞれ、複数の配線を含む。これら複数の配線は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。

【0118】

これら複数の配線のうちの一部は、図１４及び図１６に例示する配線ｍ１ａとして機能する。配線ｍ１ａは、上述したコンタクトＣＣとコンタクトＣ４との間の電流経路に設けられた配線であり、Ｘ方向に延伸する。

【0119】

［メモリセルＭＣのしきい値電圧］
次に、図２２を参照して、メモリセルＭＣのしきい値電圧について説明する。

【0120】

図２２（ａ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図２２（ｂ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の一例を示す表である。図２２（ｃ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の他の例を示す表である。

【0121】

図２２（ａ）の例では、メモリセルＭＣのしきい値電圧が、８通りのステートに制御されている。Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}より小さい。また、例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧Ｖ_ＶＦＹＡより大きく、ベリファイ電圧Ｖ_ＶＦＹＢより小さい。また、例えば、Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧Ｖ_ＶＦＹＢより大きく、ベリファイ電圧Ｖ_ＶＦＹＣより小さい。以下同様に、Ｃステート～Ｆステートに制御されたメモリセルＭＣのしきい値電圧は、それぞれ、ベリファイ電圧Ｖ_ＶＦＹＣ～ベリファイ電圧Ｖ_ＶＦＹＦより大きく、ベリファイ電圧Ｖ_ＶＦＹＤ～ベリファイ電圧Ｖ_ＶＦＹＧより小さい。また、例えば、Ｇステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧Ｖ_ＶＦＹＧより大きく、読出パス電圧Ｖ_ＲＥＡＤより小さい。

【0122】

また、図２２（ａ）の例では、Ｅｒステートに対応するしきい値分布とＡステートに対応するしきい値分布との間に、読出電圧Ｖ_ＣＧＡＲが設定されている。また、Ａステートに対応するしきい値分布とＢステートに対応するしきい値分布との間に、読出電圧Ｖ_ＣＧＢＲが設定されている。以下同様に、Ｂステートに対応するしきい値分布とＣステートに対応するしきい値分布との間～Ｆステートに対応するしきい値分布とＧステートに対応するしきい値分布との間に、それぞれ、読出電圧Ｖ_ＣＧＢＲ～読出電圧Ｖ_ＣＧＧＲが設定されている。

【0123】

例えば、Ｅｒステートは、最も低いしきい値電圧に対応している。ＥｒステートのメモリセルＭＣは、例えば、消去状態のメモリセルＭＣである。ＥｒステートのメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。

【0124】

また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＡステートのメモリセルＭＣには、例えば、データ“１０１”が割り当てられる。

【0125】

また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＢステートのメモリセルＭＣには、例えば、データ“００１”が割り当てられる。

【0126】

以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらのステートのメモリセルＭＣには、例えば、データ“０１１”，“０１０”，“１１０”，“１００”，“０００”が割り当てられる。

【0127】

尚、図２２（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧Ｖ_ＣＧＤＲによって判別可能であり、中位ビットのデータは３つの読出電圧Ｖ_ＣＧＡＲ，Ｖ_ＣＧＣＲ，Ｖ_ＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧Ｖ_ＣＧＢＲ，Ｖ_ＣＧＥＲ，Ｖ_ＣＧＧＲによって判別可能である。

【0128】

尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。

【0129】

例えば、図２２（ｃ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧Ｖ_ＣＧＤＲによって判別可能であり、中位ビットのデータは２つの読出電圧Ｖ_ＣＧＢＲ，Ｖ_ＣＧＦＲによって判別可能であり、上位ビットのデータは４つの読出電圧Ｖ_ＣＧＡＲ，Ｖ_ＣＧＣＲ，Ｖ_ＣＧＥＲ，Ｖ_ＣＧＧＲによって判別可能である。

【0130】

［読出動作］
次に、本実施形態に係る半導体記憶装置の読出動作について説明する。

【0131】

図２３は、読出動作について説明するための模式的な断面図である。図２４は、読出動作について説明するためのタイミングチャートである。

【0132】

尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬ_Ｓと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬ_Ｕと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬ_Ｓに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読出動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。

【0133】

読出動作のタイミングｔ１０１においては、例えば図２４に示す様に、非選択ワード線ＷＬ_Ｕに読出パス電圧Ｖ_ＲＥＡＤを供給して、非選択メモリセルＭＣをＯＮ状態とする。また、選択ワード線ＷＬ_Ｓに、読み出しに使用する読出電圧（図２２を参照して説明した読出電圧Ｖ_ＣＧＡＲ～Ｖ_ＣＧＧＲのいずれか）又はそれよりも大きい電圧を供給する。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧Ｖ_ＳＧを供給する。電圧Ｖ_ＳＧは、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域に電子のチャネルが形成され、これによって選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）がＯＮ状態となる程度の大きさを有する。

【0134】

読出動作のタイミングｔ１０１～タイミングｔ１０２の間には、待ち時間Ｔａが設けられている。待ち時間Ｔａは、例えば、選択ワード線ＷＬ_Ｓを充電するための待ち時間である。

【0135】

読出動作のタイミングｔ１０２においては、選択ワード線ＷＬ_Ｓに、読み出しに使用する読出電圧（図２２を参照して説明した読出電圧Ｖ_ＣＧＡＲ～Ｖ_ＣＧＧＲのいずれか）を供給する。これにより、例えば図２３に示す様に、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。

【0136】

読出動作のタイミングｔ１０３においては、例えば、ビット線ＢＬの充電等を行う。例えば、図９のラッチ回路ＳＤＬに“Ｈ”をラッチさせ、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｈ，Ｈ”とする。これにより、ビット線ＢＬ及びセンスノードＳＥＮに電圧Ｖ_ＤＤが供給され、これらの充電が開始される。また、例えば、ソース線ＳＬ（図３）に電圧Ｖ_ＳＲＣを供給して、これらの充電を開始する。電圧Ｖ_ＳＲＣは、例えば、接地電圧Ｖ_ＳＳと同程度の大きさを有する。電圧Ｖ_ＳＲＣは、例えば、接地電圧Ｖ_ＳＳよりわずかに大きく、且つ、電圧Ｖ_ＤＤより十分小さい電圧でも良い。

【0137】

読出動作のタイミングｔ１０３～タイミングｔ１０４の間には、待ち時間Ｔｂが設けられている。待ち時間Ｔｂは、例えば、ビット線ＢＬの電流を収束させるための待ち時間である。

【0138】

読出動作のタイミングｔ１０４においては、例えば、信号線ＢＬＣの電圧を減少させる。この際、信号線ＢＬＣの電圧は、信号線ＢＬＣに接続されたクランプトランジスタ４４（図９）がＯＮ状態のまま維持される程度の電圧に調整される。

【0139】

読出動作のタイミングｔ１０４～タイミングｔ１０５（図２４）の間には、待ち時間Ｔｃが設けられている。待ち時間Ｔｃは、例えば、ビット線ＢＬの電流を安定させるための待ち時間である。以下、待ち時間Ｔｃを、「安定待ち時間」と呼ぶ場合がある。

【0140】

読出動作のタイミングｔ１０５においては、センスアンプモジュールＳＡＭ（図２）によって、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、このメモリセルＭＣの状態を示すデータを取得する。以下、この様な動作を、センス動作と呼ぶ場合がある。センス動作においては、例えば、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸ（図９）の状態を“Ｌ，Ｈ，Ｈ，Ｈ，Ｌ，Ｌ”とする。これにより、ＯＮ状態の選択メモリセルＭＣに接続されたセンスノードＳＥＮの電荷はビット線ＢＬを介して放出され、このセンスノードの電圧は低下する。一方、ＯＦＦ状態の選択メモリセルＭＣに接続されたセンスノードＳＥＮの電荷は維持され、このセンスノードの電圧は維持される。

【0141】

読出動作のタイミングｔ１０５～タイミングｔ１０６（図２４）の間には、待ち時間Ｔｄが設けられている。待ち時間Ｔｄは、例えば、メモリセルＭＣの状態を検出するための待ち時間である。以下、待ち時間Ｔｄを、「センス時間」と呼ぶ場合がある。

【0142】

読出動作のタイミングｔ１０６においては、センス動作を終了する。例えば、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸ（図９）の状態を“Ｌ，Ｌ，Ｌ，Ｌ，Ｌ，Ｌ”とする。これにより、センスノードＳＥＮがビット線ＢＬから電気的に切り離される。また、ビット線ＢＬへの電流の供給が終了する。

【0143】

尚、図示は省略するものの、読出動作のタイミングｔ１０６以降の所定のタイミングにおいては、充電トランジスタ５５（図９）によって配線ＬＢＵＳが充電され、その後、信号線ＳＴＢが一時的に“Ｈ”状態とされる。ここで、センストランジスタ４１は、センスノードＳＥＮの電荷に応じてＯＮ状態又はＯＦＦ状態となっている。従って、配線ＬＢＵＳの電圧は、センスノードＳＥＮの電荷に応じて“Ｈ”状態又は“Ｌ”状態となる。その後、ラッチ回路ＳＤＬ又はラッチ回路ＤＬ０～ＤＬｎ_Ｌのいずれかによって、配線ＬＢＵＳのデータがラッチされる。

【0144】

読出動作のタイミングｔ１０７においては、選択ワード線ＷＬ_Ｓ、非選択ワード線ＷＬ_Ｕ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧Ｖ_ＳＳを供給する。

【0145】

尚、図２４においては、読出動作において、選択ワード線ＷＬ_Ｓに一つの読出電圧Ｖ_ＣＧＤＲのみが供給され、この状態でセンス動作が１回実行される例を説明した。この様な動作は、例えば、図２２（ｂ）に示す様な態様でデータが割り当てられており、且つ、下位ビットのデータを判別する場合に実行される。

【0146】

例えば、中位ビットのデータを判別する場合には、選択ワード線ＷＬ_Ｓに読出電圧Ｖ_ＣＧＡＲが供給され、この状態でセンス動作が１回実行される。また、選択ワード線ＷＬ_Ｓに読出電圧Ｖ_ＣＧＣＲが供給され、この状態でセンス動作が１回実行される。また、選択ワード線ＷＬ_Ｓに読出電圧Ｖ_ＣＧＦＲが供給され、この状態でセンス動作が１回実行される。

【0147】

例えば、上位ビットのデータを判別する場合には、選択ワード線ＷＬ_Ｓに読出電圧Ｖ_ＣＧＢＲが供給され、この状態でセンス動作が１回実行される。また、選択ワード線ＷＬ_Ｓに読出電圧Ｖ_ＣＧＥＲが供給され、この状態でセンス動作が１回実行される。また、選択ワード線ＷＬ_Ｓに読出電圧Ｖ_ＣＧＧＲが供給され、この状態でセンス動作が１回実行される。

【0148】

［読出動作における配線抵抗のバラつき］
図１３及び図１５を参照して説明した様に、導電層２００，２２０は、２つのメモリホール領域Ｒ_ＭＨに設けられた２つの部分２０１，２２１と、これら２つの部分２０１，２２１の双方に接続された部分２０２，２２２と、を備える。また、２つの部分２０１，２２１は、部分２０２，２２２を介して電気的に接続されている。

【0149】

また、図１４及び図１６を参照して説明した様に、Ｘ方向に並ぶ２つの導電層２１０又はＸ方向に並ぶ２つの導電層２３０は、Ｘ方向において離間しており、コンタクトＣＣ及び配線ｍ０ａ，ｍ１ａを介して電気的に接続されている。

【0150】

ここで、複数の導電層１１０は、製造工程の都合上、タングステン（Ｗ）やモリブデン（Ｍｏ）等、耐熱性の高い材料を含んでいる。一方、配線ｍ０ａ，ｍ１ａは、銅（Ｃｕ）等、導電性の高い材料を含んでいる。この様な構成においては、例えば、導電層２００の２つの部分２０１の間の配線抵抗、及び、導電層２２０の２つの部分２２１の間の配線抵抗は、Ｘ方向において並ぶ２つの導電層２１０の間の配線抵抗、及び、Ｘ方向において並ぶ２つの導電層２３０の間の配線抵抗よりも大きい。

【0151】

ここで、例えば、導電層２００又は導電層２２０が選択ワード線ＷＬ_Ｓである場合を考慮して読出動作の動作パラメータを設定した場合、いずれかの導電層２１０又はいずれかの導電層２３０が選択ワード線ＷＬ_Ｓになった場合に、ＯＦＦ状態と判定されるべき選択メモリセルＭＣがＯＮ状態と判定されてしまう場合がある。

【0152】

［動作パラメータの調整］
第１実施形態においては、導電層２００又は導電層２２０が選択ワード線ＷＬ_Ｓである場合に、読出動作において動作パラメータＡを使用する。また、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合に、読出動作において動作パラメータＢを使用する。動作パラメータＢの少なくとも一部は、動作パラメータＡと異なる。

【0153】

動作パラメータＡ，Ｂには、例えば、図２４等を参照して説明した待ち時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｄが含まれる。

【0154】

動作パラメータＢにおける待ち時間Ｔａは、動作パラメータＡにおける待ち時間Ｔａより短くても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の読出動作において、選択ワード線ＷＬ_Ｓの過剰な充電を抑えることが可能である。尚、動作パラメータＢにおける待ち時間Ｔａは、動作パラメータＡにおける待ち時間Ｔａと同じであっても良い。

【0155】

動作パラメータＢにおける待ち時間Ｔｂは、動作パラメータＡにおける待ち時間Ｔｂより長くても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の読出動作において、選択ワード線ＷＬ_Ｓの過剰な充電の影響が打ち消される程度までビット線ＢＬの電流を抑えることが可能である。尚、動作パラメータＢにおける待ち時間Ｔｂは、動作パラメータＡにおける待ち時間Ｔｂと同じであっても良い。

【0156】

動作パラメータＢにおける待ち時間Ｔｃは、動作パラメータＡにおける待ち時間Ｔｃより長くても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の読出動作において、選択ワード線ＷＬ_Ｓの過剰な充電の影響が打ち消される程度までセル電流を安定させることが可能である。尚、動作パラメータＢにおける待ち時間Ｔｃは、動作パラメータＡにおける待ち時間Ｔｃと同じであっても良い。

【0157】

動作パラメータＢにおける待ち時間Ｔｄ（センス時間）は、動作パラメータＡにおける待ち時間Ｔｄ（センス時間）より短くても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の読出動作において、センスノードＳＥＮにおける電荷の減少量を、選択ワード線ＷＬ_Ｓの過剰な充電の影響が打ち消される程度まで抑えることが可能である。尚、動作パラメータＢにおける待ち時間Ｔｄは、動作パラメータＡにおける待ち時間Ｔｄと同じであっても良い。

【0158】

また、動作パラメータＡ，Ｂには、例えば、タイミングｔ１０１～ｔ１０２の間に選択ワード線ＷＬ_Ｓに供給される電圧が含まれる。例えば、動作パラメータＡを使用する場合、この電圧は、電圧Ｖａ０であっても良い。また、動作パラメータＢを使用する場合、この電圧は、電圧Ｖａ１であっても良い。電圧Ｖａ０，Ｖａ１は、読出電圧（図２４の例では、読出電圧Ｖ_ＣＧＤＲ）以上の大きさを有する。電圧Ｖａ１は、電圧Ｖａ０より小さくても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の読出動作において、選択ワード線ＷＬ_Ｓの過剰な充電を抑えることが可能である。尚、電圧Ｖａ１は、電圧Ｖａ０と同じであっても良い。

【0159】

また、動作パラメータＡ，Ｂには、例えば、タイミングｔ１０３～ｔ１０４の間に信号線ＢＬＣに供給される電圧が含まれる。例えば、動作パラメータＡを使用する場合、この電圧は、電圧Ｖｂ０であっても良い。また、動作パラメータＢを使用する場合、この電圧は、電圧Ｖｂ１であっても良い。電圧Ｖｂ１は、電圧Ｖｂ０より大きくても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の読出動作において、選択ワード線ＷＬ_Ｓの過剰な充電の影響が打ち消される程度までビット線ＢＬの電流を抑えることが可能である。尚、電圧Ｖｂ１は、電圧Ｖｂ０と同じであっても良い。

【0160】

本実施形態においては、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の読出動作における動作パラメータＢが、導電層２００又は導電層２２０が選択ワード線ＷＬ_Ｓである場合の動作パラメータＡと異なる様に調整している。これにより、これらの場合の読出動作とセル特性が揃えられ、半導体記憶装置の品質が向上する。

【0161】

尚、動作パラメータＡ，Ｂにおいて、待ち時間Ｔａを異ならせたり、電圧Ｖａ０，Ｖａ１の大きさを異ならせたりした場合には、動作パラメータＢにおける待ち時間Ｔｃを動作パラメータＡにおける待ち時間Ｔｃよりも長くする必要が無い。従って、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の読出動作に要する時間を小さくすることが出来る。

【0162】

［第２実施形態］
次に、図２５を参照して、第２実施形態に係る半導体記憶装置について説明する。図２５は、同半導体記憶装置の読出動作について説明するためのタイミングチャートである。

【0163】

第１実施形態では、図２４を参照して、読出動作の実行方法を例示した。しかしながら、この様な方法はあくまでも例示に過ぎず、読出動作の実行方法は適宜調整可能である。

【0164】

例えば、第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。また、第２実施形態に係る読出動作は、基本的には第１実施形態に係る読出動作と同様に実行される。

【0165】

ただし、第２実施形態に係る読出動作においては、タイミングｔ１０１において、選択ワード線ＷＬ_Ｓに読出パス電圧Ｖ_ＲＥＡＤが供給される。

【0166】

また、第２実施形態に係る読出動作においては、タイミングｔ１０２において、選択ワード線ＷＬ_Ｓに読出電圧（図２５の例では、読出電圧Ｖ_ＣＧＤＲ）以下の電圧が供給される。

【0167】

また、第２実施形態に係る読出動作においては、タイミングｔ１０２～タイミングｔ１０３の間に、待ち時間Ｔｅが設けられている。待ち時間Ｔｅは、例えば、選択ワード線ＷＬ_Ｓの電荷を放電するための待ち時間である。

【0168】

また、第２実施形態に係る読出動作においては、タイミングｔ１０３において、選択ワード線ＷＬ_Ｓに読出電圧が供給される。

【0169】

また、第２実施形態に係る動作パラメータＡ，Ｂには、例えば、待ち時間Ｔｅが含まれる。

【0170】

動作パラメータＢにおける待ち時間Ｔｅは、動作パラメータＡにおける待ち時間Ｔｅより短くても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の読出動作において、選択ワード線ＷＬ_Ｓの過剰な放電を抑えることが可能である。尚、動作パラメータＡ，Ｂの間で時間Ｔｅ以外のパラメータを異ならせる場合、動作パラメータＢにおける待ち時間Ｔｅは、動作パラメータＡにおける待ち時間Ｔｅと同じであっても良い。

【0171】

また、第２実施形態に係る動作パラメータＡ，Ｂには、例えば、タイミングｔ１０２～ｔ１０３の間に選択ワード線ＷＬ_Ｓに供給される電圧が含まれる。例えば、動作パラメータＡを使用する場合、この電圧は、電圧Ｖｅ０であっても良い。また、動作パラメータＢを使用する場合、この電圧は、電圧Ｖｅ１であっても良い。電圧Ｖｅ０，Ｖｅ１は、読出電圧（図２５の例では、読出電圧Ｖ_ＣＧＤＲ）以下の大きさを有する。電圧Ｖｅ１は、電圧Ｖｅ０より大きくても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の読出動作において、選択ワード線ＷＬ_Ｓの過剰な放電を抑えることが可能である。尚、電圧Ｖｅ１は、電圧Ｖｅ０と同じであっても良い。

【0172】

［第３実施形態］
次に、図２６～図３０を参照して、第３実施形態に係る半導体記憶装置について説明する。

【0173】

第１実施形態及び第２実施形態では、読出動作に使用される動作パラメータを調整する例について説明した。しかしながら、この様な態様はあくまでも例示に過ぎず、どの動作において使用される動作パラメータを調整するかは、適宜調整可能である。

【0174】

例えば、第３実施形態に係る半導体記憶装置は、基本的には第１実施形態又は第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置においては、書込動作において使用される動作パラメータを調整する。尚、第３実施形態に係る半導体記憶装置の読出動作に際しては、第１実施形態又は第２実施形態と同様の態様で動作パラメータを調整しても良いし、動作パラメータを調整しなくても良い。

【0175】

［書込動作］
次に、本実施形態に係る半導体記憶装置の書込動作について説明する。

【0176】

図２６は、書込動作について説明するためのフローチャートである。図２７は、書込動作に含まれるプログラム動作について説明するための模式的な断面図である。図２８は、書込動作に含まれるベリファイ動作について説明するための模式的な断面図である。図２９及び図３０は、書込動作について説明するためのタイミングチャートである。

【0177】

ステップＳ１０１においては、例えば図２６に示す様に、ループ回数ｎ_Ｗが１に設定される。ループ回数ｎ_Ｗは、書込ループの回数を示す変数である。また、例えば、センスアンプユニットＳＡＵ（図９）のラッチ回路ＤＬ０～ＤＬｎ_Ｌに、メモリセルＭＣに書き込まれるユーザデータがラッチされる。

【0178】

ステップＳ１０２においては、プログラム動作が実行される。プログラム動作は、選択ワード線ＷＬ_Ｓにプログラム電圧を供給してメモリセルＭＣのしきい値電圧を増大させる動作である。この動作は、例えば、図２９のタイミングｔ１２１からタイミングｔ１２５にかけて実行される。

【0179】

プログラム動作のタイミングｔ１２１においては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものに接続されたビット線ＢＬ_Ｗに電圧Ｖ_ＳＲＣを供給し、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないものに接続されたビット線ＢＬ_Ｐに電圧Ｖ_ＤＤを供給する。例えば、ビット線ＢＬ_Ｗに対応するラッチ回路ＳＤＬ（図９）に“Ｌ”をラッチさせ、ビット線ＢＬ_Ｐに対応するラッチ回路ＳＤＬ（図９）に“Ｈ”をラッチさせる。また、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｌ，Ｈ”とする。以下、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものを「書込メモリセルＭＣ」と呼び、しきい値電圧の調整を行わないものを「禁止メモリセルＭＣ」と呼ぶ場合がある。

【0180】

プログラム動作のタイミングｔ１２２においては、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕに書込パス電圧Ｖ_ＰＡＳＳが供給される。また、ドレイン側選択ゲート線ＳＧＤに、電圧Ｖ_ＳＧＤが供給される。書込パス電圧Ｖ_ＰＡＳＳは、例えば、図２２を参照して説明した読出パス電圧Ｖ_ＲＥＡＤ以上の大きさを有する。電圧Ｖ_ＳＧＤは、図２３、図２４を参照して説明した電圧Ｖ_ＳＧよりも小さく、ビット線ＢＬの電圧に応じてドレイン側選択トランジスタＳＴＤがＯＮ状態又はＯＦＦ状態となる程度の大きさを有する。

【0181】

プログラム動作のタイミングｔ１２３においては、選択ワード線ＷＬ_Ｓにプログラム電圧Ｖ_ＰＧＭを供給する。プログラム電圧Ｖ_ＰＧＭは、書込パス電圧Ｖ_ＰＡＳＳよりも大きい。

【0182】

ここで、例えば図２７に示す様に、ビット線ＢＬ_Ｗに接続された半導体層１２０のチャネルには、電圧Ｖ_ＳＲＣが供給されている。この様な半導体層１２０と選択ワード線ＷＬ_Ｓとの間には、比較的大きい電界が発生する。これにより、半導体層１２０のチャネル中の電子がトンネル絶縁膜１３１（図１９）を介して電荷蓄積膜１３２（図１９）中にトンネルする。これにより、書込メモリセルＭＣのしきい値電圧が増大する。

【0183】

また、ビット線ＢＬ_Ｐに接続された半導体層１２０のチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬ_Ｕとの容量結合によって書込パス電圧Ｖ_ＰＡＳＳ程度まで上昇している。この様な半導体層１２０と選択ワード線ＷＬ_Ｓとの間には、上記したいずれの電界よりも小さい電界しか発生しない。従って、半導体層１２０のチャネル中の電子は電荷蓄積膜１３２（図１９）中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない。

【0184】

プログラム動作のタイミングｔ１２３～タイミングｔ１２４の間には、待ち時間Ｔｆが設けられている。待ち時間Ｔｆは、例えば、書込メモリセルＭＣのしきい値電圧を増大させるための待ち時間である。

【0185】

プログラム動作のタイミングｔ１２４においては、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕに書込パス電圧Ｖ_ＰＡＳＳを供給する。

【0186】

プログラム動作のタイミングｔ１２５においては、選択ワード線ＷＬ_Ｓ、非選択ワード線ＷＬ_Ｕ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧Ｖ_ＳＳを供給する。

【0187】

ステップＳ１０３（図２６）では、ベリファイ動作を行う。

【0188】

ベリファイ動作のタイミングｔ１３１においては、例えば図２９に示す様に、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕに読出パス電圧Ｖ_ＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧Ｖ_ＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。

【0189】

ベリファイ動作のタイミングｔ１３２においては、選択ワード線ＷＬ_Ｓに、所定のベリファイ電圧（図２２を参照して説明したベリファイ電圧Ｖ_ＶＦＹＡ～Ｖ_ＶＦＹＧのいずれか）を供給する。これにより、例えば図２８に示す様に、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。

【0190】

また、タイミングｔ１３２においては、例えば、ビット線ＢＬの充電等を行う。この際、例えば、ラッチ回路ＤＬ０～ＤＬｎ_Ｌ内のデータに基づき、特定のステート（図２９の例では、Ａステート）に対応するメモリセルＭＣに接続されたビット線ＢＬ（図２９の例では、ビット線ＢＬ_Ａ）に電圧Ｖ_ＤＤを供給し、その他のビット線ＢＬには電圧Ｖ_ＳＲＣを供給する。

【0191】

ベリファイ動作のタイミングｔ１３３～タイミングｔ１３４においては、例えば図２９に示す様に、センス動作を実行する。この際、ラッチ回路ＤＬ０～ＤＬｎ_Ｌに、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータ等をラッチさせても良い。

【0192】

ベリファイ動作のタイミングｔ１３５～タイミングｔ１３７においては、他のステートのメモリセルＭＣ（図２９の例では、Ｂステート）について、タイミングｔ１３２～タイミングｔ１３４と同様の処理を行う。尚、図２９においては、Ｂステートに対応するメモリセルＭＣに接続されたビット線ＢＬを、ビット線ＢＬ_Ｂと記載している。

【0193】

ベリファイ動作のタイミングｔ１３８～タイミングｔ１４０においては、他のステートのメモリセルＭＣ（図２９の例では、Ｃステート）について、タイミングｔ１３２～タイミングｔ１３４と同様の処理を行う。尚、図２９においては、Ｃステートに対応するメモリセルＭＣに接続されたビット線ＢＬを、ビット線ＢＬ_Ｃと記載している。

【0194】

タイミングｔ１４１においては、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕに読出パス電圧Ｖ_ＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧Ｖ_ＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。

【0195】

ベリファイ動作のタイミングｔ１４２においては、選択ワード線ＷＬ_Ｓ、非選択ワード線ＷＬ_Ｕ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧Ｖ_ＳＳを供給する。

【0196】

その後、ラッチ回路ＳＤＬにラッチされたデータを図示しないカウンタ回路に転送する。カウンタ回路は、しきい値電圧が目標値に到達したメモリセルＭＣの数、又は、しきい値電圧が目標値に到達していないメモリセルＭＣの数を計数する。

【0197】

尚、図２９の例では、ベリファイ動作において選択ワード線ＷＬ_Ｓに３通りのベリファイ電圧Ｖ_ＶＦＹＡ，Ｖ_ＶＦＹＢ，Ｖ_ＶＦＹＣが供給される例を示した。しかしながら、ベリファイ動作において選択ワード線ＷＬ_Ｓに供給されるベリファイ電圧の数は、２通り以下でも良いし、４通り以上でも良いし、例えば図３０に例示する様に、ループ回数ｎ_Ｗに応じて変化しても良い。

【0198】

ステップＳ１０４（図２６）では、ベリファイ動作の結果を判定する。例えば、上記カウンタ回路を参照して、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、しきい値電圧が目標値に到達していないメモリセルＭＣの数が一定数以下であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。

【0199】

ステップＳ１０５では、ループ回数ｎ_Ｗが所定の回数Ｎ_Ｗに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。

【0200】

ステップＳ１０６では、ループ回数ｎ_Ｗに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム電圧Ｖ_ＰＧＭに所定の電圧ｄＶを加算する。従って、例えば図３０に示す様に、プログラム電圧Ｖ_ＰＧＭは、ループ回数ｎ_Ｗの増大と共に増大する。

【0201】

ステップＳ１０７では、ステータスレジスタＳＴＲ（図２）に、書込動作が正常に終了した旨のステータスデータＤ_ＳＴを格納し、書込動作を終了する。尚、ステータスデータＤ_ＳＴは、ステータスリード動作に応じてコントローラダイＣＤ（図１）に出力される。

【0202】

ステップＳ１０８では、ステータスレジスタＳＴＲ（図２）に、書込動作が正常に終了しなかった旨のステータスデータＤ_ＳＴを格納し、書込動作を終了する。

【0203】

［書込動作における配線抵抗のバラつき］
上述の通り、導電層２００の２つの部分２０１（図１３）の間の配線抵抗、及び、導電層２２０の２つの部分２２１（図１５）の間の配線抵抗は、Ｘ方向において並ぶ２つの導電層２１０（図１４）の間の配線抵抗、及び、Ｘ方向において並ぶ２つの導電層２３０（図１６）の間の配線抵抗よりも大きい。

【0204】

ここで、例えば、導電層２００又は導電層２２０が選択ワード線ＷＬ_Ｓである場合を考慮して書込動作の動作パラメータを設定した場合、いずれかの導電層２１０又はいずれかの導電層２３０が選択ワード線ＷＬ_Ｓになった場合に、選択メモリセルＭＣのしきい値電圧が、必要以上に増大してしまう場合がある。

【0205】

［動作パラメータの調整］
第３実施形態に係る半導体記憶装置においては、導電層２００又は導電層２２０が選択ワード線ＷＬ_Ｓである場合には、書込動作において、動作パラメータＣを使用する。また、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合には、読出動作において、動作パラメータＤを使用する。動作パラメータＤの少なくとも一部は、動作パラメータＣと異なる。

【0206】

動作パラメータＣ，Ｄには、例えば、図２９を参照して説明した待ち時間Ｔｆが含まれる。

【0207】

動作パラメータＤにおける待ち時間Ｔｆは、動作パラメータＣにおける待ち時間Ｔｆより短くても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の書込動作において、選択メモリセルＭＣのしきい値電圧の増大量を抑えることが可能である。尚、動作パラメータＤにおける待ち時間Ｔｆは、動作パラメータＣにおける待ち時間Ｔｆと同じであっても良い。

【0208】

また、動作パラメータＣ，Ｄには、例えば、プログラム電圧Ｖ_ＰＧＭの初期値（ループ回数ｎ_Ｗが１である場合のプログラム電圧Ｖ_ＰＧＭ）が含まれる。例えば図３０に示す様に、動作パラメータＣを使用する場合、この電圧は、電圧Ｖｆ０であっても良い。また、動作パラメータＤを使用する場合、この電圧は、電圧Ｖｆ１であっても良い。電圧Ｖｆ１は、電圧Ｖｆ０より小さくても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の書込動作において、選択メモリセルＭＣのしきい値電圧の増大量を抑えることが可能である。尚、電圧Ｖｆ１は、電圧Ｖｆ０と同じであっても良い。

【0209】

［第４実施形態］
次に、図３１を参照して、第４実施形態に係る半導体記憶装置について説明する。図３１は、同半導体記憶装置の書込動作について説明するためのタイミングチャートである。

【0210】

第３実施形態では、図２６～図３０を参照して、書込動作の実行方法を例示した。しかしながら、この様な方法はあくまでも例示に過ぎず、書込動作の実行方法は適宜調整可能である。

【0211】

例えば、第４実施形態に係る半導体記憶装置は、基本的には第３実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る書込動作は、第３実施形態に係る書込動作と異なる。第４実施形態に係る書込動作は、基本的には第３実施形態に係る書込動作と同様に実行される。

【0212】

ただし、第４実施形態に係る書込動作においては、タイミングｔ１３２において、選択ワード線ＷＬ_Ｓに、ベリファイ動作において最初に使用されるベリファイ電圧（図３１の例では、ベリファイ電圧Ｖ_ＶＦＹＡ）又はそれよりも小さい電圧が供給される。

【0213】

また、第４実施形態に係る書込動作においては、タイミングｔ１３２～タイミングｔ２３１の間に、待ち時間Ｔｅ´が設けられている。待ち時間Ｔｅ´は、例えば、選択ワード線ＷＬ_Ｓの電荷を放電するための待ち時間である。

【0214】

また、第４実施形態に係る書込動作においては、タイミングｔ２３１，ｔ２３３，ｔ２３５において、選択ワード線ＷＬ_Ｓに、ベリファイ電圧（図３１の例では、ベリファイ電圧Ｖ_ＶＦＹＡ，Ｖ_ＶＦＹＢ，Ｖ_ＶＦＹＣ）が供給される。

【0215】

また、第４実施形態に係る書込動作においては、タイミングｔ１３２～タイミングｔ２３２の間、タイミングｔ１３５～タイミングｔ２３４の間、及び、タイミングｔ１３８～タイミングｔ２３６の間に、待ち時間Ｔｂ´が設けられている。待ち時間Ｔｂ´は、例えば、ビット線ＢＬの電流を収束させるための待ち時間である。

【0216】

また、第４実施形態に係る書込動作においては、タイミングｔ２３２，ｔ２３４，ｔ２３６において、信号線ＢＬＣの電圧を減少させる。この際、信号線ＢＬＣの電圧は、信号線ＢＬＣに接続されたクランプトランジスタ４４（図９）がＯＮ状態のまま維持される程度の電圧に調整される。

【0217】

また、第４実施形態に係る書込動作においては、タイミングｔ２３２～タイミングｔ１３３の間、タイミングｔ２３４～タイミングｔ１３６の間、及び、タイミングｔ２３６～タイミングｔ１３９の間に、待ち時間Ｔｃ´が設けられている。待ち時間Ｔｃ´は、例えば、ビット線ＢＬの電流を安定させるための待ち時間である。以下、待ち時間Ｔｃ´を、「安定待ち時間」と呼ぶ場合がある。

【0218】

また、第４実施形態に係る書込動作においては、タイミングｔ１３３～タイミングｔ１３４の間、タイミングｔ１３６～タイミングｔ１３７の間、及び、タイミングｔ１３９～タイミングｔ１４０の間に、待ち時間Ｔｄ´が設けられている。待ち時間Ｔｄ´は、例えば、メモリセルＭＣの状態を検出するための待ち時間である。以下、待ち時間Ｔｄ´を、「センス時間」と呼ぶ場合がある。

【0219】

また、第４実施形態に係る書込動作においては、タイミングｔ１３５，ｔ１３８において、選択ワード線ＷＬ_Ｓに、ベリファイ動作において次に使用されるベリファイ電圧（図３１の例では、ベリファイ電圧Ｖ_ＶＦＹＢ，Ｖ_ＶＦＹＣ）又はそれよりも大きい電圧が供給される。

【0220】

また、第４実施形態に係る書込動作においては、タイミングｔ１３５～タイミングｔ２３３の間、及び、タイミングｔ１３８～タイミングｔ２３５の間に、待ち時間Ｔａ´が設けられている。待ち時間Ｔａ´は、例えば、選択ワード線ＷＬ_Ｓを充電するための待ち時間である。

【0221】

また、第４実施形態に係る動作パラメータＣ，Ｄには、例えば、待ち時間Ｔａ´，Ｔｂ´，Ｔｃ´，Ｔｄ´，Ｔｅ´が含まれる。

【0222】

動作パラメータＤにおける待ち時間Ｔａ´は、動作パラメータＣにおける待ち時間Ｔａ´より短くても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の書込動作において、選択ワード線ＷＬ_Ｓの過剰な充電を抑えることが可能である。尚、動作パラメータＤにおける待ち時間Ｔａ´は、動作パラメータＣにおける待ち時間Ｔａ´と同じであっても良い。

【0223】

動作パラメータＤにおける待ち時間Ｔｂ´は、動作パラメータＣにおける待ち時間Ｔｂ´より長くても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の書込動作において、選択ワード線ＷＬ_Ｓの過剰な充電の影響が打ち消される程度までビット線ＢＬの電流を抑えることが可能である。尚、動作パラメータＤにおける待ち時間Ｔｂ´は、動作パラメータＣにおける待ち時間Ｔｂ´と同じであっても良い。

【0224】

動作パラメータＤにおける待ち時間Ｔｃ´は、動作パラメータＣにおける待ち時間Ｔｃ´より長くても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の書込動作において、選択ワード線ＷＬ_Ｓの過剰な充電の影響が打ち消される程度までセル電流を安定させることが可能である。尚、動作パラメータＤにおける待ち時間Ｔｃ´は、動作パラメータＣにおける待ち時間Ｔｃ´と同じであっても良い。

【0225】

動作パラメータＤにおける待ち時間Ｔｄ´（センス時間）は、動作パラメータＣにおける待ち時間Ｔｄ´（センス時間）より短くても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の書込動作において、センスノードＳＥＮにおける電荷の減少量を、選択ワード線ＷＬ_Ｓの過剰な充電の影響が打ち消される程度まで抑えることが可能である。尚、動作パラメータＤにおける待ち時間Ｔｄ´は、動作パラメータＣにおける待ち時間Ｔｄ´と同じであっても良い。

【0226】

動作パラメータＤにおける待ち時間Ｔｅ´は、動作パラメータＣにおける待ち時間Ｔｅ´より短くても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の書込動作において、選択ワード線ＷＬ_Ｓの過剰な放電を抑えることが可能である。尚、動作パラメータＤにおける待ち時間Ｔｅ´は、動作パラメータＣにおける待ち時間Ｔｅ´と同じであっても良い。

【0227】

また、動作パラメータＣ，Ｄには、例えば、タイミングｔ１３２～ｔ２３１の間に選択ワード線ＷＬ_Ｓに供給される電圧が含まれる。例えば、動作パラメータＤを使用する場合の電圧は、動作パラメータＣを使用する場合の電圧より大きくても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の書込動作において、選択ワード線ＷＬ_Ｓの過剰な放電を抑えることが可能である。尚、これらの電圧は同じであっても良い。

【0228】

また、動作パラメータＣ，Ｄには、例えば、タイミングｔ１３２～タイミングｔ２３２の間に信号線ＢＬＣに供給される電圧が含まれる。例えば、動作パラメータＤを使用する場合の電圧は、動作パラメータＣを使用する場合の電圧より小さくても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の書込動作において、選択ワード線ＷＬ_Ｓの過剰な放電の影響が打ち消される程度までビット線ＢＬの電流を増やすことが可能である。尚、これらの電圧は同じであっても良い。

【0229】

また、動作パラメータＣ，Ｄには、例えば、タイミングｔ１３５～タイミングｔ２３４の間、及び、タイミングｔ１３８～タイミングｔ２３６の間に信号線ＢＬＣに供給される電圧が含まれる。例えば、動作パラメータＤを使用する場合の電圧は、動作パラメータＣを使用する場合の電圧より大きくても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の書込動作において、選択ワード線ＷＬ_Ｓの過剰な充電の影響が打ち消される程度までビット線ＢＬの電流を抑えることが可能である。尚、これらの電圧は同じであっても良い。

【0230】

また、動作パラメータＣ，Ｄには、例えば、タイミングｔ１３５～タイミングｔ２３３の間、及び、タイミングｔ１３８～タイミングｔ２３５の間に選択ワード線ＷＬ_Ｓに供給される電圧が含まれる。例えば、動作パラメータＤを使用する場合の電圧は、動作パラメータＣを使用する場合の電圧より小さくても良い。これにより、導電層２１０又は導電層２３０が選択ワード線ＷＬ_Ｓである場合の書込動作において、選択ワード線ＷＬ_Ｓの過剰な充電を抑えることが可能である。尚、これらの電圧は同じであっても良い。

【0231】

［第５実施形態］
次に、図３２を参照して、第５実施形態に係る半導体記憶装置について説明する。図３２は、同半導体記憶装置の一部の構成を示す模式的な回路図である。

【0232】

第５実施形態に係る半導体記憶装置は、基本的には第１実施形態～第４実施形態のいずれかに係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置においては、例えば図３２に例示する様に、電圧生成ユニットｖｇ１とトランジスタＴ_ＤＲＶ１との間の電流経路に、可変抵抗回路ＶＲ１が設けられている。また、電圧生成ユニットｖｇ３とトランジスタＴ_ＤＲＶ３との間の電流経路に、可変抵抗回路ＶＲ３が設けられている。

【0233】

図３３は、可変抵抗回路ＶＲ１の構成を示す模式的な回路図である。可変抵抗回路ＶＲ１は、電圧生成ユニットｖｇ１とトランジスタＴ_ＤＲＶ１との間に直列に接続されたＮ個の抵抗ユニットＵ_ＶＲを備える。これら複数の抵抗ユニットＵ_ＶＲは、入力端子と出力端子との間に並列に接続されたトランジスタＳ_ＶＲ及び抵抗素子Ｒ_ＶＲを備える。Ｎ個のトランジスタＳ_ＶＲのゲート電極は、それぞれ、信号線Ｓ_１～信号線Ｓ_Ｎに接続されている。Ｎ個の抵抗素子Ｒ_ＶＲは、全て異なる抵抗値を備えていても良い。可変抵抗回路ＶＲ１の抵抗値は、例えば、信号線Ｓ_１～Ｓ_Ｎに入力されるＮビットのデータに応じて、２^Ｎ通りに制御可能である。図示は省略するものの、可変抵抗回路ＶＲ３は、可変抵抗回路ＶＲ１と同様の構成を備える。

【0234】

第５実施形態に係る動作パラメータＡ，Ｂには、例えば、読出動作のタイミングｔ１０１～ｔ１０２（図２４）の間、タイミングｔ１０２～ｔ１０３の間、及び、タイミングｔ１０３～ｔ１０６の間において可変抵抗回路ＶＲ３に入力されるＮビットのデータが含まれる。例えば、動作パラメータＢを使用する場合の可変抵抗回路ＶＲ３の抵抗値は、動作パラメータＡを使用する場合の可変抵抗回路ＶＲ３の抵抗値より大きくても良い。尚、動作パラメータＢを使用する場合の可変抵抗回路ＶＲ３の抵抗値は、動作パラメータＡを使用する場合の可変抵抗回路ＶＲ３の抵抗値と同じであっても良い。

【0235】

また、第５実施形態に係る動作パラメータＣ，Ｄには、例えば、書込動作のタイミングｔ１２３～ｔ１２４（図２９）の間において可変抵抗回路ＶＲ１に入力されるＮビットのデータが含まれる。例えば、動作パラメータＤを使用する場合の可変抵抗回路ＶＲ１の抵抗値は、動作パラメータＣを使用する場合の可変抵抗回路ＶＲ１の抵抗値より大きくても良い。尚、動作パラメータＤを使用する場合の可変抵抗回路ＶＲ１の抵抗値は、動作パラメータＣを使用する場合の可変抵抗回路ＶＲ１の抵抗値と同じであっても良い。

【0236】

また、第５実施形態に係る動作パラメータＣ，Ｄには、例えば、書込動作のタイミングｔ１３１～ｔ１３２（図２９）の間、タイミングｔ１３２～ｔ２３１の間（図３１）、タイミングｔ１３２～ｔ１３４の間（図３１）、タイミングｔ１３５～ｔ２３３の間（図３１）、タイミングｔ２３４～ｔ１３７の間（図３１）、タイミングｔ１３８～ｔ２３５の間（図３１）、及び、タイミングｔ２３６～ｔ１４０の間（図３１）において可変抵抗回路ＶＲ３に入力されるＮビットのデータが含まれる。例えば、動作パラメータＤを使用する場合の可変抵抗回路ＶＲ３の抵抗値は、動作パラメータＣを使用する場合の可変抵抗回路ＶＲ３の抵抗値より大きくても良い。尚、動作パラメータＤを使用する場合の可変抵抗回路ＶＲ３の抵抗値は、動作パラメータＣを使用する場合の可変抵抗回路ＶＲ３の抵抗値と同じであっても良い。

【0237】

尚、第５実施形態においては、第１実施形態～第４実施形態において例示されたいずれかの動作パラメータが調整されても良いし、調整されなくても良い。

【0238】

また、図３２及び図３３に示した様な回路構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図３２の例において、可変抵抗回路ＶＲ１，ＶＲ３のいずれかを省略しても良い。また、例えば図３２の例では、ドライバ回路ＤＲＶ内のトランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ３と、電圧生成ユニットｖｇ１，ｖｇ３との間の電流経路に、可変抵抗回路ＶＲ１，ＶＲ３が設けられていた。しかしながら、可変抵抗回路は、電圧生成ユニットｖｇ１，ｖｇ３と導電層１１０との間の電流経路に設けられていれば良い。例えば、可変抵抗回路は、ドライバ回路ＤＲＶ内のトランジスタＴ_ＤＲＶ１，Ｔ_ＤＲＶ３と、配線ＣＧ_Ｓとの間の電流経路に設けられても良い。

【0239】

［第６実施形態］
次に、図３４及び図３５を参照して、第６実施形態に係る半導体記憶装置について説明する。図３４は、同半導体記憶装置の一部の構成を示す模式的な平面図である。図３５は、図３４の一部の構成を省略して示す模式的な平面図である。

【0240】

第１実施形態～第５実施形態では、読出動作及び書込動作の少なくとも一方における動作パラメータを調整することにより、配線抵抗のバラつきの影響を抑制していた。しかしながら、この様な方法はあくまでも例示に過ぎず、配線抵抗のバラつきを抑制する方法は、適宜調整可能である。

【0241】

例えば、第６実施形態に係る半導体記憶装置は、基本的には第１実施形態～第５実施形態のいずれかに係る半導体記憶装置と同様に構成されている。

【0242】

ただし、例えば図２０を参照して説明した様に、第１実施形態～第５実施形態に係る半導体記憶装置においては、Ｘ方向に並ぶ２つの導電層２１０が、Ｘ方向に延伸する低抵抗な配線ｍ１ａを介して一つのコンタクトＣ４に接続され、この一つのコンタクトＣ４を介してトランジスタＴｒに接続されていた。同様に、Ｘ方向に並ぶ２つの導電層２３０が、Ｘ方向に延伸する低抵抗な配線ｍ１ａを介して一つのコンタクトＣ４に接続され、この一つのコンタクトＣ４を介してトランジスタＴｒに接続されていた。

【0243】

一方、例えば図３４に示す様に、第６実施形態に係る半導体記憶装置においては、Ｘ方向に並ぶ２つの導電層２３０が、それぞれ、コンタクトＣＣを介してＹ方向に延伸する配線ｍ０ａに接続されており、これらを介して異なるコンタクトＣ４に接続されている。また、Ｘ方向に並ぶ２つの導電層２１０が、それぞれ、コンタクトＣＣを介してＹ方向に延伸する配線ｍ０ａに接続されており、これらを介して異なるコンタクトＣ４に接続されている。また、例えば図３５に示す様に、第６実施形態に係る半導体記憶装置においては、Ｘ方向に並ぶ２つの導電層２３０が、２つのコンタクトＣ４を介して、Ｘ方向に延伸する配線ｄ０，ｄ１，ｄ２の少なくともいずれかに接続されている。また、Ｘ方向に並ぶ２つの導電層２１０が、２つのコンタクトＣ４を介して、Ｘ方向に延伸する配線ｄ０，ｄ１，ｄ２の少なくともいずれかに接続されている。

【0244】

ここで、図１１等を参照して説明した様に、配線ｄ０，ｄ１，ｄ２は、導電層１１０と同様に、タングステン（Ｗ）等の耐熱性の高い材料を含んでいる。従って、この様な構成によれば、導電層２００の２つの部分２０１の間の配線抵抗、及び、導電層２２０の２つの部分２２１の間の配線抵抗と、Ｘ方向に並ぶ２つの導電層２１０の間の配線抵抗、及び、Ｘ方向に並ぶ２つの導電層２３０の間の配線抵抗と、の差を抑制可能である。

【0245】

尚、第６実施形態においては、第１実施形態～第５実施形態において例示されたいずれかの動作パラメータが調整されても良いし、調整されなくても良い。

【0246】

また、図３４及び図３５に示した様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図３５の例では、Ｘ方向に並ぶ２つの導電層２１０を電気的に接続するための配線ｄ０，ｄ１，ｄ２が、Ｘ方向に延伸する略直線状の形状を備えていた。同様に、Ｘ方向に並ぶ２つの導電層２３０を電気的に接続するための配線ｄ０，ｄ１，ｄ２が、Ｘ方向に延伸する略直線状の形状を備えていた。しかしながら、例えば図３６に示す様に、この様な配線ｄ０，ｄ１，ｄ２は、Ｙ方向に延伸しＸ方向に並ぶ複数の略直線状の部分ｄｙを備えていても良い。また、例えば図３７に示す様に、この様な配線ｄ０，ｄ１，ｄ２は、Ｘ方向に延伸しＹ方向に並ぶ複数の略直線状の部分ｄｘを備えていても良い。この様な構成によれば、Ｘ方向に並ぶ２つの導電層２１０の間における配線抵抗、及び、Ｘ方向に並ぶ２つの導電層２３０の間における配線抵抗を更に大きくすることが可能である。

【0247】

［その他の実施形態］
以上、第１実施形態～第６実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した様な構成及び動作はあくまでも例示に過ぎず、具体的な構成及び動作は適宜調整可能である。

【0248】

例えば、第１実施形態～第６実施形態に係るメモリセルアレイＭＣＡは、図１１を参照して説明した様に、Ｚ方向に並ぶ２つのメモリセルアレイ層Ｌ_ＭＣＡ１，Ｌ_ＭＣＡ２を備えていた。また、メモリセルアレイ層Ｌ_ＭＣＡ１に含まれる複数の導電層１１０のうち、一部の導電層２００（図１３）はＸ方向に並ぶ２つの部分２０１及びこれらに接続された部分２０２を備え、これよりも上方にはＸ方向に並ぶ一対の導電層２１０の組（図１４）が設けられていた。また、メモリセルアレイ層Ｌ_ＭＣＡ２に含まれる複数の導電層１１０のうち、一部の導電層２２０（図１５）はＸ方向に並ぶ２つの部分２２１及びこれらに接続された部分２２２を備え、これよりも上方にはＸ方向に並ぶ一対の導電層２３０の組（図１６）が設けられていた。

【0249】

しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。

【0250】

例えば、第１実施形態～第６実施形態に係るメモリセルアレイＭＣＡにおいては、メモリセルアレイ層Ｌ_ＭＣＡ２を省略しても良い。この様な場合、メモリセルアレイ層Ｌ_ＭＣＡ１は、ドレイン側選択ゲート線ＳＧＤ等として機能する複数の導電層１１０（図１７）を備えていても良い。

【0251】

また、例えば、第１実施形態～第６実施形態に係るメモリセルアレイＭＣＡにおいては、メモリセルアレイ層Ｌ_ＭＣＡ１とメモリセルアレイ層Ｌ_ＭＣＡ２との間に１以上のメモリセルアレイ層を設けても良い。この様なメモリセルアレイ層は、それぞれ、複数の導電層１１０を含んでいても良い。また、これら複数の導電層１１０の一部は、Ｘ方向に並ぶ２つの部分及びこれらに接続された部分を備えていても良い。また、これよりも上方には、Ｘ方向に並ぶ一対の導電層１１０が設けられていても良い。

【0252】

また、例えば、第１実施形態～第６実施形態に係る半導体記憶装置の説明では、メモリセルアレイＭＣＡの構成として、ＮＡＮＤ接続された複数のメモリトランジスタを有する構成を例示した。しかしながら、この様な構成はあくまでも例示に過ぎず、メモリトランジスタの接続方法は、適宜調整可能である。例えば、メモリセルアレイＭＣＡの構成として、ＮＯＲ接続された複数のメモリトランジスタを有する構成を採用しても良い。

【0253】

また、例えば、以上の例では、メモリトランジスタとして、ゲート絶縁膜に、絶縁性又は導電性の電荷蓄積部を含む構成を例示した。しかしながら、この様な構成はあくまでも例示に過ぎず、メモリトランジスタのゲート絶縁膜に含まれる構成は、適宜調整可能である。例えば、メモリトランジスタとして、ゲート絶縁膜に強誘電体を含む構成を採用しても良い。

【0254】

また、例えば、以上の例では、メモリセルアレイＭＣＡの構成として、複数のメモリトランジスタを有する構成を例示した。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、メモリセルアレイＭＣＡの構成として、メモリトランジスタ以外を有する構成を採用しても良い。

【0255】

例えば、メモリセルアレイＭＣＡは、ＤＲＡＭ（Dynamic RandomAccess Memory）でも良い。ＤＲＡＭは、キャパシタ及びトランジスタを備える。ＤＲＡＭは、書込動作及び読出動作に際して、キャパシタへの充放電を行う。

【0256】

また、例えば、メモリセルアレイＭＣＡは、ＳＲＡＭ（Static RandomAccess Memory）でも良い。ＳＲＡＭは、２つのＣＭＯＳインバータを備える。一方の入力端子は他方の出力端子に接続され、一方の出力端子は他方の入力端子に接続される。

【0257】

また、メモリセルアレイＭＣＡは、ＭＲＡＭ（MagnetoresistiveRandom Access Memory）又はＳＴＴ－ＭＲＡＭ（Spin Transfer Torque MRAM）等の磁気抵抗メモリでも良い。ＭＲＡＭ及びＳＴＴ－ＭＲＡＭは、一対の強磁性膜と、トンネル絶縁膜と、を含む。一対の強磁性膜は、対向配置される。トンネル絶縁膜は、一対の強磁性膜の間に設けられる。強磁性膜は、書込動作に応じてその磁化方向が変化する。

【0258】

また、メモリセルアレイＭＣＡは、ＲｅＲＡＭ（Resistive RandomAccess Memory）等の抵抗変化メモリでも良い。ＲｅＲＡＭは、一対の電極と、金属酸化物等と、を含む。金属酸化物等は、一対の電極の間に設けられる。金属酸化物等には、書込動作に応じて酸素欠陥等のフィラメントが形成される。一対の電極は、この酸素欠陥等のフィラメントを介して導通し、又は、切り離される。

【0259】

また、メモリセルアレイＭＣＡは、ＰＣＲＡＭ（Phase ChangeRandom Access Memory）又はＰＣＭ（Phase Change Memory）等の相変化メモリでも良い。相変化メモリは、ＧｅＳｂＴｅ等のカルコゲナイド膜を含んでいても良い。カルコゲナイド膜の結晶状態は、書込動作に応じて変化するものでも良い。

【0260】

また、図３６の例では、Ｘ方向に並ぶ２つの導電層２１０、及び、Ｘ方向に並ぶ２つの導電層２３０を電気的に接続するための配線ｄ０，ｄ１，ｄ２が、Ｙ方向に延伸しＸ方向に並ぶ複数の略直線状の部分ｄｙを備えていた。また、図３７の例では、Ｘ方向に並ぶ２つの導電層２１０、及び、Ｘ方向に並ぶ２つの導電層２３０を電気的に接続するための配線ｄ０，ｄ１，ｄ２が、Ｘ方向に延伸しＹ方向に並ぶ複数の略直線状の部分ｄｘを備えていても良い。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２０の例において、Ｘ方向に並ぶ２つの導電層２１０、及び、Ｘ方向に並ぶ２つの導電層２３０を電気的に接続するための配線ｍ０ａ，ｍ１ａが、Ｙ方向に延伸しＸ方向に並ぶ複数の略直線状の部分を備えていても良い。同様に、図２０の例において、Ｘ方向に並ぶ２つの導電層２１０、及び、Ｘ方向に並ぶ２つの導電層２３０を電気的に接続するための配線ｍ０ａ，ｍ１ａが、Ｘ方向に延伸しＹ方向に並ぶ複数の略直線状の部分を備えていても良い。

【0261】

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0262】

１１０，２００，２１０，２２０，２３０…導電層、１２０…半導体層、１３０…ゲート絶縁膜。

【図1】