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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022115179
(43)【公開日】2022-08-09
(54)【発明の名称】半導体集積回路装置及びその動作方法
(51)【国際特許分類】
G01R 31/28 20060101AFI20220802BHJP
H01L 21/822 20060101ALI20220802BHJP
G06F 11/22 20060101ALI20220802BHJP
【ＦＩ】
G01R31/28 V
H01L27/04 T
G06F11/22 673F
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2021011674
(22)【出願日】2021-01-28
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100101247
【弁理士】
【氏名又は名称】高橋 俊一
(74)【代理人】
【識別番号】100095500
【弁理士】
【氏名又は名称】伊藤 正和
(74)【代理人】
【識別番号】100098327
【弁理士】
【氏名又は名称】高松 俊雄
(72)【発明者】
【氏名】高橋 祐介
【テーマコード（参考）】
2G132
5B048
5F038
【Ｆターム（参考）】
2G132AA00
2G132AC03
2G132AD06
2G132AG01
2G132AG08
2G132AK09
2G132AK11
2G132AK13
2G132AK29
2G132AL11
5B048CC02
5B048DD05
5F038DF04
5F038DF05
5F038DF12
5F038DT05
5F038DT07
5F038DT08
5F038DT15
5F038DT16
5F038DT19
(57)【要約】
【課題】ＢＩＳＴ回路のテスト抜けを防止する半導体集積回路装置及びその動作方法を提供する。
【解決手段】実施の形態に係る半導体集積回路装置は、テスト対象回路と、テスト対象回路に入力データを供給するパタン発生器と、テスト対象回路の出力データと期待値データとを比較しテスト結果信号を出力する結果比較器と、パタン発生器及び結果比較器を制御する制御回路と、を備え、テスト対象回路と結果比較器とは第１クロックラインに共通に接続し、パタン発生器と制御回路は第１クロックラインと異なる第２クロックラインに共通に接続する。
【選択図】図４Ａ
【解決手段】実施の形態に係る半導体集積回路装置は、テスト対象回路と、テスト対象回路に入力データを供給するパタン発生器と、テスト対象回路の出力データと期待値データとを比較しテスト結果信号を出力する結果比較器と、パタン発生器及び結果比較器を制御する制御回路と、を備え、テスト対象回路と結果比較器とは第１クロックラインに共通に接続し、パタン発生器と制御回路は第１クロックラインと異なる第２クロックラインに共通に接続する。
【選択図】図４Ａ
【特許請求の範囲】
【請求項1】
テスト対象回路と、
前記テスト対象回路に入力データを供給するパタン発生器と、
前記テスト対象回路の出力データと期待値データとを比較しテスト結果信号を出力する結果比較器と、
前記パタン発生器及び前記結果比較器を制御する制御回路と、
を備え、
前記テスト対象回路と前記結果比較器とは第１クロックラインに共通に接続し、前記パタン発生器と前記制御回路は前記第１クロックラインと異なる第２クロックラインに共通に接続する半導体集積回路装置。
前記テスト対象回路に入力データを供給するパタン発生器と、
前記テスト対象回路の出力データと期待値データとを比較しテスト結果信号を出力する結果比較器と、
前記パタン発生器及び前記結果比較器を制御する制御回路と、
を備え、
前記テスト対象回路と前記結果比較器とは第１クロックラインに共通に接続し、前記パタン発生器と前記制御回路は前記第１クロックラインと異なる第２クロックラインに共通に接続する半導体集積回路装置。
【請求項2】
前記テスト結果信号がテスト終了時に第１信号であるとき前記制御回路は、パスと判定し、
前記テスト結果信号がテスト終了時に第２信号であるとき前記制御回路は、フェイルと判定する請求項１に記載の半導体集積回路装置。
前記テスト結果信号がテスト終了時に第２信号であるとき前記制御回路は、フェイルと判定する請求項１に記載の半導体集積回路装置。
【請求項3】
前記結果比較器は、
前記出力データと前記期待値データとを比較し、期待値比較データを出力する期待値比較回路と、
前記期待値比較回路の後段に接続され、前記期待値比較回路からの出力データを保持する結果保持回路と、
前記結果保持回路の後段に接続され、テスト結果信号を出力する第１追加回路と、
を備え、
前記第１追加回路の初期状態は前記第２信号を発生する状態である請求項２に記載の半導体集積回路装置。
前記出力データと前記期待値データとを比較し、期待値比較データを出力する期待値比較回路と、
前記期待値比較回路の後段に接続され、前記期待値比較回路からの出力データを保持する結果保持回路と、
前記結果保持回路の後段に接続され、テスト結果信号を出力する第１追加回路と、
を備え、
前記第１追加回路の初期状態は前記第２信号を発生する状態である請求項２に記載の半導体集積回路装置。
【請求項4】
前記結果比較器は、
前記出力データと前記期待値データとを比較し、期待値比較データを出力する期待値比較回路と、
前記期待値比較回路の後段に接続され、テスト結果信号を出力する結果保持回路と、
追加回路出力信号を出力する第２追加回路と
を備え、
前記第２追加回路の初期状態は前記第１信号を発生する状態であり、
テスト終了後に前記追加回路出力信号が前記第２信号であるときは、前記制御回路は、テストが正常に行われたと判定し、
テスト終了後に前記追加回路出力信号が前記第１信号であるときは前記制御回路は、テストが正常に行われなかったと判定する請求項２記載の半導体集積回路装置。
前記出力データと前記期待値データとを比較し、期待値比較データを出力する期待値比較回路と、
前記期待値比較回路の後段に接続され、テスト結果信号を出力する結果保持回路と、
追加回路出力信号を出力する第２追加回路と
を備え、
前記第２追加回路の初期状態は前記第１信号を発生する状態であり、
テスト終了後に前記追加回路出力信号が前記第２信号であるときは、前記制御回路は、テストが正常に行われたと判定し、
テスト終了後に前記追加回路出力信号が前記第１信号であるときは前記制御回路は、テストが正常に行われなかったと判定する請求項２記載の半導体集積回路装置。
【請求項5】
前記結果保持回路の出力と前記期待値比較回路の出力が入力され、出力が前記結果保持回路に入力されるＯＲ回路を備える請求項３または４に記載の半導体集積回路装置。
【請求項6】
前記結果比較器は、
前記出力データと前記期待値データとを比較し、期待値比較データを出力する期待値比較回路と、
前記期待値比較回路の後段に接続された第３追加回路と、
追加回路出力信号を出力する第４追加回路と、
前記第３追加回路の後段に配置され、テスト結果信号を出力する結果保持回路と、
を備え、
前記第４追加回路の初期状態は前記第１信号を発生する状態であり、テスト開始後に前記第２信号が入力され、
テスト終了後に前記追加回路出力信号が前記第２信号であるときは、前記制御回路は、テストが正常に行われたと判定し、
テスト終了後に前記追加回路出力信号が前記第１信号あるときは前記制御回路は、テストが正常に行われなかったと判定する請求項２記載の半導体集積回路装置。
前記出力データと前記期待値データとを比較し、期待値比較データを出力する期待値比較回路と、
前記期待値比較回路の後段に接続された第３追加回路と、
追加回路出力信号を出力する第４追加回路と、
前記第３追加回路の後段に配置され、テスト結果信号を出力する結果保持回路と、
を備え、
前記第４追加回路の初期状態は前記第１信号を発生する状態であり、テスト開始後に前記第２信号が入力され、
テスト終了後に前記追加回路出力信号が前記第２信号であるときは、前記制御回路は、テストが正常に行われたと判定し、
テスト終了後に前記追加回路出力信号が前記第１信号あるときは前記制御回路は、テストが正常に行われなかったと判定する請求項２記載の半導体集積回路装置。
【請求項7】
前記第３追加回路の出力と、前記第４追加回路の出力とが入力されるＡＮＤ回路と、
前記結果保持回路の出力と前記ＡＮＤ回路の出力とが入力され、出力が前記結果保持回路に入力されるＯＲ回路と、
を備える請求項６記載の半導体集積回路装置。
前記結果保持回路の出力と前記ＡＮＤ回路の出力とが入力され、出力が前記結果保持回路に入力されるＯＲ回路と、
を備える請求項６記載の半導体集積回路装置。
【請求項8】
前記結果保持回路の初期状態は前記第１信号を発生する状態である請求項３～７のいずれか１項に記載の半導体集積回路装置。
【請求項9】
前記制御回路は、前記テスト結果信号を観測するためのモニター端子を備える請求項１～８のいずれか１項に記載の半導体集積回路装置。
【請求項10】
期待値比較回路において、テスト対象回路の出力データと期待値データとを比較し、
結果保持回路において前記比較した結果を保持し、
前記結果保持回路より、テスト結果信号を出力し、
前記テスト結果信号がテスト終了時に第１信号であるときパスと判定し、
前記テスト結果信号がテスト終了時に第２信号であるときフェイルと判定する半導体集積回路装置の動作方法。
結果保持回路において前記比較した結果を保持し、
前記結果保持回路より、テスト結果信号を出力し、
前記テスト結果信号がテスト終了時に第１信号であるときパスと判定し、
前記テスト結果信号がテスト終了時に第２信号であるときフェイルと判定する半導体集積回路装置の動作方法。
【請求項11】
第１追加回路より追加回路出力信号を出力し、
テスト終了後に前記追加回路出力信号が前記第２信号であるときはテストが正常に行われたと判定し、
テスト終了後に前記追加回路出力信号が前記第１信号であるときはテストが正常に行われなかったと判定する請求項１０に記載の半導体集積回路装置の動作方法。
テスト終了後に前記追加回路出力信号が前記第２信号であるときはテストが正常に行われたと判定し、
テスト終了後に前記追加回路出力信号が前記第１信号であるときはテストが正常に行われなかったと判定する請求項１０に記載の半導体集積回路装置の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体集積回路装置及びその動作方法に関する。
【背景技術】
【0002】
従来、組み込み自己テスト（ＢＩＳＴ：Ｂｕｉｌｄ－Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路は、スタティックランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、リードオンリメモリ（ＲＯＭ：Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリ回路、ランダム・ロジック、プロセッサ・ロジック等のロジック回路、或いは位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）、ＡＤ／ＤＡコンバータ等のアナログ回路をテスト対象とする。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第５７２７３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態では、ＢＩＳＴ回路のテスト抜けを防止する半導体集積回路装置及びその動作方法を提供する。
【課題を解決するための手段】
【0005】
実施の形態に係る半導体集積回路装置は、テスト対象回路と、テスト対象回路に入力データを供給するパタン発生器と、テスト対象回路の出力データと期待値データとを比較しテスト結果信号を出力する結果比較器と、パタン発生器及び結果比較器を制御する制御回路と、を備え、テスト対象回路と結果比較器とは第１クロックラインに共通に接続し、パタン発生器と制御回路は第１クロックラインと異なる第２クロックラインに共通に接続する。
【図面の簡単な説明】
【0006】
【図1】比較例に係る半導体集積回路装置のブロック図である。
【図2】比較例に係る結果比較器の回路ブロック図である。
【図3A】比較例に係る半導体集積回路装置の動作タイミングチャートである。
【図3B】比較例に係る半導体集積回路装置において、テスト対象回路（ＤＵＴ）のクロックラインが故障した場合の動作タイミングチャートである。
【図4A】第１の実施の形態に係る半導体集積回路装置の回路ブロック図である。
【図4B】第１の実施の形態に係る結果比較器の回路ブロック図である。
【図5A】第１の実施の形態に係る半導体集積回路装置の正常動作時のタイミングチャートである。
【図5B】は第１の実施の形態に係る半導体集積回路装置のテスト対象回路（ＤＵＴ）のクロックラインが故障した場合の動作タイミングチャートである。
【図6A】第２の実施の形態に係る半導体集積回路装置の回路ブロック図である。
【図6B】第２の実施の形態に係る結果比較器の回路ブロック図である。
【図7A】図第２の実施の形態に係る半導体集積回路装置の正常動作時のタイミングチャートである。
【図7B】第２の実施の形態に係る半導体集積回路装置のテスト対象回路（ＤＵＴ）のクロックラインが故障した場合の動作タイミングチャートである。
【図8A】第３の実施の形態に係る半導体集積回路装置の回路ブロック図である。
【図8B】第３の実施の形態に係る結果比較器の回路ブロック図である。
【図9A】第３の実施の形態に係る半導体集積回路装置の正常動作時のタイミングチャートである。
【図9B】第３の実施の形態に係る半導体集積回路装置のテスト対象回路（ＤＵＴ）のクロックラインが故障した場合の動作タイミングチャートである。
【発明を実施するための形態】
【0007】
次に、図面を参照して、実施の形態について説明する。以下に説明する明細書または図面の記載において、同様の構成要素には同一の符号を付して説明を省略する。図面は模式的なものである。また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものである。実施の形態は、特許請求の範囲において、種々の変更を加えることができる。以下の説明において、「ＢＩＳＴ回路のテスト抜け」とは、ＢＩＳＴ回路を備える半導体集積回路装置において、ＢＩＳＴ回路がテストをしていなくてもパスになることをいう。
【0008】
（比較例に係る半導体集積回路装置）
図１は比較例に係る半導体集積回路装置１のブロック図である。
図１は比較例に係る半導体集積回路装置１のブロック図である。
【0009】
半導体集積回路装置１は、図１に示すように、テスト対象回路（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）８と、ＢＩＳＴ回路６とを備える。ＢＩＳＴ回路６は、パタン発生器１０と、制御回路１２と、結果比較器１４とを備える。半導体集積回路装置１のクロック制御部（ＣＴ）１８はテスト対象回路８とＢＩＳＴ回路６が含む結果比較器１４へ共通に入力される第１クロックＣＬＫ１を制御し、クロック制御部（ＣＢ）２０はＢＩＳＴ回路６が含むパタン発生器１０と制御回路１２とへ共通に入力される第２クロックＣＬＫ２を制御する。テストの判断はパス／フェイルの判定信号であるテスト結果信号ＴＲＳ、及びテスト終了信号ＴＥＳの２つの信号で行う。テスト結果信号ＴＲＳとは、テスト対象に問題があるかないかを表す信号である。テスト終了信号ＴＥＳとは、テストが最後まで実行したかを示す信号である。
【0010】
制御回路１２は、ＢＩＳＴ実行中にテスト対象回路８、パタン発生器１０、結果比較器１４を制御する回路である。尚、制御回路１２には、テスト終了信号ＴＥＳ、テスト結果信号ＴＲＳ等の結果比較器１４からの信号を観測するためのモニター端子ＭＴＲが接続されていても良い。結果比較器１４はテスト結果信号ＴＲＳを出力する。制御回路１２は、テスト終了時にテスト結果信号ＴＲＳがローレベルＬのときはテスト対象回路８に問題がないと判定し、テスト結果信号ＴＲＳがハイレベルＨのときはテスト対象回路８に問題があると判定する。
【0011】
パタン発生器１０は、テスト対象回路８に入力する入力データＤＩを生成する回路である。
【0012】
半導体集積回路装置１において、テスト対象回路８と結果比較器１４とには、クロック信号ＣＬＫ１が供給され、パタン発生器１０と制御回路１２には、第１クロック信号ＣＬＫ１とは異なるラインで第２クロック信号ＣＬＫ２が供給されている。第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２とは同一のタイミングであってもよい。
【0013】
テスト対象回路８には、第１クロック信号ＣＬＫ１と、入力データＤＩが供給される。テスト対象回路８の出力データＤＯは、結果比較器１４に供給される。結果比較器１４からはテスト結果信号ＴＲＳが制御回路１２に供給される。
【0014】
図２は結果比較器１４の回路ブロック図である。結果比較器１４は、テスト対象回路８に接続可能な期待値比較回路２２と、期待値比較回路２２に接続されたＯＲゲート２４と、ＯＲゲート２４に接続され初期値がローレベルＬ（０）の結果保持回路２６とを備える。結果保持回路２６は、例えば、Ｄタイプフリップフロップ等のフリップフロップ回路の構成を備える。
【0015】
期待値比較回路２２は、テスト対象回路８の出力データＤＯと期待値データＥＶとを比較して、一致した場合、期待値比較データＥＯとしてローレベルＬ（０）を出力し、一致しない場合、期待値比較データＥＯとしてハイレベルＨ（１）を出力する。期待値比較データＥＯは、ＯＲゲート２４に入力される。
【0016】
ＯＲゲート２４の出力は、結果保持回路２６に入力される。また、結果保持回路２６は、クロック信号ＣＬＫ１の入力と共に、テスト結果信号ＴＲＳを出力する。ＯＲゲート２４の出力は、期待値比較データＥＯとテスト結果信号ＴＲＳとのＯＲ出力となる。
【0017】
【0018】
図３Ａ及び図３Ｂにおいて、（ａ）は入力データＤＩ、（ｂ）はクロック信号ＣＬＫ１、（ｃ）は出力データＤＯ、（ｄ）は期待値データＥＶ、（ｅ）はクロック信号ＣＬＫ２、（ｆ）はテスト結果信号ＴＲＳ、（ｇ）はテスト終了信号ＴＥＳを示す。
【0019】
（結果比較器が正常動作しテスト対象回路８に問題がない場合）
（動作タイミングチャート：図３Ａ）
結果比較器１４においては、第１クロック信号ＣＬＫ１のタイミング毎に、出力データＤＯと期待値データＥＶとを比較し、テスト対象回路８の出力データＤＯと期待値データＥＶが一致している間は、テスト結果信号ＴＲＳは実線で示すようにローレベルＬを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかないかの判定が制御回路１２により行われる。テスト結果信号ＴＲＳはローレベルＬなので、テスト対象回路８に問題がないと判定される。
（動作タイミングチャート：図３Ａ）
結果比較器１４においては、第１クロック信号ＣＬＫ１のタイミング毎に、出力データＤＯと期待値データＥＶとを比較し、テスト対象回路８の出力データＤＯと期待値データＥＶが一致している間は、テスト結果信号ＴＲＳは実線で示すようにローレベルＬを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかないかの判定が制御回路１２により行われる。テスト結果信号ＴＲＳはローレベルＬなので、テスト対象回路８に問題がないと判定される。
【0020】
（結果比較器が正常動作しテスト対象回路８に問題がある場合）
（動作タイミングチャート：図３Ａ）
テスト対象回路８の出力データＤＯと期待値データＥＶが一致している間は、テスト結果信号ＴＲＳはローレベルＬを出力し続ける。例えば図３Ａの破線Ａで示される範囲である。出力データＤＯと期待値データＥＶとを比較し、テスト対象回路８の出力データＤＯと期待値データＥＶが不一致となり、途中でフェイルすると、テスト結果信号ＴＲＳは破線で示すようにハイレベルＨとなり、このハイレベルＨを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかないかの判定が制御回路１２により行われる。テスト結果信号ＴＲＳはハイレベルＨなので、テスト対象回路８に問題があると判定される。
（動作タイミングチャート：図３Ａ）
テスト対象回路８の出力データＤＯと期待値データＥＶが一致している間は、テスト結果信号ＴＲＳはローレベルＬを出力し続ける。例えば図３Ａの破線Ａで示される範囲である。出力データＤＯと期待値データＥＶとを比較し、テスト対象回路８の出力データＤＯと期待値データＥＶが不一致となり、途中でフェイルすると、テスト結果信号ＴＲＳは破線で示すようにハイレベルＨとなり、このハイレベルＨを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかないかの判定が制御回路１２により行われる。テスト結果信号ＴＲＳはハイレベルＨなので、テスト対象回路８に問題があると判定される。
【0021】
（結果比較器が正常動作しない場合）
（クロックラインが故障している場合：図３Ｂ）
テスト対象回路８へのクロックラインが故障している場合には、図３Ｂの（ｂ）に示すように、テスト対象回路８へのクロック信号ＣＬＫ１はローレベルＬとなる。同様に、図３Ｂの（ｂ）に示すように、結果比較器１４への第１クロック信号ＣＬＫ１はローレベルＬとなる。テスト対象回路８は動作が停止する。これより、出力データＤＯと期待値データＥＶが不一致であったとしても、結果比較器１４も動作しないため、テスト結果信号ＴＲＳは初期値であるローレベルＬを保持し続ける。結果として、仮にテスト対象回路８に問題があったとしても、テスト対象回路８には問題がないとして判定される。つまり正常にテストされていないのにテストされたことになってしまい、テスト抜けが発生し得る。
（クロックラインが故障している場合：図３Ｂ）
テスト対象回路８へのクロックラインが故障している場合には、図３Ｂの（ｂ）に示すように、テスト対象回路８へのクロック信号ＣＬＫ１はローレベルＬとなる。同様に、図３Ｂの（ｂ）に示すように、結果比較器１４への第１クロック信号ＣＬＫ１はローレベルＬとなる。テスト対象回路８は動作が停止する。これより、出力データＤＯと期待値データＥＶが不一致であったとしても、結果比較器１４も動作しないため、テスト結果信号ＴＲＳは初期値であるローレベルＬを保持し続ける。結果として、仮にテスト対象回路８に問題があったとしても、テスト対象回路８には問題がないとして判定される。つまり正常にテストされていないのにテストされたことになってしまい、テスト抜けが発生し得る。
【0022】
【0023】
半導体集積回路装置２は、比較例の結果比較器１４に代えて結果比較器１４１を適用している。結果比較器１４１からはテスト結果信号ＴＲＳ１が出力される。
【0024】
第１の実施の形態に係る結果比較器１４１は、図４Ｂに示すように、テスト対象回路８に接続可能な期待値比較回路２２と、期待値比較回路２２に接続されたＯＲゲート２４と、ＯＲゲート２４に接続され初期値がローレベルＬ（０）に設定された結果保持回路２６と、結果保持回路２６に接続され初期値がハイレベルＨ（１）に設定された追加回路２８とを備える。結果保持回路２６及び追加回路２８は、例えばＤタイプフリップフロップ等のフリップフロップ回路の構成を備えていても良い。
【0025】
結果保持回路２６の出力であるテスト結果信号ＴＲＳは、追加回路２８に入力される。また、追加回路２８は、クロック信号ＣＬＫ１の入力と共に、テスト結果信号ＴＲＳ１をＢＩＳＴ回路６に出力する。制御回路１２はテスト結果信号ＴＲＳ１がローレベルＬ（０）のときはテスト対象回路８に問題がなくテストが正常に行われたと判定し、テスト結果信号ＴＲＳ１がハイレベルＨ（１）のときは、テスト対象回路８に問題があったかあるいはテストが正常に行われていないと判定する。
【0026】
図５Ａは第１の実施の形態に係る結果比較器を適用した半導体集積回路装置において、正常動作時のタイミングチャートである。図５Ｂは第１の実施の形態に係る結果比較器を適用した半導体集積回路装置において、テスト対象回路８と結果比較器１４１へのクロックラインが故障した場合の動作タイミングチャートである。
【0027】
図５Ａ及び図５Ｂにおいて、（ａ）は入力データＤＩ、（ｂ）はクロック信号ＣＬＫ１、（ｃ）は出力データＤＯ、（ｄ）は期待値データＥＶ、（ｅ）はクロック信号ＣＬＫ２、（ｆ）はテスト結果信号ＴＲＳ１、（ｇ）はテスト終了信号ＴＥＳを示す。
【0028】
（結果比較器が正常動作しテスト対象回路８に問題がない場合）
（動作タイミングチャート：図５Ａ）
結果比較器１４１は、当初、テスト結果信号ＴＲＳ１から初期値Ｈが出力される。テスト開始後、テスト対象回路８の出力データＤＯと期待値データＥＶが一致すると結果保持回路２６のローレベルＬを受けて、追加回路２８の状態はＬに切り替わり、テスト結果信号ＴＲＳ１はローレベルＬを出力する。以後、テスト対象回路８の出力データＤＯと期待値データＥＶが一致している間、テスト結果信号ＴＲＳ１は実線で示すようにローレベルＬを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳ１はローレベルＬなので、テスト対象回路８に問題がないと判定されパスとなる。
（動作タイミングチャート：図５Ａ）
結果比較器１４１は、当初、テスト結果信号ＴＲＳ１から初期値Ｈが出力される。テスト開始後、テスト対象回路８の出力データＤＯと期待値データＥＶが一致すると結果保持回路２６のローレベルＬを受けて、追加回路２８の状態はＬに切り替わり、テスト結果信号ＴＲＳ１はローレベルＬを出力する。以後、テスト対象回路８の出力データＤＯと期待値データＥＶが一致している間、テスト結果信号ＴＲＳ１は実線で示すようにローレベルＬを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳ１はローレベルＬなので、テスト対象回路８に問題がないと判定されパスとなる。
【0029】
（結果比較器が正常動作しテスト対象回路８に問題がある場合）
（動作タイミングチャート：図５Ａ）
テスト対象回路８の出力データＤＯと期待値データＥＶが一致している間は、テスト結果信号ＴＲＳ１はローレベルＬを保持し続ける。例えば図５Ａの破線Ａで示される範囲である。しかし、テスト対象回路８に不良があり、テスト対象回路８の出力データＤＯと期待値データＥＶとが一致しなくなると、テスト結果信号ＴＲＳ１は破線で示すようにハイレベルＨとなり、このハイレベルＨを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳ１はハイレベルＨなので、テスト対象回路８に問題があるかまたはテストが正常に行われていないとして判定されフェイルとなる。
（動作タイミングチャート：図５Ａ）
テスト対象回路８の出力データＤＯと期待値データＥＶが一致している間は、テスト結果信号ＴＲＳ１はローレベルＬを保持し続ける。例えば図５Ａの破線Ａで示される範囲である。しかし、テスト対象回路８に不良があり、テスト対象回路８の出力データＤＯと期待値データＥＶとが一致しなくなると、テスト結果信号ＴＲＳ１は破線で示すようにハイレベルＨとなり、このハイレベルＨを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳ１はハイレベルＨなので、テスト対象回路８に問題があるかまたはテストが正常に行われていないとして判定されフェイルとなる。
【0030】
（結果比較器が正常動作しない場合）
（クロックラインが故障している場合：図５Ｂ）
テスト対象回路８へのクロックラインＣＬＫ１が故障している場合には、図５Ｂの（ｂ）に示すように、テスト対象回路８へのクロック信号ＣＬＫ１はローレベルＬとなる。同様に、図５Ｂの（ｂ）に示すように、結果比較器１４１へのクロック信号ＣＬＫ１は、ローレベルＬとなる。テスト対象回路８も結果比較器１４１も動作が停止されるため、結果比較器１４１からのテスト結果信号ＴＲＳ１は追加回路２８の初期値１、つまりハイレベルＨを出力しつづける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳ１はハイレベルＨなので、テスト対象回路８に問題があるかまたはテストが正常に行われていないとして判定されフェイルとなる。
（クロックラインが故障している場合：図５Ｂ）
テスト対象回路８へのクロックラインＣＬＫ１が故障している場合には、図５Ｂの（ｂ）に示すように、テスト対象回路８へのクロック信号ＣＬＫ１はローレベルＬとなる。同様に、図５Ｂの（ｂ）に示すように、結果比較器１４１へのクロック信号ＣＬＫ１は、ローレベルＬとなる。テスト対象回路８も結果比較器１４１も動作が停止されるため、結果比較器１４１からのテスト結果信号ＴＲＳ１は追加回路２８の初期値１、つまりハイレベルＨを出力しつづける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳ１はハイレベルＨなので、テスト対象回路８に問題があるかまたはテストが正常に行われていないとして判定されフェイルとなる。
【0031】
（第１の実施形態の効果）
第１の実施形態においては、テスト対象回路８へのクロックラインＣＬＫ１が故障した場合でもテスト対象回路８に問題があるか、あるいはテストが正常に行われていないとして判定できる。そのためテスト抜け防ぐことができる。
第１の実施形態においては、テスト対象回路８へのクロックラインＣＬＫ１が故障した場合でもテスト対象回路８に問題があるか、あるいはテストが正常に行われていないとして判定できる。そのためテスト抜け防ぐことができる。
【0032】
【0033】
半導体集積回路装置３は、第１実施形態の結果比較器１４１に変えて結果比較器１４２を適用している。結果比較器１４２からはテスト結果信号ＴＲＳと、追加回路出力信号ＴＩＳとが出力される。
【0034】
第２の実施の形態に係る結果比較器１４２は、図６Ｂに示すように、テスト対象回路８に接続可能な期待値比較回路２２と、期待値比較回路２２に接続されたＯＲゲート２４と、ＯＲゲート２４に接続され初期値がローレベルＬ（０）の結果保持回路２６と、結果保持回路２６と並列に配置され初期値が０に設定された追加回路３０とを備える。追加回路３０には結果保持回路２６の初期値の反転信号ＦＶ（固定値）が入力されてもよい。
【0035】
ＯＲゲート２４の出力は、結果保持回路２６に入力される。また、結果保持回路２６は、クロック信号ＣＬＫ１の入力と共に、テスト結果信号ＴＲＳを出力する。ＯＲゲート２４の出力は、期待値比較データＥＯとテスト結果信号ＴＲＳとのＯＲ出力である。
【0036】
追加回路３０には、結果保持回路２６の初期値０の反転信号ＦＶ（固定値）が入力され、以後その値をラッチし、追加回路出力信号ＴＩＳとして出力する。
【0037】
追加回路３０は、結果保持回路２６と同様に、例えばＤタイプフリップフロップ等のフリップフロップ回路の構成を備えていても良い。制御回路１２はテスト結果信号ＴＲＳがローレベルＬかつ追加回路出力信号ＴＩＳがハイレベルＨのときはテスト対象回路８に問題がなく、かつ、テストが正常に行われたと判定し、テスト結果信号ＴＲＳがハイレベルＨかつ追加回路出力信号ＴＩＳがハイレベルＨのときはテスト対象回路８に問題があるが、テストは正常に行われたと判定し、追加回路出力信号ＴＩＳがローレベルＬのときはテストが正常に行われていないと判定する。
【0038】
図７Ａは、第２の実施の形態に係る結果比較器１４２を適用した半導体集積回路装置３において、正常動作時のタイミングチャートである。図７Ｂは、第２の実施の形態に係る結果比較器１４２を適用した半導体集積回路装置３において、テスト対象回路８及び結果比較器１４２へのクロックラインが故障した場合の動作タイミングチャートである。
【0039】
図７Ａ及び図７Ｂにおいて、（ａ）は入力データＤＩ、（ｂ）はクロック信号ＣＬＫ１、（ｃ）は出力データＤＯ、（ｄ）は期待値データＥＶ、（ｅ）はクロック信号ＣＬＫ２、（ｆ）はテスト結果信号ＴＲＳ、（ｇ）はテスト終了信号ＴＥＳ、（ｈ）は追加回路出力信号ＴＩＳを示す。
【0040】
（結果比較器が正常動作しテスト対象回路８に問題がない場合）
（動作タイミングチャート：図７Ａ）
結果比較器１４２は、テスト開始後、追加回路３０に初期値０の反転信号であるハイレベルＨ（１）が入力され、以後、追加回路出力信号ＴＩＳとしてその値を出力し続ける。テスト対象回路８の出力データＤＯと期待値データＥＶが一致すると結果保持回路２６はテスト結果信号ＴＲＳとしてローレベルＬを出力し、以後、テスト対象回路８の出力データＤＯと期待値データＥＶが一致している間、テスト結果信号ＴＲＳは実線で示すようにローレベルＬを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳはローレベルＬであり、追加回路出力信号ＴＩＳはハイレベルＨなので、テスト対象回路８に問題がなく、かつ、テストが正常に行われたと判定されパスとなる。
（動作タイミングチャート：図７Ａ）
結果比較器１４２は、テスト開始後、追加回路３０に初期値０の反転信号であるハイレベルＨ（１）が入力され、以後、追加回路出力信号ＴＩＳとしてその値を出力し続ける。テスト対象回路８の出力データＤＯと期待値データＥＶが一致すると結果保持回路２６はテスト結果信号ＴＲＳとしてローレベルＬを出力し、以後、テスト対象回路８の出力データＤＯと期待値データＥＶが一致している間、テスト結果信号ＴＲＳは実線で示すようにローレベルＬを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳはローレベルＬであり、追加回路出力信号ＴＩＳはハイレベルＨなので、テスト対象回路８に問題がなく、かつ、テストが正常に行われたと判定されパスとなる。
【0041】
（結果比較器が正常動作しテスト対象回路８に問題がある場合）
（動作タイミングチャート：図７Ａ）
結果比較器１４２は、テスト開始後、追加回路３０に初期値０の反転信号であるハイレベルＨ（１）が入力され、以後、追加回路出力信号ＴＩＳとしてその値を出力し続ける。テスト対象回路８の出力データＤＯと期待値データＥＶが一致している間は、テスト結果信号ＴＲＳはローレベルＬを保持し続ける。例えば図７Ａの破線Ａで示される範囲である。しかし、テスト対象回路８に不良があり、テスト対象回路８の出力データＤＯと期待値データＥＶとが一致しなくなると、テスト結果信号ＴＲＳは破線で示すようにハイレベルＨとなり、このハイレベルＨを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳはハイレベルＨかつ追加回路出力信号ＴＩＳはハイレベルＨなので、テスト対象回路８に問題があるがテストは正常に行われたと判定されフェイルとなる。
（動作タイミングチャート：図７Ａ）
結果比較器１４２は、テスト開始後、追加回路３０に初期値０の反転信号であるハイレベルＨ（１）が入力され、以後、追加回路出力信号ＴＩＳとしてその値を出力し続ける。テスト対象回路８の出力データＤＯと期待値データＥＶが一致している間は、テスト結果信号ＴＲＳはローレベルＬを保持し続ける。例えば図７Ａの破線Ａで示される範囲である。しかし、テスト対象回路８に不良があり、テスト対象回路８の出力データＤＯと期待値データＥＶとが一致しなくなると、テスト結果信号ＴＲＳは破線で示すようにハイレベルＨとなり、このハイレベルＨを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳはハイレベルＨかつ追加回路出力信号ＴＩＳはハイレベルＨなので、テスト対象回路８に問題があるがテストは正常に行われたと判定されフェイルとなる。
【0042】
（結果比較器が正常動作しない場合）
（クロックラインが故障している場合：図７Ｂ）
テスト対象回路８へのクロックラインが故障している場合には、図７Ｂの（ｂ）に示すように、テスト対象回路８へのクロック信号ＣＬＫ１は常にローレベルＬとなる。同様に、図７Ｂの（ｂ）に示すように、結果比較器１４２へのクロック信号ＣＬＫ１もローレベルＬとなる。テスト対象回路８も結果比較器１４２も動作が停止されるため、結果比較器１４２からの追加回路出力信号ＴＩＳは追加回路３０の初期値０つまりローレベルＬを出力しつづける。テスト結果信号ＴＲＳも結果保持回路２６の初期値０、つまりローレベルＬを出力しつづける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時に追加回路出力信号ＴＩＳはローレベルＬなので、テスト結果信号ＴＲＳの値によらずテストが正常に行われていないと判定されフェイルとなる。
（クロックラインが故障している場合：図７Ｂ）
テスト対象回路８へのクロックラインが故障している場合には、図７Ｂの（ｂ）に示すように、テスト対象回路８へのクロック信号ＣＬＫ１は常にローレベルＬとなる。同様に、図７Ｂの（ｂ）に示すように、結果比較器１４２へのクロック信号ＣＬＫ１もローレベルＬとなる。テスト対象回路８も結果比較器１４２も動作が停止されるため、結果比較器１４２からの追加回路出力信号ＴＩＳは追加回路３０の初期値０つまりローレベルＬを出力しつづける。テスト結果信号ＴＲＳも結果保持回路２６の初期値０、つまりローレベルＬを出力しつづける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時に追加回路出力信号ＴＩＳはローレベルＬなので、テスト結果信号ＴＲＳの値によらずテストが正常に行われていないと判定されフェイルとなる。
【0043】
（第２実施形態の効果）
第１実施形態においては、フェイルとなった場合でも、テスト対象回路８に問題があるのか、テストが正常に行われなかったのかを区別できなかった。本実施形態においては、フェイルとなったときも、テスト対象回路８に問題があるのか、テストそのものが正常に行われなかったのかを区別することができる。
第１実施形態においては、フェイルとなった場合でも、テスト対象回路８に問題があるのか、テストが正常に行われなかったのかを区別できなかった。本実施形態においては、フェイルとなったときも、テスト対象回路８に問題があるのか、テストそのものが正常に行われなかったのかを区別することができる。
【0044】
【0045】
半導体集積回路装置４は、第１実施形態の結果比較器１４１、第２実施形態の結果比較器１４２に代えて結果比較器１４３を適用している。結果比較器１４３からはテスト結果信号ＴＲＳと、追加回路出力信号ＴＩＳとが出力される。
【0046】
第３の実施の形態に係る結果比較器１４３は、図８Ｂに示すように、テスト対象回路（ＤＵＴ）８に接続可能な期待値比較回路２２と、期待値比較回路２２に接続され初期値がハイレベルＨ（１）に設定された追加回路３２と、初期値がローレベルＬ（０）に設定された追加回路３４と、追加回路３２と追加回路３４とに接続されたＡＮＤゲート３６と、ＡＮＤゲート３６に接続されたＯＲゲート３８と、ＯＲゲート３８に接続され初期値がローレベルＬ（０）に設定された結果保持回路４０とを備える。ＯＲゲート３８には結果保持回路４０の出力がさらに接続される。追加回路３４はテスト開始するとハイレベルＨ（１）が入力される。追加回路３２、追加回路３４及び結果保持回路４０は、例えばＤタイプフリップフロップ等のフリップフロップ回路の構成を備える。追加回路３２、追加回路３４及び結果保持回路４０には、クロック信号ＣＬＫ１が入力される。
【0047】
期待値比較回路２２は、テスト対象回路８の出力データＤＯと期待値データＥＶとを比較して、期待値比較データＥＯを出力する。期待値比較データＥＯは、追加回路３２に入力される。
【0048】
追加回路３２の出力はＡＮＤゲート３６に入力される。ＡＮＤゲート３６には追加回路３４の出力も入力される。すなわち、ＡＮＤゲート３６は、期待値比較データＥＯと追加回路３４の論理積を出力する。追加回路３４は追加回路出力信号ＴＩＳとしても出力する。追加回路出力信号ＴＩＳを観測し、結果比較器１４３の動作状態を判定することができる。テストが正常に開始された場合には追加回路出力信号ＴＩＳは、ローレベルＬ（０）からハイレベルＨ（１）に変化する。
【0049】
追加回路３４の出力は、ＡＮＤゲート３６に入力される。ＡＮＤゲート３６の出力はＯＲゲート３８に入力される。ＯＲゲート３８の出力は、結果保持回路４０に入力される。結果保持回路４０は、クロック信号ＣＬＫ１の入力と共に、テスト結果信号ＴＲＳを出力する。テスト結果信号ＴＲＳは、ＯＲゲート３８にも入力される。すなわち、ＯＲゲート３８の出力は、ＡＮＤゲート３６の出力とテスト結果信号ＴＲＳのＯＲ出力となる。
【0050】
制御回路１２はテスト結果信号ＴＲＳがローレベルＬかつ追加回路出力信号ＴＩＳがハイレベルＨのときはテスト対象回路８に問題がなく、かつ、テストが正常に行われたと判定し、テスト結果信号ＴＲＳがハイレベルＨかつ追加回路出力信号ＴＩＳがハイレベルＨのときはテスト対象回路８に問題があるが、テストは正常に行われたと判定し、追加回路出力信号ＴＩＳがローレベルＬのときはテストが正常に行われていないと判定する。
【0051】
図９Ａは、第３の実施の形態に係る結果比較器を適用した半導体集積回路装置において、正常動作時のタイミングチャートであり、図９Ｂは、テスト対象回路８へのクロックラインが故障した場合の動作タイミングチャートである。
【0052】
図９Ａ及び図９Ｂにおいて、（ａ）は入力データＤＩ、（ｂ）はクロック信号ＣＬＫ１、（ｃ）は出力データＤＯ、（ｄ）は期待値データＥＶ、（ｅ）はクロック信号ＣＬＫ２、（ｆ）はテスト結果信号ＴＲＳ、（ｇ）はテスト終了信号ＴＥＳ、（ｈ）は追加回路出力信号ＴＩＳを示す。
【0053】
（結果比較器が正常動作しテスト対象回路８に問題がない場合）
（動作タイミングチャート：図９Ａ）
結果比較器１４３は、テスト開始後、破線Ｄのところで追加回路３４にハイレベルＨ（１）が入力され、以後、追加回路出力信号ＴＩＳとしてその値を出力し続ける。テスト対象回路８の出力データＤＯと期待値データＥＶが一致すると期待値比較回路２２はローレベルＬを出力し、追加回路３２はローレベルＬとなる。追加回路３４からのハイレベルＨ出力と、追加回路３２からのローレベルＬ出力がＡＮＤ回路３６に入力される。ＡＮＤ回路３６の出力はローレベルＬとなりＯＲ回路３８に入力される。ＯＲ回路３８には初期値がローレベルＬの結果保持回路４０からの出力が入力され、結果としてＯＲ回路３８の出力はローレベルＬとなって、結果保持回路４０に入力される。このように、結果保持回路４０からのテスト結果信号ＴＲＳはテスト対象回路８の出力データＤＯと期待値データＥＶが一致している間、テスト結果信号ＴＲＳは実線で示すようにローレベルＬを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳはローレベルＬであり、追加回路出力信号ＴＩＳはハイレベルＨなので、テスト対象回路８に問題がなく、かつ、テストが正常に行われたと判定されパスとなる。
（動作タイミングチャート：図９Ａ）
結果比較器１４３は、テスト開始後、破線Ｄのところで追加回路３４にハイレベルＨ（１）が入力され、以後、追加回路出力信号ＴＩＳとしてその値を出力し続ける。テスト対象回路８の出力データＤＯと期待値データＥＶが一致すると期待値比較回路２２はローレベルＬを出力し、追加回路３２はローレベルＬとなる。追加回路３４からのハイレベルＨ出力と、追加回路３２からのローレベルＬ出力がＡＮＤ回路３６に入力される。ＡＮＤ回路３６の出力はローレベルＬとなりＯＲ回路３８に入力される。ＯＲ回路３８には初期値がローレベルＬの結果保持回路４０からの出力が入力され、結果としてＯＲ回路３８の出力はローレベルＬとなって、結果保持回路４０に入力される。このように、結果保持回路４０からのテスト結果信号ＴＲＳはテスト対象回路８の出力データＤＯと期待値データＥＶが一致している間、テスト結果信号ＴＲＳは実線で示すようにローレベルＬを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳはローレベルＬであり、追加回路出力信号ＴＩＳはハイレベルＨなので、テスト対象回路８に問題がなく、かつ、テストが正常に行われたと判定されパスとなる。
【0054】
（結果比較器が正常動作しテスト対象回路８に問題がある場合）
（動作タイミングチャート：図９Ａ）
結果比較器１４３は、テスト開始後、追加回路３４にハイレベルＨ（１）が入力され、以後、追加回路出力信号ＴＩＳとしてその値を出力し続ける。テスト対象回路８の出力データＤＯと期待値データＥＶが一致すると期待値比較回路２２はローレベルＬを出力し、追加回路３２はローレベルＬとなる。追加回路３４からのハイレベルＨ出力と、追加回路３２からのローレベルＬ出力がＡＮＤ回路３６に入力される。ＡＮＤ回路３６の出力はローレベルＬとなりＯＲ回路３８に入力される。ＯＲ回路３８には初期値がローレベルＬの結果保持回路４０からの出力が入力され、結果としてＯＲ回路３８の出力はローレベルＬとなって、結果保持回路４０に入力される。このように、結果保持回路４０からのテスト結果信号ＴＲＳはテスト対象回路８の出力データＤＯと期待値データＥＶが一致している間、テスト結果信号ＴＲＳはローレベルＬを保持し続ける。例えば図９Ａの破線Ａで示される範囲である。しかし、テスト対象回路８に問題があり、テスト対象回路８の出力データＤＯと期待値データＥＶとが一致しなくなると、期待値比較回路２２からの出力はハイレベルＨとなる。追加回路３２の値はハイレベルＨとなる。これよりＡＮＤ回路３６の出力はハイレベルＨとなり、ＯＲ回路３８の出力もハイレベルＨになる。結果保持回路４０もハイレベルＨになり、以後、テスト結果信号ＴＲＳは破線で示すようにハイレベルＨとなり、このハイレベルＨを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳはハイレベルＨかつ追加回路出力信号ＴＩＳはハイレベルＨなので、テスト対象回路８に問題があるがテストは正常に行われたと判定されフェイルとなる。
（動作タイミングチャート：図９Ａ）
結果比較器１４３は、テスト開始後、追加回路３４にハイレベルＨ（１）が入力され、以後、追加回路出力信号ＴＩＳとしてその値を出力し続ける。テスト対象回路８の出力データＤＯと期待値データＥＶが一致すると期待値比較回路２２はローレベルＬを出力し、追加回路３２はローレベルＬとなる。追加回路３４からのハイレベルＨ出力と、追加回路３２からのローレベルＬ出力がＡＮＤ回路３６に入力される。ＡＮＤ回路３６の出力はローレベルＬとなりＯＲ回路３８に入力される。ＯＲ回路３８には初期値がローレベルＬの結果保持回路４０からの出力が入力され、結果としてＯＲ回路３８の出力はローレベルＬとなって、結果保持回路４０に入力される。このように、結果保持回路４０からのテスト結果信号ＴＲＳはテスト対象回路８の出力データＤＯと期待値データＥＶが一致している間、テスト結果信号ＴＲＳはローレベルＬを保持し続ける。例えば図９Ａの破線Ａで示される範囲である。しかし、テスト対象回路８に問題があり、テスト対象回路８の出力データＤＯと期待値データＥＶとが一致しなくなると、期待値比較回路２２からの出力はハイレベルＨとなる。追加回路３２の値はハイレベルＨとなる。これよりＡＮＤ回路３６の出力はハイレベルＨとなり、ＯＲ回路３８の出力もハイレベルＨになる。結果保持回路４０もハイレベルＨになり、以後、テスト結果信号ＴＲＳは破線で示すようにハイレベルＨとなり、このハイレベルＨを保持し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時にテスト結果信号ＴＲＳはハイレベルＨかつ追加回路出力信号ＴＩＳはハイレベルＨなので、テスト対象回路８に問題があるがテストは正常に行われたと判定されフェイルとなる。
【0055】
（結果比較器が正常動作しない場合）
（クロックラインが故障している場合：図９Ｂ）
テスト対象回路８へのクロックラインが故障している場合には、図９Ｂの（ｂ）に示すように、テスト対象回路８へのクロック信号ＣＬＫ１はローレベルＬとなる。追加回路出力信号ＴＩＳは追加回路３４の初期値であるローレベルＬを出力し続ける。テスト結果信号ＴＲＳは結果保持回路４０の初期値であるローレベルＬを出力し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時に追加回路出力信号ＴＩＳはローレベルＬなので、テスト結果信号ＴＲＳの値によらずテストは正常に行われなかったと判定されフェイルとなる。
（クロックラインが故障している場合：図９Ｂ）
テスト対象回路８へのクロックラインが故障している場合には、図９Ｂの（ｂ）に示すように、テスト対象回路８へのクロック信号ＣＬＫ１はローレベルＬとなる。追加回路出力信号ＴＩＳは追加回路３４の初期値であるローレベルＬを出力し続ける。テスト結果信号ＴＲＳは結果保持回路４０の初期値であるローレベルＬを出力し続ける。テスト終了信号ＴＥＳは、テスト中はローレベルＬを保持するが、テストが終了するとローレベルＬからハイレベルＨに移行する。ここで、テスト対象回路８に問題があるかテストが正常に行われたかの判定が制御回路１２により行われる。テスト終了時に追加回路出力信号ＴＩＳはローレベルＬなので、テスト結果信号ＴＲＳの値によらずテストは正常に行われなかったと判定されフェイルとなる。
【0056】
（第３実施形態の効果）
本実施の形態においても第２の実施形態と同様の効果を得ることができる。
本実施の形態においても第２の実施形態と同様の効果を得ることができる。
【0057】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0058】
１、２、３、４…半導体集積回路装置
６…ＢＩＳＴ回路
８…テスト対象回路（ＤＵＴ）
１０…パタン発生器
１２…制御回路
１４、１４１、１４２、１４３…結果比較器
１８、２０…クロック制御回路
２２…期待値比較回路
２４、３８…ＯＲゲート
２６、４０…結果保持回路
２８、３０、３２、３４…追加回路
３６…ＡＮＤゲート
ＣＬＫ、ＣＬＫ１、ＣＬＫ２…クロック信号
ＤＩ…データ入力信号
ＤＯ…データ出力信号
ＥＶ…期待値比較信号
ＴＲＳ、ＴＲＳ１…テスト結果信号
ＴＥＳ…テスト終了信号
ＴＩＳ…追加回路出力信号
ＭＴＲ…モニター端子
６…ＢＩＳＴ回路
８…テスト対象回路（ＤＵＴ）
１０…パタン発生器
１２…制御回路
１４、１４１、１４２、１４３…結果比較器
１８、２０…クロック制御回路
２２…期待値比較回路
２４、３８…ＯＲゲート
２６、４０…結果保持回路
２８、３０、３２、３４…追加回路
３６…ＡＮＤゲート
ＣＬＫ、ＣＬＫ１、ＣＬＫ２…クロック信号
ＤＩ…データ入力信号
ＤＯ…データ出力信号
ＥＶ…期待値比較信号
ＴＲＳ、ＴＲＳ１…テスト結果信号
ＴＥＳ…テスト終了信号
ＴＩＳ…追加回路出力信号
ＭＴＲ…モニター端子
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】