特開 2022-115706 パワーモジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022115706

(43)【公開日】2022-08-09

(54)【発明の名称】パワーモジュール

(51)【国際特許分類】

   H02M 7/48 20070101AFI20220802BHJP

   H01L 25/07 20060101ALI20220802BHJP

【ＦＩ】

H02M7/48 Z

H01L25/04 C

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2021012433

(22)【出願日】2021-01-28

(71)【出願人】

【識別番号】000006611

【氏名又は名称】株式会社富士通ゼネラル

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】伊藤 秀一

【テーマコード（参考）】

5H770

【Ｆターム（参考）】

5H770AA05

5H770AA21

5H770BA01

5H770DA03

5H770DA41

5H770HA06X

5H770JA01X

5H770JA10X

5H770JA18X

5H770QA01

5H770QA02

5H770QA04

5H770QA05

5H770QA06

5H770QA08

5H770QA22

(57)【要約】

【課題】配線インダクタンスを低減する。
【解決手段】パワーモジュールは、少なくとも３つの上アームと３つの下アームを構成するスイッチング素子を１枚の回路基板上に搭載し、少なくともコンデンサと、ＧａＮ系スイッチング素子を含む６つのスイッチング素子と、を備える。コンデンサは回路基板の中央部に配置される。スイッチング素子は一側面側にゲートを有し、他側面側にドレインを有する矩形状である。６つのスイッチング素子のうちの３つのスイッチング素子で前記上アームを構成し、６つのスイッチング素子のうちの残りの３つのスイッチング素子で下アームを構成する。６つのスイッチング素子は、上アームを構成するスイッチング素子と下アームを構成するスイッチング素子とで、ゲートとドレインが逆向きになるように配置されると共に、上アームを構成するスイッチング素子と下アームを構成するスイッチング素子とでコンデンサを挟むように配置される。
【選択図】図１３

【特許請求の範囲】

【請求項1】

少なくとも３つの上アームと３つの下アームを構成するスイッチング素子を１枚の回路基板上に搭載したパワーモジュールであって、
少なくともコンデンサと、ＧａＮ系スイッチング素子を含む６つのスイッチング素子と、を備え、
前記コンデンサは前記回路基板の中央部に配置され、
前記スイッチング素子は一側面側にゲートを有し、他側面側にドレインを有する矩形状であって、
前記６つのスイッチング素子のうちの３つのスイッチング素子で前記上アームを構成し、
前記６つのスイッチング素子のうちの残りの３つのスイッチング素子で前記下アームを構成し、
前記６つのスイッチング素子は、前記上アームを構成するスイッチング素子と前記下アームを構成するスイッチング素子とで、ゲートとドレインが逆向きになるように配置されると共に、前記上アームを構成するスイッチング素子と前記下アームを構成するスイッチング素子とで前記コンデンサを挟むように配置される
パワーモジュール。

【請求項2】

前記回路基板と前記スイッチング素子は長辺と短辺を備えた長方形状であって、
前記スイッチング素子は長辺に沿ってドレイン電極とソース電極が設けられ、
前記スイッチング素子の短辺は前記回路基板の長辺と向かい合うように配置される
請求項１に記載のパワーモジュール。

【請求項3】

前記スイッチング素子は、前記ＧａＮ系スイッチング素子のソース電極にＳｉ系スイッチング素子のドレイン電極が接続されたカスケード型ＧａＮ－ＦＥＴであって、
前記カスケード型ＧａＮ－ＦＥＴは、ワイヤによって前記回路基板と接続され、
前記Ｓｉ系スイッチング素子のソース電極から延びる第１のワイヤが前記回路基板と接続される箇所を第１接続部とし、
前記ＧａＮ系スイッチング素子のゲート電極から延びる第２のワイヤが前記回路基板と接続される箇所を第２接続部としたとき、
前記第１接続部は前記第２接続部よりも前記回路基板の短辺に近い
請求項２に記載のパワーモジュール。

【請求項4】

前記上アームのＧａＮ系スイッチング素子のドレイン電極と前記下アームのＧａＮ系スイッチング素子のソース電極をつなぐ第３のワイヤを少なくとも２本有し、
前記コンデンサは、前記第３のワイヤに挟まれるように配置される
請求項３に記載のパワーモジュール。

【請求項5】

前記パワーモジュールは、３つのコンデンサを有し、
前記２本の第３のワイヤは、前記３つのコンデンサそれぞれが配置される領域を区切る
請求項４に記載のパワーモジュール。

【請求項6】

少なくとも６つのアームを構成するスイッチング素子を１枚の回路基板上に搭載したパワー基板と、
前記少なくとも６つのアームのそれぞれを駆動するドライバを備えたドライバ基板とを備え、
前記パワー基板と前記ドライバ基板とを、基板の厚み方向に離間して配置したパワーモジュールであって、
上アーム側と下アーム側に仮想的に分割し、さらに上アーム側を仮想的に分割して、それぞれの基板を４つのブロックに分けたとき、それぞれの基板の対応するブロックが基板の厚み方向に重なる
パワーモジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、パワーモジュールに関する。

【背景技術】

【0002】

従来、６個のダイオードをブリッジ接続した３相ブリッジインバータ回路がある（特許文献１参照）。また、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子を基板上に搭載し、基板上に形成された配線用の導体やボンディングワイヤなどで必要な回路が構成されたパワーモジュールが知られている。かかるパワーモジュールでは、ノイズ発生の原因となる配線インダクタンスを低減するため、パワー半導体素子の配置を最適化することが重要である（特許文献２参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特公平７－４０７９０号公報

【特許文献2】特開２０１７－５５６１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

シリコン（以下Ｓｉと呼称する）をベースとしたパワー半導体素子では、スイッチングスピードを速くしようとするとパワー半導体素子のＯＮ電圧が高くなり、定常ＯＮ状態での損失が大きくなる。このため、Ｓｉの変わりにスイッチングスピードが速くてもＯＮ電圧が高くなりづらい材料としてシリコンカーバイド（以下ＳｉＣと呼称する）やガリウムナイトライド（ＧａＮ：Gallium Nitride））を用いた新しいパワー半導体素子の開発が行われている。

【0005】

ＧａＮ－ＦＥＴ（GaN Field-Effect Transistor）は、従来のパワーモジュールで用いられるＩＧＢＴやパワーＭＯＳ（Metal-Oxide-Semiconductor）ＦＥＴなどとは異なり、３つの電極（ドレイン電極、ソース電極およびゲート電極）がすべて一方の面に設けられる。このＧａＮ－ＦＥＴの３つの電極が設けられた面をおもて面、反対側の面を裏面とすると、ＧａＮ－ＦＥＴを基板に載置する際に、裏面が基板側（下側）に向けて設けられる。

【0006】

それゆえ、裏面にも電極が存在するＩＧＢＴやパワーＭＯＳＦＥＴで最適化されたパワーモジュール内の配置をそのまま用いたとしても、パワーモジュール内の配線パターンに大電流が流れた時にノイズ発生の原因となる配線インダクタンスを十分に低減することは困難である。すなわち、ＧａＮ－ＦＥＴを搭載したパワーモジュールでは、パワー基板上におけるチップ配置の最適化が十分に実施されているとはいえない。

【0007】

そこで、本開示では、パワー基板上における素子の配置を最適化して配線インダクタンスを低減することでノイズの発生を低減できる、ＧａＮを用いたパワー半導体素子を搭載したパワーモジュールを提案する。

【課題を解決するための手段】

【0008】

本開示の一態様によるパワーモジュールは、少なくとも３つの上アームと３つの下アームを構成するスイッチング素子を１枚の回路基板上に搭載したパワーモジュールであって、少なくともコンデンサと、ＧａＮ系スイッチング素子を含む６つのスイッチング素子と、を備える。前記コンデンサは前記回路基板の中央部に配置される。前記スイッチング素子は一側面側にゲートを有し、他側面側にドレインを有する矩形状である。前記６つのスイッチング素子のうちの３つのスイッチング素子で前記上アームを構成し、前記６つのスイッチング素子のうちの残りの３つのスイッチング素子で前記下アームを構成する。前記６つのスイッチング素子は、前記上アームを構成するスイッチング素子と前記下アームを構成するスイッチング素子とで、ゲートとドレインが逆向きになるように配置されると共に、前記上アームを構成するスイッチング素子と前記下アームを構成するスイッチング素子とで前記コンデンサを挟むように配置される。

【発明の効果】

【0009】

本開示によれば、配線インダクタンスを低減することができる。

【図面の簡単な説明】

【0010】

【図1】図１は、ＧａＮ－ＦＥＴの回路例を示す図である。

【図2】図２は、カスケード型ＧａＮ－ＦＥＴの回路例を示す図である。

【図3】図３は、ＧａＮ－ＦＥＴのチップ例を示す図である。

【図4】図４は、Ｓｉ－ＦＥＴのチップ例を示す図である。

【図5】図５は、カスケード型ＧａＮ－ＦＥＴの実装例を示す図である。

【図6】図６は、ＤＣを入力し三相ＡＣを出力する回路を示す図である。

【図7】図７は、ＤＣを入力しその入力電流の力率を改善しつつ昇圧し、単相ＡＣを出力する回路を示す図である。

【図8】図８は、第１実施形態に係るパワーモジュールにおいて配線インダクタンスを低減するために注意すべきポイントについて説明するための図（１）である。

【図9】図９は、第１実施形態に係るパワーモジュールにおいて配線インダクタンスを低減するために注意すべきポイントについて説明するための図（２）である。

【図10】図１０は、第１実施形態に係るパワーモジュールにおける第１～第６スイッチング素子Ｑ１～Ｑ６およびコンデンサＣ１の最適な配置について説明するための図である。

【図11】図１１は、カスケード型ＧａＮ－ＦＥＴの代わりにＧａＮ－ＦＥＴを用いた場合の最適配置を示す図である。

【図12】図１２は、回路ブロックＡの回路例を示す図である。

【図13】図１３は、第１実施形態に係るパワーモジュールの構成を示す断面図および上面図を示す図である。

【図14】図１４は、第１実施形態に係るパワーモジュールが最適な配置を実現していることを説明するための図である。

【図15】図１５は、第１実施形態に係るパワーモジュール内の回路ループ１－１～１－６について説明するための図である。

【図16】図１６は、第１実施形態に係るパワーモジュール内の回路ループ２－１について説明するための図である。

【図17】図１７は、第１実施形態に係るパワーモジュール内の回路ループ３－１、３－２、３－３について説明するための図である。

【図18】図１８は、第１実施形態に係るパワーモジュール内の共通インピーダンスについて説明するための図である。

【図19】図１９は、参考例におけるパワーモジュールの構成を示す上面図である。

【図20】図２０は、参考例におけるパワーモジュール内の回路ループ１－１～１－６について説明するための図である。

【図21】図２１は、参考例におけるパワーモジュール内の回路ループ２－１について説明するための図である。

【図22】図２２は、参考例におけるパワーモジュール内の回路ループ３－１について説明するための図である。

【図23】図２３は、参考例におけるパワーモジュール内の共通インピーダンスについて説明するための図である。

【図24】図２４は、３つのコンデンサを配置した変形例１を示す図である。

【図25】図２５は、図６に示した回路の変形例を示す図である。

【図26】図２６は、図２５に示した回路のパワー基板を変形例２として示す図である。

【図27】図２７は、変形例２におけるパワーモジュール内の共通インピーダンスについて説明するための図である。

【図28】図２８は、第２実施形態に係るパワーモジュールの回路構成を示す図である。

【図29】図２９は、第２実施形態に係るパワーモジュールの構成を示す断面図および上面図である。

【図30】図３０は、第２実施形態に係るパワーモジュールにおいて親和性が高い回路ごとに仮想的にブロック分けした図である。

【図31】図３１は、第２実施形態に係るパワーモジュールのパワー基板を図３０に示した手法でブロック分けした図である。

【図32】図３２は、第２実施形態に係るパワーモジュールのドライバ基板を図３０に示した手法でブロック分けした図である。

【図33】図３３は、第２実施形態に係るパワーモジュールのパワー基板におけるブロックとドライバ基板におけるブロックとを重ね合わせた図である。

【発明を実施するための形態】

【0011】

以下、添付図面を参照して、本願の開示するパワーモジュールの実施形態を詳細に説明する。なお、以下に示す実施形態により本開示が限定されるものではない。また、図面は模式的なものであり、各要素の寸法の関係、各要素の比率などは、現実と異なる場合があることに留意する必要がある。さらに、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。

【0012】

従来、ＩＧＢＴなどのパワー半導体素子をパワー基板上に搭載し、ボンディングワイヤで配線を行うことで必要な回路が構成されたパワーモジュールが知られている。かかるパワーモジュールでは、ノイズ発生の原因となる配線インダクタンスを低減するため、パワー半導体素子の配置を最適化することが重要である。

【0013】

一方で、近年開発が進むパワー半導体素子のＧａＮ－ＦＥＴは、従来のパワーモジュールで用いられるＩＧＢＴやパワーＭＯＳＦＥＴなどとは異なり、３つの電極（ドレイン電極、ソース電極およびゲート電極）がすべておもて面に設けられる。

【0014】

それゆえ、裏面にも電極が存在するＩＧＢＴやパワーＭＯＳＦＥＴで最適化されたパワーモジュール内の配置をそのまま用いたとしても、配線インダクタンスを十分に低減することは困難である。すなわち、ＧａＮ－ＦＥＴを搭載したパワーモジュールでは、回路基板上におけるチップ配置の最適化されているとはいえない。

【0015】

なぜなら、裏面にコレクタ電極やドレイン電極が設けられる従来のパワー半導体素子では、パワー基板の回路パターンで裏面の電極に配線が形成されるのに対し、おもて面にドレイン電極が設けられるＧａＮ－ＦＥＴでは、ボンディングワイヤでドレイン電極に配線が形成されるからである。

【0016】

そこで、ＧａＮ－ＦＥＴが搭載されたパワーモジュールにおいて、配線インダクタンスを低減することができる技術が期待されている。

【0017】

＜スイッチング素子の構成＞
本開示は、ＧａＮ－ＦＥＴまたはカスケード型ＧａＮ－ＦＥＴであるスイッチング素子を用いたパワーモジュールに関するものである。そこで、本開示の各実施形態の理解を容易とするために、図１～図５を参照しながら、各実施形態に適用可能なＧａＮ－ＦＥＴおよびカスケード型ＧａＮ－ＦＥＴについて説明する。

【0018】

図１は、ＧａＮ－ＦＥＴの回路例を示す図である。ＧａＮ－ＦＥＴでは、ゲートに印加される電圧を制御することによって、ドレインからソースに流れる電流が制御される。

【0019】

図２は、カスケード型ＧａＮ－ＦＥＴの回路例を示す図である。図２に示すように、カスケード型ＧａＮ－ＦＥＴの内部では、ＧａＮ－ＦＥＴのソース端子とＳｉ－ＦＥＴのドレイン端子とが電気的に接続され、Ｓｉ－ＦＥＴのソース端子とＧａＮ－ＦＥＴのゲート端子とが電気的に接続される。

【0020】

そして、ＧａＮ－ＦＥＴのドレイン端子がカスケード型ＧａＮ－ＦＥＴのドレイン電極となり、Ｓｉ－ＦＥＴのソース端子がカスケード型ＧａＮ－ＦＥＴのソース電極となり、Ｓｉ－ＦＥＴのゲート端子がカスケード型ＧａＮ－ＦＥＴのゲート電極となる。

【0021】

このような回路構成のカスケード型ＧａＮ－ＦＥＴでは、ノーマリーオンのＧａＮ－ＦＥＴを、ノーマリーオフのスイッチング素子として駆動させることができる。すなわち、カスケード型ＧａＮ－ＦＥＴでは、ゲート電極（すなわち、Ｓｉ－ＦＥＴのゲート端子）にローレベルの信号を入力することにより、素子をオフ状態にすることができる。また、カスケード型ＧａＮ－ＦＥＴでは、ゲート電極にハイレベルの信号を入力することにより、素子をオン状態にすることができる。

【0022】

そして、カスケード型ＧａＮ－ＦＥＴは、ＧａＮ－ＦＥＴの耐圧特性を利用できることから、高い耐圧特性を有する。さらに、カスケード型ＧａＮ－ＦＥＴは、ゲートの駆動に低耐圧Ｓｉ－ＦＥＴの特性を利用できることから、ＧａＮ－ＦＥＴの高速性を損なうことなく、高電圧での駆動が可能となる。

【0023】

図３は、ＧａＮ－ＦＥＴの例を示す図である。このＧａＮ－ＦＥＴはパッケージのないベアチップであり、図３は、その上面図である。ＧａＮ－ＦＥＴの外形は長方形であり、長辺と短辺とを有する。ＧａＮ－ＦＥＴのおもて面には、一方の長辺の近傍にドレインパッドが設けられる。このドレインパッドは一方の長辺に沿って設けられる。他方の長辺の近傍にはソースパッドが設けられる。このソースパッドは他方の長辺に沿って設けられる。また、ＧａＮ－ＦＥＴのおもて面には、他方の長辺に沿ってソースパッドを挟む位置に１対のゲートパッドが設けられる。

【0024】

図４は、Ｓｉ－ＦＥＴの例を示す図である。このＳｉ－ＦＥＴはパッケージのないベアチップであり、図４は、その上面図である。図４に示すように、Ｓｉ－ＦＥＴは、おもて面にソースパッドおよびゲートパッドを有し、裏面にドレインパッドを有する。

【0025】

図５は、カスケード型ＧａＮ－ＦＥＴの実装例を示す図である。図５の（ａ）は樹脂封止前を示し、図５の（ｂ）は樹脂封止後を示す。図５の（ａ）に示すように、カスケード型ＧａＮ－ＦＥＴは、長方形状のＧａＮ－ＦＥＴと、かかるＧａＮ－ＦＥＴより小さい長方形状のＳｉ－ＦＥＴとが積層されて構成される。ＧａＮ－ＦＥＴのおもて面に設けられるソースパッドと、Ｓｉ－ＦＥＴの裏面に設けられるドレインパッドとが、ハンダや導電性接着剤などの導電性接合材で電気的および機械的に接続される。これにより、ＧａＮ－ＦＥＴのドレインがカスケード型ＧａＮ－ＦＥＴのドレインと対応し、Ｓｉ－ＦＥＴのソースがカスケード型ＧａＮ－ＦＥＴのソースと対応し、Ｓｉ－ＦＥＴのゲートがカスケード型ＧａＮ－ＦＥＴのゲートと対応する。

【0026】

また、カスケード型ＧａＮ－ＦＥＴのドレインパッドが沿う長辺に沿ってＧａＮ－ＦＥＴの一方のドレインのリードフレームが設けられ、ＧａＮ－ＦＥＴの他方の長辺に沿ってソースのリードフレームが設けられ、カスケード型ＧａＮ－ＦＥＴのゲートパッドがある側のＧａＮ－ＦＥＴの短辺に沿ってゲートのリードフレームが設けられる。ドレインパッドとドレインのリードフレームとはＡＬ（Aluminum）ワイヤなどのボンディングワイヤで接続され、ソースパッドとソースのリードフレームとはＡＬワイヤなどのボンディングワイヤで接続され、ゲートパッドとゲートのリードフレームとはＡＬワイヤなどで接続される。また、ＧａＮ－ＦＥＴの２つのゲートパッドとソースのリードフレームとはＡＬワイヤなどで接続される。

【0027】

また、図５の（ｂ）に示すように、樹脂封止後は、ドレインパッド、ソースパッド、ゲートパッドは樹脂で封止され、ドレイン、ソースおよびゲートのリードフレームの一部だけが外部と接続される。

【0028】

なお、カスケード型ＧａＮ－ＦＥＴには、ＧａＮ－ＦＥＴチップとＳｉ－ＦＥＴチップを重ねる（Chip on Chip）以外に、２つのチップを並列に並べてワイヤ、パターン、リードフレームなどで接続する例もある。

【0029】

＜パワーモジュールの回路構成（第１実施形態）＞
つづいて、第１実施形態に係るパワーモジュールの回路構成について、図６～図１２を参照しながら説明する。図６および図７は、第１実施形態に係るパワーモジュールを用いて実現したい回路例を示す図である。図６は、ＤＣを入力し三相ＡＣを出力する回路を示す図である。図６では、出力先の用途の例として、三相モータが示されている。以下、図６の回路をモータ制御回路ということがある。図７は、ＤＣを入力しその入力電流の力率を改善しつつ昇圧し、単相ＡＣを出力する回路を示す。以下、図７の回路を昇圧型単相インバータ出力回路ということがある。

【0030】

図６および図７に示すように、回路ブロックＡは、第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６の６つのスイッチング素子を備える。回路ブロックＢは、回路ブロックＡと、Ｑ１－ＧａＮ－ＦＥＴドライブ回路～Ｑ６－ＧａＮ－ＦＥＴドライブ回路の６つのドライブ回路とを備える。回路ブロックＡおよび回路ブロックＢは、さまざまな回路構成を有する電力変換装置に適用することができる。電力変換装置の一例としてインバータがある。第１実施形態に係るパワーモジュール１は、回路ブロックＡにコンデンサＣ１を加えた回路ブロックに対応する。

【0031】

第１～第６スイッチング素子Ｑ１～Ｑ６は、すべてカスケード型ＧａＮ－ＦＥＴであるスイッチング素子Ｑで構成され、略等しい耐圧特性およびスイッチング特性を有する。なお、第１～第６スイッチング素子Ｑ１～Ｑ６は、すべてＧａＮ－ＦＥＴであってもよい。

【0032】

第１スイッチング素子Ｑ１のドレイン端子は、正極端子Ｐに接続され、第１スイッチング素子Ｑ１のソース端子は、第２スイッチング素子Ｑ２のドレイン端子に接続される。また、第１スイッチング素子Ｑ１のゲート端子は、ゲート端子Ｑ１－Ｇに接続され、第１スイッチング素子Ｑ１のソース端子は、ソース端子Ｑ１－Ｓに接続される。

【0033】

第２スイッチング素子Ｑ２のドレイン端子は、第１スイッチング素子Ｑ１のソース端子に接続され、第２スイッチング素子Ｑ２のソース端子は、負極端子Ｎに接続される。また、第２スイッチング素子Ｑ２のゲート端子は、ゲート端子Ｑ２－Ｇに接続され、第２スイッチング素子Ｑ２のソース端子は、ソース端子Ｑ２－Ｓに接続される。

【0034】

第３スイッチング素子Ｑ３のドレイン端子は、正極端子Ｐに接続され、第３スイッチング素子Ｑ３のソース端子は、第４スイッチング素子Ｑ４のドレイン端子に接続される。また、第３スイッチング素子Ｑ３のゲート端子は、ゲート端子Ｑ３－Ｇに接続され、第３スイッチング素子Ｑ３のソース端子は、ソース端子Ｑ３－Ｓに接続される。なお、図６および図７では、ゲート端子Ｑ３－Ｇおよびソース端子Ｑ３－Ｓは省略されている。

【0035】

第４スイッチング素子Ｑ４のドレイン端子は、第３スイッチング素子Ｑ３のソース端子に接続され、第４スイッチング素子Ｑ４のソース端子は、負極端子Ｎに接続される。また、第４スイッチング素子Ｑ４のゲート端子は、ゲート端子Ｑ４－Ｇに接続され、第４スイッチング素子Ｑ４のソース端子は、ソース端子Ｑ４－Ｓに接続される。なお、図６および図７では、ゲート端子Ｑ４－Ｇおよびソース端子Ｑ４－Ｓは省略されている。

【0036】

第５スイッチング素子Ｑ５のドレイン端子は、正極端子Ｐに接続され、第５スイッチング素子Ｑ５のソース端子は、第６スイッチング素子Ｑ６のドレイン端子に接続される。また、第５スイッチング素子Ｑ５のゲート端子は、ゲート端子Ｑ５－Ｇに接続され、第５スイッチング素子Ｑ５のソース端子は、ソース端子Ｑ５－Ｓに接続される。なお、図６および図７では、ゲート端子Ｑ５－Ｇおよびソース端子Ｑ５－Ｓは省略されている。

【0037】

第６スイッチング素子Ｑ６のドレイン端子は、第５スイッチング素子Ｑ５のソース端子に接続され、第６スイッチング素子Ｑ６のソース端子は、負極端子Ｎに接続される。また、第６スイッチング素子Ｑ６のゲート端子は、ゲート端子Ｑ６－Ｇに接続され、第６スイッチング素子Ｑ６のソース端子は、ソース端子Ｑ６－Ｓに接続される。なお、図６および図７では、ゲート端子Ｑ６－Ｇおよびソース端子Ｑ６－Ｓは省略されている。

【0038】

コンデンサＣ１は、正極端子Ｐと負極端子Ｎとの間に接続されるノイズ除去用のコンデンサである。また、回路ブロックＡは、出力端子ＯＵＴ１、ＯＵＴ２、ＯＵＴ３を有する。

【0039】

図６のパワーモジュール１の出力端子ＯＵＴ１は、第１スイッチング素子Ｑ１のソース端子と第２スイッチング素子Ｑ２のドレイン端子との間に接続される。出力端子ＯＵＴ２は、第３スイッチング素子Ｑ３のソース端子と第４スイッチング素子Ｑ４のドレイン端子との間に接続される。出力端子ＯＵＴ３は、第５スイッチング素子Ｑ５のソース端子と第６スイッチング素子Ｑ６のドレイン端子との間に接続される。

【0040】

Ｑ１－ＧａＮ－ＦＥＴドライブ回路は、第１スイッチング素子Ｑ１を駆動し、Ｑ２－ＧａＮ－ＦＥＴドライブ回路は、第２スイッチング素子Ｑ２を駆動する。なお、図６および図７では省略されているが、Ｑ３－ＧａＮ－ＦＥＴドライブ回路は、第３スイッチング素子Ｑ３を駆動し、Ｑ４－ＧａＮ－ＦＥＴドライブ回路は、第４スイッチング素子Ｑ４を駆動し、Ｑ５－ＧａＮ－ＦＥＴドライブ回路は、第５スイッチング素子Ｑ５を駆動し、Ｑ６－ＧａＮ－ＦＥＴドライブ回路は、第６スイッチング素子Ｑ６を駆動する。全体制御ブロックは、Ｑ１－ＧａＮ－ＦＥＴドライブ回路～Ｑ６－ＧａＮ－ＦＥＴドライブ回路を制御する。

【0041】

そして、図６や図７に示したような電力変換装置において、スイッチング素子のオンオフにより断続する大電流により発生するノイズを低減させて、さらに効率の高い電力変換を実現するためには、回路ブロックＡ内の配線インダクタンスを低減することが重要である。そこで、回路ブロックＡ内の配線インダクタンスを低減するために注意すべきポイントについて、図８および図９を参照しながら説明する。

【0042】

図８は、第１実施形態に係るパワーモジュール１において配線インダクタンスを低減するために注意すべきポイントについて説明するための図（１）である。図８に示すように、パワーモジュール１の内部には、矢印で示される電流の流れによる様々な経路の回路ループが形成される。

【0043】

たとえば、パワーモジュール１内には、第１スイッチング素子Ｑ１を駆動するＱ１－ＧａＮ－ＦＥＴドライブ回路から出力された電流が、第１スイッチング素子Ｑ１のゲート端子、第１スイッチング素子Ｑ１のソース端子、Ｑ１－ＧａＮ－ＦＥＴドライブ回路の順で戻る回路ループ１－１が形成される。

【0044】

また、パワーモジュール１内には、第２スイッチング素子Ｑ２を駆動するＱ２－ＧａＮ－ＦＥＴドライブ回路から出力された電流が、第２スイッチング素子Ｑ２のゲート端子、第２スイッチング素子Ｑ２のソース端子、Ｑ２－ＧａＮ－ＦＥＴドライブ回路の順で戻る回路ループ１－２が形成される。

【0045】

同様に、パワーモジュール１内には、第３スイッチング素子Ｑ３に関して回路ループ１－３が形成され、第４スイッチング素子Ｑ４に関して回路ループ１－４が形成され、第５スイッチング素子Ｑ５に関して回路ループ１－５が形成され、第６スイッチング素子Ｑ６に関して回路ループ１－６が形成される。

【0046】

また、パワーモジュール１内には、正極端子Ｐから、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、負極端子Ｎ、第４スイッチング素子Ｑ４、第３スイッチング素子Ｑ３、正極端子Ｐに順に流れる電流の回路ループ２－１が形成される。

【0047】

また、パワーモジュール１内には、正極端子Ｐから、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、負極端子Ｎ、第６スイッチング素子Ｑ６、第５スイッチング素子Ｑ５、正極端子Ｐに順に流れる電流の回路ループ２－２が形成される。

【0048】

また、パワーモジュール１内には、コンデンサＣ１から、正極端子Ｐ、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、負極端子Ｎ、コンデンサＣ１に順に流れる電流の回路ループ３－１が形成される。

【0049】

また、パワーモジュール１内には、コンデンサＣ１から、正極端子Ｐ、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、負極端子Ｎ、コンデンサＣ１に順に流れる電流の回路ループ３－２が形成される。

【0050】

また、パワーモジュール１内には、コンデンサＣ１から、正極端子Ｐ、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、負極端子Ｎ、コンデンサＣ１に順に流れる電流の回路ループ３－３が形成される。

【0051】

そして、第１実施形態に係るパワーモジュール１は、上述の回路ループ１－１～１－６、回路ループ２－１および２－２、回路ループ３－１～３－３の長さをすべて極力短くすると共に、かかる回路ループに内包される面積（ループ面積）をすべて極力小さくすることにより、回路ループから発生されるノイズ（以下、発生ノイズともいう）を低減（配線インダクタンスを低減）することができる。

【0052】

図９は、第１実施形態に係るパワーモジュール１において配線インダクタンスを低減するために注意すべきポイントについて説明するための図（２）である。図９に示すように、パワーモジュール１内の第１スイッチング素子Ｑ１には、ドレイン端子からソース端子に大電流を流す大電流ラインＩＬが形成される。

【0053】

また、パワーモジュール１内の第１スイッチング素子Ｑ１には、ゲート端子からソース端子に制御信号を流す小電流ラインＩＳが形成される。

【0054】

そして、第１実施形態に係るパワーモジュール１では、上述の大電流ラインＩＬと小電流ラインＩＳのそれぞれを流れる電流が共通して流れる部位の共通インピーダンスＣＩを極力小さくすることにより、配線インダクタンスを低減することができる。

【0055】

なお、図９の例では第１スイッチング素子Ｑ１について示したが、第２スイッチング素子Ｑ２～第６スイッチング素子Ｑ６においても同様に、この共通インピーダンスＣＩを極力小さくすることで配線インダクタンスを低減することができる。

【0056】

図８および図９に示す回路は図６および図７の回路に共通して含まれる。すなわち、図８および図９を用いて説明したポイントは、図６および図７の回路に共通して有効であり、図６および図７に示す回路ブロックＡおよび回路ブロックＢを有する多種多様な回路にも有効である。なお、図８および図９では、スイッチング素子としてカスケード型ＧａＮ－ＦＥＴを用いたが、すべてのスイッチング素子はＧａＮ－ＦＥＴであってもよい。

【0057】

次に、ここまで説明した注意すべきポイントに基づいて、パワーモジュール１内の配線インダクタンスを低減する具体的な手段について、図１０および図１１を参照しながら説明する。

【0058】

図１０は、第１実施形態に係るパワーモジュール１における第１～第６スイッチング素子Ｑ１～Ｑ６およびコンデンサＣ１の最適な配置について説明するための図である。図１０の（ａ）は回路を示し、図１０の（ｂ）は最適配置を示す。本開示では、図１０の（ａ）に示すように、パワーモジュール１の内部に形成される配線をいくつかのまとまり（以下、配線部ともいう）として仮想的に分割する。

【0059】

具体的には、コンデンサＣ１から正極端子Ｐを介して第１スイッチング素子Ｑ１のドレイン端子、第３スイッチング素子Ｑ３のドレイン端子または第５スイッチング素子Ｑ５のドレイン端子に至る配線部を、ネットワークＰ－ＮＥＴとする。また、ゲート端子Ｑ１Ｇから第１スイッチング素子Ｑ１のゲート端子、当該ゲート端子からＳｉ－ＦＥＴの内部を経由して第１スイッチング素子Ｑ１のソース端子、当該ソース端子を介してソース端子Ｑ１Ｓに至る配線部をネットワークＱ１Ｇ－ＮＥＴとする。

【0060】

また、出力端子ＯＵＴ１から第１スイッチング素子Ｑ１のソース端子および第２スイッチング素子Ｑ２のドレイン端子に至る配線部をネットワークＯＵＴ１－ＮＥＴとする。また、ゲート端子Ｑ２Ｇから第２スイッチング素子Ｑ２のゲート端子、当該ゲート端子からＳｉ－ＦＥＴの内部を経由して第２スイッチング素子Ｑ２のソース端子、当該ソース端子を介してソース端子Ｑ２Ｓに至る配線部をネットワークＱ２Ｇ－ＮＥＴとする。

【0061】

また、ゲート端子Ｑ３Ｇから第３スイッチング素子Ｑ３のゲート端子、当該ゲート端子からＳｉ－ＦＥＴの内部を経由して第３スイッチング素子Ｑ３のソース端子、当該ソース端子を介してソース端子Ｑ３Ｓに至る配線部をネットワークＱ３Ｇ－ＮＥＴとする。また、出力端子ＯＵＴ２から第３スイッチング素子Ｑ３のソース端子および第４スイッチング素子Ｑ４のドレイン端子に至る配線部をネットワークＯＵＴ２－ＮＥＴとする。

【0062】

また、ゲート端子Ｑ４Ｇから第４スイッチング素子Ｑ４のゲート端子、当該ゲート端子からＳｉ－ＦＥＴの内部を経由して第４スイッチング素子Ｑ４のソース端子、当該ソース端子を介してソース端子Ｑ４Ｓに至る配線部をネットワークＱ４Ｇ－ＮＥＴとする。また、ゲート端子Ｑ５Ｇから第５スイッチング素子Ｑ５のゲート端子、当該ゲート端子からＳｉ－ＦＥＴの内部を経由して第５スイッチング素子Ｑ５のソース端子、当該ソース端子を介してソース端子Ｑ５Ｓに至る配線部をネットワークＱ５Ｇ－ＮＥＴとする。また、出力端子ＯＵＴ３から第５スイッチング素子Ｑ５のソース端子および第６スイッチング素子Ｑ６のドレイン端子に至る配線部をネットワークＯＵＴ３－ＮＥＴとする。

【0063】

また、ゲート端子Ｑ６Ｇから第６スイッチング素子Ｑ６のゲート端子、当該ゲート端子からＳｉ－ＦＥＴの内部を経由して第６スイッチング素子Ｑ６のソース端子、当該ソース端子を介してソース端子Ｑ６Ｓに至る配線部をネットワークＱ６Ｇ－ＮＥＴとする。また、コンデンサＣ１から負極端子Ｎを介して第２スイッチング素子Ｑ２のソース端子、第４スイッチング素子Ｑ４のソース端子または第６スイッチング素子Ｑ６のソース端子に至る配線部を、ネットワークＮ－ＮＥＴとする。

【0064】

図１０の（ｂ）に示すＰ－ＮＥＴ ＡＲＥＡ、Ｑ－ＮＥＴ ＡＲＥＡ、ＯＵＴ１－ＮＥＴ ＡＲＥＡ、ＯＵＴ２－ＮＥＴ ＡＲＥＡ、ＯＵＴ３－ＮＥＴ ＡＲＥＡ、Ｑ１Ｇ－ＮＥＴ ＡＲＥＡ、Ｑ２Ｇ－ＮＥＴ ＡＲＥＡ、Ｑ３Ｇ－ＮＥＴ ＡＲＥＡ、Ｑ４Ｇ－ＮＥＴ ＡＲＥＡ、Ｑ５Ｇ－ＮＥＴ ＡＲＥＡ、Ｑ６Ｇ－ＮＥＴ ＡＲＥＡのそれぞれは、図１０の（ａ）に示すＰ－ＮＥＴ、Ｑ－ＮＥＴ、ＯＵＴ１－ＮＥＴ、ＯＵＴ２－ＮＥＴ、ＯＵＴ３－ＮＥＴ、Ｑ１Ｇ－ＮＥＴ、Ｑ２Ｇ－ＮＥＴ、Ｑ３Ｇ－ＮＥＴ、Ｑ４Ｇ－ＮＥＴ、Ｑ５Ｇ－ＮＥＴ、Ｑ６Ｇ－ＮＥＴのそれぞれに対応するパターニングエリアである。

【0065】

図１０の（ｂ）に示すように、第１実施形態に係るパワーモジュール１では、上アームのスイッチング素子（Ｑ１、Ｑ３、Ｑ５）はＳｉ－ＦＥＴのゲートが、コンデンサＣ１が配置場所されるパワーモジュール１の中央部４よりも上部にくるように配置される。そして、それぞれのＧａＮ－ＦＥＴのドレイン側にＰ－ＮＥＴが配置され、それぞれのＧａＮ－ＦＥＴのソース側にＯＵＴ１－ＮＥＴ～ＯＵＴ３－ＮＥＴが配置される。また、下アームのスイッチング素子（Ｑ２、Ｑ４、Ｑ６）はＳｉ－ＦＥＴのゲートが中央部４よりも下部にくるように配置される。そして、それぞれのＧａＮ－ＦＥＴのソース側にＮ－ＮＥＴが配置され、それぞれのＧａＮ－ＦＥＴのドレイン側にＯＵＴ１－ＮＥＴ～ＯＵＴ３－ＮＥＴが配置される。さらに、Ｐ－ＮＥＴとＮ－ＮＥＴは上アームと下アームのスイッチング素子の間を並走するように配置される。そして、コンデンサＣ１は、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との間に、つまり、第１～第６スイッチング素子Ｑ１～Ｑ６が配置されるパワー基板の中央部４に配置される。

【0066】

ＯＵＴ２－ＮＥＴ～ＯＵＴ３－ＮＥＴとＰ－ＮＥＴ、Ｎ－ＮＥＴとが交差する箇所は、多層基板であれば別層で配線され、単相基板であればジャンパー線などで接続される。図１０の（ｂ）では、ＯＵＴ２－ＮＥＴ ＡＲＥＡおよびＯＵＴ３－ＮＥＴ ＡＲＥＡが上下で切断され、切断された箇所がワイヤボンディングで接続される。

【0067】

このように第１～第６スイッチング素子Ｑ１～Ｑ６およびコンデンサＣ１を配置することで、６つのスイッチング素子間で発生ノイズがアンバランスにならず、配線の長さを短かくできるので発生ノイズを低くできる。従って、極端に長い配線パターンによる発生ノイズの増加を抑制すると共に、大電流を流すための良好な電流経路を確保することができる。なお、本発明に関わる各実施例ではこの中央部４を基準として各スイッチング素子とコンデンサＣ１を配置した例を説明している。

【0068】

また、かかる第１～第６スイッチング素子Ｑ１～Ｑ６の配置としては、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３と第５スイッチング素子Ｑ５とが一つの直線（仮想的な直線（不図示））の上に並ぶように配置される。第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４と第６スイッチング素子Ｑ６とが一つの直線（仮想的な直線（不図示））の上に並ぶように配置される。それぞれの仮想的な直線は略平行である。また、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２とを結ぶ直線（不図示）と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４とを結ぶ直線（不図示）と、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６とを結ぶ直線（不図示）とは略平行である。

【0069】

図１１は、カスケード型ＧａＮ－ＦＥＴの代わりにＧａＮ－ＦＥＴを用いた場合の最適配置を示す図である。図１１では、図１０のカスケード型ＧａＮ－ＦＥＴがＧａＮ－ＦＥＴに置き換えられている。

【0070】

＜パワーモジュールの構成（第１実施形態）＞
つづいて、図１０に示した最適な配置を適用したパワーモジュール１の構成について、図１２および図１３を参照しながら説明する。図１２は、回路ブロックＡの回路例を示す図である。図６および図７に示した回路ブロックＡと比較して、図１２では、回路ブロックＡは、サーミスタが設けられる。かかるサーミスタには、２つの端子ＴＨ１、ＴＨ２が接続される。なお、サーミスタは基板の温度を検知するために設けられる。

【0071】

図１３は、第１実施形態に係るパワーモジュール１の構成を示す断面図および上面図を示す図である。図１３の（ａ）が断面図を示し、図１３の（ｂ）が上面図を示す。断面図が示す断面箇所を上面図に示す。なお、図１３の（ｂ）に示す上面図の断面線から矢印方向に目視した概略図が図１３の（ａ）となる。１３の（ａ）に示すように、第１実施形態に係るパワーモジュール１は、パワー基板１０と、ケース１１と、蓋１２と、樹脂封止剤としてのシリコンゲル１３とを備える。パワー基板１０は、回路基板の一例である。

【0072】

パワー基板１０は、たとえば、ＤＣＢ（Direct Copper Bonding）基板やＡＭＢ（Active Metal Brazing）基板などの高い耐熱性および高い放熱性を有する回路基板で構成される。かかるパワー基板１０のおもて面には、第１～第６スイッチング素子Ｑ１～Ｑ６やコンデンサＣ１などが搭載される。

【0073】

ケース１１は、枠形状を有し、パワー基板１０のおもて面を囲むように設けられる。ケース１１は、パワー基板１０に搭載される各素子を収容する。また、ケース１１には、電力変換装置の内部にパワーモジュール１を固定する際などに用いられる取り付け穴が形成される。

【0074】

ケース１１は、たとえば、ポリフェニレンサルファイド（ＰＰＳ）やポリブチレンテレフタレート（ＰＢＴ）樹脂、ポリブチレンサクシネート（ＰＢＳ）樹脂、ポリアミド（ＰＡ）樹脂、アクリロニトリルブタジエンスチレン（ＡＢＳ）樹脂などで形成される。

【0075】

蓋１２は、ケース１１に収容されるパワー基板１０のおもて面を覆うと共に、枠形状のケース１１の上部を塞ぐように設けられる。蓋１２は、たとえば、ケース１１と同様の樹脂で形成される。シリコンゲル１３は、ケース１１の内部に充填され、パワー基板１０のおもて面に搭載される各素子などを封止する。パワー基板１０には外部出力用ＰＩＮが立設される。例えば、図１３（ｂ）には、負極端子Ｎに立設した外部出力のＰＩＮを、上面から見た図（上面視図）と横から見た図（横面視図）を対応させた図が図示される。

【0076】

なお、パワー基板１０とケース１１との間や、ケース１１と蓋１２との間は、図示しない接着剤で接合される。

【0077】

図１３の（ｂ）に示すように、パワー基板１０のおもて面には、コンデンサＣ１と、第１～第６スイッチング素子Ｑ１～Ｑ６とが搭載される。コンデンサＣ１は、パワー基板１０の中央部４に配置される。上アームのスイッチング素子（Ｑ１、Ｑ３、Ｑ５）はＳｉ－ＦＥＴのゲートがパワー基板１０の中央部４よりも上部にくるように配置される。また、下アームのスイッチング素子（Ｑ２、Ｑ４、Ｑ６）はＳｉ－ＦＥＴのゲートがパワー基板１０の中央部４よりも下部にくるように配置される。

【0078】

パワー基板１０のおもて面には、配線部を構成する回路パターン２１～４３が設けられる。なお、かかる回路パターン２１～４３はパワー基板１０に含まれる絶縁層上に互いに独立して設けられることから、回路パターン２１～４３同士は導通していない。

【0079】

かかる回路パターン２１～４３について、図１４を参照しながら説明する。図１４は、第１実施形態に係るパワーモジュール１が最適な配置を実現していることを説明するための図である。図１４の（ａ）は、図１３に示したパワー基板１０のおもて面を示す図であり、図１４の（ｂ）は、回路パターンと図１０に示した部位との対応を示す図である。

【0080】

図１４の（a）に示すように、パワー基板１０のサイズは、３７．５０ｍｍ×２８．５０ｍｍである。

【0081】

第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２を基準にした場合に、第１スイッチング素子Ｑ１および第２スイッチング素子Ｑ２を挟んでコンデンサＣ１が配置される領域とは反対側にある領域には、回路パターン２１が形成される。かかる回路パターン２１の大部分は、ネットワークＯＵＴ１－ＮＥＴに対応する。

【0082】

第１スイッチング素子Ｑ１のドレイン端子側の領域、第３スイッチング素子Ｑ３のドレイン端子側の領域、第５スイッチング素子Ｑ５のドレイン端子側の領域、および、これらの３つの領域を下アーム側で接続する領域には、回路パターン２２が形成される。かかる回路パターン２２は、ネットワークＰ－ＮＥＴに対応する。

【0083】

第２スイッチング素子Ｑ２のソース端子側の領域、第４スイッチング素子Ｑ４のソース端子側の領域、第６スイッチング素子Ｑ６のソース端子側の領域、および、これらの３つの領域を上アーム側で接続する領域には、回路パターン２３が形成される。かかる回路パターン２３の大部分は、ネットワークＮ－ＮＥＴに対応する。

【0084】

第１スイッチング素子Ｑ１を基準にした場合に、第１スイッチング素子Ｑ１を挟んで第２スイッチング素子Ｑ２が配置される領域とは反対側にある領域には、回路パターン２４、２５が配置される。かかる回路パターン２４、２５は、ネットワークＱ１Ｇ－ＮＥＴの一部に対応する。

【0085】

第２スイッチング素子Ｑ２を基準にした場合に、第２スイッチング素子Ｑ２を挟んで第２スイッチング素子Ｑ１が配置される領域とは反対側にある領域には、回路パターン２６、２７が配置される。かかる回路パターン２６、２７は、ネットワークＱ２Ｇ－ＮＥＴの一部に対応する。

【0086】

第３スイッチング素子Ｑ３を基準にした場合に、第３スイッチング素子Ｑ３を挟んで第４スイッチング素子Ｑ４が配置される領域とは反対側にある領域には、回路パターン２８、２９、３０が配置される。回路パターン２８は、第３スイッチング素子Ｑ３のソース側の領域まで延びる。回路パターン２８は、ネットワークＯＵＴ２－ＮＥＴの一部に対応する。また、回路パターン２９、３０は、ネットワークＱ３Ｇ－ＮＥＴの一部に対応する。

【0087】

第４スイッチング素子Ｑ４のドレイン側の領域には、回路パターン３１が配置される。また、第４スイッチング素子Ｑ４を基準にした場合に、第４スイッチング素子Ｑ４を挟んで第３スイッチング素子Ｑ３が配置される領域とは反対側にある領域には、回路パターン３２、３３が配置される。回路パターン３１は、ネットワークＯＵＴ２－ＮＥＴの一部に対応する。また、回路パターン３２、３３は、ネットワークＱ４Ｇ－ＮＥＴの一部に対応する。

【0088】

第５スイッチング素子Ｑ５を基準にした場合に、第５スイッチング素子Ｑ５を挟んで第６スイッチング素子Ｑ６が配置される領域とは反対側にある領域には、回路パターン３４、３５、３６が配置される。回路パターン３４は、第５スイッチング素子Ｑ５のソース側の領域を含む。回路パターン３４は、ネットワークＯＵＴ３－ＮＥＴの一部に対応する。また、回路パターン３５、３６は、ネットワークＱ５Ｇ－ＮＥＴの一部に対応する。

【0089】

第６スイッチング素子Ｑ６のドレイン側の領域には、回路パターン３７が配置される。また、第６スイッチング素子Ｑ６を基準にした場合に、第６スイッチング素子Ｑ６を挟んで第５スイッチング素子Ｑ５が配置される領域とは反対側にある領域には、回路パターン３８、３９が配置される。回路パターン３７は、ネットワークＯＵＴ３－ＮＥＴの一部に対応する。また、回路パターン３８、３９は、ネットワークＱ６Ｇ－ＮＥＴの一部に対応する。

【0090】

回路パターン２１の第２スイッチング素子Ｑ２に隣接する部位を基準にした場合に、第２スイッチング素子Ｑ２を挟んで第２スイッチング素子Ｑ２に隣接する部位とは反対側にある領域には、回路パターン４０、４１が配置される。第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２とに挟まれる領域には、回路パターン４２、４３が配置される。

【0091】

ここまで説明したように、第１実施形態に係るパワーモジュール１では、コンデンサＣ１、第１～第６スイッチング素子Ｑ１～Ｑ６および各配線部について、図１１の（ｂ）に示した最適な配置が実現されている。

【0092】

かかる回路パターン２１～４３に関する具体的な配線の構成は以下の通りである。回路パターン２１には、第１スイッチング素子Ｑ１のソース電極（ソースパッド）と、第１スイッチング素子Ｑ１のＧａＮ－ＦＥＴのゲート電極（ゲートパッド）と、第２スイッチング素子Ｑ２のドレイン電極（ドレインパッド）とがボンディングワイヤＷを介して電気的に接続される。また、回路パターン２１における回路パターン２４に隣接する部位には、ソース端子Ｑ１－Ｓが設けられ、かかるソース端子Ｑ１－Ｓを基準にした場合に、ソース端子Ｑ１－Ｓを挟んで回路パターン２４が配置される領域とは反対側にある回路パターン２１には出力端子ＯＵＴ１が設けられる。

【0093】

回路パターン２２には、第１スイッチング素子Ｑ１のドレイン電極と、第３スイッチング素子Ｑ３のドレイン電極と、第５スイッチング素子Ｑ５のドレイン電極とが、ボンディングワイヤＷを介して電気的に接続される。また、回路パターン２２において第５スイッチング素子Ｑ５の近傍には、正極端子Ｐが設けられる。

【0094】

回路パターン２２と回路パターン２３との間にはコンデンサＣ１が設けられ、かかるコンデンサＣ１を介して回路パターン２２と回路パターン２３とが電気的に接続される。

【0095】

回路パターン２３には、第２スイッチング素子Ｑ２のソース電極と、第２スイッチング素子Ｑ２のＧａＮ－ＦＥＴのゲート電極と、第４スイッチング素子Ｑ４のソース電極と、第４スイッチング素子Ｑ４のＧａＮ－ＦＥＴのゲート電極と、第６スイッチング素子Ｑ６のソース電極と、第６スイッチング素子Ｑ６のＧａＮ－ＦＥＴのゲート電極とがボンディングワイヤＷを介して電気的に接続される。

【0096】

また、回路パターン２３において第６スイッチング素子Ｑ６の近傍には、負極端子Ｎが設けられる。また、回路パターン２３の回路パターン２６に近接する部位にはソース端子Ｑ２－Ｓが設けられ、回路パターン２３の回路パターン３２に近接する部位にはソース端子Ｑ４－Ｓが設けられ、回路パターン２３の回路パターン３８に近接する部位にはソース端子Ｑ６－Ｓが設けられる。

【0097】

回路パターン２４には、ゲート端子Ｑ１－Ｇが設けられる。なお、回路パターン２４と回路パターン２５との間には抵抗Ｒ１－１が設けられ、かかる抵抗Ｒ１－１を介して回路パターン２４と回路パターン２５が電気的に接続される。

【0098】

回路パターン２５には、第１スイッチング素子Ｑ１のゲート電極が、ボンディングワイヤＷを介して電気的に接続される。なお、回路パターン２５と回路パターン２１との間には抵抗Ｒ１－２が設けられ、かかる抵抗Ｒ１－２を介して回路パターン２５と回路パターン２１が電気的に接続される。

【0099】

回路パターン２６には、ゲート端子Ｑ２－Ｇが設けられる。なお、回路パターン２６と回路パターン２７との間には抵抗Ｒ２－１が設けられ、かかる抵抗Ｒ２－１を介して回路パターン２６と回路パターン２７が電気的に接続される。

【0100】

回路パターン２７には、第２スイッチング素子Ｑ２のゲート電極が、ボンディングワイヤＷを介して電気的に接続される。なお、回路パターン２７と回路パターン２３との間には抵抗Ｒ２－２が設けられ、かかる抵抗Ｒ２－２を介して回路パターン２７と回路パターン２３が電気的に接続される。

【0101】

回路パターン２８には、第３スイッチング素子Ｑ３のソース電極と、第３スイッチング素子Ｑ３のＧａＮ－ＦＥＴのゲート電極とがボンディングワイヤＷを介して電気的に接続される。また、回路パターン２８には、回路パターン３１がボンディングワイヤＷを介して電気的に接続される。また、回路パターン２８における回路パターン２９に隣接する部位には、ソース端子Ｑ３－Ｓが設けられ、かかるソース端子Ｑ３－Ｓを基準にした場合に、回路パターン２９の反対側における回路パターン２８には出力端子ＯＵＴ２が設けられる。

【0102】

回路パターン２９には、ゲート端子Ｑ３－Ｇが設けられる。なお、回路パターン２９と回路パターン３０との間には抵抗Ｒ３－１が設けられ、かかる抵抗Ｒ３－１を介して回路パターン２９と回路パターン３０が電気的に接続される。

【0103】

回路パターン３０には、第３スイッチング素子Ｑ３のゲート電極が、ボンディングワイヤＷを介して電気的に接続される。なお、回路パターン３０と回路パターン２８との間には抵抗Ｒ３－２が設けられ、かかる抵抗Ｒ３－２を介して回路パターン３０と回路パターン２８が電気的に接続される。

【0104】

回路パターン３１には、第４スイッチング素子Ｑ４のドレイン電極がボンディングワイヤＷを介して電気的に接続される。

【0105】

回路パターン３２には、ゲート端子Ｑ４－Ｇが設けられる。なお、回路パターン３２と回路パターン３３との間には抵抗Ｒ４－１が設けられ、かかる抵抗Ｒ４－１を介して回路パターン３２と回路パターン３３が電気的に接続される。

【0106】

回路パターン３３には、第４スイッチング素子Ｑ４のソース電極が、ボンディングワイヤＷを介して電気的に接続される。なお、回路パターン３３と回路パターン２３との間には抵抗Ｒ４－２が設けられ、かかる抵抗Ｒ４－２を介して回路パターン３３と回路パターン２３が電気的に接続される。

【0107】

回路パターン３４には、第５スイッチング素子Ｑ５のソース電極と、第５スイッチング素子Ｑ５のＧａＮ－ＦＥＴのゲート電極とがボンディングワイヤＷを介して電気的に接続される。また、回路パターン３４には、回路パターン３７がボンディングワイヤＷを介して電気的に接続される。なお、コンデンサＣ１は、上アームのＧａＮ系スイッチング素子のドレイン電極と下アームのＧａＮ系スイッチング素子のソース電極をつなぐワイヤで挟まれる領域に配置される。具体的には、コンデンサＣ１は、回路パターン２８と回路パターン３１を接続するボンディングワイヤＷと回路パターン３４と回路パターン３７を接続するボンディングワイヤＷに挟まれる領域に配置される。また、回路パターン３４における回路パターン３５に隣接する部位には、ソース端子Ｑ５－Ｓが設けられ、かかるソース端子Ｑ５－Ｓを基準にした場合に、ソース端子Ｑ５－Ｓを挟んで回路パターン３５が配置される領域とは反対側にある回路パターン３４には出力端子ＯＵＴ３が設けられる。

【0108】

回路パターン３５には、ゲート端子Ｑ５－Ｇが設けられる。なお、回路パターン３５と回路パターン３６との間には抵抗Ｒ５－１が設けられ、かかる抵抗Ｒ５－１を介して回路パターン３５と回路パターン３６が電気的に接続される。

【0109】

回路パターン３６には、第５スイッチング素子Ｑ５のゲート電極が、ボンディングワイヤＷを介して電気的に接続される。なお、回路パターン３６と回路パターン３４との間には抵抗Ｒ５－２が設けられ、かかる抵抗Ｒ５－２を介して回路パターン３６と回路パターン３４が電気的に接続される。

【0110】

回路パターン３７には、第６スイッチング素子Ｑ６のドレイン電極がボンディングワイヤＷを介して電気的に接続される。

【0111】

回路パターン３８には、ゲート端子Ｑ６－Ｇが設けられる。なお、回路パターン３８と回路パターン３９との間には抵抗Ｒ６－１が設けられ、かかる抵抗Ｒ６－１を介して回路パターン３８と回路パターン３９が電気的に接続される。

【0112】

回路パターン３９には、第６スイッチング素子Ｑ６のソース電極が、ボンディングワイヤＷを介して電気的に接続される。なお、回路パターン３９と回路パターン２３との間には抵抗Ｒ６－２が設けられ、かかる抵抗Ｒ６－２を介して回路パターン３９と回路パターン２３が電気的に接続される。

【0113】

回路パターン４０には、サーミスタの一方の電極に接続される端子ＴＨ１が設けられる。回路パターン４０には、回路パターン４２がボンディングワイヤＷを介して電気的に接続される。回路パターン４１には、サーミスタの他方の電極に接続される端子ＴＨ２が設けられる。回路パターン４１には、回路パターン４３がボンディングワイヤＷを介して電気的に接続される。

【0114】

また、正極端子Ｐ、負極端子Ｎ、出力端子ＯＵＴ１～ＯＵＴ３、ゲート端子Ｑ１－Ｇ～Ｑ６－Ｇ、ソース端子Ｑ１－Ｓ～Ｑ６－Ｓおよび端子ＴＨ１、ＴＨ２は、いずれも金属などの導電性材料で構成され、ハンダや導電性接着剤などの導電性接合材で各回路パターンと電気的および機械的に接続される。

【0115】

図１５は、第１実施形態に係るパワーモジュール１内の回路ループ１－１～１－６について説明するための図である。図１５に示すように、第１実施形態に係るパワーモジュール１では、回路ループ１－１～１－６の長さが極力短くなっていると共に、かかる回路ループ１－１～１－６のループ面積が極力小さくなっている。

【0116】

図１６は、第１実施形態に係るパワーモジュール１内の回路ループ２－１について説明するための図である。図１６の（ａ）に示すように、第１実施形態に係るパワーモジュール１では、回路ループ２－１の長さが極力短くなっていると共に、かかる回路ループ２－１のループ面積が極力小さくなっている。また、図１６の（ｂ）に示すように、回路ループ２－２の長さが極力短くなっていると共に、かかる回路ループ２－２のループ面積が極力小さくなっている。

【0117】

以上説明したように、パワーモジュール１内の回路ループ１－１～１－６および回路ループ２－１および２－２に関して、それぞれの回路ループの長さが極力短くなっていると共に、それぞれのループ面積が極力小さくなっている。従って、それぞれの回路ループにおける発生ノイズを低減させる効果が得られる。なお、回路ループ１－１～１－６および回路ループ２－１、２－２はコンデンサＣ１を経由するループでないため、コンデンサＣ１が装着されていなくても、それぞれの回路ループにおける配線インダクタンスを低減させる効果が得られる。

【0118】

図１７は、第１実施形態に係るパワーモジュール１内の回路ループ３－１、３－２、３－３について説明するための図である。図１７に示すように、第１実施形態に係るパワーモジュール１では、コンデンサＣ１を経由する回路ループ３－１、３－２、３－３の長さが極力短くなっていると共に、かかる回路ループ３－１、３－２、３－３のループ面積が極力小さくなっている。したがって、コンデンサＣ１を装着したパワーモジュール１は、上記効果に加えてさらに回路ループにおける配線インダクタンスを低減させる効果が得られる。

【0119】

図１８は、第１実施形態に係るパワーモジュール１内の共通インピーダンスＣＩについて説明するための図である。図１８の（ａ）は第１スイッチング素子Ｑ１周りを説明するための図であり、図１８の（ｂ）は第２スイッチング素子Ｑ２周りを説明するための図である。

【0120】

図１８の（ａ）に示すように、第１スイッチング素子Ｑ１において、Ｓｉ－ＦＥＴのソース電極（すなわち、第１スイッチング素子Ｑ１のソース電極）から延びるボンディングワイヤＷが回路パターン２１に接続される箇所を第１接続部５１とする。

【0121】

また、第１スイッチング素子Ｑ１において、ＧａＮ－ＦＥＴのゲート電極から延びるボンディングワイヤＷが回路パターン２１に接続される箇所を第２接続部５２とする。

【0122】

そして、第１実施形態では、かかる第１接続部５１が第２接続部５２よりもパワー基板１０の短辺（図１８における左側）に近い。言い換えれば、第１接続部５１は第２接続部５２よりも両者が接続される第１スイッチング素子Ｑ１から離れて配置される。これにより、第１スイッチング素子Ｑ１のドレイン端子からソース端子に流れる大電流ラインＩＬと、第１スイッチング素子Ｑ１のゲート電極からソース端子に流れる小電流ラインＩＳとの重なる部分（すなわち、共通インピーダンスＣＩ）を極力小さくすることができる。

【0123】

したがって、第１実施形態によれば、共通インピーダンスＣＩを低減して大電流ラインＩＬで発生するノイズの小電流ラインＩＳへの影響を低減することができる。

【0124】

なお、図１８の（ａ）では第１スイッチング素子Ｑ１について示したが、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５でも同様に回路パターン２８、３４に第１接続部５１、第２接続部５２を設けることにより、共通インピーダンスＣＩを極力小さくすることができる。

【0125】

また、図１８の（ｂ）に示すように、第２スイッチング素子Ｑ２において、Ｓｉ－ＦＥＴのソース電極（すなわち、第２スイッチング素子Ｑ２のソース電極）から延びるボンディングワイヤＷが回路パターン２３に接続される箇所を第３接続部５３とする。

【0126】

また、第２スイッチング素子Ｑ２において、ＧａＮ－ＦＥＴのゲート電極から延びるボンディングワイヤＷが回路パターン２３に接続される箇所を第４接続部５４とする。

【0127】

そして、第１実施形態では、かかる第３接続部５３が第４接続部５４よりもパワー基板１０の中央に近い。言い換えれば、第３接続部５３は第４接続部５４よりも両者が接続される第２スイッチング素子Ｑ２から離れて配置される。これにより、第２スイッチング素子Ｑ２のドレイン端子からソース端子に流れる大電流ラインＩＬと、第２スイッチング素子Ｑ２のゲート電極からソース端子に流れる小電流ラインＩＳとの重なる部分（すなわち、共通インピーダンスＣＩ）を極力小さくすることができる。

【0128】

したがって、第１実施形態によれば、共通インピーダンスＣＩを低減して大電流ラインＩＬで発生するノイズの小電流ラインＩＳへの影響を低減することができる。

【0129】

なお、図１８の（ｂ）では第２スイッチング素子Ｑ２について示したが、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６でも同様に回路パターン２３に第３接続部５３、第４接続部５４を設けることにより、共通インピーダンスＣＩを極力小さくすることができる。

【0130】

つづいて、ここまで説明した第１実施形態に係るパワーモジュール１と、第１実施形態とは別のコンセプトで配置された参考例のパワーモジュール１００との配線インダクタンスについて比較する。図１９は、参考例におけるパワーモジュール１００の構成を示す上面図である。かかる参考例は、Ｓｉ－ＦＥＴ、Ｓｉ－ＩＧＢＴを用いたパワーモジュールで一般的に採用されている部品配置とパターンニング方法である。

【0131】

図１９に示すように、パワーモジュール１００のパワー基板のサイズは、５８．００ｍｍ×２９．００ｍｍである。図１４の（ａ）と比較して、同一素子を用いて同一回路を形成しながら、パワーモジュール１００のパワー基板のサイズは大きい。

【0132】

図２０は、参考例におけるパワーモジュール１００内の回路ループ１－１～１－６について説明するための図である。図１５と図２０を比較すると、第１実施形態に係るパワーモジュール１と参考例のパワーモジュール１００では、優劣差はない。

【0133】

図２１は、参考例におけるパワーモジュール１００内の回路ループ２－１について説明するための図である。図１６と図２１を比較すると、参考例のパワーモジュール１００では、第１実施形態に比べて、回路ループ２－１の長さが長くなっていると共に、かかる回路ループ２－１のループ面積が大きくなっている。

【0134】

図２２は、参考例におけるパワーモジュール１００内の回路ループ３－１について説明するための図である。図１７と図２２を比較すると、参考例のパワーモジュール１００では、第１実施形態に比べて、回路ループ３－１の長さが長くなっていると共に、かかる回路ループ３－１のループ面積が大きくなっている。

【0135】

すなわち、第１実施形態に係るパワーモジュール１は、参考例のパワーモジュール１００に比べて、回路ループ２－１、３－１の長さが短くなっていると共に、かかる回路ループのループ面積が小さくなっている。これにより、第１実施形態では、パワーモジュール１の配線インダクタンスを低減することができる。

【0136】

図２３は、参考例におけるパワーモジュール１００内の共通インピーダンスＣＩについて説明するための図である。図１８の（ａ）と図２３を比較すると、第１実施形態に係るパワーモジュール１と参考例のパワーモジュール１００では、優劣差はない。

【0137】

＜第１実施形態の変形例＞
ここまでは、コンデンサＣ１を１つだけ配置した場合について説明したが、パワーモジュール１により多くのコンデンサを配置してもよい。図２４は、３つのコンデンサを配置した変形例１を示す図である。図２４の（ａ）は、コンデンサの配置を示し、図２４の（ｂ）は、回路ループ３－１～３－３を示す。

【0138】

図２４の（ａ）に示すように、コンデンサＣ１は、第３スイッチング素子Ｑ３のドレイン電極に接続するボンディングワイヤＷと第４スイッチング素子Ｑ４のソース電極に接続するボンディングワイヤＷに挟まれる領域に配置される。コンデンサＣ２は、第１スイッチング素子Ｑ１のドレイン電極に接続するボンディングワイヤＷと第２スイッチング素子Ｑ２のソース電極に接続するボンディングワイヤＷに挟まれる領域に配置される。コンデンサＣ３は、第５スイッチング素子Ｑ５のソース電極と第６スイッチング素子Ｑ６のソース電極に挟まれる領域に配置される。

【0139】

コンデンサＣ１が配置される領域とコンデンサＣ２が配置される領域は、回路パターン２８と回路パターン３１とを接続するボンディングワイヤＷで区切られる。コンデンサＣ１が配置される領域とコンデンサＣ３が配置される領域は、回路パターン３４と回路パターン３７とを接続するボンディングワイヤＷで区切られる。

【0140】

図２４の（ｂ）に示すように、変形例１では、コンデンサＣ２を含む回路ループ３－１が形成され、コンデンサＣ１を含む回路ループ３－２が形成され、コンデンサＣ３を含む回路ループ３－３が形成される。図１７に示した回路ループ３－１～３－３と比較すると、図２４の（ｂ）に示す回路ループ３－１～３－３の長さは、短く、かかる回路ループ３－１～３－３のループ面積が小さくなっている。

【0141】

図２５は、図６に示したモータ制御回路の変形例を示す図である。図６と比較すると、図２５に示す回路では、負極端子Ｎの代わりに負極端子Ｎ１～Ｎ３が設けられている。また、負極端子Ｎ１とＤＣマイナス入力端子との間、負極端子Ｎ２とＤＣマイナス入力端子との間、負極端子Ｎ３とＤＣマイナス入力端子との間には、それぞれ電流検出回路が設けられる。

【0142】

図２６は、図２５に示した回路のパワー基板１０を変形例２として示す図である。図１４と比較して、回路パターン２３のソース端子Ｑ２－Ｓに近接する部位には負極端子Ｎ１が設けられ、回路パターン２３のソース端子Ｑ４－Ｓに近接する部位には負極端子Ｎ２が設けられ、回路パターン２３のソース端子Ｑ６－Ｓに近接する部位には負極端子Ｎ３が設けられる。

【0143】

図２６に示すパワー基板１０においても、図１４に示したパワー基板１０と同様に、パワーモジュール１内の回路ループ１－１～１－６、２－１、２－２、３－１～３－３に関して、それぞれの回路ループの長さが極力短くなっていると共に、それぞれのループ面積が極力小さくなっている。

【0144】

図２７は、変形例２におけるパワーモジュール１内の共通インピーダンスＣＩについて説明するための図である。図２７は、Ｑ２周りを示す。図１８の（ｂ）における説明と同様に、変形例２においてもパワーモジュール１内の共通インピーダンスＣＩを極力小さくすることができる。

【0145】

＜第２実施形態＞
つづいて、第２実施形態に係るパワーモジュール１について、図２８～図３３を参照しながら説明する。図２８は、第２実施形態に係るパワーモジュール１の回路構成を示す図である。

【0146】

図２８に示すように、第２実施形態のパワーモジュール１は、パワー基板１０と、ドライバ基板３とを備える。なお、パワー基板１０の回路構成は第１実施形態と同様であることから、詳細な説明は省略する。

【0147】

ドライバ基板３は、ＧａＮ－ＦＥＴドライブ回路ＤＲ１～ＤＲ６と、インターフェイス回路ＩＦとを有する。

【0148】

ＧａＮ－ＦＥＴドライブ回路ＤＲ１は、ソース端子Ａ（Ｑ１－Ｓ）およびゲート端子Ｂ（Ｑ１－Ｇ）に接続され、かかるソース端子Ｑ１－Ｓおよびゲート端子Ｑ１－Ｇを介して第１スイッチング素子Ｑ１を駆動する。かかるＧａＮ－ＦＥＴドライブ回路ＤＲ１には、インターフェイス回路ＩＦから所定の制御信号が入力され、上アーム用電源入力端子ＶＵ１から所定の制御用電圧が入力される。

【0149】

ＧａＮ－ＦＥＴドライブ回路ＤＲ２は、ゲート端子Ｇ（Ｑ２－Ｇ）およびソース端子Ｈ（Ｑ２－Ｓ）に接続され、かかるゲート端子Ｑ２－Ｇおよびソース端子Ｑ２－Ｓを介して第２スイッチング素子Ｑ２を駆動する。かかるＧａＮ－ＦＥＴドライブ回路ＤＲ２には、インターフェイス回路ＩＦから所定の制御信号および所定の制御用電圧が入力される。

【0150】

ＧａＮ－ＦＥＴドライブ回路ＤＲ３は、ソース端子Ｃ（Ｑ３－Ｓ）およびゲート端子Ｄ（Ｑ３－Ｇ）に接続され、かかるソース端子Ｑ３－Ｓおよびゲート端子Ｑ３－Ｇを介して第３スイッチング素子Ｑ３を駆動する。かかるＧａＮ－ＦＥＴドライブ回路ＤＲ３には、インターフェイス回路ＩＦから所定の制御信号が入力され、上アーム用電源入力端子ＶＵ２から所定の制御用電圧が入力される。

【0151】

ＧａＮ－ＦＥＴドライブ回路ＤＲ４は、ゲート端子Ｉ（Ｑ４－Ｇ）およびソース端子Ｊ（Ｑ４－Ｓ）に接続され、かかるゲート端子Ｑ４－Ｇおよびソース端子Ｑ４－Ｓを介して第４スイッチング素子Ｑ４を駆動する。かかるＧａＮ－ＦＥＴドライブ回路ＤＲ４には、インターフェイス回路ＩＦから所定の制御信号および所定の制御用電圧が入力される。

【0152】

ＧａＮ－ＦＥＴドライブ回路ＤＲ５は、ソース端子Ｃ（Ｑ５－Ｓ）およびゲート端子Ｄ（Ｑ５－Ｇ）に接続され、かかるソース端子Ｑ５－Ｓおよびゲート端子Ｑ５－Ｇを介して第５スイッチング素子Ｑ５を駆動する。かかるＧａＮ－ＦＥＴドライブ回路ＤＲ５には、インターフェイス回路ＩＦから所定の制御信号が入力され、上アーム用電源入力端子ＶＵ３から所定の制御用電圧が入力される。

【0153】

ＧａＮ－ＦＥＴドライブ回路ＤＲ６は、ゲート端子Ｋ（Ｑ６－Ｇ）およびソース端子Ｌ（Ｑ６－Ｓ）に接続され、かかるゲート端子Ｑ６－Ｇおよびソース端子Ｑ６－Ｓを介して第６スイッチング素子Ｑ６を駆動する。かかるＧａＮ－ＦＥＴドライブ回路ＤＲ６には、インターフェイス回路ＩＦから所定の制御信号および所定の制御用電圧が入力される。

【0154】

インターフェイス回路ＩＦには、外部からインターフェイス端子ＩＦ１～ｎを介して所定の制御信号が入力される。また、インターフェイス回路ＩＦには、下アーム用電源入力端子ＶＬ１～ＶＬ３から所定の制御用電圧が入力される。なお、かかる下アーム用電源入力端子ＶＬ１～ＶＬ３から入力される所定の制御用電圧は、ＧａＮ－ＦＥＴドライブ回路ＤＲ２、ＤＲ４、ＤＲ６をそれぞれ駆動するための電圧である。

【0155】

図２９は、第２実施形態に係るパワーモジュール１の構成を示す断面図および上面図である。図２９の（ａ）が断面図を示し、図２９の（ｂ）が上面図を示す。なお、パワー基板１０の構成は上述の第１実施形態と同様であることから、図示および詳細な説明は省略する。

【0156】

図２９の（ａ）に示すように、第２実施形態に係るパワーモジュール１では、パワー基板１０と蓋１２との間に、かかるパワー基板１０および蓋１２と略並行にドライバ基板３が配置される。ドライバ基板３は、ケース１１のドライバ基板受け１１ａで受けられる。そして、ケース１１の内部は、かかるドライバ基板３も含めてシリコンゲル１３が充填されている。

【0157】

図２９の（ｂ）に示すように、ドライバ基板３には、ＧａＮ－ＦＥＴドライブ回路ＤＲ１～ＤＲ６と、インターフェイス端子ＩＦ１～ｎと、上アーム用電源入力端子ＶＵ１～、ＶＵ３と、下アーム用電源入力端子ＶＬ１～ＶＬ３とが設けられる。なお、図２９には図示していないが、ドライバ基板３には、インターフェイス回路ＩＦも設けられる。

【0158】

そして、第２実施形態では、平面視において、第１スイッチング素子Ｑ１の近傍にＧａＮ－ＦＥＴドライブ回路ＤＲ１が設けられ、第２スイッチング素子Ｑ２の近傍にＧａＮ－ＦＥＴドライブ回路ＤＲ２が設けられる。また、第３スイッチング素子Ｑ３の近傍にＧａＮ－ＦＥＴドライブ回路ＤＲ３が設けられ、第４スイッチング素子Ｑ４の近傍にＧａＮ－ＦＥＴドライブ回路ＤＲ４が設けられる。また、第５スイッチング素子Ｑ５の近傍にＧａＮ－ＦＥＴドライブ回路ＤＲ５が設けられ、第６スイッチング素子Ｑ６の近傍にＧａＮ－ＦＥＴドライブ回路ＤＲ６が設けられる。

【0159】

また、第２実施形態では、平面視において、ＧａＮ－ＦＥＴドライブ回路ＤＲ１の近傍に上アーム用電源入力端子ＶＵ１が設けられ、ＧａＮ－ＦＥＴドライブ回路ＤＲ３の近傍に上アーム用電源入力端子ＶＵ２が設けられ、ＧａＮ－ＦＥＴドライブ回路ＤＲ５の近傍に上アーム用電源入力端子ＶＵ３が設けられる。

【0160】

図３０は、第２実施形態に係るパワーモジュール１において親和性が高い回路ごとに仮想的にブロック分けした図である。図３０に示すように、第２実施形態に係るパワーモジュール１に形成される回路は、親和性が高い回路ごとに４つのブロックＡ、ブロックＢ、ブロックＣおよびブロックＤに分けられる。

【0161】

ここで、「親和性が高い回路」とは、近い電位でくくられる回路のことであり、この親和性の高い回路内では、各部を近接させたとしてもノイズなどによる誤動作が起きづらい。一方で、属するブロックが異なる回路を互いに近接させた場合、異なる電位の影響を受けてノイズなどによる誤動作が生じやすい。

【0162】

図３０に示すように、ブロックＡには、第１スイッチング素子Ｑ１と、ＧａＮ－ＦＥＴドライブ回路ＤＲ１と、ゲート端子Ｂと、ソース端子Ａと、出力端子ＯＵＴ１と、上アーム用電源入力端子ＶＵ１とが含まれる。

【0163】

かかるブロックＡは、パワーモジュール１における上アームの１つに対応する。したがって、かかるブロックＡでは、第１スイッチング素子Ｑ１がオンオフする毎に、高電圧（たとえば、４００Ｖ）と低電圧（たとえば、０Ｖ）との間で電位が大きくスイングする。

【0164】

ブロックＢには、第３スイッチング素子Ｑ３と、ＧａＮ－ＦＥＴドライブ回路ＤＲ３と、ゲート端子Ｄと、ソース端子Ｃと、出力端子ＯＵＴ２と、上アーム用電源入力端子ＶＵ２とが含まれる。

【0165】

かかるブロックＢは、パワーモジュール１における上アームの１つに対応する。したがって、かかるブロックＢでは、第３スイッチング素子Ｑ３がオンオフする毎に、高電圧（たとえば、４００Ｖ）と低電圧（たとえば、０Ｖ）との間で電位が大きくスイングする。

【0166】

ブロックＣには、第５スイッチング素子Ｑ５と、ＧａＮ－ＦＥＴドライブ回路ＤＲ５と、ゲート端子Ｆと、ソース端子Ｅと、出力端子ＯＵＴ３と、上アーム用電源入力端子ＶＵ３とが含まれる。

【0167】

かかるブロックＣは、パワーモジュール１における上アームの１つに対応する。したがって、かかるブロックＣでは、第５スイッチング素子Ｑ５がオンオフする毎に、高電圧（たとえば、４００Ｖ）と低電圧（たとえば、０Ｖ）との間で電位が大きくスイングする。

【0168】

ブロックＤには、第２スイッチング素子Ｑ２と、第４スイッチング素子Ｑ４と、第６スイッチング素子Ｑ６と、ＧａＮ－ＦＥＴドライブ回路ＤＲ２、ＤＲ４、ＤＲ６と、インターフェイス回路ＩＦと、ゲート端子Ｇ、Ｉ、Ｋと、ソース端子Ｈ、Ｊ、Ｌと、インターフェイス端子ＩＦ１～ｎと、下アーム用電源入力端子ＶＬ１～ＶＬ３とが含まれる。

【0169】

かかるブロックＤは、パワーモジュール１における３つの下アームに対応する。したがって、かかるブロックＤでは、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４または第６スイッチング素子Ｑ６がオンオフする場合でも、高電圧と低電圧との間で電位が大きくスイングすることなく、低電圧（たとえば、０Ｖ）の近傍で電位が維持される。

【0170】

図３１は、第２実施形態に係るパワーモジュール１のパワー基板１０を図３０に示した手法でブロック分けした図である。図３１に示すように、パワー基板１０において、ブロックＡの大部分は、左側の短辺の上部分および上側の長辺の左部分に沿って配置される。また、パワー基板１０において、ブロックＣの大部分は、右側の短辺の上部分および上側の長辺の右部分に沿って配置される。また、パワー基板１０において、ブロックＢの大部分は、ブロックＡとブロックＣに挟まれるように配置される。さらに、パワー基板１０において、ブロックＤは、概ね下半分に配置される。

【0171】

図３２は、第２実施形態に係るパワーモジュール１のドライバ基板３を図３０に示した手法でブロック分けした図である。図３２に示すように、ドライバ基板３において、ブロックＡは、左側の短辺の上部分および上側の長辺の左部分に沿って矩形状に配置される。また、ドライバ基板３において、ブロックＣは、右側の短辺の上部分および上側の長辺の右部分に沿って矩形状に配置される。また、ドライバ基板３において、ブロックＢは、ブロックＡとブロックＣに挟まれるように配置される。さらに、ドライバ基板３において、ブロックＤは、下半分に矩形状に配置される。

【0172】

図３３は、第２実施形態に係るパワーモジュール１のパワー基板１０におけるブロックとドライバ基板３におけるブロックとを重ね合わせた図である。図３３において、斜線部分は、異なるブロックが重なる箇所である。図３３に示すように、第２実施形態のパワーモジュール１では、上アームの１つに対応するブロックＡと、上アームの１つに対応するブロックＢと、上アームの１つに対応するブロックＣと、３つの下アームに対応するブロックＤとがそれぞれ厚み方向に極力重なるようにしている。ブロックＡとブロックＤが一部重なる箇所、ブロックＡとブロックＤが一部重なる箇所、ブロックＣとブロックＤが一部重なる箇所がある。

【0173】

これにより、属するブロックが異なる回路を互いに近接させることを抑制することができる。したがって、第２実施形態によれば、ノイズなどによる誤動作を抑制することができる。

【0174】

また、第２実施形態では、図２９の（ｂ）などに示すように、ブロックＡに属するゲート端子Ｂおよびソース端子Ａ、ブロックＢに属するゲート端子Ｄおよびソース端子Ｃ、ブロックＣに属するゲート端子Ｆおよびソース端子Ｅが、ブロックＤから離れた領域に配置される。また、ブロックＤに属するゲート端子Ｇ、Ｉ、Ｋおよびソース端子Ｈ、Ｊ、Ｌが、ブロックＡ、Ｂ、Ｃから離れた領域に配置される。

【0175】

これにより、異なるブロックからのノイズがかかるゲート端子Ｂ、Ｄ、Ｆ、Ｇ、Ｉ、Ｋおよびソース端子Ａ、Ｃ、Ｅ、Ｈ、Ｊ、Ｌに入力されることを抑制することができる。したがって、第２実施形態によれば、第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６がノイズなどによって誤動作することを抑制できる。

【0176】

以上、本開示の各実施形態について説明したが、本開示は上記の各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて種々の変更が可能である。

【0177】

たとえば、上述の各実施形態では、コンデンサＣ１が１つのコンデンサで構成された例について示したが、コンデンサＣ１は１つのコンデンサで構成されなくともよい。複数のコンデンサが直列に接続されてコンデンサＣ１が構成されてもよいし、複数のコンデンサが並列に接続されてコンデンサＣ１が構成されてもよい。また、コンデンサと抵抗とが直列に接続されてコンデンサＣ１が構成されてもよい。

【0178】

また、上述の各実施形態では、第１～第６スイッチング素子Ｑ１～Ｑ６の各電極がボンディングワイヤＷで対応する回路パターンに接続された例について示したが、第１～第６スイッチング素子Ｑ１～Ｑ６の各電極と回路パターンとを接続する部材はボンディングワイヤＷに限られない。たとえば、第１～第６スイッチング素子Ｑ１～Ｑ６の各電極と回路パターンとをリードフレームなどで電気的に接続してもよい。

【0179】

また、上述の各実施形態では、ＧａＮ－ＦＥＴについて説明したが、ＧａＮ－ＦＥＴは、他のＧａＮ系スイッチング素子でもよい。また、上述の各実施形態では、Ｓｉ－ＦＥＴについて説明したが、Ｓｉ－ＦＥＴは、他のＳｉ系スイッチング素子でもよい。

【0180】

また、上述の第２実施形態では、コンデンサＣ１がパワー基板１０に搭載された例について示したが、コンデンサＣ１がドライバ基板３に搭載されていてもよく、別途設けられるプリント基板２にコンデンサＣ１が搭載されていてもよい。この場合、コンデンサＣ１は、平面視においてパワー基板１０の中央部４に設けられていればよい。

【0181】

上述してきたように、各実施形態に係るパワーモジュール１は、パワー基板１０に、３つの上アームとして第１スイッチング素子Ｑ１と、第３スイッチング素子Ｑ３と、第５スイッチング素子Ｑ５とを備え、３つの下アームとして第２スイッチング素子Ｑ２と、第４スイッチング素子Ｑ４と、第６スイッチング素子Ｑ６とを備える。また、各実施形態に係るパワーモジュール１は、パワー基板１０の中央にコンデンサＣ１を備える。３つの上アームのスイッチング素子と３つの下アームのスイッチング素子は、コンデンサＣ１を挟むように配置される。各スイッチング素子は長辺と短辺とを有する長方形状であり、一方の長辺側にドレイン電極が設けられ、他方の長辺側にゲート電極が設けられる。上アームの３つのスイッチング素子と下アームの３つのスイッチング素子は、ドレイン電極とゲート電極が逆向きになるように配置される。これにより、回路ループ１－１～１－６、回路ループ２－１～２－２、回路ループ３－１～３－３を全て極力短くし、さらにこれらの回路ループのループ面積を極力小さくできる。このため、パワーモジュール１の配線インダクタンスを低減できる。

【0182】

また、各実施形態に係るパワーモジュール１において、スイッチング素子の一方の長辺に沿ってドレイン電極が設けられ、他方の長辺に沿ってソース電極が設けられる。また、各スイッチング素子は、短辺がパワー基板１０の長辺と向かい合うように配置される。これにより、パワーモジュール１の配線インダクタンスを低減できる。

【0183】

また、各実施形態に係るパワーモジュール１では、Ｓｉ－ＦＥＴのソース電極から延びるボンディングワイヤＷが回路パターン２１に接続される箇所を第１接続部５１とし、ＧａＮ－ＦＥＴのゲート電極から延びるボンディングワイヤＷが回路パターン２１に接続される箇所を第２接続部５２とする。そして、第１接続部５１を第２接続部５２よりもパワー基板１０の短辺に近いようにする。これにより、第１接続部５１を含む大電流ラインと第２接続部５２を含む小電流ラインとの重なりを小さくできる。このため、パワーモジュール１の共通インピーダンスＣＩを極力小さくできる。

【0184】

また、各実施形態に係るパワーモジュール１では、第２スイッチング素子Ｑ２において、Ｓｉ－ＦＥＴのソース電極から延びるボンディングワイヤＷが回路パターン２３に接続される箇所を第３接続部５３とし、ＧａＮ－ＦＥＴのゲート電極から延びるボンディングワイヤＷが回路パターン２３に接続される箇所を第４接続部５４とする。そして、第３接続部５３が第４接続部５４よりもパワー基板１０の中央に近いようにする。これにより、第２スイッチング素子Ｑ２のドレイン端子からソース端子に流れる大電流ラインＩＬと、第２スイッチング素子Ｑ２に含まれるＧａＮ－ＦＥＴのゲート電極からソース端子に流れる小電流ラインＩＳとの重なりを小さくできる。このため、パワーモジュール１の共通インピーダンスＣＩを極力小さくできる。

【0185】

また、各実施形態に係るパワーモジュール１では、コンデンサＣ１は、回路パターン２８と回路パターン３１を接続するボンディングワイヤＷと回路パターン３４と回路パターン３７を接続するボンディングワイヤＷに挟まれる領域に配置される。これにより、パワーモジュール１を小型化できる。

【0186】

第１実施形態の変形例１に係るパワーモジュール１では、コンデンサＣ１は、第３スイッチング素子Ｑ３のドレイン電極に接続するボンディングワイヤＷと第４スイッチング素子Ｑ４のソース電極に接続するボンディングワイヤＷに挟まれる領域に配置される。コンデンサＣ２は、第１スイッチング素子Ｑ１のドレイン電極に接続するボンディングワイヤＷと第２スイッチング素子Ｑ２のソース電極に接続するボンディングワイヤＷに挟まれる領域に配置される。コンデンサＣ３は、第５スイッチング素子Ｑ５のソース電極と第６スイッチング素子Ｑ６のソース電極に挟まれる領域に配置される。これにより、回路ループ３－１～３－３をより短くし、さらにこれらの回路ループのループ面積をより小さくできる。このため、パワーモジュール１の配線インダクタンスをより低減できる。

【0187】

また、実施形態２に係るパワーモジュール１は、６つのアームとして第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６を搭載したパワー基板１０と、第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６のそれぞれを駆動するＧａＮ－ＦＥＴドライブ回路ＤＲ１～ＤＲ６を搭載したドライバ基板３を備える。また、ドライバ基板３は、パワー基板１０と蓋１２との間に、パワー基板１０および蓋１２と略並行に配置される。また、パワー基板１０およびドライバ基板３は、親和性が高い回路ごとに４つのブロックＡ、ブロックＢ、ブロックＣおよびブロックＤに分けられる。そして、パワー基板１０のブロックＡ～ブロックＤはそれぞれドライバ基板３のブロックＡ～ブロックＤと重なるように配置される。これにより、第１スイッチング素子Ｑ１～第６スイッチング素子Ｑ６がノイズなどによって誤動作することを抑制できる。

【0188】

また、各実施形態に係るパワーモジュール１において、コンデンサＣ１は、パワー基板１０上の中央部４に搭載される。これにより、コンデンサＣ１を搭載するために、別途プリント基板２を設ける必要がなくなることから、パワーモジュール１の製造コストを低減できる。

【0189】

また、各実施形態に係るパワーモジュール１において、第１～第６スイッチング素子Ｑ１～Ｑ６は、ＧａＮ－ＦＥＴのおもて面に配置されるソース電極と、Ｓｉ－ＦＥＴの裏面に配置されるドレイン電極とが電気的および機械的に接続されるカスケード型ＧａＮ－ＦＥＴである。これにより、ノーマリーオンのＧａＮ－ＦＥＴを、ノーマリーオフのスイッチング素子として駆動することができる。

【0190】

なお、今回開示された各実施形態は全ての点で例示であって制限的なものではないと考えられるべきである。実に、上記した実施形態は多様な形態で具現され得る。また、上記の各実施形態は、添付の特許請求の範囲およびその趣旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。

【符号の説明】

【0191】

１ パワーモジュール
２ プリント基板
３ ドライバ基板
４ 中央部
１０ パワー基板
２１～４３ 回路パターン
５１ 第１接続部
５２ 第２接続部
Ｐ 正極端子
Ｎ 負極端子
Ｃ１～Ｃ３ コンデンサ
Ｑ１ 第１スイッチング素子
Ｑ２ 第２スイッチング素子
Ｑ３ 第３スイッチング素子
Ｑ４ 第４スイッチング素子
Ｑ５ 第５スイッチング素子
Ｑ６ 第６スイッチング素子
Ｗ ボンディングワイヤ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】