特開 2022-115768 拡張補助インタフェーステストシステムおよび方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022115768

(43)【公開日】2022-08-09

(54)【発明の名称】拡張補助インタフェーステストシステムおよび方法

(51)【国際特許分類】

   G01R 31/28 20060101AFI20220802BHJP

【ＦＩ】

G01R31/28 Y

G01R31/28 T

【審査請求】有

【請求項の数】23

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2021041844

(22)【出願日】2021-03-15

(31)【優先権主張番号】17/161,417

(32)【優先日】2021-01-28

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】390005175

【氏名又は名称】株式会社アドバンテスト

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】ユアン チ

(72)【発明者】

【氏名】マリシク スルジャン

【テーマコード（参考）】

2G132

【Ｆターム（参考）】

2G132AA08

2G132AA17

2G132AE08

2G132AE18

2G132AE23

2G132AJ01

2G132AL06

2G132AL26

(57)【要約】      （修正有）

【課題】テストシステムにおいて異なる種類のテスト手順の効率的且つ効果的で柔軟な実装を促進する。
【解決手段】拡張補助インタフェーステストシステム１００は、ロードボード１２０、テスト用電子機器、コントローラ、およびメモリマップインタフェースを備える。ロードボード１２０は、複数のテスト対象デバイス（ｄｅｖｉｃｅｓ ｕｎｄｅｒ ｔｅｓｔ，ＤＵＴ）１１０、１１１、１１２に結合するように構成される。テスト用電子機器は、複数のＤＵＴをテストするように構成されており、テスト用電子機器はロードボード１２０に結合される。コントローラは、ＤＵＴのテストを指示するように構成されており、コントローラはテスト用電子機器に結合される。メモリマップインタフェースは、コントローラ上の中央演算処理ユニット（ＣＰＵ）１４１にアクセスするための複数のパスを実装し、複数のＤＵＴを並列にテストすることを可能にするように構成される。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数のテスト対象デバイス（ＤＵＴ）と結合するように構成されるロードボードと、
前記複数のＤＵＴをテストするように構成されたテスト用電子機器であって、前記ロードボードに結合されたテスト用電子機器と、
前記ＤＵＴのテストを指示するように構成されたコントローラであって、前記テスト用電子機器に結合されたコントローラと、
前記コントローラ上の中央演算処理ユニット（ＣＰＵ）にアクセスするための複数のパスを実装し、複数のＤＵＴを並列にテストすることを可能にするように構成されたメモリマップインタフェースと
を備える、拡張補助インタフェーステストシステム。

【請求項2】

前記ＤＵＴは、ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）ＵＡＲＴインタフェースを有するＮＶＭｅデバイスである、請求項１に記載の拡張補助インタフェーステストシステム。

【請求項3】

前記ＮＶＭｅデバイスは、ＰＣＩｅを介してＵＡＲＴインタフェースを有する、請求項２に記載の拡張補助インタフェーステストシステム。

【請求項4】

前記ＤＵＴは、ＰＣＩｅ Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）ソリッドステートドライブ（ＳＳＤ）である、請求項１から３のいずれか一項に記載の拡張補助インタフェーステストシステム。

【請求項5】

前記コントローラは、ＣＰＵごとに複数のＤＵＴがある環境において動作し得る多機能デバイスを有するテストシステムを提供する、請求項１から４のいずれか一項に記載の拡張補助インタフェーステストシステム。

【請求項6】

前記メモリマップインタフェースは、ＦＰＧＡ、ドライバ、およびユーザ空間への修正によりサポートされる、請求項１から５のいずれか一項に記載の拡張補助インタフェーステストシステム。

【請求項7】

前記メモリマップインタフェースは、一連のバスの数が前記コントローラのＩ／Ｏ空間アドレスの制限を超えて増加することを可能にして、その結果として、より多くのデバイスが、少なくとも部分的に、同時にまたは並列に接続されテストされることを可能にする、請求項１から６のいずれか一項に記載の拡張補助インタフェーステストシステム。

【請求項8】

ロードボードに複数のＤＵＴを結合する段階と、
前記ロードボードに結合された前記複数のＤＵＴをテストする段階と、
ＣＰＵへのアクセスのための複数のパスを構成して、前記複数のＤＵＴを並列にテストする段階であって、前記構成する段階は、柔軟な拡張補助インタフェースを利用する、段階と、
前記複数のパスに従って前記複数のＤＵＴのテストを指示する段階と
を備える、拡張補助インタフェーステスト方法。

【請求項9】

前記複数のＤＵＴは、ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）ＵＡＲＴインタフェースを有するＮＶＭｅデバイスである、請求項８に記載の拡張補助インタフェーステスト方法。

【請求項10】

前記複数のＤＵＴのテストを指示する前記段階は、デバッグ動作を指示する段階を含む、請求項８または９に記載の拡張補助インタフェーステスト方法。

【請求項11】

前記複数のＤＵＴのテストを指示する前記段階は、ＣＰＵごとに複数のＤＵＴがある環境において動作し得る多機能デバイスを有するテストシステムを提供する段階を含む、請求項８から１０のいずれか一項に記載の拡張補助インタフェーステスト方法。

【請求項12】

前記ＣＰＵへのアクセスのための複数のパスを構成する前記段階は、一連のバスの数が前記ＣＰＵのＩ／Ｏ空間アドレスの制限を超えて増加することを可能にする、請求項８から１１のいずれか一項に記載の拡張補助インタフェーステスト方法。

【請求項13】

限定されたＩ／Ｏ空間のアプローチではなく、前記ＣＰＵの新しい柔軟なメモリマップインタフェースへのアクセスのための前記複数のパスを構成する前記段階を利用する段階を含む、請求項８から１２のいずれか一項に記載の拡張補助インタフェーステスト方法。

【請求項14】

前記複数のＤＵＴは、ＰＣＩｅ Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）ソリッドステートドライブ（ＳＳＤ）である、請求項８から１３のいずれか一項に記載の拡張補助インタフェーステスト方法。

【請求項15】

複数のテスト対象デバイス（ＤＵＴ）と結合するように構成されたロードボードと、
ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）ＵＡＲＴインタフェースを有する複数のＮＶＭｅデバイスをテストするように構成されるテスト用電子機器であって、前記複数のＮＶＭｅデバイスは、前記ＤＵＴであり、前記テスト用電子機器は、前記ロードボードに結合される、テスト用電子機器と、
前記ＤＵＴのテストを指示するように構成されるコントローラであって、前記テスト用電子機器に結合されたコントローラと、
前記コントローラ上の中央演算処理ユニット（ＣＰＵ）にアクセスするための複数のパスを実装し、複数のＮＶＭｅデバイスを並列にテストすることを可能にするように構成される、柔軟な拡張補助インタフェースと
を備える、拡張補助インタフェーステストシステム。

【請求項16】

並列にテストされる前記ＤＵＴの数は、ＣＰＵのＩ／Ｏの空間制限により制約されない、請求項１５に記載の拡張補助インタフェーステストシステム。

【請求項17】

前記柔軟な拡張補助インタフェースは、メモリマップインタフェースを含む、請求項１５または１６に記載の拡張補助インタフェーステストシステム。

【請求項18】

前記柔軟な拡張補助インタフェースは、ＣＰＵごとに複数のＤＵＴがある環境において動作し得る多機能デバイスを有するテストシステムを提供する、請求項１５から１７のいずれか一項に記載の拡張補助インタフェーステストシステム。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願］
本願は、２０２０年３月３１日に出願された「Ｅｎｈａｎｃｅｄ Ａｕｘｉｌｉａｒｙ Ｉｎｔｅｒｆａｃｅ Ｔｅｓｔ ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ」と題する米国仮出願６３／００３，０１３（代理人整理番号ＡＴＳＹ‐００８６）の利益および優先権を主張しており、当該出願は、参照により本明細書に組み込まれる。

【0002】

本発明は、電子テスト分野に関する。

【背景技術】

【0003】

電子システムおよびデバイスは、現代社会の進歩に向かって大きい貢献をしており、様々なビジネス用途、科学用途、教育用途、および娯楽用途において、情報を解析し伝達する際の生産性向上およびコスト削減を促進してきた。従来のテストシステムおよび方法は、多くの場合、様々な制限を有する。

【0004】

従来のＣＰＵプラットフォーム（例えば、Ｉｎｔｅｌ ｘ８６アーキテクチャプラットフォームなど）は通常、入出力Ｉ／Ｏ空間における制限を有する。Ｉ／Ｏの空間制限は、その結果として、同じインタフェースにおいて並列にテストできるデバイスの数を限定する。例えば、ＰＣＩｅスイッチの後方に位置付けられるＵＡＲＴデバイスは通常、１０個または１２個より多いデバイスが並列に使用されることを許可しない。

【発明の概要】

【0005】

提示された実施形態は、テストシステムにおいて異なる種類のテスト手順の効率的且つ効果的で柔軟な実装を促進する。一実施形態において、拡張補助インタフェーステストシステムは、ロードボード、テスト用電子機器、コントローラ、およびメモリマップインタフェースを備える。ロードボードは、複数のテスト対象デバイス（ｄｅｖｉｃｅｓ ｕｎｄｅｒ ｔｅｓｔ，ＤＵＴ）に結合するように構成される。テスト用電子機器は、複数のＤＵＴをテストするように構成されており、テスト用電子機器はロードボードに結合される。コントローラは、ＤＵＴのテストを指示するように構成されており、コントローラはテスト用電子機器に結合される。メモリマップインタフェースは、コントローラ上の中央演算処理ユニット（ＣＰＵ）にアクセスするための複数のパスを実装し、複数のＤＵＴを並列にテストすることを可能にするように構成される。

【0006】

一実施形態において、ＤＵＴは、ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）ＵＡＲＴインタフェースを有するＮＶＭｅデバイスである。ＤＵＴは、ＰＣＩｅ Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）ソリッドステートドライブ（ＳＳＤ）であり得る。ＵＡＲＴ拡張補助インタフェースは、デバッグ目的で使用され得る。ＰＣＩｅ ＮＶＭｅデバイスは、ＰＣＩｅを介してユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）補助インタフェースを有し得る。コントローラは、ＣＰＵごとに複数のＤＵＴがある環境において動作し得る多機能デバイスを有するテストシステムを提供する。メモリマップインタフェースは、ＦＰＧＡ、ドライバ、およびユーザ空間への修正によりサポートされる。メモリマップインタフェースは、一連のバスの数がコントローラのＩ／Ｏ空間アドレスの制限を超えて増加することを可能にして、その結果として、より多くのデバイスが、少なくとも部分的に、同時にまたは並列に接続されテストされることを可能にする。

【0007】

一実施形態において、拡張インタフェース方法は、ロードボードに複数のＤＵＴを結合する段階と、ロードボードに結合された複数のＤＵＴをテストする段階と、ＣＰＵへのアクセスのための複数のパスを構成して、複数のＤＵＴを並列にテストする段階であって、構成する段階は、柔軟な拡張補助インタフェースを利用する、段階と、複数のパスに従って複数のＤＵＴのテストを指示する段階とを備える。一実施形態において、ＤＵＴは、ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）ＵＡＲＴインタフェースを有するＮＶＭｅデバイスである。複数のＤＵＴのテストを指示する段階は、デバッグ動作を指示する段階を含む。複数のＤＵＴのテストを指示する段階は、ＣＰＵごとに複数のＤＵＴがある環境において動作し得る多機能デバイスを有するテストシステムを提供する段階を含む。ＣＰＵへのアクセスのための複数のパスを構成する段階は、一連のバスの数がＣＰＵのＩ／Ｏ空間アドレスの制限を超えて増加することを可能にする。限定されたＩ／Ｏ空間のアプローチではなく、ＣＰＵの新しい柔軟なメモリマップインタフェースへのアクセスのための複数のパスを構成する段階が利用される。ＤＵＴは、Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）ソリッドステートドライブ（ＳＳＤ）である。

【0008】

一実施形態において、拡張インタフェースシステムは、複数のテスト対象デバイス（ＤＵＴ）と結合するように構成されるロードボードと、ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）ＵＡＲＴインタフェースを有する複数のＮＶＭｅデバイスをテストするように構成されるテスト用電子機器であって、ロードボードに結合されたテスト用電子機器と、ＤＵＴのテストを指示するように構成されるコントローラであって、テスト用電子機器に結合されたコントローラと、コントローラ上の中央演算処理ユニット（ＣＰＵ）にアクセスするための複数のパスを実装し、複数のＮＶＭｅデバイスを並列にテストすることを可能にするように構成される柔軟な拡張補助インタフェースとを備える。１つの例示的な実装において、複数のＮＶＭｅデバイスは、ＰＣＩｅを介して、ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）ＵＡＲＴインタフェースを実装する。ＤＵＴは、Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）ソリッドステートドライブ（ＳＳＤ）であり得る。１つの例示的な実装において、ＤＵＴは、ＰＣＩｅ Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）ソリッドステートドライブ（ＳＳＤ）である。柔軟な拡張補助インタフェースは、メモリマップインタフェースを含む。並列にテストされるＤＵＴの数は、ＣＰＵのＩ／Ｏの空間制限により制約されない。柔軟な拡張補助インタフェースは、ＣＰＵごとに複数のＤＵＴがある環境において動作し得る多機能デバイスを有するテストシステムを提供する。

【図面の簡単な説明】

【0009】

本明細書に組み込まれ、本明細書の一部を形成する添付図面は、本発明の原理についての例示的な説明を目的に含まれており、本発明を本明細書に例示される特定の実装に限定することは意図されていない。図面は、特に別段の指示がない限り、原寸に比例してはいない。

【0010】

【図1】一実施形態による例示的なテスト環境またはシステムのブロック図である。

【0011】

【図2】一実施形態による拡張インタフェースシステムのブロック図である。

【0012】

【図3】一実施形態による例示的なメモリマップのブロック図である。

【0013】

【図4】一実施形態による例示的な拡張インタフェース方法のフローチャートである。

【0014】

【図5】一実施形態による例示的なテストシステムのブロック図である。

【0015】

【図6】一実施形態による例示的なテストシステムのブロック図である。

【0016】

【図7】一実施形態による別の例示的なテストシステムのブロック図である。

【発明を実施するための形態】

【0017】

ここで、本発明の好ましい実施形態を詳細に参照することとし、これらの実施形態の例が添付図面に例示されている。本発明は、これらの好ましい実施形態と共に説明されることになるが、これらの好ましい実施形態によって、本発明をこれらの実施形態に限定することは意図されていないことを理解されたい。対照的に、本発明は、代替例、修正例、および均等例をカバーすることが意図されており、これらは、添付の請求項により定義される本発明の精神および範囲内に含まれ得る。さらに、以下の本発明の詳細な説明において、多数の具体的な詳細が、本発明の十分な理解を提供するために記載されている。しかしながら、これらの具体的な詳細がなくても本発明が実施され得ることは、当業者には明らかであろう。他の例において、周知の方法、手順、コンポーネント、および回路は、本発明の態様を不必要に曖昧にしないように、詳細に説明されてはいない。

【0018】

提示される実施形態は、電子デバイスの簡便且つ効率的なテストを促進する。提示されるシステムおよび方法は、数多くのテスト対象デバイス（ＤＵＴ）の効率的且つ効果的なテストを促進する拡張補助インタフェースシステムおよび方法を対象とする。拡張補助インタフェースシステムおよび方法は、ＤＵＴとシステム（例えば、ＣＰＵ、コンピュータシステムなど）との間の新しい通信パスを提供し、並行性を向上させること（例えば、ＣＰＵごとにより多くのＤＵＴがテストされることなど）を可能にする。一実施形態において、ＤＵＴは、Ｎｏｎ Ｖｏｌｉｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）ソリッドステートドライブ（ＳＳＤ）であり得る。ＮＶＭｅデバイスは、ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）補助インタフェースを有し得る。一実施形態において、拡張補助インタフェースシステムおよび方法は、Ｉ／Ｏの空間制限を克服し、Ｉ／Ｏの並行性を向上させるためのメモリマップインタフェーススキームを含む。

【0019】

図１は、一実施形態による例示的な拡張補助インタフェーステストシステム１００のブロック図である。拡張補助インタフェーステスト環境またはシステム１００は、テスト対象デバイス（例えば、１１０、１１１、１１２など）、ロードボード１２０、テストシステム１３０、およびユーザテストインタフェース１４０を含む。テスト対象デバイス（例えば、１１０、１１１、１１２など）は、テストシステム１３０に結合されるテストボードまたはロードボード１２０に結合され、その結果として、テストシステム１３０は、ユーザインタフェース１４０に結合される。ユーザテストインタフェース１４０は、ＣＰＵ１４１、メモリ１４２、およびディスプレイ１４３を含む。一実施形態において、テストシステム１３０は、テストアクセラレータ１３１を含むフィールドプログラマブルゲートアレイ（ＦＰＧＡ）コンポーネントを備える。ＦＰＧＡは、永続的なテスト情報の予備解析を実行するように構成される。ロードボード１２０は、テスト対象デバイスをテストシステムに電気的および物理的に結合するように構成される。

【0020】

本発明は、ＣＰＵにアクセスするための複数の新しいパスを開発／実装するのに利用されるメモリマップインタフェース（例えば、スイッチベースのシステムに含まれるものなど）を介して新しいルートを提供する。拡張補助インタフェースシステムおよび方法は、ＣＰＵごとに複数のＤＵＴ（例えば、１６個）がある環境において動作し得る多機能デバイスを提供する。一実施形態において、メモリマップインタフェースは、ＦＰＧＡ、ドライバ、およびユーザ空間への修正によりサポートされる。メモリマップインタフェーススキームは、一連のバス（例えば、ＵＡＲＴなど）の数が増加することを可能にし、その結果として、より多くのデバイスが接続されることを可能にし、したがって、少なくとも部分的に、同時にまたは並列にテストされることを可能にする。１つの例示的な実装において、ＵＡＲＴ拡張補助インタフェースは、デバッグ目的などのために使用され得る。

【0021】

図２は、一実施形態による拡張インタフェースシステムのブロック図である。拡張インタフェースシステム２００は、ＤＵＴ２２０、２３０および２４０に結合されるテスタ２１０を含む。テスタ２１０は、テスタ２１１を含む。ＤＵＴ２２０は、Ｉ／Ｏ２２１、メモリ２２２、ＮＶＭｅ機能２２３、およびＵＡＲＴ機能２２４を含む。ＤＵＴ２３０は、Ｉ／Ｏ２３１、メモリ２３２、ＮＶＭｅ機能２３３、およびＵＡＲＴ機能２３４を含む。ＤＵＴ２４０は、Ｉ／Ｏ２４１、メモリ２４２、ＮＶＭｅ機能２４３、およびＵＡＲＴ機能２４４を含む。一実施形態において、テスタ２１０は、１６個から１２８個のＤＵＴを並列にテストできる。

【0022】

図３は、一実施形態による例示的なメモリマップ３００のブロック図である。メモリマップ３００は、メモリアドレス範囲列３１０と割り当て列３２０とを含む。メモリアドレス範囲列３１０は、割り当てデータ列３２０において、割り当て識別子３２１（例えば、ＤＵＴ３３１などに割り当てられた）に関連付けられたメモリアドレス範囲３１１（例えば、メモリアドレス１０，０００から４０，０００など）を含む。メモリアドレス範囲列３１０は、割り当てデータ列３２０において、割り当て識別子３２２（例えば、テストシステム動作３４２などに割り当てられた）に関連付けられたメモリアドレス範囲３１２（例えば、メモリアドレス４０，００１から２５０，０００など）を含む。メモリアドレス範囲列３１０は、割り当てデータ列３２０において、割り当て識別子３２３（例えば、ＤＵＴ３３３などに割り当てられた）に関連付けられたメモリアドレス範囲３１３（例えば、メモリアドレス２５０，００１から４９０，０００など）を含む。メモリアドレス範囲列３１０は、割り当てデータ列３２０において、割り当て識別子３２４（例えば、テストシステム動作３４４などに割り当てられた）に関連付けられたメモリアドレス範囲３１４（例えば、メモリアドレス４９０，００１から２，２５０，０００など）を含む。

【0023】

図４は、一実施形態による例示的な拡張インタフェース方法４００のフローチャートである。一実施形態において、限定されたＩ／Ｏ空間のアプローチではなく、ＣＰＵの新しい柔軟なメモリマップインタフェースへのアクセスのための複数のパスを構成する段階が、ＤＵＴをテストすることを指示するのに利用され得る。

【0024】

ブロック４１０において、複数のＤＵＴがロードボードに結合される。一実施形態において、ＤＵＴは、ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）ＵＡＲＴインタフェースを有するＮＶＭｅデバイスである。ＤＵＴは、Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）ソリッドステートドライブ（ＳＳＤ）であり得る。

【0025】

ブロック４２０において、複数のＤＵＴがテストされる。複数のＤＵＴは、並列にテストされ得る。

【0026】

ブロック４３０において、複数のパスは、ＣＰＵにアクセスすることと、複数のＤＵＴを並列にテストすることとを行うように構成される。一実施形態において、当該構成は、柔軟な拡張補助インタフェースを利用する。１つの例示的な実装において、ＣＰＵへのアクセスのための複数のパスを構成する段階は、一連のバスの数がＣＰＵのＩ／Ｏ空間アドレスの制限を超えて増加することを可能にする。

【0027】

ブロック４４０において、複数のＤＵＴのテストが、複数のパスに従って指示される。一実施形態において、複数のＤＵＴのテストを指示する段階は、デバッグ動作を指示する段階を含む。１つの例示的な実装において、複数のＤＵＴのテストを指示する段階は、ＣＰＵごとに複数のＤＵＴがある環境において動作し得る多機能デバイスを有するテストシステムを提供する段階を含む。

【0028】

一実施形態において、拡張補助インタフェーステストシステムおよび方法は、図５、図６および図７に示される実施形態と同様のテストシステムにおいて実装され得る。

【0029】

図５は、一実施形態による例示的なテストシステム５００のブロック図である。テストシステム５００は、電子コンパートメント５１０、テスタ電子機器５２０、ロードボード５３０、ＤＵＴ５７０、および、ドア５９１を有するテストチャンバ５９０を含む。電子コンパートメント５１０は、コントローラ５１１および環境コンパートメント５１２を含む。

【0030】

選択可能なテストシステムおよび方法が、様々なテストシステム構成またはアプローチにおいて実装され得ることを理解されたい。図６は、一実施形態による例示的なテストシステムのブロック図である。図６は、オーブンラック１０と、加熱および冷却要素１１とを含む、大きな制御された環境チャンバまたはオーブン７１からなる。オーブンラック１０は、多数のロードボードトレイ３１、３２、３３、３４、４１、４２、４３および４４に、テスト対象デバイス（ＤＵＴ）を含む。環境テストチャンバ７１は、テストラック１０を囲む堅固な壁および堅固なドア７２を有する。加熱および冷却要素１１は、幅広い温度範囲（例えば、－１０℃から１２０℃）を有し得る。テスタまたはテストヘッド８１は、システムコントローラネットワークスイッチ５２、システム電源コンポーネント５３、およびテスタスライス５０（テスタスライスはテスタ電子機器を含む）を含む様々なラックコンポーネント（ｒａｃｋｅｄ ｃｏｍｐｏｎｅｎｔｓ）を含む。ロードボードトレイ（例えば、３０、３１など）は、テスタスライス５０に接続される（複数のロードボードトレイが単一のテスタスライスに結合され得る）。テスタトレイ３０およびテスト対象デバイス（例えば、９１、９２など）のブロック図も存在する。ロードボードトレイに、テスト対象デバイスを手動で装着する。完全なテスタトレイ（例えば、３０、３１など）は、環境チャンバ７１に手動で挿入され、テスタ電子機器（例えば、５０、５２、５３など）に手動で接続される。この処理は、手間がかかり煩雑であり得る（例えば、当該処理は、環境チャンバ７１のドア７２を開き、ドア７２を介してトレイを適切な位置に挿入することを手動で試みることを要求する）。

【0031】

一実施形態において、テストシステムは、テスト動作を制御するデバイスインタフェースボードおよびテスタ電子機器を含む。テスタ電子機器は、共にプリミティブと呼ばれるエンクロージャに位置付けられ得る。デバイスインタフェースボードは、テスト対象デバイスの物理的操作（例えば、手動操作、ロボット操作など）を許可するテスト対象デバイスのアクセスインタフェースを有する。テスト対象デバイスは、別のテスト対象デバイスのテスト動作に対する干渉または影響をほとんどまたは全く受けずに、物理的に独立して操作され得る。デバイスインタフェースボードおよびそれらのロードボードは、簡単にセットアップされ、異なるデバイス形成ファクタに対応し得る。一実施形態において、ロードボードは、テスト対象デバイスインタフェースとユニバーサルプリミティブインタフェースとで構成される。１つの例示的な実装において、デバイスインタフェースボードは、テスト対象デバイスの周囲環境を制御できる。

【0032】

図７は、一実施形態による例示的なテストシステム８００のブロック図である。テストシステム８００は、テストプリミティブ８９０（例えば、テスト対象デバイスのテスト制御ハードウェアおよび電源コンポーネントなどを含む）と、プリミティブ８９０の配置に前方され、プリミティブ８９０に結合されるデバイスインタフェースボード（ＤＩＢ）８１０とを含む。一実施形態において、デバイスインタフェースボード８１０は、部分的なエンクロージャである。また、ロードボードは、プリミティブ８９０に結合され、プリミティブ８９０と電気的にインタフェース接続することで、テスト対象デバイス８２０をテストするための電力および高速電気信号を取得する。デバイスインタフェースボードは、テスト対象デバイスの環境との間の空気流を許可する空気流チャネル８４４を含み得る。空気流チャネル８４４は、バッフルを含み得る。デバイスインタフェースボード８１０である部分的なエンクロージャは、テスト対象デバイスへの容易な物理的アクセス（例えば、遮られていない、妨げられないなど）を可能にするテスト対象デバイスアクセスインタフェース８７０を含む。環境制限コンポーネント８１１および８１４は、テスト対象デバイスの周囲環境条件（例えば、温度、空気流量など）を制御および維持する。環境制限コンポーネントは、テスト対象デバイスの動作において外部の環境条件からの干渉を防止または軽減する環境エンベロープを作成できる。テストシステム８００へのアクセスがテストシステム７００より容易であり得るが、テストシステム構成アダプタは、補足的な動作と機能テストとの両方を可能にする。機能テストは、個別テストシステム間における高価且つ時間がかかるＤＵＴの複数の移動を要求しない（従来のテストアプローチとは異なる）ことに関連付けられる利益を依然として提供する。

【0033】

拡張補助インタフェースシステムおよび方法は、並行性を柔軟に向上させ、より効率的且つ効果的なテストおよびデバッグを可能にすることができる。拡張補助インタフェースシステムおよび方法は、ＣＰＵごとにより多くのＤＵＴのテストを並列に行うことを可能にし得る。これは事実上、Ｉ／Ｏ空間と、並列にテストされ得るデバイスの数との間における従来の直接的／厳格な制限の相関関係を回避または緩和することに役立つ。ユーザまたは顧客は、従来の限定されたＩ／Ｏ空間のアプローチではなく、拡張補助インタフェースシステムおよび方法の新しい柔軟なメモリマップインタフェースを経験することを選ぶことができる。したがって、拡張補助インタフェースシステムおよび方法は、ＣＰＵのＩ／Ｏの空間制限を克服して、従来のアプローチより、より多くのＤＵＴが並列にテストされることを可能にし得る。

【0034】

本発明は、これらの好ましい実施形態と共に説明されているが、これらの好ましい実施形態によって、本発明をこれらの実施形態に限定することは意図されていないことを理解されたい。対照的に、本発明は、代替例、修正および均等例をカバーすることを意図している。本明細書は、包括的であることまたは開示された厳密な形態に本発明を限定することは意図されておらず、多くの修正および変更が可能なことが明らかである。

【0035】

詳細な説明の一部は、コンピュータメモリ内のデータビットに対する動作の手順、論理ブロック、処理、および他の記号表現に関する用語で提示されている。これらの説明および表現は、データ処理分野の当業者が、自分の研究内容を他の当業者に効果的に伝達するために、一般に使用する手段である。手順、論理ブロック、処理などは、ここでは概して、所望の結果につながる自己矛盾のない一連の段階または命令であると考えられる。これらの段階は、物理量の物理的操作を含む。必ずではないが通常、これらの量は、電気信号、磁気信号、光信号、または量子信号の形態を取り、これらの信号は、コンピュータシステムにおいて、格納され、転送され、結合され、比較され、あるいは操作されることが可能である。これらの信号をビット、値、エレメント、シンボル、文字、用語、番号などと称することが、主に一般的な用法を理由に、場合によっては簡便であることが分かっている。

【0036】

しかしながら、これらの用語および類似の用語の全ては、適切な物理量と関連付けられており、これらの量に適用される単なる簡便なラベルであることに留意されたい。具体的に述べられない限り、あるいは説明から明らかでない限り、本願の全体にわたって、「処理（ｐｒｏｃｅｓｓｉｎｇ）」、「コンピューティング（ｃｏｍｐｕｔｉｎｇ）」、「算出（ｃａｌｃｕｌａｔｉｎｇ）」、「決定（ｄｅｔｅｒｍｉｎｉｎｇ）」、または「表示（ｄｉｓｐｌａｙｉｎｇ）」などといった用語を利用する説明は、コンピュータシステム、または同様の処理デバイス（例えば、電気デバイス、光デバイス、または量子デバイス、コンピューティングデバイス）の動作および処理を指しており、物理（例えば、電子）量で表されるデータを操作および変換するということを理解されたい。これらの用語は、コンピュータシステムのコンポーネント（例えば、レジスタ、メモリ、他のこのような情報記憶装置、送信デバイスまたはディスプレイデバイスなど）内の物理量を操作するか、またはそれらの物理量を他のコンポーネント内の物理量として同様に表される他のデータに変換する処理デバイスの動作および処理を指す。

【0037】

本発明の実施形態は、様々な異なる種類の有形のメモリまたは記憶装置で（例えば、ＲＡＭ、ＤＲＡＭ、フラッシュ、ハードドライブ、ＣＤ、ＤＶＤなど）に適合し、これらのメモリまたは記憶装置で実装され得ることを理解されたい。これらのメモリまたは記憶装置は、内容を変更するまたは再書き込みすることが可能であるが、非一時的記録媒体とみなされ得る。非一時的記録媒体を指示することにより、当該媒体の特徴を限定する意図はなく、様々な記録媒体（例えば、プログラマブル、消去可能、プログラム固定、読み出し／書き込み、読み出し専用など）を含み得、「非一時的」コンピュータ可読媒体は、全てのコンピュータ可読媒体を備えるが、唯一の例外は一時的な伝播信号である。

【0038】

本明細書は、新しいアプローチと関連付けられる例示的な概念または実施形態を含むことを理解されたい。この一覧は包括的ではなく、可能な実装を必ずしも全て含んではいないことも理解されたい。当該概念および実施形態は、ハードウェア、ファームウェア、およびソフトウェアなどにおいて実装され得る。一実施形態において、方法または処理は、様々な処理コンポーネントまたはユニットにより実行される動作を説明する。１つの例示的な実装において、方法、処理、オペレーションなどと関連付けられた命令または指示がメモリに格納され得、オペレーション、機能、動作などをプロセッサに実装させ得る。

【0039】

本発明の具体的な実施形態に関する前述の説明は、例示および説明を目的に提示されている。本明細書は、包括的であることまたは開示された厳密な形態に本発明を限定することは意図されておらず、上記の教示に照らして、多くの修正および変更が可能なことが明らかである。これらの実施形態は、本発明の原理およびその実用的適用を最も適切に説明し、それにより、当業者が本発明および様々な実施形態を、企図される特定の用途に適した様々な修正とともに最も適切に利用することを可能にするために選択され、説明される。本発明の範囲は、本明細書に添付される特許請求の範囲およびその均等物によって定義されることが意図されている。方法クレーム内の段階の一覧は、クレームに明示的に述べられていない限り、これらの段階を実行するいかなる特定の順序も示唆するものではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【手続補正書】

【提出日】2022-06-29

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

複数のテスト対象デバイス（ＤＵＴ）と結合するように構成されるロードボードと、
前記複数のＤＵＴをテストするように構成されたテスト用電子機器であって、前記ロードボードに結合されたテスト用電子機器と、
前記ＤＵＴのテストを指示するように構成されたコントローラであって、前記テスト用電子機器に結合されたコントローラと、
前記コントローラ上の中央演算処理ユニット（ＣＰＵ）にアクセスするための複数のパスを実装し、前記複数のＤＵＴを並列にテストすることを可能にするように構成されたメモリマップインタフェースと
を備え、
前記ＣＰＵのメモリマップのメモリアドレスがテストシステム動作に割り当てられる、拡張補助インタフェーステストシステム。

【請求項2】

前記ＤＵＴは、ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）インタフェースを有するＮＶＭｅデバイスである、請求項１に記載の拡張補助インタフェーステストシステム。

【請求項3】

複数のテスト対象デバイス（ＤＵＴ）と結合するように構成されるロードボードと、
前記複数のＤＵＴをテストするように構成されたテスト用電子機器であって、前記ロードボードに結合されたテスト用電子機器と、
前記ＤＵＴのテストを指示するように構成されたコントローラであって、前記テスト用電子機器に結合されたコントローラと、
前記コントローラ上の中央演算処理ユニット（ＣＰＵ）にアクセスするための複数のパスを実装し、前記複数のＤＵＴを並列にテストすることを可能にするように構成されたメモリマップインタフェースと
を備え、
前記ＤＵＴは、ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）インタフェースを有するＮＶＭｅデバイスである、拡張補助インタフェーステストシステム。

【請求項4】

前記ＮＶＭｅデバイスは、ＰＣＩｅを介して前記ＵＡＲＴインタフェースを有する、請求項２または３に記載の拡張補助インタフェーステストシステム。

【請求項5】

前記ＤＵＴは、ＰＣＩｅ Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）ソリッドステートドライブ（ＳＳＤ）である、請求項１から４のいずれか一項に記載の拡張補助インタフェーステストシステム。

【請求項6】

複数のテスト対象デバイス（ＤＵＴ）と結合するように構成されるロードボードと、
前記複数のＤＵＴをテストするように構成されたテスト用電子機器であって、前記ロードボードに結合されたテスト用電子機器と、
前記ＤＵＴのテストを指示するように構成されたコントローラであって、前記テスト用電子機器に結合されたコントローラと、
前記コントローラ上の中央演算処理ユニット（ＣＰＵ）にアクセスするための複数のパスを実装し、前記複数のＤＵＴを並列にテストすることを可能にするように構成されたメモリマップインタフェースと
を備え、
前記ＤＵＴは、ＰＣＩｅ Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）ソリッドステートドライブ（ＳＳＤ）である、拡張補助インタフェーステストシステム。

【請求項7】

前記コントローラは、前記ＣＰＵごとに前記複数のＤＵＴがある環境において動作し得る多機能デバイスを有するテストシステムを提供する、請求項１から６のいずれか一項に記載の拡張補助インタフェーステストシステム。

【請求項8】

複数のテスト対象デバイス（ＤＵＴ）と結合するように構成されるロードボードと、
前記複数のＤＵＴをテストするように構成されたテスト用電子機器であって、前記ロードボードに結合されたテスト用電子機器と、
前記ＤＵＴのテストを指示するように構成されたコントローラであって、前記テスト用電子機器に結合されたコントローラと、
前記コントローラ上の中央演算処理ユニット（ＣＰＵ）にアクセスするための複数のパスを実装し、前記複数のＤＵＴを並列にテストすることを可能にするように構成されたメモリマップインタフェースと
を備え、
前記コントローラは、前記ＣＰＵごとに前記複数のＤＵＴがある環境において動作し得る多機能デバイスを有するテストシステムを提供する、拡張補助インタフェーステストシステム。

【請求項9】

前記メモリマップインタフェースは、一連のバスの数が前記コントローラのＩ／Ｏ空間アドレスの制限を超えて増加することを可能にして、その結果として、より多くの前記ＤＵＴが、少なくとも部分的に、同時にまたは並列に接続されテストされることを可能にする、請求項１から８のいずれか一項に記載の拡張補助インタフェーステストシステム。

【請求項10】

ロードボードに複数のＤＵＴを結合する段階と、
前記ロードボードに結合された前記複数のＤＵＴをテストする段階と、
ＣＰＵへのアクセスのための複数のパスを構成して、前記複数のＤＵＴを並列にテストする段階であって、前記構成する段階は、柔軟な拡張補助インタフェースを利用する、段階と、
前記複数のパスによって前記複数のＤＵＴのテストを指示する段階と
を備え、
前記ＣＰＵのモリマップのメモリアドレスがテストシステム動作に割り当てられる、拡張補助インタフェーステスト方法。

【請求項11】

前記複数のＤＵＴは、ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）ＵＡＲＴインタフェースを有するＮＶＭｅデバイスである、請求項１０に記載の拡張補助インタフェーステスト方法。

【請求項12】

ロードボードに複数のＤＵＴを結合する段階と、
前記ロードボードに結合された前記複数のＤＵＴをテストする段階と、
ＣＰＵへのアクセスのための複数のパスを構成して、前記複数のＤＵＴを並列にテストする段階であって、前記構成する段階は、柔軟な拡張補助インタフェースを利用する、段階と、
前記複数のパスによって前記複数のＤＵＴのテストを指示する段階と
を備え、
前記複数のＤＵＴは、ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）ＵＡＲＴインタフェースを有するＮＶＭｅデバイスである、拡張補助インタフェーステスト方法。

【請求項13】

前記複数のＤＵＴのテストを指示する前記段階は、デバッグ動作を指示する段階を含む、請求項１０から１２のいずれか一項に記載の拡張補助インタフェーステスト方法。

【請求項14】

前記複数のＤＵＴのテストを指示する前記段階は、前記ＣＰＵごとに前記複数のＤＵＴがある環境において動作し得る多機能デバイスを有するテストシステムを提供する段階を含む、請求項１０から１３のいずれか一項に記載の拡張補助インタフェーステスト方法。

【請求項15】

ロードボードに複数のＤＵＴを結合する段階と、
前記ロードボードに結合された前記複数のＤＵＴをテストする段階と、
ＣＰＵへのアクセスのための複数のパスを構成して、前記複数のＤＵＴを並列にテストする段階であって、前記構成する段階は、柔軟な拡張補助インタフェースを利用する、段階と、
前記複数のパスによって前記複数のＤＵＴのテストを指示する段階と
を備え、
前記複数のＤＵＴのテストを指示する前記段階は、前記ＣＰＵごとに前記複数のＤＵＴがある環境において動作し得る多機能デバイスを有するテストシステムを提供する段階を含む、拡張補助インタフェーステスト方法。

【請求項16】

前記ＣＰＵへのアクセスのための複数のパスを構成する前記段階は、一連のバスの数が前記ＣＰＵのＩ／Ｏ空間アドレスの制限を超えて増加することを可能にする、請求項１０から１５のいずれか一項に記載の拡張補助インタフェーステスト方法。

【請求項17】

限定されたＩ／Ｏ空間のアプローチではなく、前記ＣＰＵの新しい柔軟なメモリマップインタフェースへのアクセスのための前記複数のパスを構成する前記段階を利用する段階を含む、請求項１０から１６のいずれか一項に記載の拡張補助インタフェーステスト方法。

【請求項18】

前記複数のＤＵＴは、ＰＣＩｅ Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）ソリッドステートドライブ（ＳＳＤ）である、請求項１０から１７のいずれか一項に記載の拡張補助インタフェーステスト方法。

【請求項19】

ロードボードに複数のＤＵＴを結合する段階と、
前記ロードボードに結合された前記複数のＤＵＴをテストする段階と、
ＣＰＵへのアクセスのための複数のパスを構成して、前記複数のＤＵＴを並列にテストする段階であって、前記構成する段階は、柔軟な拡張補助インタフェースを利用する、段階と、
前記複数のパスによって前記複数のＤＵＴのテストを指示する段階と
を備え
前記複数のＤＵＴは、ＰＣＩｅ Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）ソリッドステートドライブ（ＳＳＤ）である、拡張補助インタフェーステスト方法。

【請求項20】

複数のテスト対象デバイス（ＤＵＴ）と結合するように構成されたロードボードと、
ユニバーサル非同期型受信器‐送信器（ＵＡＲＴ）インタフェースを有する複数のＮＶＭｅデバイスをテストするように構成されるテスト用電子機器であって、前記複数のＮＶＭｅデバイスは、前記ＤＵＴであり、前記テスト用電子機器は、前記ロードボードに結合される、テスト用電子機器と、
前記ＤＵＴのテストを指示するように構成されるコントローラであって、前記テスト用電子機器に結合されたコントローラと、
前記コントローラ上の中央演算処理ユニット（ＣＰＵ）にアクセスするための複数のパスを実装し、前記複数のＮＶＭｅデバイスを並列にテストすることを可能にするように構成される、柔軟な拡張補助インタフェースと
を備える、拡張補助インタフェーステストシステム。

【請求項21】

並列にテストされる前記ＤＵＴの数は、前記ＣＰＵのＩ／Ｏの空間制限により制約されない、請求項２０に記載の拡張補助インタフェーステストシステム。

【請求項22】

前記柔軟な拡張補助インタフェースは、メモリマップインタフェースを含む、請求項２０または２１に記載の拡張補助インタフェーステストシステム。

【請求項23】

前記柔軟な拡張補助インタフェースは、前記ＣＰＵごとに前記複数のＤＵＴがある環境において動作し得る多機能デバイスを有するテストシステムを提供する、請求項２０から２２のいずれか一項に記載の拡張補助インタフェーステストシステム。

【外国語明細書】