特開 2022-116659 積層型電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022116659

(43)【公開日】2022-08-10

(54)【発明の名称】積層型電子部品

(51)【国際特許分類】

   H01F 27/00 20060101AFI20220803BHJP

   H01F 17/00 20060101ALI20220803BHJP

   H03H 7/01 20060101ALI20220803BHJP

   H03H 7/075 20060101ALI20220803BHJP

   H03H 7/46 20060101ALI20220803BHJP

【ＦＩ】

H01F27/00 S

H01F17/00 D

H03H7/01 A

H03H7/075 Z

H03H7/46 C

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2021012953

(22)【出願日】2021-01-29

(71)【出願人】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】特許業務法人イトーシン国際特許事務所

(72)【発明者】

【氏名】森 直之

【テーマコード（参考）】

5E070

5J024

【Ｆターム（参考）】

5E070AA05

5E070AB07

5E070CB13

5J024AA01

5J024BA09

5J024CA02

5J024CA03

5J024DA05

5J024DA29

5J024DA31

5J024DA33

5J024EA03

5J024KA02

(57)【要約】

【課題】２つのインダクタ間の電磁界結合を抑制して、所望の特性を実現できる積層型電子部品を実現する。
【解決手段】電子部品１は、共通ポート２と、信号ポート４と、第１のインダクタＬ２４と、第２のインダクタＬ２５と、積層体５０とを備えている。第１のインダクタＬ２４は、第１端と第２端とを有している。第１のインダクタＬ２４の第２端は、第２のインダクタＬ２５の一端に接続されている。第１のインダクタＬ２４を構成する第１のインダクタ導体Ｌ２４ｃは、第１の方向に延びる軸Ａ１を中心に巻回されている。第２のインダクタＬ２５を構成する第２のインダクタ導体Ｌ２５ｃは、第１の方向と交差する第２の方向に延びる軸Ａ２を中心に巻回されている。
【選択図】図１４

【特許請求の範囲】

【請求項1】

第１のポートと、
前記第１のポートに入力された信号を通過させる第２のポートと、
回路構成上、前記第１のポートと前記第２のポートとの間に設けられた第１のインダクタおよび第２のインダクタと、
積層された複数の誘電体層と複数の導体とを含み、前記第１のポート、前記第２のポート、前記第１のインダクタおよび前記第２のインダクタを一体化するための積層体とを備え、
前記第１のインダクタは、回路構成上前記第１のポートに最も近い第１端と、前記第１端とは反対側の端である第２端とを有し、
前記第１のインダクタの前記第２端は、前記第２のインダクタの一端に接続され、
前記積層体は、前記第１のインダクタを構成する第１のインダクタ導体と、前記第２のインダクタを構成する第２のインダクタ導体とを含み、
前記第１のインダクタ導体は、第１の方向に延びる軸を中心に巻回され、
前記第２のインダクタ導体は、前記第１の方向と交差する第２の方向に延びる軸を中心に巻回されていることを特徴とする積層型電子部品。

【請求項2】

前記第１の方向と前記第２の方向は、互いに直交することを特徴とする請求項１記載の積層型電子部品。

【請求項3】

前記第１の方向と前記第２の方向の一方は、前記複数の誘電体層の積層方向に平行であることを特徴とする請求項２記載の積層型電子部品。

【請求項4】

前記第１のインダクタと前記第２のインダクタは、前記第１のポートと前記第２のポートを接続する経路に直列に設けられていることを特徴とする請求項１ないし３のいずれかに記載の積層型電子部品。

【請求項5】

更に、回路構成上前記第１のポートと前記第２のポートとの間に設けられた第１の共振器を備え、
前記第１のインダクタと前記第２のインダクタは、前記第１の共振器に含まれていることを特徴とする請求項１ないし４のいずれかに記載の積層型電子部品。

【請求項6】

更に、第３のポートと、
回路構成上前記第１のポートと前記第３のポートとの間に設けられた第２の共振器とを備えたことを特徴とする請求項５記載の積層型電子部品。

【請求項7】

前記第２のポートと前記第３のポートの一方は、第１の通過帯域内の周波数の第１の信号を選択的に通過させる第１の信号ポートであり、
前記第２のポートと前記第３のポートの他方は、前記第１の通過帯域よりも低い第２の通過帯域内の周波数の第２の信号を選択的に通過させる第２の信号ポートであることを特徴とする請求項６記載の積層型電子部品。

【請求項8】

前記第２のポートは、前記第１の信号ポートであり、
前記第３のポートは、前記第２の信号ポートであることを特徴とする請求項７記載の積層型電子部品。

【請求項9】

前記積層体は、更に、前記第２の共振器を構成する第２の共振器用導体を含み、
前記第１のインダクタ導体と前記第２のインダクタ導体の一方は、前記複数の誘電体層の積層方向に平行な方向に延びる軸を中心に巻回された水平インダクタ導体であり、
前記第１のインダクタ導体と前記第２のインダクタ導体の他方は、前記複数の誘電体層の積層方向に直交する方向に延びる軸を中心に巻回された垂直インダクタ導体であり、
前記垂直インダクタ導体は、前記水平インダクタ導体よりも前記第２の共振器用導体からより遠い位置に配置されていることを特徴とする請求項６ないし８のいずれかに記載の積層型電子部品。

【請求項10】

前記積層体は、前記複数の誘電体層の積層方向の両端に位置する底面および上面と、前記底面と前記上面を接続する４つの側面とを有し、
前記底面および前記上面の各々の形状は、一方向に長い矩形形状であり、
前記４つの側面は、前記矩形形状の長手方向の両端に位置する第１の側面および第２の側面を含み、
前記第１のインダクタ導体と前記第２のインダクタ導体の一方は、前記複数の誘電体層の積層方向に平行な方向に延びる軸を中心に巻回された水平インダクタ導体であり、
前記第１のインダクタ導体と前記第２のインダクタ導体の他方は、前記複数の誘電体層の積層方向に直交する方向に延びる軸を中心に巻回された垂直インダクタ導体であり、
前記垂直インダクタ導体は、前記第２の側面よりも前記第１の側面により近い位置に配置され、
前記垂直インダクタ導体から前記第１の側面までの距離は、前記水平インダクタ導体から前記第１の側面までの距離よりも小さいことを特徴とする請求項６ないし８のいずれかに記載の積層型電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、２つのインダクタを含む積層型電子部品に関する。

【背景技術】

【0002】

小型移動体通信機器では、システムおよび使用周波数帯域が異なる複数のアプリケーションで共通に使用されるアンテナを設け、このアンテナが送受信する複数の信号を、分波器を用いて分離する構成が広く用いられている。

【0003】

一般的に、第１の周波数帯域内の周波数の第１の信号と、第１の周波数帯域よりも高い第２の周波数帯域内の周波数の第２の信号を分離する分波器は、共通ポートと、第１の信号ポートと、第２の信号ポートと、共通ポートから第１の信号ポートに至る第１の信号経路に設けられた第１のフィルタと、共通ポートから第２の信号ポートに至る第２の信号経路に設けられた第２のフィルタとを備えている。第１および第２のフィルタとしては、例えば、インダクタとキャパシタを用いて構成されたＬＣ共振器が用いられる。

【0004】

分波器としては、特許文献１に開示されているように、積層された複数の誘電体層を含む積層体を用いたものが知られている。また、ＬＣ共振器に用いられるインダクタとしては、特許文献１に開示されているように、積層体の短手方向に延在するインダクタ電極と、積層体の積層方向に延在する２つのビアホール導体を用いて構成されたインダクタが知られている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】国際公開第２０１６／１５２２０６号

【発明の概要】

【発明が解決しようとする課題】

【0006】

近年、小型移動体通信機器の小型化、省スペース化が市場から要求されており、その通信機器に用いられる分波器の小型化も要求されている。フィルタを構成するＬＣ共振器が２つのインダクタを含んでいる場合、分波器が小型化すると、２つのインダクタ間の電磁界結合が強くなりすぎる場合がある。これにより、所望の特性を実現することができない場合があった。

【0007】

特許文献１には、それぞれインダクタ電極と２つのビアホール導体を用いて構成された２つのインダクタを、ダイプレクサの上面の長手方向にずらして、２つのインダクタ間の電磁界結合を弱くする方法が開示されている。しかし、分波器を小型化すると、２つのインダクタをずらすためのスペースも小さくなるため、引用文献１に記載された方法では、小型化された分波器において、２つのインダクタ間の電磁界結合を十分に弱くすることができないという問題があった。

【0008】

上記の問題は、分波器に限らず、電磁界結合し得る２つのインダクタを含む積層型電子部品全般に当てはまる。

【0009】

本発明はかかる問題点に鑑みてなされたもので、その目的は、２つのインダクタ間の電磁界結合を抑制して、所望の特性を実現できるようにした積層型電子部品を提供することにある。

【課題を解決するための手段】

【0010】

本発明の積層型電子部品は、第１のポートと、第１のポートに入力された信号を通過させる第２のポートと、回路構成上、第１のポートと第２のポートとの間に設けられた第１のインダクタおよび第２のインダクタと、積層された複数の誘電体層と複数の導体とを含み、第１のポート、第２のポート、第１のインダクタおよび第２のインダクタを一体化するための積層体とを備えている。第１のインダクタは、回路構成上第１のポートに最も近い第１端と、第１端とは反対側の端である第２端とを有している。第１のインダクタの第２端は、第２のインダクタの一端に接続されている。

【0011】

積層体は、第１のインダクタを構成する第１のインダクタ導体と、第２のインダクタを構成する第２のインダクタ導体とを含んでいる。第１のインダクタ導体は、第１の方向に延びる軸を中心に巻回されている。第２のインダクタ導体は、第１の方向と交差する第２の方向に延びる軸を中心に巻回されている。

【0012】

本発明の積層型電子部品において、第１の方向と第２の方向は、互いに直交していてもよい。この場合、第１の方向と第２の方向の一方は、複数の誘電体層の積層方向に平行であってもよい。

【0013】

また、本発明の積層型電子部品において、第１のインダクタと第２のインダクタは、第１のポートと第２のポートを接続する経路に直列に設けられていてもよい。

【0014】

また、本発明の積層型電子部品は、更に、回路構成上第１のポートと第２のポートとの間に設けられた第１の共振器を備えていてもよい。第１のインダクタと第２のインダクタは、第１の共振器に含まれていてもよい。この場合、積層型電子部品は、更に、第３のポートと、回路構成上第１のポートと第３のポートとの間に設けられた第２の共振器とを備えていてもよい。

【0015】

また、本発明の積層型電子部品が第３のポートを備えている場合、第２のポートと第３のポートの一方は、第１の通過帯域内の周波数の第１の信号を選択的に通過させる第１の信号ポートであってもよく、第２のポートと第３のポートの他方は、第１の通過帯域よりも低い第２の通過帯域内の周波数の第２の信号を選択的に通過させる第２の信号ポートであってもよい。また、第２のポートは、第１の信号ポートであってもよく、第３のポートは、第２の信号ポートであってもよい。

【0016】

また、本発明の積層型電子部品が第２の共振器を備えている場合、積層体は、更に、第２の共振器を構成する第２の共振器用導体を含んでいてもよい。この場合、第１のインダクタ導体と第２のインダクタ導体の一方は、複数の誘電体層の積層方向に平行な方向に延びる軸を中心に巻回された水平インダクタ導体であってもよく、第１のインダクタ導体と第２のインダクタ導体の他方は、複数の誘電体層の積層方向に直交する方向に延びる軸を中心に巻回された垂直インダクタ導体であってもよい。垂直インダクタ導体は、水平インダクタ導体よりも第２の共振器用導体からより遠い位置に配置されていてもよい。

【0017】

また、本発明の積層型電子部品が第２の共振器を備えている場合、積層体は、複数の誘電体層の積層方向の両端に位置する底面および上面と、底面と上面を接続する４つの側面とを有していてもよい。底面および上面の各々の形状は、一方向に長い矩形形状であってもよい。４つの側面は、矩形形状の長手方向の両端に位置する第１の側面および第２の側面を含んでいてもよい。この場合、第１のインダクタ導体と第２のインダクタ導体の一方は、複数の誘電体層の積層方向に平行な方向に延びる軸を中心に巻回された水平インダクタ導体であってもよく、第１のインダクタ導体と第２のインダクタ導体の他方は、複数の誘電体層の積層方向に直交する方向に延びる軸を中心に巻回された垂直インダクタ導体であってもよい。垂直インダクタ導体は、第２の側面よりも第１の側面により近い位置に配置されていてもよい。垂直インダクタ導体から第１の側面までの距離は、水平インダクタ導体から第１の側面までの距離よりも小さくてもよい。

【発明の効果】

【0018】

本発明の積層型電子部品では、第１のインダクタを構成する第１のインダクタ導体は、第１の方向に延びる軸を中心に巻回され、第２のインダクタを構成する第２のインダクタ導体は、第１の方向と交差する第２の方向に延びる軸を中心に巻回されている。これにより、本発明によれば、第１のインダクタと第２のインダクタと間の電磁界結合を抑制して、所望の特性を実現できる積層型電子部品を実現することができるという効果を奏する。

【図面の簡単な説明】

【0019】

【図1】本発明の一実施の形態に係る積層型電子部品の回路構成を示す回路図である。

【図2】本発明の一実施の形態に係る積層型電子部品の外観を示す斜視図である。

【図3】本発明の一実施の形態に係る積層型電子部品の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。

【図4】本発明の一実施の形態に係る積層型電子部品の積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。

【図5】本発明の一実施の形態に係る積層型電子部品の積層体における７層目ないし１０層目の誘電体層のパターン形成面を示す説明図である。

【図6】本発明の一実施の形態に係る積層型電子部品の積層体における１１層目ないし１３層目の誘電体層のパターン形成面を示す説明図である。

【図7】本発明の一実施の形態に係る積層型電子部品の積層体における１４層目ないし１６層目の誘電体層のパターン形成面を示す説明図である。

【図8】本発明の一実施の形態に係る積層型電子部品の積層体における１７層目ないし２０層目の誘電体層のパターン形成面を示す説明図である。

【図9】本発明の一実施の形態に係る積層型電子部品の積層体における２１層目ないし２３層目の誘電体層のパターン形成面を示す説明図である。

【図10】本発明の一実施の形態に係る積層型電子部品の積層体における２４層目ないし２６層目の誘電体層のパターン形成面を示す説明図である。

【図11】本発明の一実施の形態に係る積層型電子部品の積層体における２７層目ないし２９層目の誘電体層のパターン形成面を示す説明図である。

【図12】本発明の一実施の形態に係る積層型電子部品の積層体における３０層目および３１層目の誘電体層のパターン形成面を示す説明図である。

【図13】本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す斜視図である。

【図14】図１３に示した積層体の内部の一部を示す断面図である。

【図15】本発明の一実施の形態に係る積層型電子部品の通過減衰特性および反射減衰特性の一例を示す特性図である。

【図16】本発明の一実施の形態における第１のフィルタの挿入損失を示す特性図である。

【図17】本発明の一実施の形態における第１のフィルタの反射損失を示す特性図である。

【発明を実施するための形態】

【0020】

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１の構成の概略について説明する。本実施の形態に係る電子部品１は、少なくとも、第１のポートと、第２のポートと、第１のインダクタと、第２のインダクタとを備えている。第２のポートは、第１のポートに入力された信号を通過させるポートである。第１および第２のインダクタは、回路構成上、第１のポートと第２のポートとの間に設けられている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

【0021】

図１には、第１のポート、第２のポート、第１のインダクタおよび第２のインダクタを含む電子部品１の例として、分波器（ダイプレクサ）を示している。分波器は、第１の通過帯域内の周波数の第１の信号を選択的に通過させる第１のフィルタと、第１の通過帯域よりも低い第２の通過帯域内の周波数の第２の信号を選択的に通過させる第２のフィルタとを備えている。

【0022】

電子部品１は、更に、第３のポートを備えている。第２のポートと第３のポートの一方は、第１の通過帯域内の周波数の第１の信号を選択的に通過させる第１の信号ポートであり、第２のポートと第３のポートの他方は、第２の通過帯域内の周波数の第２の信号を選択的に通過させる第２の信号ポートである。本実施の形態では特に、電子部品１は、第１のポートとしての共通ポート２と、第２のポートとしての信号ポート４と、第３のポートとしての信号ポート３とを備えている。信号ポート４は、第１の信号ポートに対応する。信号ポート３は、第２の信号ポートに対応する。

【0023】

電子部品１は、更に、回路構成上共通ポート２と信号ポート３との間に設けられた共振器１０と、回路構成上共通ポート２と信号ポート４との間に設けられた共振器２０とを備えている。

【0024】

次に、図１を参照して、共振器１０，２０の構成の一例について説明する。共振器１０は、共通ポート２に接続されるポート１１と、信号ポート３に接続されるポート１２と、ポート１１とポート１２を接続する経路１３と、インダクタＬ１１，Ｌ１２，Ｌ１３と、キャパシタＣ１１，Ｃ１２，Ｃ１３とを含んでいる。インダクタＬ１１，Ｌ１２は、経路１３に直列に設けられている。経路１３は、共通ポート２と信号ポート３を接続する経路の一部である。

【0025】

インダクタＬ１１の一端は、ポート１１に接続されている。インダクタＬ１２の一端は、インダクタＬ１１の他端に接続されている。インダクタＬ１２の他端は、ポート１２に接続されている。

【0026】

キャパシタＣ１１の一端は、インダクタＬ１２の一端に接続されている。キャパシタＣ１２の一端は、インダクタＬ１２の他端に接続されている。インダクタＬ１３は、キャパシタＣ１１，Ｃ１２の各々の他端とグランドとを接続している。キャパシタＣ１３は、インダクタＬ１２に対して並列に接続されている。

【0027】

共振器２０は、共通ポート２に接続されるポート２１と、信号ポート４に接続されるポート２２と、ポート２１とポート２２を接続する経路２３と、回路構成上ポート２１とポート２２との間に設けられたＬＣ回路２４，２５，２６とを含んでいる。

【0028】

ＬＣ回路２４は、インダクタＬ２１とキャパシタＣ２１，Ｃ２２とを含んでいる。インダクタＬ２１の一端は、ポート２１に接続されている。キャパシタＣ２１は、インダクタＬ２１に対して並列に接続されている。キャパシタＣ２２の一端は、インダクタＬ２１の他端に接続されている。キャパシタＣ２２の他端は、グランドに接続されている。

【0029】

ＬＣ回路２５は、インダクタＬ２２，Ｌ２３と、キャパシタＣ２３，Ｃ２４，Ｃ２５，Ｃ２６，Ｃ２７，Ｃ２８，Ｃ２９，Ｃ３０とを含んでいる。キャパシタＣ２３の一端は、ＬＣ回路２４のインダクタＬ２１の他端に接続されている。キャパシタＣ２４の一端は、キャパシタＣ２３の他端に接続されている。キャパシタＣ２５の一端は、キャパシタＣ２４の他端に接続されている。キャパシタＣ２６の一端は、キャパシタＣ２５の他端に接続されている。

【0030】

キャパシタＣ２７の一端は、キャパシタＣ２３の一端に接続されている。キャパシタＣ２８の一端は、キャパシタＣ２７の他端に接続されている。キャパシタＣ２８の他端は、キャパシタＣ２６の他端に接続されている。

【0031】

キャパシタＣ２９の一端は、キャパシタＣ２３とキャパシタＣ２４の接続点に接続されている。キャパシタＣ２９の他端は、キャパシタＣ２６とキャパシタＣ２８の接続点に接続されている。インダクタＬ２２の一端は、キャパシタＣ２３とキャパシタＣ２４の接続点に接続されている。インダクタＬ２２の他端は、グランドに接続されている。

【0032】

キャパシタＣ３０の一端は、キャパシタＣ２３とキャパシタＣ２７の接続点に接続されている。キャパシタＣ３０の他端は、キャパシタＣ２５とキャパシタＣ２６の接続点に接続されている。インダクタＬ２３の一端は、キャパシタＣ２５とキャパシタＣ２６の接続点に接続されている。インダクタＬ２３の他端は、グランドに接続されている。

【0033】

ＬＣ回路２５は、インダクタＬ２４，Ｌ２５と、キャパシタＣ３１，Ｃ３２，Ｃ３３，Ｃ３４とを含んでいる。インダクタＬ２４，Ｌ２５は、経路２３に直列に設けられている。経路２３は、共通ポート２と信号ポート４を接続する経路の一部である。

【0034】

インダクタＬ２４の一端は、ＬＣ回路２５のキャパシタＣ２６の他端に接続されている。インダクタＬ２５の一端は、インダクタＬ２４の他端に接続されている。インダクタＬ２５の他端は、ポート２２に接続されている。

【0035】

キャパシタＣ３１の一端は、インダクタＬ２４の一端に接続されている。キャパシタＣ３２の一端は、インダクタＬ２５の一端に接続されている。キャパシタＣ３１，Ｃ３２の各々の他端は、グランドに接続されている。キャパシタＣ３３は、インダクタＬ２４に対して並列に接続されている。キャパシタＣ３４は、インダクタＬ２５に対して並列に接続されている。

【0036】

第１の通過帯域内の周波数の第１の信号は、共振器２０の経路２３を選択的に通過する。第２の通過帯域内の周波数の第２の信号は、共振器１０の経路１３を選択的に通過する。このようにして、電子部品１は、第１の信号と第２の信号を分離する。

【0037】

次に、図２を参照して、電子部品１のその他の構成について説明する。図２は、電子部品１の外観を示す斜視図である。

【0038】

電子部品１は、更に、積層された複数の誘電体層と複数の導体とを含む積層体５０を備えている。積層体５０は、第１のポート、第２のポート、第３のポート、第１のインダクタおよび第２のインダクタを一体化するためものである。本実施の形態では特に、積層体５０は、共通ポート２、信号ポート３，４および共振器１０，２０を一体化している。共振器１０，２０は、複数の導体を用いて構成されている。

【0039】

積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する底面５０Ａおよび上面５０Ｂと、底面５０Ａと上面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、上面５０Ｂおよび底面５０Ａに対して垂直になっている。

【0040】

ここで、図２に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向Ｔに平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。

【0041】

図２に示したように、底面５０Ａは、積層体５０における－Ｚ方向の端に位置する。上面５０Ｂは、積層体５０におけるＺ方向の端に位置する。底面５０Ａおよび上面５０Ｂの各々の形状は、Ｘ方向に長い矩形形状である。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。

【0042】

電子部品１は、更に、積層体５０の底面５０Ａに設けられた端子１１１，１１２，１１３，１１４，１１５，１１６を備えている。端子１１４，１１１，１１３は、側面５０Ｆよりも側面５０Ｅにより近い位置において、Ｘ方向にこの順に並んでいる。端子１１６，１１２，１１５は、側面５０Ｅよりも側面５０Ｆにより近い位置において、Ｘ方向にこの順に並んでいる。

【0043】

端子１１２は共通ポート２に対応し、端子１１３は信号ポート３に対応し、端子１１４は信号ポート４に対応している。従って、共通ポート２および信号ポート３，４は、積層体５０の底面５０Ａに設けられている。端子１１１，１１５，１１６の各々は、グランドに接続される。

【0044】

次に、図３ないし図１３を参照して、積層体５０を構成する複数の誘電体層および複数の導体の一例について説明する。この例では、積層体５０は、積層された３１層の誘電体層を有している。以下、この３１層の誘電体層を、下から順に１層目ないし３１層目の誘電体層と呼ぶ。また、１層目ないし３１層目の誘電体層を符号５１～８１で表す。

【0045】

図３ないし図１１において、複数の円は複数のスルーホールを表している。誘電体層５１～７９の各々には、複数のスルーホールが形成されている。複数のスルーホールは、それぞれ、スルーホール用の孔に導体ペーストを充填することによって形成される。複数のスルーホールの各々は、導体層または他のスルーホールに接続されている。

【0046】

図３（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、端子１１１～１１６が形成されている。

【0047】

図３（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、導体層５２１，５２２，５２３，５２４，５２５が形成されている。

【0048】

図３（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、導体層５３１，５３２，５３３，５３４が形成されている。

【0049】

図４（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、導体層５４１，５４２，５４３，５４４，５４５，５４６が形成されている。導体層５４５は、導体層５４４に接続されている。

【0050】

図４（ｂ）は、５層目の誘電体層５５のパターン形成面を示している。誘電体層５５のパターン形成面には、導体層５５１，５５２，５５３，５５４，５５５，５５６，５５７が形成されている。導体層５５３は、導体層５５２に接続されている。導体層５５５，５５６は、導体層５５４に接続されている。

【0051】

図４（ｃ）は、６層目の誘電体層５６のパターン形成面を示している。誘電体層５６のパターン形成面には、導体層５６１，５６２，５６３，５６４，５６５が形成されている。

【0052】

図５（ａ）は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、導体層５７１，５７２，５７３，５７４，５７５，５７６が形成されている。導体層５７４は、導体層５７３に接続されている。導体層５７６は、導体層５７５に接続されている。

【0053】

図５（ｂ）は、８層目および９層目の誘電体層５８，５９のパターン形成面を示している。誘電体層５８，５９のパターン形成面には、導体層は形成されていない。

【0054】

図５（ｃ）は、１０層目の誘電体層６０のパターン形成面を示している。誘電体層６０のパターン形成面には、導体層６０１，６０２が形成されている。また、図５（ｃ）において、符号６０Ｔ１，６０Ｔ２，６０Ｔ３，６０Ｔ４は、誘電体層６０に形成されたインダクタ用のスルーホールを示している。

【0055】

図６（ａ）は、１１層目の誘電体層６１のパターン形成面を示している。誘電体層６１のパターン形成面には、導体層６１１，６１２が形成されている。また、図６（ａ）において、符号６１Ｔ１，６１Ｔ２，６１Ｔ３，６１Ｔ４は、誘電体層６１に形成されたインダクタ用のスルーホールを示している。

【0056】

図６（ｂ）は、１２層目の誘電体層６２のパターン形成面を示している。誘電体層６２のパターン形成面には、導体層６２１，６２２が形成されている。また、図６（ｂ）において、符号６２Ｔ１，６２Ｔ２，６２Ｔ３，６２Ｔ４は、誘電体層６２に形成されたインダクタ用のスルーホールを示している。

【0057】

図６（ｃ）は、１３層目の誘電体層６３のパターン形成面を示している。誘電体層６３のパターン形成面には、導体層６３１，６３２，６３３が形成されている。また、図６（ｃ）において、符号６３Ｔ１，６３Ｔ２，６３Ｔ３，６３Ｔ４は、誘電体層６３に形成されたインダクタ用のスルーホールを示している。

【0058】

図７（ａ）は、１４層目の誘電体層６４のパターン形成面を示している。誘電体層６４のパターン形成面には、導体層６４１，６４２，６４３が形成されている。また、図７（ａ）において、符号６４Ｔ１，６４Ｔ２，６４Ｔ３，６４Ｔ４は、誘電体層６４に形成されたインダクタ用のスルーホールを示している。

【0059】

図７（ｂ）は、１５層目の誘電体層６５のパターン形成面を示している。誘電体層６５のパターン形成面には、導体層６５１，６５２，６５３が形成されている。また、図７（ｂ）において、符号６５Ｔ１，６５Ｔ２，６５Ｔ３，６５Ｔ４は、誘電体層６５に形成されたインダクタ用のスルーホールを示している。

【0060】

図７（ｃ）は、１６層目の誘電体層６６のパターン形成面を示している。誘電体層６６のパターン形成面には、導体層６６１，６６２，６６３が形成されている。また、図７（ｃ）において、符号６６Ｔ１，６６Ｔ２，６６Ｔ３，６６Ｔ４は、誘電体層６６に形成されたインダクタ用のスルーホールを示している。

【0061】

図８（ａ）は、１７層目の誘電体層６７のパターン形成面を示している。誘電体層６７のパターン形成面には、導体層６７１，６７２，６７３が形成されている。また、図８（ａ）において、符号６７Ｔ１，６７Ｔ２，６７Ｔ３，６７Ｔ４は、誘電体層６７に形成されたインダクタ用のスルーホールを示している。

【0062】

図８（ｂ）は、１８層目の誘電体層６８のパターン形成面を示している。誘電体層６８のパターン形成面には、導体層６８１，６８２，６８３が形成されている。また、図８（ｂ）において、符号６８Ｔ１，６８Ｔ２，６８Ｔ３，６８Ｔ４は、誘電体層６８に形成されたインダクタ用のスルーホールを示している。

【0063】

図８（ｃ）は、１９層目および２０層目の誘電体層６９，７０のパターン形成面を示している。誘電体層６９，７０のパターン形成面には、導体層は形成されていない。また、図８（ｃ）において、符号６９Ｔ１，６９Ｔ２，６９Ｔ３，６９Ｔ４は、誘電体層６９，７０に形成されたインダクタ用のスルーホールを示している。

【0064】

図９（ａ）は、２１層目の誘電体層７１のパターン形成面を示している。誘電体層７１のパターン形成面には、導体層７１１，７１２が形成されている。

【0065】

図９（ｂ）は、２２層目の誘電体層７２のパターン形成面を示している。誘電体層７２のパターン形成面には、導体層は形成されていない。

【0066】

図９（ｃ）は、２３層目の誘電体層７３のパターン形成面を示している。誘電体層７３のパターン形成面には、導体層７３１，７３２，７３３，７３４が形成されている。

【0067】

図１０（ａ）は、２４層目の誘電体層７４のパターン形成面を示している。誘電体層７４のパターン形成面には、導体層７４１，７４２，７４３，７４４が形成されている。

【0068】

図１０（ｂ）は、２５層目の誘電体層７５のパターン形成面を示している。誘電体層７５のパターン形成面には、導体層７５１，７５２，７５３が形成されている。

【0069】

図１０（ｃ）は、２６層目の誘電体層７６のパターン形成面を示している。誘電体層７６のパターン形成面には、導体層７６１，７６２，７６３が形成されている。

【0070】

図１１（ａ）は、２７層目の誘電体層７７のパターン形成面を示している。誘電体層７７のパターン形成面には、導体層７７１，７７２，７７３が形成されている。

【0071】

図１１（ｂ）は、２８層目の誘電体層７８のパターン形成面を示している。誘電体層７８のパターン形成面には、導体層７８１，７８２，７８３が形成されている。

【0072】

図１１（ｃ）は、２９層目の誘電体層７９のパターン形成面を示している。誘電体層７９のパターン形成面には、導体層７９１，７９２，７９３が形成されている。

【0073】

図１２（ａ）は、３０層目の誘電体層８０のパターン形成面を示している。誘電体層８０のパターン形成面には、導体層８０１，８０２，８０３が形成されている。

【0074】

図１２（ｂ）は、３１層目の誘電体層８１のパターン形成面を示している。誘電体層８１のパターン形成面には、導体層よりなるマーク８１１が形成されている。

【0075】

図２に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の底面５０Ａになり、３１層目の誘電体層８１のパターン形成面とは反対側の面が積層体５０の上面５０Ｂになるように、１層目ないし３１層目の誘電体層５１～８１が積層されて構成される。

【0076】

図３ないし図１１に示した複数のスルーホールの各々は、１層目ないし２９層目の誘電体層５１～７９を積層したときに、積層方向Ｔにおいて重なる導体層または積層方向Ｔにおいて重なる他のスルーホールに接続されている。また、図３ないし図１１に示した複数のスルーホールのうち、端子内または導体層内に位置するスルーホールは、その端子またはその導体層に接続されている。

【0077】

図１３は、１層目ないし３１層目の誘電体層５１～８１が積層されて構成された積層体５０の内部を示している。図１３に示したように、積層体５０の内部では、図３ないし図１２に示した複数の導体層と複数のスルーホールが積層されている。なお、図１３では、マーク８１１を省略している。また、図１３では、理解を容易にするために、積層方向Ｔにおける積層体５０の寸法を、実際よりも大きく描いている。

【0078】

以下、図１に示した電子部品１の回路の構成要素と、図３ないし図１２に示した積層体５０の内部の構成要素との対応関係について説明する。始めに、共振器１０の構成要素について説明する。インダクタＬ１１は、図９（ｃ）ないし図１２（ａ）に示した導体層７３１，７４１，７５１，７６１，７７１，７８１，７９１，８０１と、これらの導体層に接続された複数のスルーホールとによって構成されている。

【0079】

インダクタＬ１２は、図６（ａ）ないし図８（ｂ）に示した導体層６１１，６２１，６３１，６４１，６５１，６６１，６７１，６８１と、これらの導体層に接続された複数のスルーホールとによって構成されている。

【0080】

インダクタＬ１３は、図３（ｂ）に示した導体層５２１によって構成されている。

【0081】

キャパシタＣ１１は、図３（ｃ）ないし図４（ｃ）に示した導体層５３１，５４１，５５１，５６１と、これらの導体層の間の誘電体層５３～５５とによって構成されている。

【0082】

キャパシタＣ１２は、図３（ｃ）ないし図４（ｂ）に示した導体層５３１，５４２，５５１と、これらの導体層の間の誘電体層５３，５４とによって構成されている。

【0083】

キャパシタＣ１３は、図４（ｃ）および図５（ａ）に示した導体層５６１，５７１と、これらの導体層の間の誘電体層５６とによって構成されている。

【0084】

次に、共振器２０のＬＣ回路２４の構成要素について説明する。インダクタＬ２１は、図６（ａ）ないし図８（ｂ）に示した導体層６１２，６２２，６３２，６４２，６５２，６６２，６７２，６８２と、これらの導体層に接続された複数のスルーホールとによって構成されている。

【0085】

キャパシタＣ２１は、図３（ａ）および図４（ａ）に示した端子１１２および導体層５４３と、これらの導体層の間の誘電体層５１～５３とによって構成されている。

【0086】

キャパシタＣ２２は、図３（ａ）および図３（ｃ）に示した端子１１６および導体層５３２と、これらの導体層の間の誘電体層５１，５２とによって構成されている。

【0087】

次に、共振器２０のＬＣ回路２５の構成要素について説明する。インダクタＬ２２は、図９（ｃ）ないし図１２（ａ）に示した導体層７３２，７４２，７５２，７６２，７７２，７８２，７９２，８０２と、これらの導体層に接続された複数のスルーホールとによって構成されている。

【0088】

インダクタＬ２３は、図９（ｃ）ないし図１２（ａ）に示した導体層７３３，７４３，７５３，７６３，７７３，７８３，７９３，８０３と、これらの導体層に接続された複数のスルーホールとによって構成されている。

【0089】

キャパシタＣ２３は、図４（ａ）ないし図４（ｃ）に示した導体層５４３，５５２，５６２と、これらの導体層の間の誘電体層５４，５５とによって構成されている。

【0090】

キャパシタＣ２４は、図４（ｂ）および図４（ｃ）に示した導体層５５３，５６３と、これらの導体層の間の誘電体層５５とによって構成されている。

【0091】

キャパシタＣ２５は、図４（ｂ）および図４（ｃ）に示した導体層５５４，５６３と、これらの導体層の間の誘電体層５５とによって構成されている。

【0092】

キャパシタＣ２６は、図４（ａ）ないし図４（ｃ）に示した導体層５４４，５５５，５６４と、これらの導体層の間の誘電体層５４，５５とによって構成されている。

【0093】

キャパシタＣ２７は、図４（ｃ）および図５（ａ）に示した導体層５６２，５７３と、これらの導体層の間の誘電体層５６とによって構成されている。

【0094】

キャパシタＣ２８は、図４（ｃ）および図５（ａ）に示した導体層５６４，５７４と、これらの導体層の間の誘電体層５６とによって構成されている。

【0095】

キャパシタＣ２９は、図４（ａ）および図４（ｂ）に示した導体層５４５，５５３と、これらの導体層の間の誘電体層５４とによって構成されている。

【0096】

キャパシタＣ３０は、図３（ｃ）および図４（ｂ）に示した導体層５３２，５５６と、これらの導体層の間の誘電体層５３，５４とによって構成されている。

【0097】

次に、共振器２０のＬＣ回路２６の構成要素について説明する。インダクタＬ２４は、図６（ｃ）ないし図８（ｂ）に示した導体層６３３，６４３，６５３，６６３，６７３，６８３と、これらの導体層に接続された複数のスルーホールとによって構成されている。

【0098】

インダクタＬ２５は、図５（ｃ）および図９（ａ）に示した導体層６０１，７１１，７１２と、図５（ｃ）ないし図９（ａ）に示したスルーホール６０Ｔ１～６０Ｔ４，６１Ｔ１～６１Ｔ４，６２Ｔ１～６２Ｔ４，６３Ｔ１～６３Ｔ４，６４Ｔ１～６４Ｔ４，６５Ｔ１～６５Ｔ４，６６Ｔ１～６６Ｔ４，６７Ｔ１～６７Ｔ４，６８Ｔ１～６８Ｔ４，６９Ｔ１～６９Ｔ４とによって構成されている。

【0099】

スルーホール６０Ｔ１，６１Ｔ１，６２Ｔ１，６３Ｔ１，６４Ｔ１，６５Ｔ１，６６Ｔ１，６７Ｔ１，６８Ｔ１，６９Ｔ１は、直列に接続されている。スルーホール６０Ｔ２，６１Ｔ２，６２Ｔ２，６３Ｔ２，６４Ｔ２，６５Ｔ２，６６Ｔ２，６７Ｔ２，６８Ｔ２，６９Ｔ２は、直列に接続されている。スルーホール６０Ｔ３，６１Ｔ３，６２Ｔ３，６３Ｔ３，６４Ｔ３，６５Ｔ３，６６Ｔ３，６７Ｔ３，６８Ｔ３，６９Ｔ３は、直列に接続されている。スルーホール６０Ｔ４，６１Ｔ４，６２Ｔ４，６３Ｔ４，６４Ｔ４，６５Ｔ４，６６Ｔ４，６７Ｔ４，６８Ｔ４，６９Ｔ４は、直列に接続されている。

【0100】

誘電体層７０に形成されたスルーホール６９Ｔ１は、導体層７１１の一端部の近傍部分に接続されている。誘電体層７０に形成されたスルーホール６９Ｔ２は、導体層７１１の他端部の近傍部分に接続されている。誘電体層６０に形成されたスルーホール６０Ｔ２は、導体層６０１の一端部の近傍部分に接続されている。誘電体層６０に形成されたスルーホール６０Ｔ３は、導体層６０１の他端部の近傍部分に接続されている。誘電体層７０に形成されたスルーホール６９Ｔ３は、導体層７１２の一端部の近傍部分に接続されている。誘電体層７０に形成されたスルーホール６９Ｔ４は、導体層７１２の他端部の近傍部分に接続されている。

【0101】

キャパシタＣ３１は、図３（ｃ）および図４（ａ）に示した導体層５３３，５４４と、これらの導体層の間の誘電体層５３とによって構成されている。

【0102】

キャパシタＣ３２は、図３（ｂ）および図３（ｃ）に示した導体層５２２，５３４と、これらの導体層の間の誘電体層５２とによって構成されている。

【0103】

キャパシタＣ３３は、図４（ｃ）および図５（ａ）に示した導体層５６４，５７５と、これらの導体層の間の誘電体層５６とによって構成されている。

【0104】

キャパシタＣ３４は、図３（ｃ）ないし図５（ａ）に示した導体層５３４，５４６，５５７，５６５，５７６と、これらの導体層の間の誘電体層５３～５６とによって構成されている。

【0105】

次に、図１、図１３および図１４を参照して、本実施の形態に係る電子部品１の構造上の特徴について説明する。図１４は、図１３に示した積層体５０の内部の一部を示す断面図である。本実施の形態では、共振器２０のＬＣ回路２６のインダクタＬ２４が第１のインダクタに対応し、共振器２０のＬＣ回路２６のインダクタＬ２５が第２のインダクタに対応する。

【0106】

以下、インダクタＬ２４を第１のインダクタＬ２４とも言い、インダクタＬ２５を第２のインダクタＬ２５とも言う。図１に示したように、第１のインダクタＬ２４と第２のインダクタＬ２５は、共振器２０に含まれており、共振器２０の経路２３に直列に設けられている。経路２３は、共通ポート２（第１のポート）と信号ポート４（第２のポート）を接続する経路の一部である。第１のインダクタＬ２４は、回路構成上共通ポート２（第１のポート）に最も近い第１端と、第１端とは反対側の端である第２端とを有している。第１のインダクタＬ２４の第２端は、第２のインダクタＬ２５の一端に接続されている。

【0107】

積層体５０は、第１のインダクタＬ２４を構成する第１のインダクタ導体Ｌ２４ｃと、第２のインダクタＬ２５を構成する第２のインダクタ導体Ｌ２５ｃとを含んでいる。第１のインダクタ導体Ｌ２４ｃは、導体層６３３，６４３，６５３，６６３，６７３，６８３と、これらの導体層に接続された複数のスルーホールよりなる導体の構造体である。第２のインダクタ導体Ｌ２５ｃは、導体層６０１，７１１，７１２と、スルーホール６０Ｔ１～６０Ｔ４，６１Ｔ１～６１Ｔ４，６２Ｔ１～６２Ｔ４，６３Ｔ１～６３Ｔ４，６４Ｔ１～６４Ｔ４，６５Ｔ１～６５Ｔ４，６６Ｔ１～６６Ｔ４，６７Ｔ１～６７Ｔ４，６８Ｔ１～６８Ｔ４，６９Ｔ１～６９Ｔ４よりなる導体の構造体である。図１４では、第１および第２のインダクタ導体Ｌ２４ｃ，Ｌ２５ｃを、実線および破線を用いて示している。

【0108】

図１４における符号Ａ１は、導体層６３３，６４３，６５３，６６３，６７３，６８３によって囲まれた空間を通過する軸を示している。第１のインダクタ導体Ｌ２４ｃは、第１の方向に延びる軸Ａ１を中心に巻回されている。

【0109】

図１４における符号Ａ２は、導体層６０１，７１１，７１２と、スルーホール６０Ｔ１～６０Ｔ４，６１Ｔ１～６１Ｔ４，６２Ｔ１～６２Ｔ４，６３Ｔ１～６３Ｔ４，６４Ｔ１～６４Ｔ４，６５Ｔ１～６５Ｔ４，６６Ｔ１～６６Ｔ４，６７Ｔ１～６７Ｔ４，６８Ｔ１～６８Ｔ４，６９Ｔ１～６９Ｔ４とによって囲まれた空間を通過する軸を示している。第２のインダクタ導体Ｌ２５ｃは、第１の方向と交差する第２の方向に延びる軸Ａ２を中心に巻回されている。

【0110】

本実施の形態では、第１の方向と第２の方向は、互いに直交する。また、第１の方向と第２の方向の一方は、積層方向Ｔに平行である。本実施の形態では、第１の方向は、Ｚ方向に平行な方向であり、積層方向Ｔに平行である。軸Ａ１は、積層方向Ｔに平行な方向に延びている。また、第２の方向は、Ｘ方向に平行な方向である。軸Ａ２は、積層方向Ｔに直交する方向に延びている。

【0111】

ここで、積層方向Ｔに平行な方向に延びる軸を中心に巻回されたインダクタ導体を水平インダクタ導体と言い、積層方向Ｔに直交する方向に延びる軸を中心に巻回されたインダクタ導体を垂直インダクタ導体と言う。本実施の形態では、第１のインダクタ導体Ｌ２４ｃは水平インダクタ導体であり、第２のインダクタ導体Ｌ２５ｃは垂直インダクタ導体である。

【0112】

前述のように、積層体５０の底面５０Ａおよび上面５０Ｂの各々の形状は、Ｘ方向に長い矩形形状である。積層体５０の４つの側面５０Ｃ，５０Ｄ，５０Ｅ，５０Ｆのうち、側面５０Ｃ，５０Ｄは、上記矩形形状の長手方向の両端に位置する。図１４に示したように、垂直インダクタ導体である第２のインダクタ導体Ｌ２５ｃは、側面５０Ｄよりも側面５０Ｃにより近い位置に配置されている。第２のインダクタ導体Ｌ２５ｃから側面５０Ｃまでの距離は、水平インダクタ導体である第１のインダクタ導体Ｌ２４ｃから側面５０Ｃまでの距離よりも小さい。

【0113】

積層体５０は、更に、共振器１０を構成する共振器用導体を含んでいる。共振器用導体は、インダクタＬ１１～Ｌ１３およびキャパシタＣ１１～Ｃ１３の各々を構成する複数の導体層と、この複数の導体層に接続された複数のスルーホールよりなる導体の構造体である。図１４では、共振器用導体のうち、インダクタＬ１１～Ｌ１３を構成する複数の導体層を、破線を用いて示している。共振器用導体は、側面５０Ｃよりも側面５０Ｄにより近い位置に配置されている。従って、垂直インダクタ導体である第２のインダクタ導体Ｌ２５ｃは、水平インダクタ導体である第１のインダクタ導体Ｌ２４ｃよりも共振器用導体からより遠い位置に配置されている。また、第２のインダクタ導体Ｌ２５ｃは、第１のインダクタ導体Ｌ２４ｃよりもインダクタＬ１１～Ｌ１３を構成する複数の導体層からより遠い位置に配置されている。

【0114】

次に、本実施の形態に係る電子部品１の特性の一例を示す。図１５は、電子部品１の通過減衰特性および反射減衰特性の一例を示す特性図である。図１５において、符号９１を付した曲線は、共通ポート２と信号ポート３との間に設けられた共振器１０によって構成される第２のフィルタの通過減衰特性を示している。また、符号９２を付した曲線は、共通ポート２と信号ポート４との間に設けられた共振器２０によって構成される第１のフィルタの通過減衰特性を示している。また、符号９３を付した曲線は、共通ポート２における反射減衰特性を示している。

【0115】

図１６は、第１のフィルタの挿入損失を示す特性図である。図１７は、第１のフィルタの反射損失を示す特性図である。図１６において、横軸は周波数を示し、縦軸は挿入損失を示している。図１７において、横軸は周波数を示し、縦軸は反射損失を示している。

【0116】

次に、本実施の形態に係る電子部品１の作用および効果について説明する。前述のように、本実施の形態では、第１のインダクタＬ２４の第２端は、第２のインダクタＬ２５の一端に接続されている。電子部品１が小型化すると、第１および第２のインダクタＬ２４，Ｌ２５のように回路構成上近接する２つのインダクタ間の距離が小さくなり、２つのインダクタ間の電磁界結合が強くなる。特に、特許文献１に記載された２つのインダクタのように、２つのインダクタを構成する２つのインダクタ導体が、いずれも同じ方向に延びる軸を中心に巻回されると共に、軸方向から見たときに、２つのインダクタ導体の一方が他方と重なるように配置されている場合には、２つのインダクタ間の電磁界結合が強くなりやすい。

【0117】

これに対し、本実施の形態では、第１のインダクタＬ２４を構成する第１のインダクタ導体Ｌ２４ｃは、第１の方向に延びる軸Ａ１を中心に巻回され、第２のインダクタＬ２５を構成する第２のインダクタ導体Ｌ２５ｃは、第１の方向と交差する第２の方向に延びる軸Ａ２を中心に巻回されている。これにより、本実施の形態によれば、上記の場合に比べて、第１のインダクタＬ２４と第２のインダクタＬ２５との間の電磁界結合を抑制することができる。これにより、本実施の形態によれば、電子部品１を小型化しながら、所望の特性を実現することができる。具体的には、図１５に示したように、第１の通過帯域よりも高い周波数帯域（約３ＧＨｚ～約８ＧＨｚ）における通過減衰量を大きくすることができる。

【0118】

また、本実施の形態では、第１の方向と第２の方向は、互いに直交している。これにより、本実施の形態によれば、第１のインダクタＬ２４と第２のインダクタＬ２５との間の電磁界結合をより抑制することができる。

【0119】

ところで、垂直インダクタ導体は、水平インダクタ導体に比べて、積層方向Ｔに直交する方向に配置された他の導体と電磁界結合しやすい。本実施の形態では、第１のインダクタ導体Ｌ２４ｃは水平インダクタ導体であり、第２のインダクタ導体Ｌ２５ｃは垂直インダクタ導体である。第１および第２のインダクタ導体Ｌ２４ｃ，Ｌ２５ｃは、側面５０Ｃに対して前述の位置関係で配置されている。これにより、本実施の形態によれば、第２のインダクタ導体Ｌ２５ｃから側面５０Ｃまでの距離が、第１のインダクタ導体Ｌ２４ｃから側面５０Ｃまでの距離よりも大きい場合に比べて、側面５０Ｄ側に配置された他の導体からの距離を大きくすることができる。その結果、本実施の形態によれば、第２のインダクタ導体Ｌ２５ｃが側面５０Ｄ側に配置された他の導体に電磁界結合することを抑制することができる。

【0120】

また、本実施の形態に係る電子部品１は、共通ポート２と信号ポート３との間に設けられた共振器１０と、共通ポート２と信号ポート３との間に設けられた共振器２０を備えた分波器（ダイプレクサ）である。第１および第２のインダクタＬ２４，Ｌ２５は、共振器２０に含まれている。第１および第２のインダクタ導体Ｌ２４ｃ，Ｌ２５ｃは、共振器１０を構成する共振器用導体に対して前述の位置関係で配置されている。これにより、本実施の形態によれば、共振器２０に含まれる第２のインダクタ導体Ｌ２５ｃが共振器１０を構成する共振器用導体と電磁界結合することによって、信号ポート３と信号ポート４との間のアイソレーション特性が悪化することを防止することができる。

【0121】

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の電子部品は、回路の構成要素として共振器２０のみを含む電子部品であってもよいし、回路の構成要素としてＬＣ回路２６のみを含む電子部品であってもよい。共振器２０のみを含む電子部品は、バンドパスフィルタとして機能する。ＬＣ回路２６のみを含む電子部品は、ローパスフィルタとして機能する。

【0122】

また、本発明の第１および第２のインダクタ導体は、第１のインダクタの第２端が第２のインダクタの一端に接続されるという要件を満たす限り、インダクタＬ２４，Ｌ２５以外の２つのインダクタにも適用することができる。具体的には、本発明の第１および第２のインダクタ導体は、共振器１０のインダクタＬ１１，Ｌ１２や、共振器２０のＬＣ回路２５のインダクタＬ２２，Ｌ２３に適用することもできる。インダクタＬ１１，Ｌ１２の組と、インダクタＬ２２，Ｌ２３の組は、いずれも、第１のインダクタの第２端が第２のインダクタの一端に接続されるという要件を満たす。

【0123】

また、第１のインダクタの第２端は、第２のインダクタの一端に直接接続されていてもよいし、間接的に接続されていてもよい。

【0124】

また、実施の形態とは逆に、第１のインダクタＬ２４を構成する第１のインダクタ導体が垂直インダクタ導体であり、第２のインダクタ同隊を構成する第２のインダクタ導体が水平インダクタ導体であってもよい。

【符号の説明】

【0125】

１…電子部品、２…共通ポート、３，４…信号ポート、１０，２０…共振器、２４～２６…ＬＣ回路、５０…積層体、５０Ａ…底面、５０Ｂ…上面、５０Ｃ～５０Ｆ…側面、５１～８１…誘電体層、Ｌ２４…第１のインダクタ、Ｌ２５…第２のインダクタ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】