知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022117470
(43)【公開日】2022-08-10
(54)【発明の名称】可変抵抗メモリ素子
(51)【国際特許分類】
H01L 21/8239 20060101AFI20220803BHJP
H01L 45/00 20060101ALI20220803BHJP
H01L 49/00 20060101ALI20220803BHJP
【ＦＩ】
H01L27/105 448
H01L45/00 Z
H01L49/00 Z
【審査請求】未請求
【請求項の数】26
【出願形態】ＯＬ
(21)【出願番号】P 2022010127
(22)【出願日】2022-01-26
(31)【優先権主張番号】10-2021-0013469
(32)【優先日】2021-01-29
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100154922
【弁理士】
【氏名又は名称】崔 允辰
(72)【発明者】
【氏名】▲チョ▼ 永眞
(72)【発明者】
【氏名】金 世潤
(72)【発明者】
【氏名】金 裕▲ミン▼
(72)【発明者】
【氏名】金 度潤
(72)【発明者】
【氏名】金 眞弘
(72)【発明者】
【氏名】水崎 壮一郎
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA05
5F083GA10
5F083GA11
5F083JA02
5F083JA05
5F083JA19
5F083JA56
5F083JA60
(57)【要約】
【課題】可変抵抗メモリ素子を提供する。
【解決手段】可変抵抗メモリ素子は、絶縁物質からなる支持層と、支持層上に配され、可変抵抗物質を含む可変抵抗層と、支持層と可変抵抗層との間に配され、可変抵抗層を保護するキャッピング層と、可変抵抗層上に配されたチャネル層と、チャネル層上に形成されたゲート絶縁層と、ゲート絶縁層上において、チャネル層と並んだ第１方向に沿い、相互に反復して配された複数のゲート電極、及び複数の絶縁体と、を含み、該キャッピング層は、可変抵抗層に形成される酸素空孔を維持させることができ、可変抵抗性能が改善される。
【選択図】図１
【解決手段】可変抵抗メモリ素子は、絶縁物質からなる支持層と、支持層上に配され、可変抵抗物質を含む可変抵抗層と、支持層と可変抵抗層との間に配され、可変抵抗層を保護するキャッピング層と、可変抵抗層上に配されたチャネル層と、チャネル層上に形成されたゲート絶縁層と、ゲート絶縁層上において、チャネル層と並んだ第１方向に沿い、相互に反復して配された複数のゲート電極、及び複数の絶縁体と、を含み、該キャッピング層は、可変抵抗層に形成される酸素空孔を維持させることができ、可変抵抗性能が改善される。
【選択図】図１
【特許請求の範囲】
【請求項1】
絶縁物質からなる支持層と、
前記支持層上に配され、可変抵抗物質を含む可変抵抗層と、
前記支持層と前記可変抵抗層との間に配され、前記可変抵抗層を保護するキャッピング層と、
前記可変抵抗層上に配されたチャネル層と、
前記チャネル層上に形成されたゲート絶縁層と、
前記ゲート絶縁層上において、前記チャネル層と平行な第１方向に沿い、交互に反復して配された複数のゲート電極及び複数の絶縁体と、を含む、可変抵抗メモリ素子。
前記支持層上に配され、可変抵抗物質を含む可変抵抗層と、
前記支持層と前記可変抵抗層との間に配され、前記可変抵抗層を保護するキャッピング層と、
前記可変抵抗層上に配されたチャネル層と、
前記チャネル層上に形成されたゲート絶縁層と、
前記ゲート絶縁層上において、前記チャネル層と平行な第１方向に沿い、交互に反復して配された複数のゲート電極及び複数の絶縁体と、を含む、可変抵抗メモリ素子。
【請求項2】
前記キャッピング層は、
前記可変抵抗層に形成される酸素空孔の量を維持させる物質からなる、請求項１に記載の可変抵抗メモリ素子。
前記可変抵抗層に形成される酸素空孔の量を維持させる物質からなる、請求項１に記載の可変抵抗メモリ素子。
【請求項3】
前記キャッピング層は、
前記可変抵抗物質の酸化物形成エネルギー絶対値より大きい絶対値の酸化物形成エネルギーを有する酸化物からなる、請求項１に記載の可変抵抗メモリ素子。
前記可変抵抗物質の酸化物形成エネルギー絶対値より大きい絶対値の酸化物形成エネルギーを有する酸化物からなる、請求項１に記載の可変抵抗メモリ素子。
【請求項4】
前記可変抵抗層は、複数層構造を有し、
前記キャッピング層は、
前記複数層において、前記キャッピング層に接する層の酸化物形成エネルギー絶対値より大きい絶対値の酸化物形成エネルギーを有する酸化物からなる、請求項１に記載の可変抵抗メモリ素子。
前記キャッピング層は、
前記複数層において、前記キャッピング層に接する層の酸化物形成エネルギー絶対値より大きい絶対値の酸化物形成エネルギーを有する酸化物からなる、請求項１に記載の可変抵抗メモリ素子。
【請求項5】
前記可変抵抗層の厚みは、１００ｎｍ以下である、請求項１に記載の可変抵抗メモリ素子。
【請求項6】
前記キャッピング層の厚みは、２ｎｍ以上である、請求項５に記載の可変抵抗メモリ素子。
【請求項7】
前記キャッピング層の厚みは、１００ｎｍ以下である、請求項１に記載の可変抵抗メモリ素子。
【請求項8】
前記可変抵抗物質は、Ｔａ２Ｏ５であり、
前記キャッピング層は、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含む、請求項１に記載の可変抵抗メモリ素子。
前記キャッピング層は、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含む、請求項１に記載の可変抵抗メモリ素子。
【請求項9】
前記可変抵抗物質は、ＴｉＯ２であり、
前記キャッピング層は、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含む、請求項１に記載の可変抵抗メモリ素子。
前記キャッピング層は、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含む、請求項１に記載の可変抵抗メモリ素子。
【請求項10】
前記可変抵抗物質は、ＨｆＯ２であり、
前記キャッピング層は、Ａｌ２Ｏ３、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含む、請求項１に記載の可変抵抗メモリ素子。
前記キャッピング層は、Ａｌ２Ｏ３、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含む、請求項１に記載の可変抵抗メモリ素子。
【請求項11】
前記可変抵抗物質は、ＺｒＯ２であり、
前記キャッピング層は、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含む、請求項１に記載の可変抵抗メモリ素子。
前記キャッピング層は、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含む、請求項１に記載の可変抵抗メモリ素子。
【請求項12】
前記チャネル層は、多結晶シリコン（ｐｏｌｙ－Ｓｉ）物質を含む、請求項１に記載の可変抵抗メモリ素子。
【請求項13】
前記可変抵抗層は、
前記チャネル層と接するシリコン酸化物層と、
前記シリコン酸化物層上の前記可変抵抗物質と、を含む、請求項１２に記載の可変抵抗メモリ素子。
前記チャネル層と接するシリコン酸化物層と、
前記シリコン酸化物層上の前記可変抵抗物質と、を含む、請求項１２に記載の可変抵抗メモリ素子。
【請求項14】
前記支持層と前記キャッピング層は、同じ物質からなる、請求項１に記載の可変抵抗メモリ素子。
【請求項15】
前記支持層は、前記第１方向に延長されたシリンダ形状であり、
前記可変抵抗層、前記チャネル層、前記ゲート絶縁層は、前記支持層を、前記可変抵抗層、前記チャネル層、前記ゲート絶縁層の順序でシリンダシェル形状に取り囲み、
前記複数のゲート電極、及び前記複数の絶縁体は、前記ゲート絶縁層を交互に取り囲む、請求項１に記載の可変抵抗メモリ素子。
前記可変抵抗層、前記チャネル層、前記ゲート絶縁層は、前記支持層を、前記可変抵抗層、前記チャネル層、前記ゲート絶縁層の順序でシリンダシェル形状に取り囲み、
前記複数のゲート電極、及び前記複数の絶縁体は、前記ゲート絶縁層を交互に取り囲む、請求項１に記載の可変抵抗メモリ素子。
【請求項16】
前記キャッピング層は、
前記可変抵抗物質の酸化物形成エネルギー絶対値より大きい絶対値の酸化物形成エネルギーを有する酸化物からなる、請求項１５に記載の可変抵抗メモリ素子。
前記可変抵抗物質の酸化物形成エネルギー絶対値より大きい絶対値の酸化物形成エネルギーを有する酸化物からなる、請求項１５に記載の可変抵抗メモリ素子。
【請求項17】
前記可変抵抗層は、複数層構造を有し、
前記キャッピング層は、
前記複数層において、前記キャッピング層に接する層の酸化物形成エネルギー絶対値より大きい絶対値の酸化物形成エネルギーを有する酸化物からなる、請求項１５に記載の可変抵抗メモリ素子。
前記キャッピング層は、
前記複数層において、前記キャッピング層に接する層の酸化物形成エネルギー絶対値より大きい絶対値の酸化物形成エネルギーを有する酸化物からなる、請求項１５に記載の可変抵抗メモリ素子。
【請求項18】
前記支持層と前記キャッピング層は、同じ物質からなる、請求項１５に記載の可変抵抗メモリ素子。
【請求項19】
前記チャネル層と前記可変抵抗層との前記第１方向の両端部にそれぞれ接するドレイン領域及びソース領域を含み、
前記ドレイン領域と連結されるビットライン、前記ソース領域と連結されるソースライン、前記複数のゲート電極にそれぞれ連結される複数のワードラインを含む、請求項１５に記載の可変抵抗メモリ素子。
前記ドレイン領域と連結されるビットライン、前記ソース領域と連結されるソースライン、前記複数のゲート電極にそれぞれ連結される複数のワードラインを含む、請求項１５に記載の可変抵抗メモリ素子。
【請求項20】
請求項１ないし１９のうちいずれか１項に記載の可変抵抗メモリ素子を含む電子装置。
【請求項21】
前記可変抵抗層は、前記キャッピング層に直接接する、請求項１に記載の可変抵抗メモリ素子。
【請求項22】
前記可変抵抗物質は、ＨｆＯ２であり、
前記キャッピング層は、Ａｌ２Ｏ３を含む、請求項１に記載の可変抵抗メモリ素子。
前記キャッピング層は、Ａｌ２Ｏ３を含む、請求項１に記載の可変抵抗メモリ素子。
【請求項23】
前記可変抵抗物質は、Ｔａ２Ｏ５であり、
前記キャッピング層は、Ａｌ２Ｏ３を含む、請求項１に記載の可変抵抗メモリ素子。
前記キャッピング層は、Ａｌ２Ｏ３を含む、請求項１に記載の可変抵抗メモリ素子。
【請求項24】
前記可変抵抗物質は、Ｔａ２Ｏ５であり、
前記キャッピング層は、ＨｆＯ２を含む、請求項１に記載の可変抵抗メモリ素子。
前記キャッピング層は、ＨｆＯ２を含む、請求項１に記載の可変抵抗メモリ素子。
【請求項25】
金属酸化物を含むキャッピング層と、
前記キャッピング層上に位置し、酸素空孔を含む可変抵抗物質を含み、前記可変抵抗物質の酸化物形成エネルギーの絶対値が、前記金属酸化物の酸化物形成エネルギーより小さい、可変抵抗層と、
前記可変抵抗層上に交互に反復して配された複数のゲート電極及び複数の絶縁体であって、前記可変抵抗層が前記キャッピング層と前記複数のゲート電極との間に延在する、複数のゲート電極及び複数の絶縁体と、
前記可変抵抗層上に配されたゲート絶縁層と、
前記ゲート絶縁層と前記可変抵抗層との間に配されたチャネル層と、
を含む、可変抵抗メモリ素子。
前記キャッピング層上に位置し、酸素空孔を含む可変抵抗物質を含み、前記可変抵抗物質の酸化物形成エネルギーの絶対値が、前記金属酸化物の酸化物形成エネルギーより小さい、可変抵抗層と、
前記可変抵抗層上に交互に反復して配された複数のゲート電極及び複数の絶縁体であって、前記可変抵抗層が前記キャッピング層と前記複数のゲート電極との間に延在する、複数のゲート電極及び複数の絶縁体と、
前記可変抵抗層上に配されたゲート絶縁層と、
前記ゲート絶縁層と前記可変抵抗層との間に配されたチャネル層と、
を含む、可変抵抗メモリ素子。
【請求項26】
請求項２５に記載の可変抵抗メモリ素子と、
前記可変抵抗メモリ素子に結合された処理回路と、を含む、メモリシステム。
前記可変抵抗メモリ素子に結合された処理回路と、を含む、メモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、可変抵抗物質を活用する不揮発性メモリ素子に関する。
【背景技術】
【0002】
半導体メモリ装置として、不揮発性メモリ装置は、電源の供給が中断されても、保存されたデータが消滅しないメモリ装置であり、例えば、ＰＲＯＭ（ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）、ＥＰＲＯＭ（ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）、フラッシュメモリ装置（ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）などがある。
【0003】
最近では、高集積・低電力特性を有し、メモリセルに、ランダムアクセス（ｒａｎｄｏｍ ａｃｃｅｓｓ）が可能な技術が要求される実情に合わせ、ＭＲＡＭ（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）及びＰＲＡＭ（ｐｈａｓｅ ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような次世代半導体メモリ装置が開発されている。
【0004】
そのような次世代半導体メモリ装置には、印加される電流または電圧により、その抵抗値が異なり、電流または電圧の供給が中断されても、異なるようになった抵抗値をそのまま維持する特性を有する抵抗変化素子が採用される。高集積、低電力を具現するためには、抵抗変化素子の抵抗変化特性が、低い印加電圧で起こり、抵抗変化範囲が広いことが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする課題は、可変抵抗性能が改善された可変抵抗メモリ素子を提供することである。
【課題を解決するための手段】
【0006】
一態様によれば、絶縁物質からなる支持層と、前記支持層上に配され、可変抵抗物質を含む可変抵抗層と、前記支持層と前記可変抵抗層との間に配され、前記可変抵抗層を保護するキャッピング層と、前記可変抵抗層上に配されたチャネル層と、前記チャネル層上に形成されたゲート絶縁層と、前記ゲート絶縁層上において、前記チャネル層と平行な第１方向に沿い、交互に反復して配された複数のゲート電極、及び複数の絶縁体と、を含む可変抵抗メモリ素子が提供される。
【0007】
前記キャッピング層は、前記可変抵抗層に形成される酸素空孔の量を維持させる物質によってもなる。
【0008】
前記キャッピング層は、前記可変抵抗物質の酸化物形成エネルギーより大きい絶対値の酸化物形成エネルギーを有する酸化物によってもなる。
【0009】
前記可変抵抗層は、複数層構造を有し、前記キャッピング層は、前記複数層において、前記キャッピング層に接する層の酸化物形成エネルギーより大きい絶対値の酸化物形成エネルギーを有する酸化物によってもなる。
【0010】
前記可変抵抗層の厚みは、１００ｎｍ以下でもある。
前記キャッピング層の厚みは、１００ｎｍ以下でもある。
前記キャッピング層の厚みは、２ｎｍ以上でもある。
前記キャッピング層の厚みは、１００ｎｍ以下でもある。
前記キャッピング層の厚みは、２ｎｍ以上でもある。
【0011】
前記可変抵抗物質は、Ｔａ２Ｏ５であり、前記キャッピング層は、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含んでもよい。
【0012】
前記可変抵抗物質は、ＴｉＯ２であり、前記キャッピング層は、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含んでもよい。
【0013】
前記可変抵抗物質は、ＨｆＯ２であり、前記キャッピング層は、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含んでもよい。
【0014】
前記可変抵抗物質は、ＺｒＯ２であり、前記キャッピング層は、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含んでもよい。
【0015】
前記チャネル層は、多結晶シリコン（ｐｏｌｙ－Ｓｉ）物質を含んでもよい。
前記可変抵抗層は、前記チャネル層と接するシリコン酸化物層と、前記シリコン酸化物層上の前記可変抵抗物質と、を含んでもよい。
前記支持層と前記キャッピング層は、同じ物質によってもなる。
前記可変抵抗層は、前記チャネル層と接するシリコン酸化物層と、前記シリコン酸化物層上の前記可変抵抗物質と、を含んでもよい。
前記支持層と前記キャッピング層は、同じ物質によってもなる。
【0016】
前記支持層は、前記第１方向に延長されたシリンダ形状であり、前記可変抵抗層、前記チャネル層、前記ゲート絶縁層は、前記支持層を、前記可変抵抗層、前記チャネル層、前記ゲート絶縁層の順序でシリンダシェル形状に取り囲み、前記複数のゲート電極、及び前記複数の絶縁体は、前記ゲート絶縁層を交互に取り囲む形状でもある。
【0017】
前記キャッピング層は、前記可変抵抗物質の酸化物形成エネルギーより大きい絶対値の酸化物形成エネルギーを有する酸化物によってもなる。
【0018】
前記可変抵抗層は、複数層構造を有することができ、前記キャッピング層は、前記複数層において、前記キャッピング層に接する層の酸化物形成エネルギーより大きい絶対値の酸化物形成エネルギーを有する酸化物によってもなる。
前記支持層と前記キャッピング層は、同じ物質によってもなる。
前記支持層と前記キャッピング層は、同じ物質によってもなる。
【0019】
前記可変抵抗メモリ素子は、前記チャネル層と前記可変抵抗層との前記第１方向の両端部にそれぞれ接するドレイン領域及びソース領域を含み、前記ドレイン領域と連結されるビットライン、前記ソース領域と連結されるソースライン、前記複数のゲート電極にそれぞれ連結される複数のワードラインを含んでもよい。
【0020】
前記可変抵抗層は、前記キャッピング層に直接接することができる。
前記可変抵抗物質は、ＨｆＯ２であり、前記キャッピング層は、Ａｌ２Ｏ３を含んでもよい。
前記可変抵抗物質は、ＨｆＯ２であり、前記キャッピング層は、Ａｌ２Ｏ３を含んでもよい。
【0021】
前記可変抵抗物質は、Ｔａ２Ｏ５であり、前記キャッピング層は、Ａｌ２Ｏ３を含んでもよい。
【0022】
前記可変抵抗物質は、Ｔａ２Ｏ５であり、前記キャッピング層は、ＨｆＯ２を含んでもよい。
【0023】
一実施形態によれば、前述のどの１つの可変抵抗メモリ素子を含む電子装置が提供される。
【0024】
一実施形態によれば、金属酸化物を含むキャッピング層と、前記キャッピング層上に位置し、酸素空孔を含む可変抵抗物質を含み、前記可変抵抗物質の酸化物形成エネルギーの絶対値が、前記金属酸化物の酸化物形成エネルギーより小さい可変抵抗層と、前記可変抵抗層上に交互に反復して配された複数のゲート電極及び複数の絶縁体であって、前記可変抵抗層が前記キャッピング層と前記複数のゲート電極との間に延在する、複数のゲート電極及び複数の絶縁体と、前記可変抵抗層上に配されたゲート絶縁層と、前記ゲート絶縁層と前記可変抵抗層との間に配されたチャネル層と、を含む可変抵抗メモリ素子が提供される。
【0025】
一実施形態によれば、前記可変抵抗メモリ素子と、前記可変抵抗メモリ素子に結合された処理回路と、を含むメモリシステムが提供される。
【発明の効果】
【0026】
本発明の可変抵抗メモリ素子は、低い印加電圧下で抵抗変化が起こりうる。
本発明の可変抵抗メモリ素子は、広い可変抵抗範囲を示すことができる。
本発明の可変抵抗メモリ素子は、低電力、高集積度を具現しやすい。
本発明の可変抵抗メモリ素子は、広い可変抵抗範囲を示すことができる。
本発明の可変抵抗メモリ素子は、低電力、高集積度を具現しやすい。
【図面の簡単な説明】
【0027】
【図1】一実施形態による可変抵抗メモリ素子の概略的な構造を示す断面図である。
【図4】可変抵抗層が示すＩ－Ｖカーブを示す概念的なグラフである。
【図5】可変抵抗層とキャッピング層との物質を異にした２つのサンプルに係わるＸＰＳ（Ｘ－ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）分析結果を示すグラフである。
【図6】他の実施形態による可変抵抗メモリ素子の概略的な構造を示す断面図である。
【図7A】さらに他の実施形態による可変抵抗メモリ素子の概略的な構造を示す断面図である。
【図7B】さらに他の実施形態による可変抵抗メモリ素子の概略的な構造を示す断面図である。
【図10】一実施形態によるメモリシステムを示すブロック図である。
【図13】一実施形態によるニューロモーフィック装置、及びそれに連結された外部装置を示すブロック図である。
【発明を実施するための形態】
【0028】
以下、添付された図面を参照し、本実施形態について詳細に説明する。説明される実施形態は、単に例示的なものに過ぎず、そのような実施形態から、多様な変形が可能である。以下の図面において、同一参照符号は、同一構成要素を称し、図面上において、各構成要素の大きさは、説明の明瞭さと便宜さとのために誇張されてもいる。
【0029】
以下において、「上部」や「上」と記載されたところは、接触して真上にあるものだけではなく、非接触で上にあるものを含んでもよい。
【0030】
第１、第２のような用語は、多様な構成要素の説明にも使用されるが、１つの構成要素を他の構成要素から区別する目的のみに使用される。そのような用語は、構成要素の物質または構造が異なることを限定するものではない。
【0031】
単数の表現は、文脈上明白に異なって意味しない限り、複数の表現を含む。また、ある部分がある構成要素を「含む」とするとき、それは、特別に反対となる記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含んでもよいということを意味する。
【0032】
また、明細書に記載された「…部」、「モジュール」のような用語は、少なくとも１つの機能や動作を処理する単位を意味し、それは、ハードウェアまたはソフトウェアによって具現されるか、あるいはハードウェアとソフトウェアとの結合によっても具現される。
【0033】
「前記」の用語、及びそれと類似した指示用語の使用は、単数及び複数のいずれにも該当するものでもある。
【0034】
方法を構成する段階は、説明された順に行わなければならないという明白な言及がなければ、適切な順序によっても行われる。また、全ての例示的な用語（例えば、など）の使用は、単に技術的思想について詳細に説明するためのものであり、請求項によって限定されない以上、そのような用語により、権利範囲が限定されるものではない。
【0035】
図１は、一実施形態による可変抵抗メモリ素子の概略的な構造を示す断面図であり、図２は、図１の可変抵抗メモリ素子に係わる等価回路を示す。図３は、図１の可変抵抗メモリ素子の動作について例示的に説明する概念図である。
【0036】
図１を参照すれば、可変抵抗メモリ素子（２００）は、絶縁物質からなる支持層２１０、支持層２１０上に配され、可変抵抗物質を含む可変抵抗層２３０、支持層２１０と可変抵抗層２３０との間に配され、可変抵抗層２３０を保護するキャッピング層２２０、可変抵抗層２３０上に配されたチャネル層２４０、チャネル層２４０上に配されたゲート絶縁層２５０、ゲート絶縁層２５０上に形成された複数のゲート電極２６０を含む。複数のゲート電極２６０間の空間には、隣接するゲート電極２６０間を分離する絶縁体２７０が具備されうる。ただし、それは、例示的なものであり、絶縁体２７０は、省略されうる。可変抵抗層２３０は、キャッピング層２２０に直接接することができる。
【0037】
可変抵抗層２３０は、印加電圧によって異なる抵抗特性を示す層である。可変抵抗層２３０に形成される電場により、可変抵抗層２３０に含まれた可変抵抗物質内で起こる酸素の挙動による伝導性フィラメント（ｃｏｎｄｕｃｔｉｖｅ ｆｉｌａｍｅｎｔ）が形成され、それにより、可変抵抗層２３０の抵抗が変化する。該伝導性フィラメントの形成いかんにより、可変抵抗層２３０は、低抵抗状態または高抵抗状態を示すことができ、それにより、「１」または「０」の情報を記録することができる。ただし、それは、例示的なものであり、それに限定されるものではない。一部実施形態において、可変抵抗層２３０に印加される電圧により、可変抵抗層２３０の抵抗は、異なる抵抗値に調節（増大または低減加）され、それにより、マルチレベル（ｍｕｌｔｉ－ｌｅｖｅｌ）プログラム状態でデータ記録がなされもする。
【0038】
可変抵抗層２３０に含まれる可変抵抗物質として、酸素空孔（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）を含む金属酸化物が使用されうる。該金属酸化物として、Ｒｂ２Ｏ、ＴｉＯ２、ＢａＯ、ＺｒＯ２、ＣａＯ、ＨｆＯ２、ＳｒＯ、Ｓｃ２Ｏ３、ＭｇＯ、Ｌｉ２Ｏ、Ａｌ２Ｏ３、ＳｉＯ２、ＢｅＯ、Ｓｃ２Ｏ３、Ｎｂ２Ｏ５、ＮｉＯ、Ｔａ２Ｏ５、ＷＯ３、Ｖ２Ｏ５、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、ＣｕＯ、ＭｏＯ３、Ｃｒ２Ｏ３またはＭｎＯ２のような物質が使用されうる。該酸素空孔が集まり、伝導性フィラメントを形成することになり、該伝導性フィラメントが形成されれば、可変抵抗層２３０の抵抗が低くなる。可変抵抗層２３０が、高抵抗状態から低抵抗状態に変わるようにする印加電圧を、セット電圧Ｖｓｅｔ、低抵抗状態から高抵抗状態に変わるようにする印加電圧を、リセット電圧Ｖｒｅｓｅｔと言う。一実施形態による可変抵抗メモリ素子２００は、低いセット電圧を具現し、また、高抵抗状態と低抵抗状態との抵抗差を大きくするために、可変抵抗層２３０に形成される酸素空孔を好ましく維持させる物質からなるキャッピング層２２０を、可変抵抗層２３０と支持層２１０との間に具備している。
【0039】
キャッピング層２２０は、金属酸化物を含んでもよく、例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか１つの物質を含んでもよい。キャッピング層２２０は、可変抵抗層２３０の酸素空孔を、維持させたり増大させたりすることができるように、言い換えれば、可変抵抗層２３０の酸素空孔の低減を、制限し、かつ／あるいは防止することができる物質によってなる。そのために、キャッピング層２２０は、可変抵抗層２３０に含まれた可変抵抗物質より酸素結合安定性が高い物質によってなる。該酸素結合安定性は、酸化物形成エネルギー（ｏｘｉｄｅ ｆｏｒｍａｔｉｏｎ ｅｎｅｒｇｙ）によっても表現される酸化物形成エネルギーは、負値で示されるが、絶対値が大きいほど、すなわち、低い酸化物形成エネルギーを有するほど、酸素との結合状態が安定する。キャッピング層２２０に含まれた物質の酸素との結合状態が安定するほど、キャッピング層２２０の酸素が、可変抵抗層２３０に移動し難くなり、すなわち、可変抵抗層２３０の酸素空孔を低減させなくなる。キャッピング層２２０は、可変抵抗層２３０の可変抵抗物質の酸化物形成エネルギーより低い、すなわち、大きい絶対値の酸化物形成エネルギーを有する物質を含む。
【0040】
キャッピング層２２０の酸化物形成エネルギーと、可変抵抗層２３０の酸化物形成エネルギーとの絶対値差が大きいほど、可変抵抗性能に有利でもある。キャッピング層２２０の酸化物形成エネルギーと、可変抵抗層２３０の酸化物形成エネルギーとの絶対値差は、可変抵抗層２３０の酸化物形成エネルギーの絶対値に対する比率が約５％以上になるようにも設定される。または、１０％以上にも設定される。
【0041】
可変抵抗層２３０に含まれた可変抵抗物質がＴａ２Ｏ５である場合、キャッピング層２２０は、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含んでもよい。
【0042】
可変抵抗層２３０に含まれた可変抵抗物質がＴｉＯ２である場合、キャッピング層２２０は、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含んでもよい。
【0043】
可変抵抗層２３０に含まれた可変抵抗物質がＨｆＯ２である場合、キャッピング層２２０は、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含んでもよい。
【0044】
可変抵抗層２３０に含まれた可変抵抗物質がＺｒＯ２である場合、キャッピング層２２０は、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｅｕ２Ｏ３、ＣｅＯ２、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｓｃ２Ｏ３、Ｌｕ２Ｏ３、Ｙ２Ｏ３のうちいずれか一つを含んでもよい。
【0045】
可変抵抗層２３０は、複数層の構成を有することもでき、例えば、図示されているように、互いに異なる物質からなる第１層２１、第２層２２の２層を含んでもよい。その場合、キャッピング層２２０の物質は、キャッピング層２２０と接する第１層２１の可変抵抗物質との関係で、酸化物形成エネルギーの絶対値がさらに大きいようにも設定される。可変抵抗層２３０は、１層によってもなり、あるいは３層以上によってもなる。
【0046】
可変抵抗層２３０、キャッピング層２２０の厚みは、それぞれ１００ｎｍ以下（例えば、１ｎｍ以上１００ｎｍ以下）でもあり、あるいは１０ｎｍ以下（例えば、１ｎｍ以上１０ｎｍ以下）でもある。キャッピング層２２０の厚みは、１ｎｍ以上、２ｎｍ以上または５ｎｍ以上（例えば、２ｎｍ以上５０ｎｍ以下、または５ｎｍ以上２５ｎｍ以下）でもある。
チャネル層２４０は、半導体物質によってもなる。チャネル層２４０は、例えば、多結晶シリコン（ｐｏｌｙ－Ｓｉ）によってもなる。チャネル層２４０と接する第２層２２は、シリコン酸化物を含んでもよい。第２層２２は、多結晶シリコンによる自然酸化物（ｎａｔｉｖｅ ｏｘｉｄｅ）層でもある。
チャネル層２４０は、半導体物質によってもなる。チャネル層２４０は、例えば、多結晶シリコン（ｐｏｌｙ－Ｓｉ）によってもなる。チャネル層２４０と接する第２層２２は、シリコン酸化物を含んでもよい。第２層２２は、多結晶シリコンによる自然酸化物（ｎａｔｉｖｅ ｏｘｉｄｅ）層でもある。
【0047】
チャネル層２４０の両端に、ソース電極Ｓ、ドレイン電極Ｄが連結されうる。
ゲート絶縁層２５０は、多様な種類の絶縁物質によってもなる。例えば、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物が、ゲート絶縁層２５０にも使用される。
ゲート絶縁層２５０は、多様な種類の絶縁物質によってもなる。例えば、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物が、ゲート絶縁層２５０にも使用される。
【0048】
複数のゲート電極２６０それぞれには、チャネル層２４０をオン／オフにする電圧が選択的にも印加される。
【0049】
図示された可変抵抗メモリ素子２００は、複数のメモリセルＭＣがアレイされた構造であり、それぞれのメモリセルＭＣは、図２の等価回路に表示されているように、トランジスタと可変抵抗とが並列連結された形態になる。各可変抵抗は、ゲート電極に印加される電圧と、ソース電極Ｓ、ドレイン電極Ｄとの電圧によって設定され、１または０の情報に対応する値になる。
【0050】
可変抵抗メモリ素子２００の動作について、図３を参照して説明すれば、以下の通りである。
【0051】
記録するメモリセルが選択されれば、選択されたセルにおいては、チャネルが形成されないように、すなわち、チャネルオフされるように、当該セルのゲート電圧値が調節され、選択されていないセルは、チャネルオンになるように、選択されていないセルのゲート電圧値が調節される。
【0052】
図３は、真ん中メモリセルＭＣ２がオフ（ＯＦＦ）になり、両側の２つのメモリセルＭＣ１，ＭＣ３がオン（ＯＮ）になるように、各セルのゲート電極２６０に、ゲート電圧が印加された場合である。ソース電極Ｓ、ドレイン電極Ｄの間に電圧が印加されれば、図示された矢印（Ａ）のような伝導経路が形成される。印加電圧をＶｓｅｔ値またはＶｒｅｓｅｔ値にし、選択されたメモリセルＭＣ２に所望する１または０の情報を記録することができる。
【0053】
読み取り（ｒｅａｄ）動作においても、それと類似して、選択されたセルに対する読み取りが行われうる。すなわち、選択されたメモリセルＭＣ２は、チャネルオフ状態、選択されていないメモリセルＭＣ１，ＭＣ２は、チャネルオン状態になるように、各ゲート電極２６０に印加されるゲート電圧が調節された後、ソース電極Ｓ、ドレイン電極Ｄの間の印加電圧Ｖｒｅａｄにより、当該セルＭＣ２に流れる電流を測定することにおり、セル状態（１または０）を確認することができる。
【0054】
図４は、可変抵抗メモリ素子が示すＩ－Ｖカーブを示す概念的なグラフであり、図５は、可変抵抗層とキャッピング層との物質を異にした２つの種類のサンプルに係わるＸＰＳ（Ｘ－ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）分析結果を示すグラフである。
【0055】
段階（１）は、電圧を、０Ｖから６Ｖに上昇させ、可変抵抗物質の抵抗状態を、ＨＲＳ（ｈｉｇｈ ｒｅｓｉｓｔｉｖｅ ｓｔａｔ）からＬＲＳ（ｌｏｗ ｒｅｓｉｓｔｉｖｅ ｓｔａｔｅ）に変える過程である。段階（２）は、電圧を０Ｖまで低くする段階であり、段階（３）において、電圧を、０Ｖから－６Ｖに変化させれば、可変抵抗物質の抵抗状態が、ＬＲＳからＨＲＳに変わることになる。次に、－６Ｖから０Ｖに電圧を変化させる段階（４）過程でもって、１回のサイクル（ｃｙｃｌｅ）が終了する。
【0056】
抵抗変化現象を確認するために、４Ｖにおいて、可変抵抗物質の抵抗を読み取る。このとき、ＨＲＳ状態である最初段階（１）において、４Ｖであるときの抵抗値と、ＬＲＳ状態である２番目段階（２）において、４Ｖであるときの抵抗値との比を測定し、可変抵抗層の性能を判断することができる。
【0057】
キャッピング層と可変抵抗層とを具備した可変抵抗素子サンプルにつき、図４のようなＩ－Ｖカーブを測定した結果は、以下の通りである。
【0058】
【表1】
【0059】
可変抵抗層、キャッピング層に、それぞれＨｆＯ２、Ａｌ２Ｏ３を適用したサンプル、可変抵抗層、キャッピング層に、それぞれＨｆＯ２、ＳｉＯ２を適用したサンプルに係わるＩ－Ｖカーブを測定した結果、スイッチング収率は、１１．１％、２．８％と示されている。ここで、該スイッチング収率は、図４のようなＩ－Ｖカーブにおいて、ＨＲＳ状態である段階（１）の４Ｖであるときの抵抗値と、ＬＲＳ状態である段階（２）の４Ｖであるときの抵抗値との比が、１，０００以上になるサンプル個数の比率を意味する。
【0060】
キャッピング層に、酸化物形成エネルギーがＨｆＯ２より低い物質であるＡｌ２Ｏ３を使用した場合のスイッチング収率が、酸化物形成エネルギーが、ＨｆＯ２より高い物質であるＳｉＯ２を使用した場合より高く示されている。
【0061】
図５のＸＰＳグラフは、Ｈｆ ４ｆピークを示しており、それについて説明すれば、ピーク位置における結合エネルギーは、キャッピング層にＳｉＯ２を使用した場合、Ｅ１であり、キャッピング層にＡｌ２Ｏ３を使用した場合、Ｅ２と、Ｅ１よりやや低く示されている。高い結合エネルギーは、低い結合エネルギーに比べ、酸素空孔が少ないことを意味する。言い換えれば、結合エネルギーの低い方が、酸素空孔がさらに多いということを意味し、従って、可変抵抗性能に有利であるとも分析される。結合エネルギーが低く示されたサンプル、すなわち、キャッピング層にＡｌ２Ｏ３を使用したサンプルにおいて、スイッチング収率が高いのは、キャッピング層に使用された物質の低い（絶対値が大きい）酸化物形成エネルギーによるものであると分析することができる。
【0062】
可変抵抗層がＴａ２Ｏ５であり、キャッピング層が、Ａｌ２Ｏ３またはＨｆＯ２である他の例において、スイッチング収率は、それぞれ４４％、４７％と示されている。
図６は、他の実施形態による可変抵抗メモリ素子の概略的な構造を示す断面図である。
図６は、他の実施形態による可変抵抗メモリ素子の概略的な構造を示す断面図である。
【0063】
可変抵抗メモリ素子２０１は、支持層２１０の物質として、可変抵抗層２３０の可変抵抗物質の酸化物形成エネルギーより低い酸化物形成エネルギーを有する物質を使用した点において、図１の可変抵抗メモリ素子２００と違いがある。すなわち、支持層２２５は、図１の可変抵抗メモリ素子２００において、支持層２１０とキャッピング層２２０との機能を兼ねていると見ることができ、キャッピング層２２０の物質として例示された物質が、支持層２２５にも使用される。
【0064】
図７Ａ及び図７Ｂは、さらに他の実施形態による可変抵抗メモリ素子の概略的な構造を示す断面図であり、図８Ａ及び図８Ｂは、それぞれ図７Ａ及び図７Ｂの可変抵抗メモリ素子に具備されるセルストリングの概略的な構造を示す斜視図である。図９は、図７Ａ、図７Ｂの可変抵抗メモリ素子に係わる等価回路図である。
【0065】
図７Ａ、図７Ｂを参照すれば、一実施形態の可変抵抗メモリ素子５００，５０１は、可変抵抗物質を具備する複数のメモリセルＭＣが垂直方向にアレイされた垂直型ＮＡＮＤ（ＶＮＡＮＤ：ｖｅｒｔｉｃａｌ ＮＡＮＤ）メモリである。
まず、図７Ａを参照すれば、基板５０２上に、複数のセルストリングＣＳが形成される。
まず、図７Ａを参照すれば、基板５０２上に、複数のセルストリングＣＳが形成される。
【0066】
基板５０２は、第１型不純物によってドーピングされたシリコン物質を含んでもよい。例えば、基板５０２は、ｐ型不純物によってドーピングされたシリコン物質を含んでもよい。例えば、基板５０２は、ｐ型ウェル（例えば、ポケットｐウェル）でもある。以下において、基板５０２は、ｐ型シリコンであると仮定する。しかしながら、基板５０２は、ｐ型シリコンに限定されるものではない。
【0067】
基板５０２上に、ソース領域であるドーピング領域５０５が提供される。ドーピング領域５０５は、基板５０２と異なるｎ型でもある。以下において、ドーピング領域５０５は、ｎ型と仮定する。しかしながら、ドーピング領域５０５は、ｎ型に限定されるものではない。そのようなドーピング領域５０５は、共通ソースラインＣＳＬにも連結される。
【0068】
セルストリングＣＳは、図９の回路図に表示されているように、ｋ＊ｎ本が具備され、マトリックス状にも配列され、それぞれの行、列の位置により、ＣＳｉｊ（１≦ｉ≦ｋ、１≦ｊ≦ｎ）とも命名される。各セルストリングＣＳｉｊは、ビットラインＢＬ、ストリング選択ラインＳＳＬ、ワードラインＷＬそして共通ソースラインＣＳＬに連結される。
【0069】
各セルストリングＣＳｉｊは、メモリセルＭＣ及びストリング選択トランジスタＳＳＴを含む。各セルストリングＣＳｉｊのメモリセルＭＣ及びストリング選択トランジスタＳＳＴは、高さ方向に積層されうる。
【0070】
複数本のセルストリングＣＳの行は、互いに異なるストリング選択ラインＳＳＬ１～ＳＳＬｋにそれぞれ連結される。例えば、セルストリングＣＳ１１～ＣＳ１ｎのストリング選択トランジスタＳＳＴｓは、ストリング選択ラインＳＳＬ１に共通して連結される。セルストリングＣＳｋ１～ＣＳｋｎのストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬｋに共通して連結される。
【0071】
複数本のセルストリングＣＳの列は、互いに異なるビットラインＢＬ１～ＢＬｎにそれぞれ連結される。例えば、セルストリングＣＳ１１～ＣＳｋ１のメモリセル、及びストリング選択トランジスタＳＳＴは、ビットラインＢＬ１に共通して連結され、セルストリングＣＳ１ｎ～ＣＳｋｎのメモリセルＭＣ、及びストリング選択トランジスタＳＳＴは、ビットラインＢＬｎに共通して連結されうる。
【0072】
複数本のセルストリングＣＳの行は、互いに異なる共通ソースラインＣＳＬ１～ＣＳＬｋにもそれぞれ連結される。例えば、セルストリングＣＳ１１～ＣＳ１ｎのストリング選択トランジスタＳＳＴは、共通ソースラインＣＳＬ１に共通して連結され、セルストリングＣＳｋ１～ＣＳｋｎのストリング選択トランジスタＳＳＴは、共通ソースラインＣＳＬｋに共通して連結されうる。
【0073】
基板５０２またはストリング選択トランジスタＳＳＴから同一高さに位置したメモリセルＭＣのゲート電極は、１本のワードラインＷＬに共通して連結され、互いに異なる高さに位置したメモリセルＭＣのゲート電極は、互いに異なるワードラインＷＬ１～ＷＬｍにもそれぞれ連結される。
【0074】
図示された回路構造は、例示的なものである。例えば、セルストリングＣＳの行数は、増減されうる。セルストリングＣＳの行数が変更されることにより、セルストリングＣＳの行に連結されるストリング選択ラインの数、そして１本のビットラインに連結されるセルストリングＣＳの数も変更されうる。セルストリングＣＳの行数が変更されることにより、セルストリングＣＳの行に連結される共通ソースラインの数も変更されうる。
【0075】
セルストリングＣＳの列数も、増減されうる。セルストリングＣＳの列数が変更されることにより、セルストリングＣＳの列に連結されるビットラインの数、そして１本のストリング選択ラインに連結されるセルストリングＣＳの数も変更されうる。
【0076】
セルストリングＣＳの高さも、増大されたり低減されたりするしうる。例えば、セルストリングＣＳそれぞれに積層されるメモリセルＭＣの数は、増減されうる。セルストリングＣＳそれぞれに積層されるメモリセルＭＣの数が変更されることにより、ワードラインＷＬの数も変更されうる。例えば、セルストリングＣＳそれぞれに提供されるストリング選択トランジスタは、増加されうる。セルストリングＣＳそれぞれに提供されるストリング選択トランジスタの数が変更されることにより、ストリング選択ラインまたは共通ソースラインの数も変更されうる。ストリング選択トランジスタの数が増加すれば、ストリング選択トランジスタは、メモリセルＭＣのような形態にも積層される。
【0077】
例示的には、書き込み（ｗｒｉｔｅ）及び読み取りは、セルストリングＣＳの行単位にも行われる。共通ソースラインＣＳＬにより、セルストリングＣＳが１行単位にも選択され、ストリング選択ラインＳＳＬにより、セルストリングＣＳが１単位にも選択される。また、共通ソースラインＣＳＬは、少なくとも２本の共通ソースラインを１つの単位として電圧が印加されうる。共通ソースラインＣＳＬは、全体を１つの単位として電圧が印加されうる。
【0078】
セルストリングＣＳの選択された行において、書き込み及び読み取りは、ページ単位にも行われる。該ページは、１本のワードラインＷＬに連結されたメモリセルの１行でもある。セルストリングＣＳｓの選択された行において、メモリセルは、ワードラインＷＬｓにより、ページ単位にも選択される。
【0079】
セルストリングＣＳは、図８Ａ、図８Ｂに図示されているように、円筒状のピラーＰＬと、それをリング形状で取り囲む複数個のゲート電極５６０と、複数個の絶縁体５７０と、を含む。絶縁体５７０は、複数個のゲート電極５６０間を分離するためのものであり、ゲート電極５６０及び複数個の絶縁体５７０は、垂直方向（Ｚ方向）に沿い、互いに交互に積層され得る。
【0080】
ゲート電極５６０は、金属物質、または高濃度にドーピングされたシリコン物質によってもなる。各ゲート電極５６０は、ワードラインＷＬ、ストリング選択ラインＳＳＬのうち１本と連結される。
【0081】
絶縁体５７０は、シリコン酸化物、シリコン窒化物のような多様な絶縁物質によってもなる。
【0082】
ピラーＰＬは、複数層によっても構成される。円筒状のピラーＰＬは、垂直方向に沿って延長されたシリンダ形状の支持層５１０（図８Ａ）、及び支持層５１０をシリンダシェル形状で順次に取り囲む形状のキャッピング層５２０（図８Ａ）、可変抵抗層５３０、チャネル層５４０、ゲート絶縁層５５０を含む。
【0083】
ピラーＰＬの最外角層は、ゲート絶縁層５５０でもある。例えば、ゲート絶縁層５５０は、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物のような多様な絶縁物質によってもなる。ゲート絶縁層５５０は、ピラーＰＬにコンフォーマルに（ｃｏｎｆｏｒｍａｌ）蒸着されうる。
【0084】
ゲート絶縁層５５０の内部面に沿い、チャネル層５４０がコンフォーマルに蒸着されうる。チャネル層５４０は、第１タイプにドーピングされた半導体物質を含んでもよい。チャネル層５４０は、基板５０２と同一タイプにドーピングされたシリコン物質を含んでもよく、例えば、基板５０２がｐタイプにドーピングされたシリコン物質を含む場合、チャネル層５４０も、ｐタイプにドーピングされたシリコン物質を含んでもよい。または、チャネル層５４０は、Ｇｅ、ＩＧＺＯ、ＧａＡｓのような物質を含んでもよい。
【0085】
チャネル層５４０の内部面に沿い、可変抵抗層５３０が配されうる。可変抵抗層５３０は、チャネル層５４０と接するようにも配され、チャネル層５４０にコンフォーマルに蒸着されうる。
【0086】
可変抵抗層５３０は、印加された電圧により、高抵抗状態または低抵抗状態に変わる層であり、可変抵抗層５３０の物質及び特徴は、前述の可変抵抗層２３０と実質的に同一である。可変抵抗層５３０は、第１層５１、第２層５２を含む複数層にも構成される。
【0087】
可変抵抗層５３０の内部面に沿い、キャッピング層５２０が形成される。キャッピング層５２０は、可変抵抗層５３０にコンフォーマルに蒸着されうる。キャッピング層５２０は、前述の実施形態で説明したように、可変抵抗層５３０内に形成された酸素空孔を良好に維持されせる物質からなる。キャッピング層５２０は、可変抵抗層５３０の可変抵抗物質の酸化物形成エネルギーより低い酸化物形成エネルギーを有する物質を含んでもよい。可変抵抗層５３０が、第１層５１、第２層５２の複数層を含む場合、キャッピング層５２０の物質は、キャッピング層５２０と接する第１層５１の酸化物形成エネルギーより低くも設定される。
【0088】
そのようなキャッピング層５３０が具備されることにより、可変抵抗メモリ素子５００（図７Ａ）は、高抵抗状態と低抵抗状態との抵抗値の差を大きくすることができ、低いセット電圧、リセット電圧特性を有することができる。一実施形態において、可変抵抗層５３０は、キャッピング層５２０に直接接することができる。
【0089】
可変抵抗層５３０の内部面に沿って絶縁物質が蒸着され、支持層５１０が形成されうる。支持層５１０は、ピラーＰＬの最も内側の空間を充填するシリンダ形状にも形成される。
【0090】
一方、変形された実施形態において、支持層５２０とキャッピング層５３０は、同じ物質によっても形成される。言い換えれば、可変抵抗層５３０の酸化物形成エネルギーより低い（高い絶対値）酸化物形成エネルギーを有する物質により、可変抵抗層５３０内部面に沿い、ピラーＰＬ内側の空間をいずれも充填することもできる。例えば、図７Ｂ及び図８Ｂに図示されているように、可変抵抗メモリ素子５０１は、セルストリングＣＳが、図７Ａのように、キャッピング層５２０と支持層５１０とを含むところと異なり、単に１層のキャッピング層５１５を含む点で違いがある。図７Ｂのキャッピング層５１５は、図１及び図７Ａで説明したようなキャッピング層２２０，５２０のような物質によってもなる。
【0091】
チャネル層５４０及び可変抵抗層５３０は、ドーピング領域５０５、すなわち、共通ソース領域と接することができる。
【0092】
セルストリングＣＳのピラーＰＬ上に、ドレイン領域５８０が提供されうる。ドレイン領域５８０は、第２タイプにドーピングされたシリコン物質を含んでもよい。例えば、ドレイン領域５８０は、ｎタイプにドーピングされたシリコン物質を含んでもよい。
【0093】
ドレイン領域５８０上に、ビットライン５９０が提供されうる。ドレイン領域５８０及びビットライン５９０は、コンタクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇ）を介しても連結される。
【0094】
それぞれのゲート電極５６０、及びそれと水平方向（Ｘ方向）に向き合う位置のゲート絶縁層５５０、チャネル層５４０及び可変抵抗層５３０の領域は、メモリセルＭＣを構成する。すなわち、メモリセルＭＣは、ゲート電極５６０、ゲート絶縁層５５０及びチャネル層５４０を含むトランジスタと、可変抵抗層５３０による可変抵抗が並列連結された回路構造と、を有する。
【0095】
そのような並列連結構造は、垂直方向（Ｚ方向）に連続して配列され、セルストリングＣＳを構成する。そして、セルストリングＣＳの両端は、図９の回路図に示されているように、共通ソースラインＣＳＬとビットラインＢＬとが連結されうる。共通ソースラインＣＳＬとビットラインＢＬとに電圧を印加されることにより、複数個のメモリセルＭＣに、プログラム（または、書き込み）、読み取り、消去（ｅｒａｓｅ）の過程がなされうる。
【0096】
例えば、記録するメモリセルＭＣが選択されれば、選択されたセルにおいては、チャネルが形成されないように、すなわち、チャネルオフされるように、当該セルのゲート電圧値が調節され、選択されていないセルは、チャネルオンになるように、選択されていないセルのゲート電圧値が調節される。それにより、共通ソースラインＣＳＬとビットラインＢＬにと印加された電圧による電流経路は、選択されたメモリセルＭＣの可変抵抗層５３０領域を通過することになり、このとき、印加電圧をＶｓｅｔ値またはＶｒｅｓｅｔ値にし、低抵抗状態または高抵抗状態をすることができ、選択されたメモリセルＭＣに、所望する１または０の情報を記録することができる。
【0097】
読み取り動作において、それと類似して、選択されたセルに対する読み取りが行われうる。すなわち、選択されたメモリセルＭＣは、チャネルオフ状態、選択されていないメモリセルは、チャネルオン状態になるように、各ゲート電極５６０に印加されるゲート電圧が調節された後、共通ソースラインＣＳＬとビットラインＢＬとの印加電圧Ｖｒｅａｄにより、当該セルＭＣに流れる電流を測定することにより、セル状態（１または０）を確認することができる。
【0098】
そのようなＶＮＡＮＤ構造において、セルストリングＣＳの高さによるパッケージング（ｐａｃｋａｇｉｎｇ）限界により、セルストリングＣＳに含まれるゲート電極５６０の数を増加させることに限界があると知られている。さらに、電荷トラップ基盤のメモリ素子の場合、干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）により、隣接するゲート電極５６０間の距離を短くするのに限界がある。例えば、垂直方向（Ｚ方向）に隣接するゲート電極５６０と絶縁体５７０との垂直方向長の和を約３８ｎｍ以下に小さくすることは、困難であると知られており、メモリ容量に限界がある。
【0099】
一実施形態による可変抵抗メモリ素子５００は、可変抵抗層５３０に形成された酸素空孔を良好に維持させるキャッピング層５２０が具備された形態にメモリセルＭＣを構成し、それをアレイし、メモリ素子を具現することにより、既存構造、例えば、相変化物質基盤または電荷トラップ基盤のメモリ素子に比べ、可変抵抗層５３０を薄く形成することができ、低い動作電圧を有することができる。また、それにより、隣接するゲート電極５６０と絶縁体５７０との垂直方向（Ｚ方向）への長さの和を小さくするのに有利である。そのように、可変抵抗メモリ素子５００は、次世代ＶＮＡＮＤにおけるメモリセル間のスケーリング問題（ｓｃａｌｉｎｇ ｉｓｓｕｅ）を解決することができ、集積度（ｄｅｎｓｉｔｙ）を増大させることができ、低電力を具現することができる。
【0100】
本開示による可変抵抗メモリ素子２００，２０１，５００，５０１は、多様な電子装置のメモリシステムにおいても採用される。例えば、可変抵抗メモリ素子５００は、チップ形態のメモリブロックとしても具現され、ニューロモーフィックコンピューティング（ｎｅｕｒｏｍｏｒｐｈｉｃ ｃｏｍｐｕｔｉｎｇ）プラットホームにも使用され、または、ニューラルネットワーク（ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）を構成するのにも利用される。
【0101】
図１０は、一実施形態によるメモリシステムを示すブロック図である。図１０を参照すれば、メモリシステム１０００は、メモリコントローラ１０及びメモリ装置２０を含んでもよい。メモリコントローラ１０は、メモリ装置２０に対する制御動作を遂行し、一例として、メモリコントローラ１０は、メモリ装置２０に、アドレス（ＡＤＤ）及びコマンド（ＣＭＤ）を提供することにより、メモリ装置２０に係わるプログラム（あるいは、書き込み）、読み取り及び消去の動作を遂行することができる。また、プログラム動作のためのデータと、読み取られたデータとがメモリコントローラ１０とメモリ装置２０との間で送受信されうる。
【0102】
メモリ装置２０は、メモリセルアレイ２６及び電圧発生部２７を含んでもよい。メモリセルアレイ２６は、複数のワードラインと、複数のビットラインとが交差する領域に配される複数のメモリセルを含んでもよい。メモリセルアレイ２６は、データを不揮発性に保存する不揮発性メモリセルとして、多様な形態に具現されたフラッシュメモリセルを含んでもよい。メモリセルアレイ２６は、図１、図６、図７Ａ、図７Ｂの実施形態に基づく可変抵抗メモリ素子を含んでもよく、例えば、三次元（または、ＶＮＡＮＤ）メモリセルを含んでもよい。
【0103】
メモリコントローラ１０は、書き込み／読み取り制御部１１、電圧制御部１２及びデータ判別部１３を含んでもよい。
【0104】
書き込み／読み取り制御部１１は、メモリセルアレイ２６に係わるプログラム／読み取り及び消去の動作を遂行するためのアドレス（ＡＤＤ）及びコマンド（ＣＭＤ）を生成することができる。また、電圧制御部１２は、不揮発性メモリ装置２０内で利用される少なくとも１つの電圧レベルを制御する電圧制御信号を生成することができる。例えば、電圧制御部１２は、メモリセルアレイ２６からデータを読み取ったり、メモリセルアレイ２６にデータをプログラムしたりするためのワードラインの電圧レベルを制御するための電圧制御信号を生成することができる。
【0105】
データ判別部１３は、メモリ装置２０から読み取られたデータに係わる判別動作を遂行することができる。例えば、メモリセルから読み取られたデータを判別し、前記メモリセルにおいて、オンセル（ｏｎ ｃｅｌｌ）及び／またはオフセル（ｏｆｆ ｃｅｌｌ）の個数を判別することができる。メモリ装置２０は、判読データに対する判読結果により、メモリコントローラ１０に、パス（ｐａｓｓ）／失敗（ｆａｉｌ）信号（Ｐ／Ｆ）を提供することができる。データ判別部１３は、パス／失敗信号（Ｐ／Ｆ）を参照し、メモリセルアレイ２６の書き込み動作及び読み取り動作を制御することができる。一動作例として、複数のメモリセルに対してプログラムが遂行されれば、所定の読み取り電圧を利用し、前記メモリセルのデータの状態を判別することにより、全セルにつき、正常にプログラムが完了した否かということが判別されうる。
【0106】
図１１は、図１０のメモリシステム１０００に具備されたメモリ装置２００の一具現例を示すブロック図である。図１１を参照すれば、メモリ装置２０は、ロウデコーダ２３、入出力回路２４及び制御ロジック２５をさらに含んでもよい。
【0107】
メモリセルアレイ２６は、１以上のストリング選択ラインＳＳＬ、複数のワードラインＷＬ１～ＷＬｍ、及び１以上の共通ソースラインＣＳＬｓにも連結され、また複数のビットラインＢＬ１～ＢＬｎにも連結される。電圧発生部２２０は、１以上のワードライン電圧Ｖ１～Ｖｉを生じさせることができ、前記ワードライン電圧Ｖ１～Ｖｉは、ロウデコーダ２３にも提供される。ビットラインＢＬ１～ＢＬｎを介し、プログラム／読み取り／消去動作のための信号が、メモリセルアレイ２６にも印加される。
【0108】
また、プログラムされるデータは、入出力回路２４を介し、メモリセルアレイ２６にも提供され、読み取られたデータは、入出力回路２４を介し、外部（例えば、メモリコントローラ）にも提供される。制御ロジック２５は、メモリ動作と係わる各種制御信号を、ロウデコーダ２３及び電圧発生部２７に提供することができる。
【0109】
ロウデコーダ２３のデコーディング動作により、ワードライン電圧Ｖ１～Ｖｉは、各種ラインＳＳＬｓ，ＷＬ１～ＷＬｍ，ＣＳＬｓにも提供される。例えば、ワードライン電圧Ｖ１～Ｖｉは、ストリング選択電圧、ワードライン電圧及び接地選択電圧を含んでもよく、ストリング選択電圧は、１以上のストリング選択ラインＳＳＬｓに提供され、ワードライン電圧は、１以上のワードラインＷＬ１～ＷＬｍに提供され、接地選択電圧は、１以上の共通ソースラインＣＳＬｓにも提供される。
【0110】
図１２は、図１０のメモリシステム１０００に具備されたメモリセルアレイ２６を示すブロック図である。図１２を参照すれば、メモリセルアレイ２６は、複数のメモリブロックＢＬＫ１～ＢＬＫｚを含む。それぞれのメモリブロックＢＬＫは、三次元構造（または、垂直構造）を有する。例えば、それぞれのメモリブロックＢＬＫは、第１方向ないし第３方向に沿って延長された構造物を含んでもよい。例えば、それぞれのメモリブロックＢＬＫは、第２方向に沿って延長された複数のメモリセルストリングを含んでもよい。また、該複数のメモリセルストリングは、第１方向及び第３方向に沿い、二次元配列されうる。それぞれのメモリセルストリングは、ビットラインＢＬ、ストリング選択ラインＳＳＬ、ワードラインＷＬ及び共通ソースラインＣＳＬに連結される。従って、それぞれのメモリブロックＢＬＫ１～ＢＬＫｚは、複数のビットラインＢＬｓ、複数のストリング選択ラインＳＳＬｓ、複数のワードラインＷＬｓ及び複数の共通ソースラインＣＳＬｓに連結されるのである。そのようなメモリブロックＢＬＫ１～ＢＬＫｚは、図９に図示された等価回路を有するようにも構成される。
【0111】
図１３は、一実施形態によるニューロモーフィック装置、及びそれに連結された外部装置を示すブロック図である。
【0112】
図１３を参照すれば、ニューロモーフィック装置１７００は、処理回路１７１０及び／またはメモリ１７２０を含んでもよい。ニューロモーフィック装置１７００は、図１、図６、図７Ａ、図７Ｂの実施形態に基づく可変抵抗メモリ素子２００，２０１，５００，５０１を含んでもよい。
【0113】
一部例示的な実施形態において、処理回路１７１０は、ニューロモーフィック装置１７００を駆動するための機能を制御するようにも構成される。例えば、処理回路１７１０は、メモリ１７２０のメモリ１７２０に保存されたプログラムを実行することにより、ニューロモーフィック１７００を制御するようにも構成される。一部例示的な実施形態において、該処理回路は、論理回路のようなハードウェア；ソフトウェアを実行するプロセッサのようなハードウェア／ソフトウェア組み合わせ；またはそれらの組み合わせを含んでもよい。例えば、該プロセッサは、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、ニューロモーフィック装置１７００に含まれた応用プロセッサ（ＡＰ）、算術論理装置（ＡＬＵ）、デジタル信号プロセッサ、マイクロコンピュータ、ＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、ＳｏＣ（ｓｙｓｔｅｍ－ｏｎ－ｃｈｉｐ）、プログラマブルロジックユニット、マイクロプロセッサ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）などを含んでもよいが、それらに制限されるものではない。一部例示的な実施形態において、処理回路１７１０は、外部装置１７３０に対し、多様なデータをリード／ライトし、かつ／あるいはリード／ライトされたデータを利用し、ニューロモーフィック装置１７００を動作させるようにも構成される。一部実施形態において、外部装置１７３０は、イメージセンサ（例えば、ＣＭＯＳイメージセンサ回路）を有する外部メモリ及び／またはセンサアレイを含んでもよい。
【0114】
一部実施形態において、図１３のニューロモーフィック装置は、機械学習（ｍａｃｈｉｎｅ ｌｅａｒｎｉｎｇ）システムにも適用される。該機械学習システムは、コンボリューションニューラルネットワーク（ＣＮＮ）、デコンボリューションニューラルネットワーク、長・短期メモリ（ＬＳＴＭ：ｌｏｎｇ ｓｈｏｒｔ－ｔｅｒｍ ｍｅｍｏｒｙ）ユニット及び／またはＧＲＵ（ｇａｔｅｄ ｒｅｃｕｒｒｅｎｔ ｕｎｉｔ）を選択的に含む反復ニューラルネットワーク（ＲＮＮ）、ＳＮＮ（ｓｔａｃｋｅｄ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）、ＳＳＤＮＮ（ｓｔａｔｅ－ｓｐａｃｅ ｄｙｎａｍｉｃ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）、ＤＢＮ（ｄｅｅｐ ｂｅｌｉｅｆ ｎｅｔｗｏｒｋ）、ＧＡＮ（ｇｅｎｅｒａｔｉｖｅ ａｄｖｅｒｓａｒｉａｌ ｎｅｔｗｏｒｋ）及び／または制限されたＢｏｌｔｚｍａｎｎマシン（ＲＢＭ）のような、多様な人工神経ネットワーク組織及び処理モデルを利用することができる。
【0115】
代案として、あるいはさらには、そのような機械学習システムは、他の形態の機械学習モデル、例えば、線形回帰及び／またはロジステック回帰、統計クラスタリング、ベイジアン（Ｂａｙｅｓｉａｎ）分類、決定ツリー、主成分分析のような次元縮小、エキスパートシステム、及び／またはランダムフォレスト（ｒａｎｄｏｍ ｆｏｒｅｓｔｓ）、あるいはそれらの組み合わせを含んでもよい。そのような機械学習モデルは、多様なサービス及び／またはアプリケーション提供にも使用され、例えば、イメージ分類サービス、生体情報または生体データに基づくユーザ認証サービス、ＡＤＡＳ（ａｄｖａｎｃｅｄ ｄｒｉｖｅｒ－ａｓｓｉｓｔａｎｃｅ ｓｙｓｔｅｍサービス、音声アシスタントサービス、自動音声認識（ＡＳＲ）サービスなどが電子装置によっても実行される。
【0116】
前述の要素は、ロジック回路を含むハードウェア、ソフトウェアを実行するプロセッサのようなハードウェア／ソフトウェア組み合わせ、またはそれらの組み合わせのような処理回路を含むか、あるいはそられによっても実行される。例えば、該処理回路は、中央処理部（ＣＰＴ）、算術論理ユニット（ＡＬＵ：ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）、デジタル信号処理部、マイクロコンピュータ、ＦＰＧＡ、ＳｏＣ、プログラマブルロジックユニット、マイクロプロセッサ、ＡＳＩＣなどを含んでもよい。ただし、それらに限定されるものではない。
【0117】
前述の可変抵抗メモリ素子は、図面に図示された実施形態を参照して説明されたが、それらは、例示的なものに過ぎず、当該分野で当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。前述の説明において、多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するというよりも、具体的な実施形態の例示として解釈されなければならない。本発明の範囲は、従って、説明された実施形態によって定められるのではなく、特許請求の範囲に記載された技術的思想によって定められるものである。
【符号の説明】
【0118】
２００，２０１，５００，５０１ 可変抵抗メモリ素子
２３０，５３０ 可変抵抗層
２２０，５２０ キャッピング層
２１０，２２５，５１０ 支持層
２７０，５７０ 絶縁体
２４０，５４０ チャネル層
２５０，５５０ ゲート絶縁層
２６０，５６０ ゲート電極
ＣＳ セルストリング
ＭＣ メモリセル
２３０，５３０ 可変抵抗層
２２０，５２０ キャッピング層
２１０，２２５，５１０ 支持層
２７０，５７０ 絶縁体
２４０，５４０ チャネル層
２５０，５５０ ゲート絶縁層
２６０，５６０ ゲート電極
ＣＳ セルストリング
ＭＣ メモリセル
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12】
【図13】