2022-117572 イメージセンサおよびそれを用いたカメラ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022117572

(43)【公開日】2022-08-12

(54)【発明の名称】イメージセンサおよびそれを用いたカメラ

(51)【国際特許分類】

   H04N 5/365 20110101AFI20220804BHJP

   H04N 5/374 20110101ALI20220804BHJP

   H04N 5/378 20110101ALI20220804BHJP

【ＦＩ】

H04N5/365

H04N5/374

H04N5/378

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2021014138

(22)【出願日】2021-02-01

(71)【出願人】

【識別番号】507250427

【氏名又は名称】日立ＧＥニュークリア・エナジー株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】野本 真司

(72)【発明者】

【氏名】増永 昌弘

(72)【発明者】

【氏名】桑名 諒

(72)【発明者】

【氏名】河村 哲史

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024CX04

5C024GX03

5C024GX16

5C024GX18

5C024GY39

5C024GY41

5C024HX13

5C024HX17

5C024HX23

5C024HX29

5C024HX47

5C024JX41

(57)【要約】      （修正有）

【課題】ＳｉＣＭＯＳＦＥＴを用いたイメージセンサにおいて、画素回路に含まれる増幅トランジスタのしきい値電圧シフトΔＶｔｈの影響を抑制する技術を提供する。
【解決手段】ＳｉＣＭＯＳＦＥＴを含むＳｉＣ素子で構成されるイメージセンサは、フォトダイオードＰＤと、フォトダイオードで発生した電荷を電圧信号に変換する増幅トランジスタＭ_Ｄと、電圧信号を出力する第１及び第２の転送トランジスタＭ_１、Ｍ_２と、電源電位と増幅トランジスタのゲートとの間にソース・ドレイン経路を有するリセットトランジスタＭ_ＲＳＴとを備える画素回路１０を有する。リセットトランジスタは、基準電圧を読み出す第１の読み出しタイミングに先立ってオンされ、リセットトランジスタがオンされる期間は、ＳｉＣＭＯＳＦＥＴのしきい値電圧のシフトが飽和するために要する時間に基づき設定される。
【選択図】図４

【特許請求の範囲】

【請求項1】

ＳｉＣＭＯＳＦＥＴを含むＳｉＣ素子で構成されるイメージセンサであって、
フォトダイオードと、前記フォトダイオードで発生した電荷を電圧信号に変換する増幅トランジスタと、前記電圧信号を出力する第１及び第２の転送トランジスタと、電源電位と前記増幅トランジスタのゲートとの間にソース・ドレイン経路を有するリセットトランジスタとを備える画素回路と、
第１の読み出しタイミングで前記第１の転送トランジスタがオンされることにより、前記画素回路から読み出された前記電圧信号を基準電圧として保持する第１のキャパシタと、前記第１の読み出しタイミングよりも後の第２の読み出しタイミングで前記第２の転送トランジスタがオンされることにより、前記画素回路から読み出された前記電圧信号を信号電圧として保持する第２のキャパシタと、前記基準電圧と前記信号電圧との差分電圧を出力する差動回路とを備える読み出し回路とを有し、
前記リセットトランジスタは、前記第１の読み出しタイミングに先立ってオンされ、前記リセットトランジスタがオンされる期間は、前記ＳｉＣＭＯＳＦＥＴのしきい値電圧のシフトが飽和するために要する時間に基づき設定されるイメージセンサ。

【請求項2】

請求項１において、
前記リセットトランジスタがオンされる期間は、前記ＳｉＣＭＯＳＦＥＴの飽和時間以上とされ、
前記飽和時間は、前記ＳｉＣＭＯＳＦＥＴへのゲート電圧印加開始直後の時間帯におけるゲート電圧印加時間と前記ＳｉＣＭＯＳＦＥＴのしきい値電圧のシフトとの相関を示す第１の関係式と、前記ＳｉＣＭＯＳＦＥＴのしきい値電圧のシフトが飽和したとみなせる時間帯におけるゲート電圧印加時間と前記ＳｉＣＭＯＳＦＥＴのしきい値電圧のシフトとの相関を示す第２の関係式との交点におけるゲート電圧印加時間として定められるイメージセンサ。

【請求項3】

請求項１において、
前記画素回路は、前記増幅トランジスタ及び前記第１の転送トランジスタまたは前記第２の転送トランジスタと直列接続される行選択トランジスタを備え、
前記第１の転送トランジスタがオンされる期間及び前記第２の転送トランジスタがオンされる期間は、前記行選択トランジスタがオンされる期間内に含まれるイメージセンサ。

【請求項4】

請求項３において、
複数の前記画素回路がマトリックス状に配置されており、
前記読み出し回路は、同一カラムに配置される前記画素回路ごとに設けられる前記第１及び第２のキャパシタの組と、前記第１及び第２のキャパシタの組に対応して設けられ、前記差動回路の第１入力に接続する前記第１のキャパシタを選択する第１の列選択トランジスタと前記差動回路の第２入力に接続する第２のキャパシタを選択する第２の列選択トランジスタとを備え、
同一ロウに配置される前記画素回路ごとに、前記第１及び前記第２の転送トランジスタと、前記リセットトランジスタと、前記行選択トランジスタとを制御する第１の走査回路と、
前記第１及び第２の列選択トランジスタを制御し、前記第１及び第２のキャパシタの組のいずれかを前記差動回路に接続する第２の走査回路とを有するイメージセンサ。

【請求項5】

請求項４において、
マトリックス状に配置された前記画素回路から、前記基準電圧と前記信号電圧との差分電圧が連続して前記差動回路から出力されるよう、前記第１の走査回路は同一ロウに配置される前記画素回路を制御するタイミングが調整されており、
前記リセットトランジスタがオンされる期間は、前記行選択トランジスタがオンされる期間の終点から、次に前記行選択トランジスタがオンされる期間の始点までの間で設定されるイメージセンサ。

【請求項6】

請求項４または請求項５に記載のイメージセンサと、
前記イメージセンサに前記電源電位を供給する電圧回路と、
前記読み出し回路からの出力を増幅するアンプと、
前記アンプからの出力をデジタル信号に変換するアナログデジタルコンバータと、
制御信号を生成する制御部と、
前記制御信号にしたがって、前記第１の走査回路が前記画素回路を制御する、及び前記第２の走査回路が前記読み出し回路を制御するタイミングを与えるパルス信号を出力するパルス生成部と、
前記制御信号にしたがって、前記アナログデジタルコンバータからの出力を受けて、画素位置ごとの輝度情報を算出するＦＰＧＡと、
前記ＦＰＧＡで算出された画素位置ごとの輝度情報を符号化して画像として出力するエンコーダとを有するカメラ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＳｉＣＭＯＳＦＥＴを含むＳｉＣ素子で構成されるイメージセンサおよびそれを用いたカメラに関する。

【背景技術】

【0002】

特許文献１には、単位画素の２次元配列における面内での特性の揺らぎに対するマージンを低減するように、リセットレベルを設定可能な固体撮像装置が開示される。特許文献２には、画質を低下させる列固定パターンノイズやシェーディングを抑制しつつ、高速な画素信号の読み出し可能な固体撮像装置が開示される。これらの具体的な適用例としては、ＳｉＭＯＳＦＥＴを用いたＣＭＯＳイメージセンサが想定されている。

【0003】

ＳｉＣ素子は、Ｓｉ素子に比べて高い耐放射線性を有する。このため、イメージセンサをＳｉＣ素子で構成することにより、強い放射線環境下で使用可能なカメラが実現できる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１１－２２９１２０号公報

【特許文献2】国際公開第２０１２／１４４２１８号

【発明の概要】

【発明が解決しようとする課題】

【0005】

図１にＳｉＣＭＯＳＦＥＴを用いたイメージセンサを構成する画素回路１０及び読み出し回路１１の回路図を示す。イメージセンサは、後述するように、画素回路がマトリックス状に配置され、読み出し回路は複数の画素回路に対して共通に設けられている。ここでは、理解のしやすさのため、画素回路１０と読み出し回路１１とを１対１で接続した状態を示している。

【0006】

画素回路１０と読み出し回路１１とはＳｉＣ基板上に形成されたＳｉＣ素子で構成されている。電源電位Ｖ_ＤＤの大きさは特に限定するものではないが、例えば４Ｖである。画素回路１０はフォトダイオードＰＤを含む。フォトダイオードＰＤに光が照射されると、光電変換によりフォトダイオードＰＤに電荷が発生する。発生する電荷量はフォトダイオードＰＤに照射された光量に依存する。画素回路１０ではフォトダイオードＰＤで発生した電荷を電圧信号に変換し、読み出し回路１１は、画素回路１０で変換した電圧を選択的に読み出すことにより、画素ごとに照射された光量を検出する。

【0007】

図２に、図１に示した画素回路１０と読み出し回路１１の読み出し波形（模式図）を示す。図２は、図１に示すトランジスタのそれぞれのゲートに印加される電圧を示している。波形２１は、増幅トランジスタＭ_Ｄのゲート電位であり、波形２１ａは光量が大きい（明るい）場合の変化を、波形２１ｂは光量が少ない（暗い）場合の変化を示している。なお、トランジスタはいずれも電源電圧Ｖ_ＤＤで動作するＳｉＣＭＯＳＦＥＴであるが、図２ではアナログ動作を行う増幅トランジスタＭ_Ｄの波形２１は、電圧の大きさを、オン／オフ動作（スイッチ動作）を行う他のトランジスタの波形に比べて強調して描いている。

【0008】

まず、リセットトランジスタＭ_ＲＳＴがオン（導通）とされることにより、増幅トランジスタＭ_Ｄのゲート電位は電源電位Ｖ_ＤＤに引き上げられる。このとき、増幅トランジスタＭ_Ｄのドレイン電位とゲート電位とは等しく、ソース・ドレイン経路は導通状態となっている。その後、リセットトランジスタＭ_ＲＳＴがオフ（非導通）とされ、行選択トランジスタＭ_１がオンとされる。行選択トランジスタＭ_１は画素回路１０の読み出し処理が行われる期間中継続してオンで保持される。行選択トランジスタＭ_１がオンとされている期間を読み出し期間という。

【0009】

読み出し期間の初期において、第１転送トランジスタＭ_２が所定期間オンとされることにより、電源電位Ｖ_ＤＤからトランジスタＭ_Ｄ，Ｍ_１，Ｍ_２のソース・ドレイン経路を経由してキャパシタＣ_１に電荷が保持される。これにより、キャパシタＣ_１に発生する電圧を基準電圧といい、第１転送トランジスタＭ_２をオンするタイミングを基準電圧読み出しタイミングＴ_ｒという。一方、読み出し期間の終期において、第２転送トランジスタＭ_３が所定期間オンとされることにより、電源電位Ｖ_ＤＤからトランジスタＭ_Ｄ，Ｍ_１，Ｍ_３のソース・ドレイン経路を経由してキャパシタＣ_２に電荷が保持される。これにより、キャパシタＣ_２に発生する電圧を信号電圧といい、第２転送トランジスタＭ_３をオンするタイミングを信号電圧読み出しタイミングＴ_Ｓという。

【0010】

基準電圧と信号電圧の大きさの違いは、増幅トランジスタＭ_Ｄのゲート電位、すなわちフォトダイオードＰＤのカソード電位に依存する。光量が大きい場合はフォトダイオードＰＤで発生する電荷量が多いため波形２１ａに示されるように増幅トランジスタＭ_Ｄのゲート電位は接地電位（ＧＮＤ、０Ｖとする）に近づき、増幅トランジスタＭ_Ｄのソース・ドレイン経路の抵抗値が高くなることにより、基準電圧と信号電圧との差分電圧は大きくなる。これに対して、光量が少ない場合はフォトダイオードＰＤで発生する電荷量が少ないため波形２１ｂに示されるように増幅トランジスタＭ_Ｄのゲート電位は電源電位Ｖ_ＤＤからあまり低下せず、増幅トランジスタＭ_Ｄのソース・ドレイン経路の抵抗値は低く保たれることにより、基準電圧と信号電圧との差は小さくなる。読み出し期間終了後に、列選択トランジスタＭ_４，Ｍ_５をオンとし、差動回路１２の２つの入力端子（＋，－）に基準電圧と信号電圧とがそれぞれ入力され、出力端子ＯＵＴから差分電圧が出力される。

【0011】

強い放射線環境下では強いγ線にさらされることにより、ＳｉＣＭＯＳＦＥＴのしきい値電圧がシフトする。このため、イメージセンサを構成する画素回路ごとに、ＳｉＣＭＯＳＦＥＴのしきい値電圧が大きくばらつく。図１に示した回路構成では、基準電圧及び信号電圧ともに増幅トランジスタＭ_Ｄのしきい値電圧に依存し、それらの差分電圧を求めることで、増幅トランジスタＭ_Ｄのしきい値電圧の影響が相殺される。したがって、画素ごとの増幅トランジスタＭ_Ｄのしきい値電圧ばらつきに影響されることなく、光量を検出できる利点がある。

【0012】

しかしながら、発明者らの検討の結果、図１の画素回路１０では、基準電圧読み出しタイミングＴ_ｒと信号電圧読み出しタイミングＴ_ｓとで、増幅トランジスタＭ_Ｄのしきい値電圧Ｖｔｈが大きくシフトする現象がみられた。図３Ａ，Ｂに、発明者らが試作したＳｉＣＭＯＳＦＥＴのしきい値電圧のシフトΔＶｔｈを示す。

【0013】

図３Ａは、ＳｉＣＭＯＦＥＴのしきい値電圧のシフトΔＶｔｈの例を示している。試作したＳｉＣＭＯＦＥＴのソース電位、ドレイン電位を０Ｖ、ゲート電位を４Ｖとして、ゲート電圧を印加する時間を変えながら、しきい値電圧のシフトΔＶｔｈを計測したものである。横軸は時間（対数表示）、縦軸にしきい値電圧のシフトΔＶｔｈ（線形表示）を示している。この例では、基準電圧読み出しタイミングＴ_ｒと信号電圧読み出しタイミングＴ_ｓとの間におよそ０．５ｍｓの差がある場合、しきい値電圧はおよそ７．９ｍＶシフトしている。

【0014】

図３Ｂは、このように計測した３０個のＳｉＣＭＯＳＦＥＴのサンプルについて、しきい値電圧のシフトΔＶｔｈの累積度数分布を示したものである。サンプルの最も外れた値と中央値とを比較すると、しきい値電圧のシフトΔＶｔｈは、２５６階調のイメージセンサの場合、８階調に相当する大きさであった。

【0015】

このように、ＳｉＣＭＯＳＦＥＴを用いたイメージセンサでは、ＳｉＣＭＯＳＦＥＴが比較的大きなしきい値電圧シフトΔＶｔｈをもち、そのばらつきが大きい。したがって、図１のような画素ごとの増幅トランジスタＭ_Ｄのしきい値電圧ばらつきの影響を受けにくい回路構成としても、ＳｉＣＭＯＳＦＥＴ（増幅トランジスタＭ_Ｄ）のしきい値電圧シフトΔＶｔｈのばらつきにより、光量の検出精度が低下するおそれがある。

【課題を解決するための手段】

【0016】

本発明の一実施態様であるＳｉＣＭＯＳＦＥＴを含むＳｉＣ素子で構成されるイメージセンサは、フォトダイオードと、フォトダイオードで発生した電荷を電圧信号に変換する増幅トランジスタと、電圧信号を出力する第１及び第２の転送トランジスタと、電源電位と増幅トランジスタのゲートとの間にソース・ドレイン経路を有するリセットトランジスタとを備える画素回路と、第１の読み出しタイミングで第１の転送トランジスタがオンされることにより、画素回路から読み出された電圧信号を基準電圧として保持する第１のキャパシタと、第１の読み出しタイミングよりも後の第２の読み出しタイミングで第２の転送トランジスタがオンされることにより、画素回路から読み出された電圧信号を信号電圧として保持する第２のキャパシタと、基準電圧と信号電圧との差分電圧を出力する差動回路とを備える読み出し回路とを有し、リセットトランジスタは、第１の読み出しタイミングに先立ってオンされ、リセットトランジスタがオンされる期間は、ＳｉＣＭＯＳＦＥＴのしきい値電圧のシフトが飽和するために要する時間に基づき設定される。

【発明の効果】

【0017】

ＳｉＣＭＯＳＦＥＴを用いたイメージセンサにおいて、画素回路に含まれる増幅トランジスタのしきい値電圧シフトΔＶｔｈの影響を抑制する。

【0018】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【図面の簡単な説明】

【0019】

【図1】画素回路及び読み出し回路の回路図である。

【図2】画素回路及び読み出し回路の読み出し波形である。

【図3A】ＳｉＣＭＯＳＦＥＴのしきい値電圧のシフトΔＶｔｈの例である。

【図3B】ＳｉＣＭＯＳＦＥＴのしきい値電圧のシフトΔＶｔｈのばらつきを示す図である。

【図4】イメージセンサの回路図である。

【図5】イメージセンサの読み出し波形である。

【図6A】本実施例の効果を説明するための図である。

【図6B】本実施例の効果を説明するための図である。

【図7A】室温でのＳｉＣＭＯＳＦＥＴのしきい値電圧のシフトΔＶｔｈの例である。

【図7B】５０℃でのＳｉＣＭＯＳＦＥＴのしきい値電圧のシフトΔＶｔｈの例である。

【図8A】第１の関係式を示す図である。

【図8B】第２の関係式を示す図である。

【図9】ＳｉＣＭＯＳＦＥＴの飽和時間を示す図である。

【図10】カメラの構成図である。

【発明を実施するための形態】

【0020】

図４に本実施例のイメージセンサの回路図を示す。画素回路、読み出し回路の構成は図１に示した回路構成と同じであるので、重複する説明は省略する。画素回路１０はｎ×ｎのマトリックス状に配置され、図４ではｎ＝４の例を示している。なお、縦方向と横方向に配置される画素回路の数が異なっていても差し支えない。読み出し回路１１の列選択トランジスタＭ_４，Ｍ_５及びキャパシタＣ_１，Ｃ_２は、画素マトリックスの１カラム（column）ごとに共通に設けられ、さらに列選択トランジスタＭ_４，Ｍ_５はそれぞれ、差動回路１２の２つの入力端子に並列接続されている。

【0021】

垂直走査回路３１及び水平走査回路３２を総称してドライバ回路という。垂直走査回路３１は画素回路１０に含まれるリセットトランジスタＭ_ＲＳＴ、行選択トランジスタＭ_１、転送トランジスタＭ_２，Ｍ_３を制御する。図面の複雑化を避けるため、制御線の数は省略して示しているが、同一ロウの画素回路に対して制御線が共通化されているため、同一ロウ（row）の画素回路１０は同じタイミングで動作する。水平走査回路３２は、読み出し回路に含まれる列選択トランジスタＭ_４，Ｍ_５を制御する。

【0022】

図５に図４のイメージセンサの動作波形を示す。回路動作は図１、２を用いて説明した通りであるが、読み出し回路がマトリックス状に配置された画素回路で共有されており、イメージセンサとして動作速度を高速動作させるため、各画素回路からの出力が差動回路１２から連続的に出力されるよう、タイミング調整されている。

【0023】

すなわち、第ｉロウ（１≦ｉ≦(ｎ－１)）の第１カラムから第ｎカラムの画素回路からの出力に連続して、第(ｉ＋１)ロウの第１カラムの画素回路からの出力が開始されるよう、垂直走査回路３１による第ｉロウに対する制御タイミングと第(ｉ＋１)ロウに対する制御タイミングとの間隔は調整される。また、第ｎロウの第１カラムから第１カラムの画素回路からの出力に連続して、再度第１ロウの第１カラムの画素回路からの出力が開始されるよう、垂直走査回路３１による第ｊサイクル（１≦ｊ）の開始タイミングと第(ｊ＋１)サイクルの開始タイミングとの間隔が調整される。

【0024】

本実施例では、ＳｉＣＭＯＳＦＥＴのしきい値電圧シフトΔＶｔｈのばらつきを抑えるため、各画素回路の読み出し期間の開始前に、増幅トランジスタＭ_Ｄのゲートに電気ストレスを印加する。具体的には、リセットトランジスタＭ_ＲＳＴをオンとする時間ｔ_ＲＳＴ（ストレス印加時間という）を所定時間以上とする。リセットトランジスタＭ_ＲＳＴの機能は、増幅トランジスタＭ_Ｄのゲート電位を電源電位Ｖ_ＤＤに引き上げることであるから、この観点からはリセットトランジスタＭ_ＲＳＴをオンとする時間は、画素回路中の他のトランジスタをオンとする時間と同等で済む（図２参照）。これに対して、本実施例では、各画素回路における増幅トランジスタＭ_Ｄのしきい値電圧シフトΔＶｔｈのばらつきを抑えるため、リセットトランジスタＭ_ＲＳＴをオンとする時間ｔ_ＲＳＴを延長する。

【0025】

ＳｉＣＭＯＳＦＥＴのしきい値電圧シフトΔＶｔｈが生じる原因はＰＢＴＩ（Positive Bias Temperature Instability）であると考えられる。ＰＢＴＩは高温状態でＭＯＳＦＥＴのゲート電圧が正にバイアスされることで生じる現象であり、ゲート絶縁膜にトラップされる電荷の挙動によりしきい値電圧シフトΔＶｔｈが発生するとされている。ＰＢＴＩはＳｉＣＭＯＳＦＥＴに限った現象ではないが、ＳｉＣＭＯＳＦＥＴでは、ＳｉＭＯＳＦＥＴに比べてその影響が顕著に表れる。その理由は以下の通りである。まず、ＳｉＣＭＯＳＦＥＴのゲート絶縁膜は、ＳｉＭＯＳＦＥＴのゲート絶縁膜よりも欠陥が多く、電荷がトラップされやすい。さらにＳｉＣ素子の駆動時間が遅いため、フォトダイオードＰＤのカソード電位の変化を適正に検出するために、ＳｉＭＯＳＦＥＴで構成されるイメージセンサに比べて読み出し時間を長くとらなければならない（例えば、０．５ｍｓ程度）ためである。

【0026】

画素回路の読み出し期間の開始前に、増幅トランジスタＭ_Ｄのゲートに電気ストレスを印加することの効果を図６Ａ，Ｂを用いて説明する。

【0027】

図３Ａに示したＳｉＣＭＯＦＥＴのしきい値電圧のシフトΔＶｔｈに対して、ストレス印加時間ｔ_ＲＳＴを０．５ｍｓとし、基準電圧読み出しタイミングＴ_ｒと信号電圧読み出しタイミングＴ_ｓとの間を０．５ｍｓとしたときのしきい値電圧のシフトΔＶｔｈを図６Ａに示す。この場合、基準電圧読み出しタイミングＴ_ｒと信号電圧読み出しタイミングＴ_ｓとの間におけるしきい値電圧のシフトΔＶｔｈは、０．４ｍＶに抑制されている。

【0028】

図６Ｂに、図３Ｂで測定した３０個のＳｉＣＭＯＳＦＥＴのサンプルについて、読み出しタイミングを図６Ａと同じとした場合のしきい値電圧のシフトΔＶｔｈの累積度数分布４２を示す。比較のため、図３Ｂに示したしきい値電圧のシフトΔＶｔｈの累積度数分布４１とともに示している。累積度数分布４１の場合には、最大ばらつきが８階調相当であったものが、累積度数分布４２の場合には、最大ばらつきが１階調相当に抑えられていることが分かる。

【0029】

リセットトランジスタＭ_ＲＳＴをオンとする時間を延長しても、図５に示すサイクルｉの読み出し時間（トランジスタＭ_１がオンとされている期間）の終点とサイクル(ｉ＋１)の読み出し時間の始点との間におさまっている限り、イメージセンサ全体の動作遅延にはつながらないため、イメージセンサの動作速度を劣化させることなく、検出精度を高めることが可能になる。

【0030】

リセットトランジスタＭ_ＲＳＴを長くとることでしきい値電圧のシフトΔＶｔｈのばらつきを抑制する効果が得られるが、ＳｉＣＭＯＳＦＥＴのゲートに電圧を印加し続けると、単位時間あたりのしきい値電圧のシフトΔＶｔｈの変化が小さくなる（飽和する）ため、ストレス印加時間ｔ_ＲＳＴは、少なくともしきい値電圧のシフトΔＶｔｈが飽和する時間以上とすることが望ましい。

【0031】

図７Ａ，Ｂは試作したＳｉＣＭＯＳＦＥＴについて、異なるゲート電圧ごとに、しきい値電圧のシフトΔＶｔｈを計測したものである。計測方法は図３Ａと同じである。図７Ａ，Ｂではゲート電圧印加時間を線形表示している。図７Ａは室温（２５℃）で計測したもの、図７Ｂは５０℃で計測したものである。いずれの場合も、ゲート電圧の印加開始直後でしきい値電圧のシフトΔＶｔｈは大きく上昇し、印加時間が経過するにつれて、しきい値電圧のシフトΔＶｔｈの上昇は抑えられている。そこで、図８Ａに示すような、ゲート電圧印加開始直後の時間帯におけるゲート電圧印加時間としきい値電圧のシフトΔＶｔｈとの相関を示す第１の関係式と、図８Ｂに示すようなしきい値電圧のシフトΔＶｔｈが飽和したとみなせる時間帯（図８Ｂでは１ｍｓ前後）におけるゲート電圧印加時間としきい値電圧のシフトΔＶｔｈとの相関を示す第２の関係式とを求める。第１の関係式と第２の関係式との交点におけるゲート電圧印加時間をＳｉＣＭＯＳＦＥＴの飽和時間として定義し、ストレス印加時間ｔ_ＲＳＴを、ＳｉＣＭＯＳＦＥＴの飽和時間以上とする。

【0032】

図９は、図７Ａ，Ｂに示した計測結果に基づき、ＳｉＣＭＯＳＦＥＴの飽和時間を算出したものである。ストレス印加時間ｔ_ＲＳＴは、イメージセンサの仕様に基づき設定することになるが、例えば、ゲート電圧３．３Ｖとしたときの５０℃でのＳｉＣＭＯＳＦＥＴの飽和時間を基準として設定する場合には、ストレス印加時間ｔ_ＲＳＴは、８．４μｓ以上となるように設定される。

【0033】

図１０に、本実施例のイメージセンサ５０を適用したカメラの構成を示す。イメージセンサ５０は、画素回路５１、読み出し回路５２、ドライバ回路５３を含み、図４に相当する。イメージセンサ５０はＳｉＣＭＯＳＦＥＴで構成され、これ以外の回路ブロックは、ＳｉＭＯＳＦＥＴで構成される。

【0034】

電源回路７１は、降圧レギュレータ７２を介してイメージセンサ５０の電源電圧Ｖ_ＤＤを供給する。制御部６０は、制御信号を出力する。ドライバ回路５３が図５に示したタイミングで画素回路５１及び読み出し回路５２を動作するよう、パルス生成部６１は制御部６０からの制御信号にしたがってパルス信号をドライバ回路５３に出力する。読み出し回路５２からの出力信号はアンプ６２により増幅され、アナログデジタルコンバータ（ＡＤＣ）６３によりデジタル信号に変換される。ＦＰＧＡ（Field Programmable Gate Array）６４では、制御部６０からの制御信号にしたがって、ＡＤＣ６３からの出力を受けて、画素位置ごとの輝度情報を算出する。エンコーダ６５は、ＦＰＧＡ６４で算出された画素位置ごとの輝度情報を符号化して、画像として出力する。

【符号の説明】

【0035】

１０：画素回路、１１：読み出し回路、１２：差動回路、２１：波形、３１：垂直走査回路、３２：水平走査回路、４１，４２：累積度数分布、５０：イメージセンサ、５１：画素回路、５２：読み出し回路、５３：ドライバ回路、６０：制御部、６１：パルス生成部、６２：アンプ、６３：ＡＤコンバータ、６４：ＦＰＧＡ、６５：エンコーダ、７１：電源回路、７２：降圧レギュレータ。

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9】

【図10】