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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022117897
(43)【公開日】2022-08-12
(54)【発明の名称】半導体素子および半導体素子の製造方法
(51)【国際特許分類】
H01L 33/08 20100101AFI20220804BHJP
【ＦＩ】
H01L33/08
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2021014671
(22)【出願日】2021-02-01
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和２年度、文部科学省、「省エネルギー社会の実現に資する次世代半導体研究開発」委託事業、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000241463
【氏名又は名称】豊田合成株式会社
(74)【代理人】
【識別番号】110000648
【氏名又は名称】特許業務法人あいち国際特許事務所
(74)【代理人】
【識別番号】100087723
【弁理士】
【氏名又は名称】藤谷 修
(74)【代理人】
【識別番号】100165962
【弁理士】
【氏名又は名称】一色 昭則
(74)【代理人】
【識別番号】100206357
【弁理士】
【氏名又は名称】角谷 智広
(71)【出願人】
【識別番号】599002043
【氏名又は名称】学校法人 名城大学
(74)【代理人】
【識別番号】100087723
【弁理士】
【氏名又は名称】藤谷 修
(74)【代理人】
【識別番号】100165962
【弁理士】
【氏名又は名称】一色 昭則
(74)【代理人】
【識別番号】100206357
【弁理士】
【氏名又は名称】角谷 智広
(72)【発明者】
【氏名】奥野 浩司
(72)【発明者】
【氏名】水谷 浩一
(72)【発明者】
【氏名】大矢 昌輝
(72)【発明者】
【氏名】飯田 一喜
(72)【発明者】
【氏名】上山 智
(72)【発明者】
【氏名】竹内 哲也
(72)【発明者】
【氏名】岩谷 素顕
(72)【発明者】
【氏名】赤▲崎▼ 勇
【テーマコード（参考）】
5F241
【Ｆターム（参考）】
5F241AA21
5F241CA05
5F241CA08
5F241CA12
5F241CA40
5F241CA57
5F241CA65
5F241CA74
5F241CB11
5F241CB36
(57)【要約】
【課題】マスク下の半導体層とマスク上の埋込層との間の電流リークを抑制すること。活性層へのキャリアの注入効率を改善し、駆動電圧を低減し発光効率を向上させること。
【解決手段】半導体発光素子１００は、基板１１０と、マスク１２０と、柱状半導体１３０と、埋込層１４０と、カソード電極Ｎ１と、アノード電極Ｐ１と、を有する。基板１１０は、導電性基板１１１と、導電性基板１１１上に位置するｎ型半導体層１１２と、ｎ型半導体層１１２上に位置するｐ型半導体層１１３と、を有する。ｐ型半導体層１１３は高抵抗であるため、ｎ型半導体層１１２と埋込層１４０間の絶縁性を向上させることができる。
【選択図】図３
【解決手段】半導体発光素子１００は、基板１１０と、マスク１２０と、柱状半導体１３０と、埋込層１４０と、カソード電極Ｎ１と、アノード電極Ｐ１と、を有する。基板１１０は、導電性基板１１１と、導電性基板１１１上に位置するｎ型半導体層１１２と、ｎ型半導体層１１２上に位置するｐ型半導体層１１３と、を有する。ｐ型半導体層１１３は高抵抗であるため、ｎ型半導体層１１２と埋込層１４０間の絶縁性を向上させることができる。
【選択図】図３
【特許請求の範囲】
【請求項1】
半導体からなる第１半導体層と、
前記第１半導体層上に設けられ、前記第１半導体層よりも高い抵抗率を有した半導体からなる第２半導体層と、
前記第２半導体層上に設けられた誘電体からなるマスクと、
前記マスク上に複数設けられ、前記第１半導体層に達する深さの孔である開口部と、
前記開口部の前記第１半導体層上に設けられた複数の柱状半導体と、
半導体からなり、前記柱状半導体間を埋め込む埋込層と、
とを有した半導体素子。
前記第１半導体層上に設けられ、前記第１半導体層よりも高い抵抗率を有した半導体からなる第２半導体層と、
前記第２半導体層上に設けられた誘電体からなるマスクと、
前記マスク上に複数設けられ、前記第１半導体層に達する深さの孔である開口部と、
前記開口部の前記第１半導体層上に設けられた複数の柱状半導体と、
半導体からなり、前記柱状半導体間を埋め込む埋込層と、
とを有した半導体素子。
【請求項2】
前記第２半導体層は、前記第１半導体層の伝導型とは異なる伝導型の半導体からなる、ことを特徴とする請求項１に記載の半導体素子。
【請求項3】
前記第２半導体層は、ノンドープの半導体からなる、ことを特徴とする請求項１に記載の半導体素子。
【請求項4】
前記埋込層は、前記第１半導体層と同じ伝導型の半導体からなる、ことを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体素子。
【請求項5】
前記マスクの厚さは、２～５０ｎｍであることを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体素子。
【請求項6】
ｎ型の半導体からなる第１半導体層と、
前記第１半導体層上に設けられたトンネル接合層と、
前記トンネル接合層上に設けられ、ｐ型の半導体からなる第２半導体層と、
前記第２半導体層上に設けられた誘電体からなるマスクと、
前記マスク上に複数設けられ、前記第２半導体層に達する深さの孔である開口部と、
前記開口部の前記第２半導体層上に設けられ、ｐ型の半導体からなる複数の柱状半導体と、
とを有した半導体素子。
前記第１半導体層上に設けられたトンネル接合層と、
前記トンネル接合層上に設けられ、ｐ型の半導体からなる第２半導体層と、
前記第２半導体層上に設けられた誘電体からなるマスクと、
前記マスク上に複数設けられ、前記第２半導体層に達する深さの孔である開口部と、
前記開口部の前記第２半導体層上に設けられ、ｐ型の半導体からなる複数の柱状半導体と、
とを有した半導体素子。
【請求項7】
メサをさらに有し、前記メサ側面に前記トンネル接合層および前記第２半導体層が露出する、ことを特徴とする請求項６に記載の半導体素子。
【請求項8】
前記メサ側面に前記柱状半導体が露出する、ことを特徴とする請求項７に記載の半導体素子。
【請求項9】
成長基板上に、ｎ型の半導体からなる第１半導体層、トンネル接合層、ｐ型の半導体からなる第２半導体層を順に積層する第１工程と、
前記第１工程後、前記トンネル接合層および前記第２半導体層の活性化アニールを行う第２工程と、
前記第２工程後、前記第２半導体層上に、誘電体からなり複数の開口部を有したマスクを形成する第３工程と、
前記第３工程後、前記開口部にｐ型の半導体からなる柱状半導体を選択成長させる第４工程と、
前記第４工程後、側面に前記トンネル接合層および前記第２半導体層が露出するようにメサを形成する第５工程と、
前記第５工程後、前記トンネル接合層、前記第２半導体層、および前記柱状半導体の活性化アニールを行う第６工程と、
を有することを特徴とする半導体素子の製造方法。
前記第１工程後、前記トンネル接合層および前記第２半導体層の活性化アニールを行う第２工程と、
前記第２工程後、前記第２半導体層上に、誘電体からなり複数の開口部を有したマスクを形成する第３工程と、
前記第３工程後、前記開口部にｐ型の半導体からなる柱状半導体を選択成長させる第４工程と、
前記第４工程後、側面に前記トンネル接合層および前記第２半導体層が露出するようにメサを形成する第５工程と、
前記第５工程後、前記トンネル接合層、前記第２半導体層、および前記柱状半導体の活性化アニールを行う第６工程と、
を有することを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書の技術分野は、半導体素子および半導体素子の製造方法に関する。
【背景技術】
【0002】
半導体発光素子は、活性層において正孔と電子とが再結合することにより発光する。従来、活性層として平坦なシート状の構造が用いられてきた。近年、柱状などの３次元的構造を有する活性層について研究されてきている。
【0003】
たとえば、特許文献１のように、半導体層を六角柱状のナノワイヤ（ＮＷ）とし、その六角柱を覆うように活性層を形成したコアシェル型の構造（ｍｕｌｔｉ－ｑｕａｎｔｕｍ ｓｈｅｌｌ；ＭＱＳ）とした半導体発光素子が知られている。ＭＱＳでは、活性層の主たる面をｍ面とすることができる。ｍ面とすると分極が生じず、量子閉じ込めシュタルク効果がないので、内部量子効率の向上が期待できる。
【0004】
ナノワイヤは、基板上にｎ層を形成し、直径がナノオーダーの開口（ナノホール）を有した誘電体からなるマスクを形成し、その開口に露出するｎ層から半導体を選択成長させることにより形成する。
【0005】
また、特許文献１には、ナノワイヤ間を半導体からなる埋込層で埋めた構造が記載されている。また、ナノワイヤ側面にトンネル接合層を設け、埋込層をｎ型とした構造が記載されている。ｎ型半導体は抵抗が低いため、埋込層をｐ型とする場合よりも駆動電圧を低減することができる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０２０－７７８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかし、特許文献１のように、マスク上に埋込層が位置している構造では、発明者らの検討により以下の問題があることがわかった。
【0008】
マスクは製造上厚くすることが困難である。マスクが薄いため、マスクにわずかなクラックが生じていたり、結晶にダメージが存在していると、その部分の絶縁性が虚弱となり、電流のリーク箇所となってしまう。特許文献１の場合、マスク下のｎ層とマスク上の埋込層との間で電流がリークしてしまう場合がある。特に高電流密度になるほどマスクの破壊のリスクが増して問題となる。
【0009】
そこで本明細書の技術が解決しようとする課題は、マスク下の半導体層とマスク上の埋込層との間の電流リークを抑制することである。
【課題を解決するための手段】
【0010】
第１態様は、半導体からなる第１半導体層と、第１半導体層上に設けられ、第１半導体層よりも高い抵抗率を有した半導体からなる第２半導体層と、第２半導体層上に設けられた誘電体からなるマスクと、マスク上に複数設けられ、第１半導体層に達する深さの孔である開口部と、開口部の第１半導体層上に設けられた複数の柱状半導体と、半導体からなり、柱状半導体間を埋め込む埋込層と、とを有した半導体素子である。
【0011】
第１態様において、第２半導体層は、第１半導体層の伝導型とは異なる伝導型の半導体であってもよいし、ノンドープの半導体であってもよい。
【0012】
第１態様において、埋込層は、第１半導体層と同じ伝導型の半導体であってもよい。
【0013】
第１態様において、マスクの厚さは、２～５０ｎｍであってもよい。
【0014】
第２態様は、ｎ型の半導体からなる第１半導体層と、第１半導体層上に設けられたトンネル接合層と、トンネル接合層上に設けられ、ｐ型の半導体からなる第２半導体層と、第２半導体層上に設けられた誘電体からなるマスクと、マスク上に複数設けられ、第２半導体層に達する深さの孔である開口部と、開口部の第２半導体層上に設けられ、ｐ型の半導体からなる複数の柱状半導体と、とを有した半導体素子である。
【0015】
第２態様において、メサをさらに有し、メサ側面にトンネル接合層および第２半導体層が露出するようにしてもよいし、メサ側面に柱状半導体が露出するようにしてもよい。
【0016】
第３態様は、成長基板上に、ｎ型の半導体からなる第１半導体層、トンネル接合層、ｐ型の半導体からなる第２半導体層を順に積層する第１工程と、第１工程後、トンネル接合層および第２半導体層の活性化アニールを行う第２工程と、第２工程後、第２半導体層上に、誘電体からなり複数の開口部を有したマスクを形成する第３工程と、第３工程後、開口部にｐ型の半導体からなる柱状半導体を選択成長させる第４工程と、第４工程後、側面にトンネル接合層および第２半導体層が露出するようにメサを形成する第５工程と、第５工程後、トンネル接合層、第２半導体層、および柱状半導体の活性化アニールを行う第６工程と、を有することを特徴とする半導体素子の製造方法である。
【発明の効果】
【0017】
本明細書では、マスク下の半導体層とマスク上の埋込層間の電流リークを抑制することができる半導体素子が提供されている。
【図面の簡単な説明】
【0018】
【図1】第１の実施形態の半導体発光素子１００の概略構成を示した斜視図。
【図2】第１の実施形態の半導体発光素子１００の断面を示した図。
【図3】柱状半導体１３０の概略構成図。
【図5】第１の実施形態の半導体発光素子の製造方法を説明するための図。
【図6】第１の実施形態の半導体発光素子の製造方法を説明するための図。
【図7】第１の実施形態の半導体発光素子の製造方法を説明するための図。
【図8】第１の実施形態の半導体発光素子の製造方法を説明するための図。
【図9】第１の実施形態の半導体発光素子の製造方法を説明するための図。
【図10】第１の実施形態の半導体発光素子の製造方法を説明するための図。
【図11】第２の実施形態の半導体発光素子の断面を示した図。
【図13】第２の実施形態の半導体発光素子の製造方法を説明するための図。
【図14】第２の実施形態の半導体発光素子の製造方法を説明するための図。
【図15】第２の実施形態の半導体発光素子の製造方法を説明するための図。
【図16】第２の実施形態の半導体発光素子の製造方法を説明するための図。
【図17】メサ側面のラインを示した図。
【発明を実施するための形態】
【0019】
以下、具体的な実施形態について、半導体発光素子を例に挙げて図を参照しつつ説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。また、後述する半導体発光素子の各層の積層構造および電極構造は、例示である。実施形態とは異なる積層構造であってもよい場合がある。そして、それぞれの図における各層の厚みの比は、概念的に示したものであり、実際の厚みの比を示しているわけではない。
【0020】
（第１の実施形態）
１．半導体発光素子
図１は、第１の実施形態の半導体発光素子１００の概略構成を示す斜視図である。図２は、半導体発光素子１００の断面を示した図である。図１、２に示すように、半導体発光素子１００は、基板１１０と、マスク１２０と、柱状半導体１３０と、埋込層１４０と、カソード電極Ｎ１と、アノード電極Ｐ１と、を有する。
１．半導体発光素子
図１は、第１の実施形態の半導体発光素子１００の概略構成を示す斜視図である。図２は、半導体発光素子１００の断面を示した図である。図１、２に示すように、半導体発光素子１００は、基板１１０と、マスク１２０と、柱状半導体１３０と、埋込層１４０と、カソード電極Ｎ１と、アノード電極Ｐ１と、を有する。
【0021】
基板１１０は、柱状半導体１３０を成長させる成長基板であり、かつ、マスク１２０と、柱状半導体１３０と、埋込層１４０と、を支持するためのものである。基板１１０は、導電性基板１１１と、導電性基板１１１上に位置するｎ型半導体層（第１半導体層）１１２と、ｎ型半導体層１１２上に位置するｐ型半導体層（第２半導体層）１１３と、を有する。
【0022】
導電性基板１１１は、例えば、主面をｃ面とするｎ型ＧａＮ基板や、Ｓｉ、ＳｉＣである。
【0023】
ｎ型半導体層１１２は、例えば、Ｓｉドープのｎ型ＧａＮ層である。ｎ型半導体層１１２の厚さは、例えば１～５μｍである。
【0024】
ｐ型半導体層１１３は、マスク１２０だけでは不十分なｎ型半導体層１１２と埋込層１４０間の絶縁性を向上させるために設けるものである。ｐ型半導体層１１３は、例えばＭｇドープのｐ型ＧａＮ層である。ｐ型半導体層１１３は高抵抗であるため、ｎ型半導体層１１２と埋込層１４０間の絶縁性を向上させることができる。ｐ型半導体層１１３のうち、後述の開口部１２０ａの領域は貫通孔が空いており、その底面にｎ型半導体層１１２が露出している。
【0025】
ｐ型半導体層１１３の厚さは、たとえば２～１００ｎｍである。この範囲であれば、絶縁性を十分に向上させることができる。ｐ型半導体層１１３のＭｇ濃度は、たとえば１×１０18～１×１０21ｃｍ-3である。この範囲であれば、ｐ型半導体層１１３を十分に高抵抗化できる。
【0026】
ｐ型半導体層１１３は高抵抗であることが好ましいため、Ｍｇを十分に活性化させなくともよい。たとえば、Ｍｇの活性化率が０．５％以下であるとよい。
【0027】
ｐ型半導体層１１３に替えて、ノンドープの半導体層を用いてもよく、例えばノンドープのＧａＮ層を用いてもよい。また、ＧａＮに替えてＡｌＧａＮなどのｎ型半導体層１１２よりもバンドギャップの大きな材料を用いてもよい。要するに、ｎ型半導体層１１２上に、ｎ型半導体層１１２よりも高抵抗な半導体層を設ければよい。たとえば、ｎ型半導体層１１２よりも抵抗率が１００倍以上高い層を設けるとよい。
【0028】
マスク１２０は、表面での半導体の成長を阻害する材料であり、誘電体である。後述するように、マスク１２０には、貫通孔（開口部１２０ａ）が空いている。この開口部１２０ａにおけるｐ型半導体層１１３は除去され、開口部１２０ａにはｎ型半導体層１１２が露出している。マスク１２０は、透明絶縁膜であるとよい。この場合には、マスク１２０は、光をほとんど吸収しない。マスク１２０の材質として例えば、ＳｉＯ2 、ＳｉＮx 、Ａｌ2 Ｏ3 が挙げられる。
【0029】
マスク１２０の厚さは、たとえば２～５０ｎｍである。マスク１２０には微細なパターンの開口部１２０ａを高精度かつ低コストに設ける必要性から、後述のようにナノインプリントを用いて開口部１２０ａを形成している。その結果、マスク１２０はこのように非常に薄くする必要がある。このようにマスク１２０は非常に薄いため、マスク１２０にわずかなクラックやピンホールが存在したり結晶にダメージがあったりすると、絶縁性の虚弱な部分が発生する可能性が高い。すると、その虚弱な部分が電流のリーク箇所となってしまい、ｎ型半導体層１１２と埋込層１４０との間で導通してしまう。そこで、前述のｐ型半導体層１１３を設けることにより、マスク１２０だけでは十分に確保できない絶縁性を確保している。
【0030】
図１、２に示すように、柱状半導体１３０は、柱状のIII 族窒化物半導体である。柱状半導体１３０は、基板１１０の上に形成されている。より具体的には、柱状半導体１３０は、マスク１２０の開口部１２０ａに露出する基板１１０の表面（ｎ型半導体層１１２表面）から選択成長させた半導体である。柱状半導体１３０は、六角柱形状をしている。柱状半導体１３０における中心軸方向に垂直な断面は、正六角形または扁平形状の六角形である。柱状半導体１３０は、正方格子状に配置されている。正方格子状以外にも、平行体格子、矩形格子、斜方格子、正三角格子、ハニカム状などの周期的配列であってもよい。
【0031】
柱状半導体１３０の配置は、ｎ型半導体層１１２の結晶方位に沿った配置が好ましい。たとえば、柱状半導体１３０をウルツ鉱構造であるIII 族窒化物半導体の｛０００１｝面に三角格子で配置する場合、その三角格子がIII 族窒化物半導体の任意の結晶方位と重なる、あるいは３０°回転した関係で配置することが好ましい。一方、柱状半導体１３０を正方格子で配置する場合、その配列は２回対称となりIII 族窒化物半導体の｛０００１｝面の対称性と異なる。その場合、正方格子の一辺をIII 族窒化物半導体の任意の結晶方位と合わせることが好ましい。このように柱状半導体１３０の配置をｎ型半導体層１１２の結晶方位に揃えることで、埋込層１４０の成長モードが安定する傾向となり、埋め込みしやすくなる傾向にある。もちろん、柱状半導体１３０の配置はｎ型半導体層の結晶方位とずれていてもよく、全く異なっていてもよい。
【0032】
埋込層１４０は、柱状半導体１３０と柱状半導体１３０との間の隙間を埋め込むための層である。埋込層１４０は、柱状半導体１３０を覆っている。埋込層１４０表面は平坦である。埋込層１４０の材料は、例えば、Ｓｉドープのｎ－ＧａＮである。埋込層１４０を設けることにより光取り出し率の向上を図っている。
【0033】
カソード電極Ｎ１は、基板１１０の裏面（マスク１２０が設けられている側とは反対側の面）に形成されている。
【0034】
アノード電極Ｐ１は、埋込層１４０の上に形成されている。
【0035】
２．柱状半導体
図３は、柱状半導体１３０の構成を示した図である。図３のように、柱状半導体１３０は、柱状ｎ型半導体１３１と、活性層１３２と、筒状ｐ型半導体１３３と、トンネル接合層１３４とを有する。柱状ｎ型半導体１３１の側面は、ｍ面である。または、ｍ面に近い面である。ｍ面は非極性面である。そのため、活性層１３２において、ピエゾ分極による発光効率の低下がほとんどない。
図３は、柱状半導体１３０の構成を示した図である。図３のように、柱状半導体１３０は、柱状ｎ型半導体１３１と、活性層１３２と、筒状ｐ型半導体１３３と、トンネル接合層１３４とを有する。柱状ｎ型半導体１３１の側面は、ｍ面である。または、ｍ面に近い面である。ｍ面は非極性面である。そのため、活性層１３２において、ピエゾ分極による発光効率の低下がほとんどない。
【0036】
２－１．柱状半導体の構造
柱状ｎ型半導体１３１は、マスク１２０の開口部１２０ａに露出しているｎ型半導体層１１２表面を起点に柱状に選択成長させた半導体層である。柱状ｎ型半導体１３１は、六角柱形状をしている。この六角柱の軸方向に垂直な断面は、正六角形または扁平形状の六角形である。柱状ｎ型半導体１３１は、実際には、横方向にも若干ではあるが成長する。そのため、柱状ｎ型半導体１３１の太さは、マスク１２０の開口部１２０ａの開口幅よりもやや大きい。柱状ｎ型半導体１３１は、例えば、ｎ型ＧａＮ層である。
柱状ｎ型半導体１３１は、マスク１２０の開口部１２０ａに露出しているｎ型半導体層１１２表面を起点に柱状に選択成長させた半導体層である。柱状ｎ型半導体１３１は、六角柱形状をしている。この六角柱の軸方向に垂直な断面は、正六角形または扁平形状の六角形である。柱状ｎ型半導体１３１は、実際には、横方向にも若干ではあるが成長する。そのため、柱状ｎ型半導体１３１の太さは、マスク１２０の開口部１２０ａの開口幅よりもやや大きい。柱状ｎ型半導体１３１は、例えば、ｎ型ＧａＮ層である。
【0037】
柱状ｎ型半導体１３１の高さは、例えば、０．２５μｍ以上５μｍ以下である。柱状ｎ型半導体１３１の径は、例えば、５０ｎｍ以上５００ｎｍ以下である。ここで、径とは、柱状ｎ型半導体１３１の六角形の外接円をとったときの外接円の直径である。柱状ｎ型半導体１３１の間隔（隣接する柱状半導体１３０の中心間の距離）は、例えば、０．２７μｍ以上５μｍ以下である。これらの数値は例示であり、上記以外の数値であってもよい。
【0038】
活性層１３２は、六角柱形状の柱状ｎ型半導体１３１の外周に沿って形成されている。そのため、活性層１３２は、六角筒形状を備える。活性層１３２は、例えば、１個以上５個以下の井戸層と、井戸層を挟む障壁層と、を有する。活性層１３２の井戸層は、基板１１０の板面にほぼ垂直である。ただし、活性層１３２の頂部は、柱状ｎ型半導体１３１の頂部を覆っていてもよい。活性層１３２の頂部は、基板１１０の板面にほぼ平行であってもよい。例えば、井戸層はＩｎＧａＮ層であり、障壁層はＡｌＧａＩｎＮ層である。
【0039】
筒状ｐ型半導体１３３は、六角筒形状を備える活性層１３２の外周に沿って形成されている。そのため、筒状ｐ型半導体１３３は、六角筒形状を備える。筒状ｐ型半導体１３３は、活性層１３２と直接に接触するが、柱状ｎ型半導体１３１と直接には接触しなくともよい。筒状ｐ型半導体１３３は、例えば、ｐ型ＧａＮ層である。活性層１３２と筒状ｐ型半導体１３３の間に電子障壁層を設けてもよい。電子障壁層は、筒状ｐ型半導体１３３よりもバンドギャップの大きなｐ型半導体である。たとえばｐ－ＡｌＧａＩｎＮである。電子障壁層を設けることにより電子を効率的に活性層１３２に注入することができ、発光効率を向上させることができる。
【0040】
トンネル接合層１３４は、筒状ｐ型半導体１３３の外周に沿って形成されている。そのため、トンネル接合層１３４は、六角筒形状を備える。トンネル接合層１３４は、ｐ＋層１３５と、ｎ＋層１３６と、を有する。ｐ＋層１３５は、筒状ｐ型半導体１３３とｎ＋層１３６との間の位置にある。ｐ＋層１３５は、高いｐ型不純物濃度を有する層であり、例えばｐ－ＧａＮである。ｐ＋層１３５のＭｇ濃度は、例えば、２×１０20ｃｍ-3である。ｎ＋層１３６は、高いｎ型不純物濃度を有する層であり、例えばｎ－ＧａＮである。ｎ＋層２７２のＳｉ濃度は、例えば、４×１０20ｃｍ-3である。トンネル接合層１３４を設け、埋込層１４０をｎ－ＧａＮとすることで導通を取ることができるようにしている。
【0041】
なお、トンネル接合層１３４を省いて埋込層１４０をｐ－ＧａＮとした構造としてもよい。ただし、第１の実施形態のようにｎ－ＧａＮとすれば、ｐ－ＧａＮとする場合よりも導電性を向上できる。また、埋込層１４０がｎ型半導体層１１２と同じｎ型である場合の方が、第１の実施形態のようにｐ型半導体層１１３を設ける効果が大きい。ｎ型半導体層１１２と埋込層１４０の両方がｎ型である場合、埋込層１４０がｐ型である場合よりも電気伝導の障壁が小さくなるので、ｎ型半導体層１１２と埋込層１４０の間の絶縁性がより必要となるためである。
【0042】
２－２．断面形状
図４は、図３のIV-IV 断面を示す断面図である。図４は、柱状半導体１３０における基板１１０の板面に平行な断面を示している。図４に示すように、柱状半導体１３０における軸方向に垂直な断面の形状は、正六角形である。そして、六角柱形状の柱状半導体１３０の内側から、柱状ｎ型半導体１３１と、活性層１３２と、筒状ｐ型半導体１３３と、トンネル接合層１３４が配置されている。なお、柱状半導体１３０における軸方向に垂直な断面の形状は、正六角形である必要はなく、扁平な六角形であってもよい。
図４は、図３のIV-IV 断面を示す断面図である。図４は、柱状半導体１３０における基板１１０の板面に平行な断面を示している。図４に示すように、柱状半導体１３０における軸方向に垂直な断面の形状は、正六角形である。そして、六角柱形状の柱状半導体１３０の内側から、柱状ｎ型半導体１３１と、活性層１３２と、筒状ｐ型半導体１３３と、トンネル接合層１３４が配置されている。なお、柱状半導体１３０における軸方向に垂直な断面の形状は、正六角形である必要はなく、扁平な六角形であってもよい。
【0043】
３．半導体発光素子の製造方法
３－１．基板準備工程
図５に示すように、成長基板１１１を準備する。そして、成長基板１１１の上に、ＭＯＣＶＤ法によってｎ型半導体層１１２、ｐ型半導体層１１３を順に積層する。以下、半導体層の形成にはいずれもＭＯＣＶＤ法を用いている。
３－１．基板準備工程
図５に示すように、成長基板１１１を準備する。そして、成長基板１１１の上に、ＭＯＣＶＤ法によってｎ型半導体層１１２、ｐ型半導体層１１３を順に積層する。以下、半導体層の形成にはいずれもＭＯＣＶＤ法を用いている。
【0044】
【0045】
３－３．開口部形成工程
図６に示すように、マスク１２０にｎ型半導体層１１２を露出させる複数の開口部１２０ａを形成する。マスク１２０のパターニングは、たとえばナノインプリントを用いる。開口部１２０ａの直径は、たとえば１００～５００ｎｍである。図７は、マスク１２０の開口部１２０ａの配列を示す図である。図７は、基板１１０の板面に垂直な方向から基板１１０を視た図である。図７には、参考のために、柱状半導体１３０の形状が破線で描かれている。図７に示すように、マスク１２０の開口部１２０ａが円形で正方格子状に配列されている。
図６に示すように、マスク１２０にｎ型半導体層１１２を露出させる複数の開口部１２０ａを形成する。マスク１２０のパターニングは、たとえばナノインプリントを用いる。開口部１２０ａの直径は、たとえば１００～５００ｎｍである。図７は、マスク１２０の開口部１２０ａの配列を示す図である。図７は、基板１１０の板面に垂直な方向から基板１１０を視た図である。図７には、参考のために、柱状半導体１３０の形状が破線で描かれている。図７に示すように、マスク１２０の開口部１２０ａが円形で正方格子状に配列されている。
【0046】
なお、マスク１２０の開口部１２０ａの形状を変えることで、柱状半導体１３０の形状を制御することができる。開口部１２０ａの形状が円形の場合には、正六角形に近い断面形状を有する柱状半導体１３０を形成することができる。開口部１２０ａの形状がオーバル形状の場合には、扁平形状に近い断面形状を有する柱状半導体１３０を形成することができる。
【0047】
３－４．ｐ型半導体層１１３除去工程
次に、図８に示すように、開口部１２０ａに露出するｐ型半導体層１１３をエッチングにより除去し、ｎ型半導体層１１２を露出させる。エッチングには熱エッチングなどを用いる。
次に、図８に示すように、開口部１２０ａに露出するｐ型半導体層１１３をエッチングにより除去し、ｎ型半導体層１１２を露出させる。エッチングには熱エッチングなどを用いる。
【0048】
あるいは、前工程のナノインプリントによる開口部１２０ａ形成時に、その開口部１２０ａ形成のエッチングでｐ型半導体層１１３が露出した段階でエッチングを止めるのではなく、エッチングをさらに進行させることでｐ型半導体層１１３をエッチングし、ｎ型半導体層１１２を露出させてもよい。
【0049】
３－５．柱状半導体形成工程
図９に示すように、柱状半導体１３０を形成する。まず、マスク１２０の開口部１２０ａの下に露出しているｎ型半導体層１１２を起点にして、六角柱形状の柱状ｎ型半導体１３１を選択的に成長させる。そのために、公知の選択成長の技術を用いればよい。このように半導体層を選択成長させる場合に、ｍ面がファセットとして表出しやすい。
図９に示すように、柱状半導体１３０を形成する。まず、マスク１２０の開口部１２０ａの下に露出しているｎ型半導体層１１２を起点にして、六角柱形状の柱状ｎ型半導体１３１を選択的に成長させる。そのために、公知の選択成長の技術を用いればよい。このように半導体層を選択成長させる場合に、ｍ面がファセットとして表出しやすい。
【0050】
前述したように、マスク１２０の開口部１２０ａが円形形状であるため、断面が正六角形に近い六角柱形状の柱状ｎ型半導体１３１が成長する。
【0051】
次に、柱状ｎ型半導体１３１の周囲に活性層１３２を形成する。活性層１３２は、断面が正六角形に近い形状の柱状ｎ型半導体１３１の側面に形成される。また、活性層１３２が柱状ｎ型半導体１３１の頂部にも形成される。
【0052】
次に、活性層１３２の上に活性層１３２の外周を覆う筒状ｐ型半導体１３３を形成する。筒状ｐ型半導体１３３は六角筒形状を備える。筒状ｐ型半導体１３３は、活性層１３２の側面に形成される。筒状ｐ型半導体１３３が活性層１３２の頂部にも形成される。
【0053】
次に、筒状ｐ型半導体１３３の上に筒状ｐ型半導体１３３を覆うｐ＋層１３５を形成し、さらにｐ＋層１３５を覆うｎ＋層１３６を形成する。これによりトンネル接合層１３４を形成する。トンネル接合層１３４は、筒状ｐ型半導体１３３の側面に形成される。トンネル接合層１３４が筒状ｐ型半導体１３３の頂部にも形成される。このようにして、柱状半導体１３０が形成される。
【0054】
３－６．埋込層形成工程
次に、図１０に示すように、柱状半導体１３０と柱状半導体１３０との隙間を埋込層１４０で埋める。
次に、図１０に示すように、柱状半導体１３０と柱状半導体１３０との隙間を埋込層１４０で埋める。
【0055】
３－７．電極形成工程
次に、基板１１０の裏面にカソード電極Ｎ１を形成する。また、埋込層１４０の上にアノード電極Ｐ１を形成する。以上によって図１、２に示す第１の実施形態の半導体発光素子１００が製造される。
次に、基板１１０の裏面にカソード電極Ｎ１を形成する。また、埋込層１４０の上にアノード電極Ｐ１を形成する。以上によって図１、２に示す第１の実施形態の半導体発光素子１００が製造される。
【0056】
３－８．その他の工程
熱処理工程、半導体層の表面にパッシベーション膜等を成膜する工程、またはその他の工程を実施してもよい。
熱処理工程、半導体層の表面にパッシベーション膜等を成膜する工程、またはその他の工程を実施してもよい。
【0057】
４．第１の実施形態の効果
第１の実施形態では、ｎ型半導体層１１２上にｐ型半導体層１１３を設けている。これにより、基板１１０のｎ型半導体層１１２と、マスク１２０上の埋込層１４０との間の絶縁性を向上させることができる。さらに、活性層１３２へのキャリアの注入効率を改善することができ、駆動電圧を低減および発光効率を向上させることができる。
第１の実施形態では、ｎ型半導体層１１２上にｐ型半導体層１１３を設けている。これにより、基板１１０のｎ型半導体層１１２と、マスク１２０上の埋込層１４０との間の絶縁性を向上させることができる。さらに、活性層１３２へのキャリアの注入効率を改善することができ、駆動電圧を低減および発光効率を向上させることができる。
【0058】
５．変形例
５－１．半導体発光素子の素子構造
本実施形態では、基板１１０の裏面にカソード電極Ｎ１を設けて基板１１０主面に垂直に導通を取る縦型の構造としているが、アノード電極Ｐ１と同じ側にカソード電極Ｎ１を設けるフリップチップ型やフェイスアップ型の素子構造としてもよい。その場合、埋込層１４０上面側からエッチングしてｎ型半導体層１１２を露出させ、その露出したｎ型半導体層１１２の上にカソード電極Ｎ１を形成すればよい。
５－１．半導体発光素子の素子構造
本実施形態では、基板１１０の裏面にカソード電極Ｎ１を設けて基板１１０主面に垂直に導通を取る縦型の構造としているが、アノード電極Ｐ１と同じ側にカソード電極Ｎ１を設けるフリップチップ型やフェイスアップ型の素子構造としてもよい。その場合、埋込層１４０上面側からエッチングしてｎ型半導体層１１２を露出させ、その露出したｎ型半導体層１１２の上にカソード電極Ｎ１を形成すればよい。
【0059】
５－２．柱状半導体の組成
本実施形態では、柱状ｎ型半導体１３１はｎ型ＧａＮ層であり、井戸層はＩｎＧａＮ層であり、障壁層はＡｌＧａＩｎＮ層であり、筒状ｐ型半導体１３３はｐ型ＧａＮ層である。これらは例示であり、その他のIII 族窒化物半導体であってもよい。また、その他の半導体であってもよい。
本実施形態では、柱状ｎ型半導体１３１はｎ型ＧａＮ層であり、井戸層はＩｎＧａＮ層であり、障壁層はＡｌＧａＩｎＮ層であり、筒状ｐ型半導体１３３はｐ型ＧａＮ層である。これらは例示であり、その他のIII 族窒化物半導体であってもよい。また、その他の半導体であってもよい。
【0060】
５－３．表面層
埋込層１４０表面には光取り出しのために複数の凸部を設けてもよい。また、埋込層１４０の上に表面層を設けてもよいし、その表面層上に複数の凸部を設けてもよい。表面層は、例えば、埋込層１４０とドープ量の異なるｎ－ＧａＮ層である。また、表面層の材質は、ＩＴＯ、ＩＺＯ等の透明導電性酸化物であってもよい。凸部の配列は、たとえばハニカム状や正方格子状である。また、凸部に替えて凹部を設けてもよい。
埋込層１４０表面には光取り出しのために複数の凸部を設けてもよい。また、埋込層１４０の上に表面層を設けてもよいし、その表面層上に複数の凸部を設けてもよい。表面層は、例えば、埋込層１４０とドープ量の異なるｎ－ＧａＮ層である。また、表面層の材質は、ＩＴＯ、ＩＺＯ等の透明導電性酸化物であってもよい。凸部の配列は、たとえばハニカム状や正方格子状である。また、凸部に替えて凹部を設けてもよい。
【0061】
５－４．埋込層の組成
本実施形態では、埋込層１４０の材料は、ｎ－ＧａＮ層である。しかし、埋込層１４０としてｎ－ＧａＮ層の代わりにｎ－ＡｌＧａＮ層を用いることができる。ｎ－ＧａＮとｎ－ＡｌＧａＮを組み合わせてもよい。レーザーダイオードの場合、ｎ－ＧａＮ上にｎ－ＡｌＧａＮを形成することで屈折率差により光閉じ込めを高めることが可能となる。
本実施形態では、埋込層１４０の材料は、ｎ－ＧａＮ層である。しかし、埋込層１４０としてｎ－ＧａＮ層の代わりにｎ－ＡｌＧａＮ層を用いることができる。ｎ－ＧａＮとｎ－ＡｌＧａＮを組み合わせてもよい。レーザーダイオードの場合、ｎ－ＧａＮ上にｎ－ＡｌＧａＮを形成することで屈折率差により光閉じ込めを高めることが可能となる。
【0062】
５－５．柱状半導体の電流阻止層
柱状半導体１３０の側面からの電流注入を促進させることが好ましい。例えば、柱状半導体１３０の頂部に透明絶縁膜を設ける。これにより、柱状半導体１３０の頂部に流れる電流が阻止され、柱状半導体１３０の側面から良好に電流注入を行うことができる。
柱状半導体１３０の側面からの電流注入を促進させることが好ましい。例えば、柱状半導体１３０の頂部に透明絶縁膜を設ける。これにより、柱状半導体１３０の頂部に流れる電流が阻止され、柱状半導体１３０の側面から良好に電流注入を行うことができる。
【0063】
５－６．凹凸加工基板
ＬＥＤとして用いる場合には、基板１１０の成長基板１１１は、凹凸加工を施されていてもよい。つまり、成長基板１１１は、半導体層側の面に凹凸を周期的に配置された凹凸形状部を有する。凹凸形状として、例えば、円錐形状、半球形状が挙げられる。これらの凸形状が、例えば、正方格子状またはハニカム状に配置されているとよい。これにより、光取り出し効率がさらに向上する。
ＬＥＤとして用いる場合には、基板１１０の成長基板１１１は、凹凸加工を施されていてもよい。つまり、成長基板１１１は、半導体層側の面に凹凸を周期的に配置された凹凸形状部を有する。凹凸形状として、例えば、円錐形状、半球形状が挙げられる。これらの凸形状が、例えば、正方格子状またはハニカム状に配置されているとよい。これにより、光取り出し効率がさらに向上する。
【0064】
５－７．他の半導体素子への適用
第１の実施形態は半導体発光素子であったが、発光素子以外の素子にも適用できる。たとえば、太陽電池など受光素子にも適用できる。
第１の実施形態は半導体発光素子であったが、発光素子以外の素子にも適用できる。たとえば、太陽電池など受光素子にも適用できる。
【0065】
５－８．組み合わせ
上記の変形例を自由に組み合わせてもよい。
上記の変形例を自由に組み合わせてもよい。
【0066】
（第２の実施形態）
１．半導体発光素子
図１１は、第２の実施形態の半導体発光素子２００の柱状半導体２３０の周辺を示す断面図である。図１１のように、半導体発光素子２００は、基板２１０と、マスク１２０と、柱状半導体２３０と、埋込層１４０と、カソード電極Ｎ１と、アノード電極Ｐ１と、を有する。
１．半導体発光素子
図１１は、第２の実施形態の半導体発光素子２００の柱状半導体２３０の周辺を示す断面図である。図１１のように、半導体発光素子２００は、基板２１０と、マスク１２０と、柱状半導体２３０と、埋込層１４０と、カソード電極Ｎ１と、アノード電極Ｐ１と、を有する。
【0067】
基板２１０は、柱状半導体２３０を成長させる成長基板であり、かつ、マスク１２０と、柱状半導体２３０と、埋込層２４０と、を支持するためのものである。基板２１０は、導電性基板１１１と、導電性基板１１１上に位置するｎ型半導体層１１２と、ｎ型半導体層１１２上に位置するトンネル接合層２１３と、トンネル接合層２１３上に位置するｐ型半導体層２１４を有する。導電性基板１１１、ｎ型半導体層１１２については第１の実施形態と同様である。
【0068】
トンネル接合層２１３は、ｎ型半導体層１１２側からｎ＋層２１５、ｐ＋層２１６、の順に積層された構成である。ｎ＋層２１５は、高いｎ型不純物濃度を有する層であり、例えばｎ－ＧａＮである。ｐ＋層２１６は、高いｐ型不純物濃度を有する層であり、例えばｐ－ＧａＮである。ｎ＋層２１５、ｐ＋層２１６の厚さや不純物濃度は、ｎ型半導体層１１２がｐ型半導体層１１４に対してトンネル接合するように設定されている。
【0069】
ｐ型半導体層２１４は、例えば、Ｍｇドープのｐ型ＧａＮ層である。ｐ型半導体層２１４の厚さは、例えば５０～５００ｎｍである。ｐ型半導体層２１４のＭｇ濃度は、例えば５×１０18～５×１０20ｃｍ-3である。
【0070】
マスク１２０は、ｐ型半導体層２１４上に設けられている点以外は第１の実施形態と同様である。
【0071】
柱状半導体２３０は、柱状のIII 族窒化物半導体である。柱状半導体２３０は、マスク１２０の開口部１２０ａに露出する基板１１０の表面（ｐ型半導体層１１４表面）から選択成長させた半導体である。柱状半導体２３０の形状や配列は第１の実施形態の柱状半導体１３０と同様である。
【0072】
埋込層１４０は、第１の実施形態と同様である。
【0073】
アノード電極Ｐ１は、基板１１０の裏面（マスク１２０が設けられている側とは反対側の面）に形成されている。
【0074】
カソード電極Ｐ１は、埋込層１４０の上に形成されている。
【0075】
２．柱状半導体
柱状半導体２３０は、図１１に示すように、柱状ｐ型半導体２３１と、活性層２３２と、ノンドープ半導体２３３とを有する。柱状ｐ型半導体２３１の側面は、ｍ面、または、ｍ面に近い面であり、活性層１３２において、ピエゾ分極による発光効率の低下がほとんどない。
柱状半導体２３０は、図１１に示すように、柱状ｐ型半導体２３１と、活性層２３２と、ノンドープ半導体２３３とを有する。柱状ｐ型半導体２３１の側面は、ｍ面、または、ｍ面に近い面であり、活性層１３２において、ピエゾ分極による発光効率の低下がほとんどない。
【0076】
２－１．柱状半導体の構造
柱状ｐ型半導体２３１は、マスク１２０の開口部１２０ａに露出しているｐ型半導体層２１４表面を起点に柱状に選択成長させた半導体層である。柱状ｐ型半導体２３１は、例えばｐ型ＧａＮ層である。柱状ｐ型半導体２３１の形状は、第１の実施形態の柱状ｎ型半導体１３１と同様である。
柱状ｐ型半導体２３１は、マスク１２０の開口部１２０ａに露出しているｐ型半導体層２１４表面を起点に柱状に選択成長させた半導体層である。柱状ｐ型半導体２３１は、例えばｐ型ＧａＮ層である。柱状ｐ型半導体２３１の形状は、第１の実施形態の柱状ｎ型半導体１３１と同様である。
【0077】
ノンドープ半導体２３３は、柱状ｐ型半導体２３１の先端部に位置している。ノンドープ半導体２３３は、例えばノンドープのＧａＮ層である。ノンドープ半導体２３３を設けることにより、柱状半導体２３０の先端部に電流が流れるのを抑制し、柱状半導体２３０の側面への電流注入を促進させている。ノンドープ半導体は、ＭｇとＳｉをコドープすることより高抵抗化された層であってもよい。
【0078】
活性層２３２は、六角柱形状の柱状ｐ型半導体２３１およびノンドープ半導体２３３の外周に沿って形成されている。その他の構成は第１の実施形態の活性層１３２と同様である。
【0079】
柱状ｐ型半導体２３１と活性層２３２の間に電子障壁層を設けてもよい。電子障壁層は、柱状ｐ型半導体２３１よりもバンドギャップの大きなｐ型半導体である。たとえばｐ－ＡｌＧａＩｎＮである。電子障壁層を設けることにより電子を効率的に活性層２３２に注入することができ、発光効率を向上させることができる。
【0080】
２－２．断面形状
図１２は、図１１のV-V 断面を示す断面図である。図１２は、柱状半導体２３０における基板２１０の板面に平行な断面を示している。図１２に示すように、柱状半導体２３０における軸方向に垂直な断面の形状は、正六角形である。そして、六角柱形状の柱状半導体２３０の内側から、柱状ｐ型半導体２３１と、活性層２３２と、が配置されている。なお、柱状半導体２３０における軸方向に垂直な断面の形状は、正六角形である必要はなく、扁平な六角形であってもよい。
３．半導体発光素子の製造方法
３－１．基板準備工程
図１３に示すように、成長基板１１１を準備する。そして、成長基板１１１の上に、ＭＯＣＶＤ法によってｎ型半導体層１１２、トンネル接合層２１３、ｐ型半導体層２１４を順に積層する。以下、半導体層の形成にはいずれもＭＯＣＶＤ法を用いている。そして、トンネル接合層２１３におけるｐ＋層２１６およびｐ型半導体層２１４の活性化のためのアニールを行う。活性層２３２の形成前であるため、熱ダメージを考慮することなく行うことができる。このようにして柱状半導体２３０を成長させるための基板２１０を形成する。
図１２は、図１１のV-V 断面を示す断面図である。図１２は、柱状半導体２３０における基板２１０の板面に平行な断面を示している。図１２に示すように、柱状半導体２３０における軸方向に垂直な断面の形状は、正六角形である。そして、六角柱形状の柱状半導体２３０の内側から、柱状ｐ型半導体２３１と、活性層２３２と、が配置されている。なお、柱状半導体２３０における軸方向に垂直な断面の形状は、正六角形である必要はなく、扁平な六角形であってもよい。
３．半導体発光素子の製造方法
３－１．基板準備工程
図１３に示すように、成長基板１１１を準備する。そして、成長基板１１１の上に、ＭＯＣＶＤ法によってｎ型半導体層１１２、トンネル接合層２１３、ｐ型半導体層２１４を順に積層する。以下、半導体層の形成にはいずれもＭＯＣＶＤ法を用いている。そして、トンネル接合層２１３におけるｐ＋層２１６およびｐ型半導体層２１４の活性化のためのアニールを行う。活性層２３２の形成前であるため、熱ダメージを考慮することなく行うことができる。このようにして柱状半導体２３０を成長させるための基板２１０を形成する。
【0081】
３－２．マスク形成工程および開口部形成工程
図１４に示すように、第１の実施形態と同様にして、ｐ型半導体層２１４の上にマスク１２０を形成し、マスク１２０にｐ型半導体層２１４を露出させる複数の開口部１２０ａを形成する。マスク１２０の形成後に活性化アニールを行ってもよい。
図１４に示すように、第１の実施形態と同様にして、ｐ型半導体層２１４の上にマスク１２０を形成し、マスク１２０にｐ型半導体層２１４を露出させる複数の開口部１２０ａを形成する。マスク１２０の形成後に活性化アニールを行ってもよい。
【0082】
３－３．柱状半導体形成工程
図１５に示すように、柱状半導体２３０を形成する。まず、マスク１２０の開口部１２０ａの下に露出しているｐ型半導体層２１４を起点にして、六角柱形状の柱状ｐ型半導体２３１を選択的に成長させる。そして、Ｍｇドーパントガスの供給を停止して柱状半導体２３０先端部にノンドープ半導体２３３を形成する。そのために、公知の選択成長の技術を用いればよい。このように半導体層を選択成長させる場合に、ｍ面がファセットとして表出しやすい。
図１５に示すように、柱状半導体２３０を形成する。まず、マスク１２０の開口部１２０ａの下に露出しているｐ型半導体層２１４を起点にして、六角柱形状の柱状ｐ型半導体２３１を選択的に成長させる。そして、Ｍｇドーパントガスの供給を停止して柱状半導体２３０先端部にノンドープ半導体２３３を形成する。そのために、公知の選択成長の技術を用いればよい。このように半導体層を選択成長させる場合に、ｍ面がファセットとして表出しやすい。
【0083】
前述したように、マスク１２０の開口部１２０ａが円形形状であるため、断面が正六角形に近い六角柱形状の柱状ｐ型半導体２３１が成長する。
【0084】
次に、柱状ｐ型半導体２３１およびノンドープ半導体２３３の周囲に活性層２３２を形成する。活性層２３２は、断面が正六角形に近い形状の柱状ｐ型半導体２３１の側面に形成される。また、活性層２３２がノンドープ半導体２３３の上面や側面にも形成される。このようにして、柱状半導体２３０が形成される。
【0085】
３－４．埋込層形成工程
次に、図１６に示すように、柱状半導体２３０間を埋込層２４０で埋める。埋込層２４０は、その表面が平坦となるまで成長させる。
次に、図１６に示すように、柱状半導体２３０間を埋込層２４０で埋める。埋込層２４０は、その表面が平坦となるまで成長させる。
【0086】
３－５．メサ形成工程
次に、素子分離のためのメサを形成する。メサ側面にはトンネル接合層２１３やｐ型半導体層２１４が露出するようにする。そして、活性化アニールを行う。メサの側面にトンネル接合層２１３やｐ型半導体層２１４が露出しているため、水素の離脱が促進され、効率的にｐ型化することができる。なお、半導体発光素子２００がＬＥＤである場合には、メサ側面のラインＬ１は、柱状半導体２３０の正方格子の配列に沿い、かつ柱状半導体２３０を通るようにするとよい（図１７参照）。柱状半導体２３０の柱状ｐ型半導体２３１がメサ側面に露出するため、柱状ｐ型半導体２３１を効率的にｐ型化することができる。半導体発光素子２００がレーザーダイオードの場合には、レーザー光の共振に影響しないように、メサ側面のラインＬ２は、柱状半導体２３０の正方格子の配列に沿い、かつ柱状半導体２３０を通らないようにするとよい。たとえば、正方格子の面心を通るようにするとよい。
次に、素子分離のためのメサを形成する。メサ側面にはトンネル接合層２１３やｐ型半導体層２１４が露出するようにする。そして、活性化アニールを行う。メサの側面にトンネル接合層２１３やｐ型半導体層２１４が露出しているため、水素の離脱が促進され、効率的にｐ型化することができる。なお、半導体発光素子２００がＬＥＤである場合には、メサ側面のラインＬ１は、柱状半導体２３０の正方格子の配列に沿い、かつ柱状半導体２３０を通るようにするとよい（図１７参照）。柱状半導体２３０の柱状ｐ型半導体２３１がメサ側面に露出するため、柱状ｐ型半導体２３１を効率的にｐ型化することができる。半導体発光素子２００がレーザーダイオードの場合には、レーザー光の共振に影響しないように、メサ側面のラインＬ２は、柱状半導体２３０の正方格子の配列に沿い、かつ柱状半導体２３０を通らないようにするとよい。たとえば、正方格子の面心を通るようにするとよい。
【0087】
３－６．電極形成工程
次に、基板２１０の裏面にアノード電極Ｐ１を形成する。また、埋込層２４０の上にカソード電極Ｎ１を形成する。以上によって図１１に示す第２の実施形態の半導体発光素子２００が製造される。
次に、基板２１０の裏面にアノード電極Ｐ１を形成する。また、埋込層２４０の上にカソード電極Ｎ１を形成する。以上によって図１１に示す第２の実施形態の半導体発光素子２００が製造される。
【0088】
３－７．その他の工程
熱処理工程、半導体層の表面にパッシベーション膜等を成膜する工程、またはその他の工程を実施してもよい。
４．第２の実施形態の効果
柱状半導体の主幹をｎ型とし、柱状半導体をｐ型半導体で埋め込む構造では、埋込層が厚いこと、およびｐ型半導体が高抵抗であることから、駆動電圧が高くなってしまう。そのため、第１の実施形態のように、柱状半導体の側面にトンネル接合層を設け、埋込層をｎ型半導体とする構造が開発されている。ｎ型半導体は低抵抗であるため、埋込層をｐ型とする場合よりも駆動電圧を低減できる。
熱処理工程、半導体層の表面にパッシベーション膜等を成膜する工程、またはその他の工程を実施してもよい。
４．第２の実施形態の効果
柱状半導体の主幹をｎ型とし、柱状半導体をｐ型半導体で埋め込む構造では、埋込層が厚いこと、およびｐ型半導体が高抵抗であることから、駆動電圧が高くなってしまう。そのため、第１の実施形態のように、柱状半導体の側面にトンネル接合層を設け、埋込層をｎ型半導体とする構造が開発されている。ｎ型半導体は低抵抗であるため、埋込層をｐ型とする場合よりも駆動電圧を低減できる。
【0089】
しかし、柱状半導体やトンネル接合層のｐ型半導体が埋込層に囲われた構造となるため、ｐ型半導体の活性化が難しい。その結果、注入効率が低下してしまう。
【0090】
第２の実施形態の半導体発光素子２００は、このような課題を解決するものである。第２の実施形態では、トンネル接合層２１３が基板２１０側に設けられているので、活性層２３２の形成前の段階で活性化アニールを行うことができ、トンネル接合層２１３におけるｐ＋層２１６やｐ型半導体層２１４を効率的に活性化できる。また、活性層２３２形成後の活性化アニールについては、メサの形成により効率的に行うことができる。活性化アニールを活性層２３２形成前と形成後に分散させることができる結果、活性層２３２形成後のアニール時間を短縮することができるので、活性層２３２への熱ダメージを抑制することができる。
【0091】
以上のように、第２の実施形態の半導体発光素子２００では、ｐ型半導体を効率的に活性化できるので注入効率の向上を図ることができる。また、埋込層２４０がｐ型でないためｐ型半導体を極力薄くでき、駆動電圧の向上を図ることができる。また、活性化アニールの分散により活性層２３２への熱ダメージを抑制できる。
【0092】
さらに、第２の実施形態の半導体発光素子２００では、トンネル接合層２１３の設定が容易となるメリットがある。トンネル接合層を柱状半導体の側面に形成する場合、柱状半導体の径や高さに応じてトンネル接合層の厚さや不純物濃度の設定を変更する必要があった。一方、第２の実施形態の半導体発光素子２００では、トンネル接合層２１３を基板２１０側に設けているため、トンネル接合層２１３の厚さや不純物濃度は柱状半導体２３０の径や高さによらずに設定することができる。
【産業上の利用可能性】
【0093】
本明細書の半導体素子は、レーザーダイオードやＬＥＤなどの発光素子、太陽電池などの受光素子として利用できる。
【符号の説明】
【0094】
１００、２００…半導体発光素子
１１０、２１０…基板
１１１…導電性基板
１１２…ｎ型半導体層
１１３、２１４…ｐ型半導体層
１２０…マスク
１２０ａ…開口部
１３０、２３０…柱状半導体
１３１…柱状ｎ型半導体
１３２、２３２…活性層
１３３…筒状ｐ型半導体
１３４、２１３…トンネル接合層
１４０、２４０…埋込層
２３１…柱状ｐ型半導体
２３３…ノンドープ半導体
Ｎ１…カソード電極
Ｐ１…アノード電極
１１０、２１０…基板
１１１…導電性基板
１１２…ｎ型半導体層
１１３、２１４…ｐ型半導体層
１２０…マスク
１２０ａ…開口部
１３０、２３０…柱状半導体
１３１…柱状ｎ型半導体
１３２、２３２…活性層
１３３…筒状ｐ型半導体
１３４、２１３…トンネル接合層
１４０、２４０…埋込層
２３１…柱状ｐ型半導体
２３３…ノンドープ半導体
Ｎ１…カソード電極
Ｐ１…アノード電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
