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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022118569
(43)【公開日】2022-08-15
(54)【発明の名称】半導体装置および半導体記憶装置
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220805BHJP
H01L 21/336 20060101ALI20220805BHJP
H01L 21/8238 20060101ALI20220805BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
H01L27/092 B
H01L27/092 F
H01L27/092 K
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2021015171
(22)【出願日】2021-02-02
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001092
【氏名又は名称】弁理士法人サクラ国際特許事務所
(72)【発明者】
【氏名】嶌根 猛
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA07
5F048AB01
5F048AC03
5F048BA01
5F048BA13
5F048BB04
5F048BB05
5F048BB09
5F048BC06
5F048BE02
5F048BE03
5F048BE05
5F048BE06
5F048BE07
5F048BF04
5F048BF18
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083MA06
5F083MA16
5F083MA19
5F083PR03
5F083PR21
5F083PR33
5F083PR41
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH14
(57)【要約】
【課題】高い信頼性を有する半導体装置を提供する。
【解決手段】半導体装置は、第１の表面と、第２の表面と、を有する半導体基板と、第１の表面と第２の表面との間に設けられた半導体領域と、第１の表面に設けられ、ドナー濃度またはアクセプタ濃度が半導体領域よりも高い第１のウェル領域と、第１のウェル領域と第２の表面との間に設けられ、アクセプタ濃度が半導体領域よりも高い第２のウェル領域と、第２のウェル領域と第２の表面との間に設けられ、ドナー濃度が半導体領域よりも高い第３のウェル領域と、第１の表面に沿って第１のウェル領域の少なくとも一部を囲み、第１の表面と交差する方向に第１の表面から第３のウェル領域まで延在する導電体と、導電体と第１のウェル領域との間および導電体と第２のウェル領域との間に設けられた絶縁体と、を具備する。
【選択図】図５
【解決手段】半導体装置は、第１の表面と、第２の表面と、を有する半導体基板と、第１の表面と第２の表面との間に設けられた半導体領域と、第１の表面に設けられ、ドナー濃度またはアクセプタ濃度が半導体領域よりも高い第１のウェル領域と、第１のウェル領域と第２の表面との間に設けられ、アクセプタ濃度が半導体領域よりも高い第２のウェル領域と、第２のウェル領域と第２の表面との間に設けられ、ドナー濃度が半導体領域よりも高い第３のウェル領域と、第１の表面に沿って第１のウェル領域の少なくとも一部を囲み、第１の表面と交差する方向に第１の表面から第３のウェル領域まで延在する導電体と、導電体と第１のウェル領域との間および導電体と第２のウェル領域との間に設けられた絶縁体と、を具備する。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１の表面と、第２の表面と、を有する半導体基板と、
前記第１の表面と前記第２の表面との間に設けられた半導体領域と、
前記第１の表面に設けられ、ドナー濃度またはアクセプタ濃度が前記半導体領域よりも高い第１のウェル領域と、
前記第１のウェル領域と前記第２の表面との間に設けられ、アクセプタ濃度が前記半導体領域よりも高い第２のウェル領域と、
前記第２のウェル領域と前記第２の表面との間に設けられ、ドナー濃度が前記半導体領域よりも高い第３のウェル領域と、
前記第１の表面に沿って前記第１のウェル領域の少なくとも一部を囲み、前記第１の表面と交差する方向に前記第１の表面から前記第３のウェル領域まで延在する導電体と、
前記導電体と前記第１のウェル領域との間および前記導電体と前記第２のウェル領域との間に設けられた絶縁体と、
を具備する、半導体装置。
前記第１の表面と前記第２の表面との間に設けられた半導体領域と、
前記第１の表面に設けられ、ドナー濃度またはアクセプタ濃度が前記半導体領域よりも高い第１のウェル領域と、
前記第１のウェル領域と前記第２の表面との間に設けられ、アクセプタ濃度が前記半導体領域よりも高い第２のウェル領域と、
前記第２のウェル領域と前記第２の表面との間に設けられ、ドナー濃度が前記半導体領域よりも高い第３のウェル領域と、
前記第１の表面に沿って前記第１のウェル領域の少なくとも一部を囲み、前記第１の表面と交差する方向に前記第１の表面から前記第３のウェル領域まで延在する導電体と、
前記導電体と前記第１のウェル領域との間および前記導電体と前記第２のウェル領域との間に設けられた絶縁体と、
を具備する、半導体装置。
【請求項2】
前記導電体は、ドナー不純物がドープされた多結晶半導体を含む、請求項１に記載の半導体装置。
【請求項3】
前記第１のウェル領域は、第１の負電圧を供給する電源回路に電気的に接続される、請求項１または請求項２に記載の半導体装置。
【請求項4】
前記導電体は、第２の負電圧を供給する電源回路に電気的に接続される、請求項１ないし請求項３のいずれか一項に記載の半導体装置。
【請求項5】
前記第１のウェル領域にチャネル領域を有する電界効果トランジスタを具備する、請求項１ないし請求項４のいずれか一項に記載の半導体装置。
【請求項6】
メモリセルアレイを含む第１の領域と、周辺回路を含む第２の領域と、を具備し、
前記第２の領域は、
第１の表面と、第２の表面と、を有する半導体基板と、
前記第１の表面と前記第２の表面との間に設けられた半導体領域と、
前記第１の表面に設けられ、ドナー濃度またはアクセプタ濃度が前記半導体領域よりも高い第１のウェル領域と、
前記第１のウェル領域と前記第２の表面との間に設けられ、アクセプタ濃度が前記半導体領域よりも高い第２のウェル領域と、
前記第２のウェル領域と前記第２の表面との間に設けられ、ドナー濃度が前記半導体領域よりも高い第３のウェル領域と、
前記第１の表面に沿って前記第１のウェル領域の少なくとも一部を囲み、前記第１の表面と交差する方向に前記第１の表面から前記第３のウェル領域まで延在する導電体と、
前記導電体と前記第１のウェル領域との間および前記導電体と前記第２のウェル領域との間に設けられた絶縁体と、
を含む、半導体記憶装置。
前記第２の領域は、
第１の表面と、第２の表面と、を有する半導体基板と、
前記第１の表面と前記第２の表面との間に設けられた半導体領域と、
前記第１の表面に設けられ、ドナー濃度またはアクセプタ濃度が前記半導体領域よりも高い第１のウェル領域と、
前記第１のウェル領域と前記第２の表面との間に設けられ、アクセプタ濃度が前記半導体領域よりも高い第２のウェル領域と、
前記第２のウェル領域と前記第２の表面との間に設けられ、ドナー濃度が前記半導体領域よりも高い第３のウェル領域と、
前記第１の表面に沿って前記第１のウェル領域の少なくとも一部を囲み、前記第１の表面と交差する方向に前記第１の表面から前記第３のウェル領域まで延在する導電体と、
前記導電体と前記第１のウェル領域との間および前記導電体と前記第２のウェル領域との間に設けられた絶縁体と、
を含む、半導体記憶装置。
【請求項7】
前記導電体は、ドナー不純物がドープされた多結晶半導体を含む、請求項６に記載の半導体記憶装置。
【請求項8】
前記第１のウェル領域は、第１の負電圧を供給する電源回路に電気的に接続される、請求項６または請求項７に記載の半導体記憶装置。
【請求項9】
前記導電体は、第２の負電圧を供給する電源回路に電気的に接続される、請求項６ないし請求項８のいずれか一項に記載の半導体記憶装置。
【請求項10】
前記第２の領域は、前記第１のウェル領域にチャネル領域を有する電界効果トランジスタを有する、請求項６ないし請求項９のいずれか一項に記載の半導体記憶装置。
【請求項11】
前記周辺回路は、前記電界効果トランジスタを有するセンスアンプを備える、請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置および半導体記憶装置に関する。
【背景技術】
【0002】
近年、メモリセルアレイと周辺回路とを含む半導体記憶装置等の半導体装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第８５５２５２４号明細書
【特許文献2】米国特許第９２３０８６１号明細書
【特許文献3】米国特許公開２０１２／０２８６８１９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
発明が解決しようとする課題の一つは、高い信頼性を有する半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、第１の表面と、第２の表面と、を有する半導体基板と、第１の表面と第２の表面との間に設けられた半導体領域と、第１の表面に設けられ、ドナー濃度またはアクセプタ濃度が半導体領域よりも高い第１のウェル領域と、第１のウェル領域と第２の表面との間に設けられ、アクセプタ濃度が半導体領域よりも高い第２のウェル領域と、第２のウェル領域と第２の表面との間に設けられ、ドナー濃度が半導体領域よりも高い第３のウェル領域と、第１の表面に沿って第１のウェル領域の少なくとも一部を囲み、第１の表面と交差する方向に第１の表面から第３のウェル領域まで延在する導電体と、導電体と第１のウェル領域との間および導電体と第２のウェル領域との間に設けられた絶縁体と、を具備する。
【図面の簡単な説明】
【0006】
【図1】半導体記憶装置の構造例を説明するための断面模式図である。
【図2】メモリチップの構成例を示すブロック図である。
【図3】メモリセルアレイの回路構成を示す回路図である。
【図4】メモリチップの第１の構造例を示す断面模式図である。
【図5】電界効果トランジスタの構造例を示す断面模式図である。
【図6】半導体基板の平面構造を説明するための平面模式図である。
【図7】メモリピラーの構造例を示す断面模式図である。
【図8】半導体記憶装置の製造方法例を説明するための断面模式図である。
【図9】半導体記憶装置の製造方法例を説明するための断面模式図である。
【図10】半導体記憶装置の製造方法例を説明するための断面模式図である。
【図11】半導体記憶装置の製造方法例を説明するための断面模式図である。
【図12】半導体記憶装置の製造方法例を説明するための断面模式図である。
【図13】メモリチップの第２の構造例を示す断面模式図である。
【図14】メモリチップの第３の構造例を示す断面模式図である。
【図15】多値メモリの閾値電圧分布の例を示す模式図である。
【図16】多値メモリのシフトさせた閾値電圧分布の例を示す模式図である。
【発明を実施するための形態】
【0007】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
【0008】
図１は、半導体記憶装置の構造例を説明するための断面模式図であり、Ｘ軸方向と、当該表面に沿ってＸ軸に略垂直なＹ軸方向と、当該表面に略垂直なＺ軸方向と、を図示する。半導体記憶装置は、配線基板１と、チップ積層体２と、ボンディングワイヤ３と、絶縁樹脂層４と、を具備する。
【0009】
配線基板１は、表面１ａと、表面１ａの反対側の表面１ｂと、表面１ａに設けられた複数の外部接続端子１ｃと、表面１ｂに設けられた複数のボンディングパッド１ｄと、を有する。配線基板１の例は、プリント配線板（ＰＷＢ）を含む。表面１ａおよび表面１ｂは、例えばＸ軸方向およびＹ軸方向に延在する。配線基板１の厚さ方向は、例えばＺ軸方向である。
【0010】
外部接続端子１ｃは、例えば金、銅、はんだ等を用いて形成される。外部接続端子１ｃは、例えば、錫－銀系、錫－銀－銅系の鉛フリーはんだを用いて形成されてもよい。また、複数の金属材料の積層を用いて外部接続端子１ｃを形成してもよい。なお、図１では、導電性ボールを用いて外部接続端子１ｃを形成しているが、バンプを用いて外部接続端子１ｃを形成してもよい。
【0011】
複数のボンディングパッド１ｄは、配線基板１の内部配線を介して複数の外部接続端子１ｃに接続される。複数のボンディングパッド１ｄは、例えば銅、銀、金、またはニッケル等の金属元素を含有する。例えば、電解めっき法または無電解めっき法等により上記材料を含むめっき膜を形成することにより複数のボンディングパッド１ｄを形成してもよい。また、導電性ペーストを用いて複数のボンディングパッド１ｄを形成してもよい。
【0012】
チップ積層体２は、複数のメモリチップ２ａを含む。複数のメモリチップ２ａは、例えばＺ軸方向において、配線基板１の表面１ｂの上に段々に積層される。換言すると、複数のメモリチップ２ａは、互いに部分的に重畳する。複数のメモリチップ２ａは、例えばダイアタッチフィルム等の接着層を挟んで互いに接着される。図１に示すチップ積層体２は、４つのメモリチップ２ａを有するが、メモリチップ２ａの数は、図１に示す数に限定されない。
【0013】
複数のメモリチップ２ａのそれぞれは、複数の接続パッド２ｂを有する。複数のメモリチップ２ａは、複数のボンディングワイヤ３を介して並列に接続されるとともにボンディングパッド１ｄに直列に接続される。
【0014】
絶縁樹脂層４は、チップ積層体２を覆う。絶縁樹脂層４は、酸化シリコン（ＳｉＯ２）等の無機充填材を含有し、例えば無機充填材を有機樹脂等と混合した封止樹脂を用いてトランスファモールド法、コンプレッションモールド法、インジェクションモールド法等のモールド法により形成される。
【0015】
図２は、メモリチップ２ａの構成例を示すブロック図である。メモリチップ２ａは、メモリセルアレイ２０と、コマンドレジスタ２１と、アドレスレジスタ２２と、シーケンサ２３と、ドライバ２４と、ローデコーダ２５と、センスアンプ２６と、を含む。
【0016】
メモリセルアレイ２０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫ（Ｌ－１）（Ｌは２以上の自然数である））を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリトランジスタＭＴの集合である。
【0017】
メモリセルアレイ２０は、複数のワード線ＷＬおよび複数のビット線ＢＬに接続される。各メモリトランジスタＭＴは、複数のワード線ＷＬの一つおよび複数のビット線ＢＬの一つに接続される。
【0018】
コマンドレジスタ２１は、メモリコントローラから受信したコマンド信号ＣＭＤを保持する。コマンド信号ＣＭＤは、例えば、シーケンサ２３に読み出し動作、書き込み動作、および消去動作を実行させる命令データを含む。
【0019】
アドレスレジスタ２２は、メモリコントローラから受信したアドレス信号ＡＤＤを保持する。アドレス信号ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線ＷＬ、およびビット線ＢＬの選択に用いられる。
【0020】
シーケンサ２３は、メモリチップ２ａの動作を制御する。シーケンサ２３は、例えばコマンドレジスタ２１に保持されたコマンド信号ＣＭＤに基づいてドライバ２４、ローデコーダ２５、およびセンスアンプ２６等を制御して、読み出し動作、書き込み動作、および消去動作等の動作を実行する。
【0021】
ドライバ２４は、読み出し動作、書き込み動作、および消去動作等で使用される電圧を生成する。ドライバ２４は、例えばＤＡコンバータを含む。そして、ドライバ２４は、例えば、アドレスレジスタ２２に保持されたページアドレスＰＡに基づいて、選択されたワード線ＷＬに対応する信号線に、生成した電圧を印加する。
【0022】
ローデコーダ２５は、アドレスレジスタ２２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ２０内の１つのブロックＢＬＫを選択する。そして、ローデコーダ２５は、例えば、選択されたワード線ＷＬに対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線ＷＬに転送する。
【0023】
センスアンプ２６は、書き込み動作において、メモリコントローラから受信した書き込みデータＤＡＴに応じて、各ビット線ＢＬに所望の電圧を印加する。また、センスアンプ２６は、読み出し動作において、ビット線ＢＬの電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラに転送する。
【0024】
メモリチップ２ａとメモリコントローラとの間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。例えば、メモリチップ２ａとメモリコントローラとの間の通信は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏを使用する。
【0025】
コマンドラッチイネーブル信号ＣＬＥは、メモリチップ２ａが受信した入出力信号Ｉ／Ｏがコマンド信号ＣＭＤであることを示す。アドレスラッチイネーブル信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス信号ＡＤＤであることを示す。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力をメモリチップ２ａに命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力をメモリチップ２ａに命令する信号である。
【0026】
レディビジー信号ＲＢｎは、メモリチップ２ａがメモリコントローラからの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラに通知する信号である。
【0027】
入出力信号Ｉ／Ｏは、例えば、８ビット幅の信号であり、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、書き込みデータ信号ＤＡＴ等の信号を含むことができる。
【0028】
以上で説明したメモリチップ２ａおよびメモリコントローラは、それらの組み合わせにより１つの半導体記憶装置を構成してもよい。このような半導体記憶装置の例は、例えばＳＤカードのようなメモリカードや、ソリッドステートドライブ（ＳＳＤ）を含む。
【0029】
【0030】
ブロックＢＬＫは、複数のストリングユニットＳＵを含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。なお、図３は、３つのストリングユニットＳＵ（ＳＵ０～ＳＵ２）を図示しているが、ストリングユニットＳＵの数は、特に限定されない。
【0031】
各ＮＡＮＤストリングＮＳは、複数のビット線ＢＬ（ＢＬ０～ＢＬ（Ｎ－１）（Ｎは２以上の自然数である））の一つに接続される。各ＮＡＮＤストリングＮＳは、メモリトランジスタＭＴと、選択トランジスタＳＴ１と、選択トランジスタＳＴ２と、を含む。
【0032】
メモリトランジスタＭＴは、制御ゲートと、電荷蓄積層と、を含み、データを不揮発に保持する。図３は、複数のメモリトランジスタＭＴ（ＭＴ０～ＭＴ（Ｍ－１）（Ｍは２以上の自然数））を図示するが、メモリトランジスタＭＴの数は、特に限定されない。なお、各ＮＡＮＤストリングＮＳは、メモリトランジスタＭＴの構造と同じ構造を有するが、データの保持には使用されないダミーメモリトランジスタを含んでいてもよい。
【0033】
メモリトランジスタＭＴは、それぞれ電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電体層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。
【0034】
選択トランジスタＳＴ１は、各種動作時におけるストリングユニットＳＵの選択に使用
される。選択トランジスタＳＴ１の数は、特に限定されない。
される。選択トランジスタＳＴ１の数は、特に限定されない。
【0035】
選択トランジスタＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ２の数は、特に限定されない。
【0036】
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリトランジスタＭＴの一端に接続される。直列に接続されたメモリトランジスタＭＴの他端は、選択トランジスタＳＴ２のドレインに接続される。
【0037】
同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。各ストリングユニットＳＵの選択トランジスタＳＴ１のゲートは、それぞれ対応する選択ゲート線ＳＧＤに接続される。メモリトランジスタＭＴの制御ゲートは、それぞれ対応するワード線ＷＬに接続される。選択トランジスタＳＴ２のゲートは、対応する選択ゲート線ＳＧＳに接続される。
【0038】
同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で接続される。
【0039】
（メモリチップ２ａの第１の構造例）
図４は、メモリチップ２ａの第１の構造例を示す断面模式図であり、Ｘ－Ｚ断面を示す。
図４は、メモリチップ２ａの第１の構造例を示す断面模式図であり、Ｘ－Ｚ断面を示す。
【0040】
図４に示すメモリチップ２ａは、図２に示すメモリセルアレイ２０を含む第１の領域Ｒ１と、Ｚ軸方向においてメモリセルアレイ２０の下方に、図２に示すコマンドレジスタ２１、アドレスレジスタ２２、シーケンサ２３、ドライバ２４、ローデコーダ２５、センスアンプ２６等の周辺回路を含む第２の領域Ｒ２と、を具備する。
【0041】
図４は、半導体基板２００に設けられた電界効果トランジスタ（ＦＥＴ）ＴＲＮおよび電界効果トランジスタＴＲＰ等の電界効果トランジスタと、導電層２２１と、導電層２２２と、導電層２２３と、ソース線ＳＬと、メモリピラーＭＰと、選択ゲート線ＳＧＳと、ワード線ＷＬ（ワード線ＷＬ０～ワード線ＷＬ（Ｍ－１）と、選択ゲート線ＳＧＤと、ビット線ＢＬと、導電層２３１と、導電層２３２と、導電層２３３と、を図示する。各構成要素の間は、必要に応じて絶縁層が設けられる。
【0042】
図５は、電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰの構造例を説明するための断面模式図であり、Ｘ－Ｚ断面を示す。
【0043】
電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰが形成される半導体基板２００は、表面２００ａと、表面２００ｂと、を有する。図５は、半導体基板２００に設けられた、半導体領域２０１と、ｐ型ウェル領域（Ｐｗｅｌｌ）２０２ｐと、ｎ型ウェル領域（Ｎｗｅｌｌ）２０２ｎと、ｐ型ディープウェル領域（Ｄ－Ｐｗｅｌｌ）２０３と、ｎ型ディープウェル領域（Ｄ－Ｎｗｅｌｌ）２０４と、導電体２０５と、絶縁体２０６と、素子分離体２０７と、をさらに図示する。
【0044】
半導体領域２０１は、半導体基板２００の基板領域であって、表面２００ａと表面２００ｂとの間に設けられる。表面２００ａおよび表面２００ｂは、例えばＸ軸方向およびＹ軸方向に延在する。半導体基板２００の厚さ方向は、例えばＺ軸方向である。表面２００ａおよび表面２００ｂの一方は、表面２００ａおよび表面２００ｂの他方の反対側に設けられる。
【0045】
半導体領域２０１は、例えばｎ型ディープウェル領域２０４と表面２００ｂとの間に設けられる。半導体領域２０１は、ｐ型ウェル領域２０２ｐとｐ型ディープウェル領域２０３との間、およびｎ型ウェル領域２０２ｎとｐ型ディープウェル領域２０３との間に設けられてもよい。半導体領域２０１は、例えばシリコン（Ｓｉ）を含む。半導体領域２０１は、例えばボロン（Ｂ）等のアクセプタ不純物を含んでいてもよい。半導体領域２０１のアクセプタ濃度は、例えば１×１０１３ｃｍ－３以上１×１０１６ｃｍ－３以下である。
【0046】
ｐ型ウェル領域２０２ｐは、表面２００ａに設けられる。ｐ型ウェル領域２０２ｐは、例えばボロン等のアクセプタ不純物を含む。ｐ型ウェル領域２０２ｐは、半導体領域２０１よりもアクセプタ濃度が高い。ｐ型ウェル領域２０２ｐのアクセプタ濃度は、例えば１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下が好ましい。これにより、電界効果トランジスタＴＲＮに要求される絶縁耐圧、リーク電流、寿命等の条件を満たすことができる。
【0047】
ｐ型ウェル領域２０２ｐは、例えば電圧ＶＰｗｅｌｌをｐ型ウェル領域２０２ｐに供給する電源回路に接続される。電圧ＶＰｗｅｌｌは、例えば負電圧である。電源回路は、例えば周辺回路に含まれてもよい。
【0048】
ｎ型ウェル領域２０２ｎは、表面２００ａに設けられる。ｎ型ウェル領域２０２ｎは、例えばリン（Ｐ）、ヒ素（Ａｓ）等のドナー不純物を含む。ｎ型ウェル領域２０２ｎは、半導体領域２０１よりもドナー濃度が高い。ｎ型ウェル領域２０２ｎのドナー濃度は、例えば１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下が好ましい。これにより、電界効果トランジスタＴＲＰに要求される絶縁耐圧、リーク電流、寿命等の条件を満たすことができる。
【0049】
ｎ型ウェル領域２０２ｎは、例えば電圧ＶＮｗｅｌｌをｎ型ウェル領域２０２ｎに供給する電源回路に接続される。電圧ＶＮｗｅｌｌは、例えば正電圧である。電源回路は、例えば周辺回路に含まれてもよい。
【0050】
ｐ型ディープウェル領域２０３は、表面２００ａに対し、ｐ型ウェル領域２０２ｐおよびｎ型ウェル領域２０２ｎよりも深い位置に設けられたｐ型ウェル領域である。ｐ型ディープウェル領域２０３は、ｐ型ウェル領域２０２ｐと表面２００ｂとの間、およびｎ型ウェル領域２０２ｎと表面２００ｂとの間に設けられ、表面２００ａから離れている。
【0051】
ｐ型ディープウェル領域２０３は、ボロン等のアクセプタ不純物を含有する。ｐ型ディープウェル領域２０３は、半導体領域２０１よりもアクセプタ濃度が高い。ｐ型ディープウェル領域２０３のアクセプタ濃度は、例えば１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であることが好ましい。
【0052】
ｎ型ディープウェル領域２０４は、表面２００ａに対し、ｐ型ウェル領域２０２ｐおよびｎ型ウェル領域２０２ｎよりも深い位置に設けられたｎ型ウェル領域である。ｎ型ディープウェル領域２０４は、ｐ型ディープウェル領域２０３と表面２００ｂとの間に設けられ、表面２００ａから離れている。図５に示すｎ型ディープウェル領域２０４は、ｐ型ディープウェル領域２０３に接しているが、これに限定されない。また、図５に示すｎ型ディープウェル領域２０４は、ｐ型ディープウェル領域２０３の厚さよりも厚い厚さを有しているが、これに限定されない。
【0053】
ｎ型ディープウェル領域２０４は、リン、ヒ素等のドナー不純物を含有する。ｎ型ディープウェル領域２０４は、半導体領域２０１よりもドナー濃度が高い。ｎ型ディープウェル領域２０４のドナー濃度は、例えば１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であることが好ましい。
【0054】
導電体２０５は、表面２００ａに沿ってｐ型ウェル領域２０２ｐおよびｎ型ウェル領域２０２ｎのそれぞれの少なくとも一部を囲む。図６は、半導体基板２００の平面構造例を説明するための平面模式図であり、Ｘ－Ｙ平面を示す。図６に示す導電体２０５は、表面２００ａに沿ってｐ型ウェル領域２０２ｐおよびｎ型ウェル領域２０２ｎを囲む。電界効果トランジスタＴＲＮは、ｐ型ウェル領域２０２ｐにチャネル領域を有する。電界効果トランジスタＴＲＰは、ｎ型ウェル領域２０２ｎにチャネル領域を有する。
【0055】
導電体２０５は、図５に示すように、表面２００ａと交差する方向（Ｚ軸方向）に沿って表面２００ａからｎ型ディープウェル領域２０４まで延在する。これは、導電体２０５がｎ型ディープウェル領域２０４に接続されることを示す。導電体２０５は、導電体２０５の上に形成されるコンタクトプラグを介し、電圧ＶＤＮｗｅｌｌを供給する電源回路に電気的に接続される。電圧ＶＤＮｗｅｌｌは、例えば負電圧である。
【0056】
導電体２０５は、半導体領域２０１の半導体材料（例えばシリコン）よりも電気伝導率が高い材料を含むことが好ましい。導電体２０５の例は、リン、ヒ素等のドナー不純物がドープされた多結晶半導体を含む。多結晶半導体の例は、ポリシリコンを含む。これに限定されず、導電体２０５として金属材料等の他の導電性材料を用いてもよい。
【0057】
絶縁体２０６は、導電体２０５とｐ型ウェル領域２０２ｐとの間、導電体２０５とｎ型ウェル領域２０２ｎとの間、および導電体２０５とｐ型ディープウェル領域２０３との間に設けられ、導電体２０５の側面を覆う。絶縁体２０６は、導電体２０５とｐ型ウェル領域２０２ｐとを物理的に分離し、導電体２０５とｎ型ウェル領域２０２ｎとを物理的に分離するとともに、導電体２０５とｐ型ディープウェル領域２０３とを物理的に分離する。絶縁体２０６は、例えば酸化シリコンを含む。
【0058】
素子分離体２０７は、電界効果トランジスタＴＲＮと電界効果トランジスタＴＲＰとの間に設けられ、電界効果トランジスタＴＲＮと電界効果トランジスタＴＲＰとを分離する。素子分離体２０７は、例えば酸化シリコンを含む。
【0059】
電界効果トランジスタＴＲＮは、不純物領域２０８ａと、ゲート絶縁膜２０９ａと、ゲート電極２１０ａと、絶縁膜２１１ａと、絶縁層２１２ａと、を具備する。電界効果トランジスタＴＲＰは、不純物領域２０８ｂと、ゲート絶縁膜２０９ｂと、ゲート電極２１０ｂと、絶縁膜２１１ｂと、絶縁層２１２ｂと、を具備する。なお、上記電界効果トランジスタは、高速動作を目的とした超低圧耐圧トランジスタであり、例えば低電圧駆動および高速動作が可能な周辺回路に適用可能である。電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰのそれぞれは、上記周辺回路のいずれかを構成する。
【0060】
不純物領域２０８ａは、図５に示すように、ｐ型ウェル領域２０２ｐに設けられる。不純物領域２０８ａは、電界効果トランジスタＴＲＮのソース領域またはドレイン領域を構成する。電界効果トランジスタＴＲＮは、不純物領域２０８ａの間にチャネル領域を有する。不純物領域２０８ａは、例えば上記ドナー不純物を含む。一対の不純物領域２０８ａは、それぞれ複数のコンタクトプラグ２１３ａの一つに接続される。電界効果トランジスタＴＲＮは、不純物領域２０８ａの間にチャネル領域を有する。
【0061】
不純物領域２０８ｂは、図５に示すように、ｎ型ウェル領域２０２ｎに設けられる。不純物領域２０８ｂは、図５に示すように、電界効果トランジスタＴＲＰのソース領域またはドレイン領域を構成する。電界効果トランジスタＴＲＰは、不純物領域２０８ｂの間にチャネル領域を有する。不純物領域２０８ｂは、例えば上記アクセプタ不純物を含む。一対の不純物領域２０８ｂは、それぞれ複数のコンタクトプラグ２１３ｂの一つに接続される。
【0062】
ゲート絶縁膜２０９ａは、図５に示すように、ｐ型ウェル領域２０２ｐの上に設けられる。ゲート絶縁膜２０９ｂは、図５に示すように、ｎ型ウェル領域２０２ｎの上に設けられる。ゲート絶縁膜２０９ａおよびゲート絶縁膜２０９ｂのそれぞれは、例えば酸化シリコン膜を含む。
【0063】
ゲート電極２１０ａは、図５に示すように、ゲート絶縁膜２０９ａの上に設けられる。ゲート電極２１０ｂは、図５に示すように、ゲート絶縁膜２０９ｂの上に設けられる。ゲート電極２１０ａおよびゲート電極２１０ｂのそれぞれは、例えばドープされた炭素を含有するポリシリコン層、ドープされたリンを含有するポリシリコン層、チタン層、窒化チタンまたは窒化タングステンを含む金属窒化物層、タングステン層等の導電層を含む。これらの導電層を順に積層してゲート電極２１０ａおよびゲート電極２１０ｂを構成してもよい。ゲート電極２１０ａは、複数のコンタクトプラグ２１３ａの一つに接続される。ゲート電極２１０ｂは、複数のコンタクトプラグ２１３ｂの一つに接続される。
【0064】
ゲート電極２１０ａは、例えばビット線ＢＬに電気的に接続される。
【0065】
絶縁膜２１１ａは、図５に示すように、ゲート電極２１０ａの上に設けられる。絶縁膜２１１ｂは、ゲート電極２１０ｂの上に設けられる。絶縁膜２１１ａおよび絶縁膜２１１ｂは、例えばゲート電極２１０ａおよびゲート電極２１０ｂの上にコンタクトプラグを形成する際のエッチングストッパとして機能する。絶縁膜２１１ａおよび絶縁膜２１１ｂのそれぞれは、例えば窒化シリコン（ＳｉＮ）膜である。
【0066】
絶縁層２１２ａおよび絶縁層２１２ｂのそれぞれは、例えば第１の絶縁層と、第１の絶縁層の上に設けられた第２の絶縁層と、を含んでもよい。第１の絶縁層および第２の絶縁層は、ゲート電極２１０ａおよび絶縁膜２１１ａの積層の側面およびゲート電極２１０ｂおよび絶縁膜２１１ｂの積層の側面にそれぞれ設けられ、当該積層の厚さ方向に沿って延在する。第１の絶縁層は、例えば二酸化シリコン（ＳｉＯ２）層である。第２の絶縁層は、例えば窒化シリコン（ＳｉＮ）層である。絶縁層２１２ａおよび絶縁層２１２ｂは、電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰのサイドウォールとしてそれぞれ機能する。
【0067】
図５に示すように、電界効果トランジスタＴＲＮのチャネル領域および電界効果トランジスタＴＲＰのチャネル領域は、絶縁体２０６、ｐ型ディープウェル領域２０３、およびｎ型ディープウェル領域２０４により囲まれる。上記構造をトリプルウェル構造ともいう。なお、電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰの少なくとも一つが絶縁体２０６、ｐ型ディープウェル領域２０３、およびｎ型ディープウェル領域２０４により囲まれていればよい。
【0068】
導電層２２１、導電層２２２、導電層２２３は、図４に示すように、複数のコンタクトプラグを介して電界効果トランジスタのソースまたはドレインに接続される。
【0069】
ソース線ＳＬは、図４に示すように、電界効果トランジスタの上方に設けられる。選択ゲート線ＳＧＳは、ソース線ＳＬの上方に設けられる。ワード線ＷＬは、選択ゲート線ＳＧＳの上方に順に設けられる。選択ゲート線ＳＧＤは、複数のワード線ＷＬの上方に設けられる。ビット線ＢＬは、選択ゲート線ＳＧＤの上方に設けられる。
【0070】
メモリピラーＭＰは、図４に示すように、選択ゲート線ＳＧＳ、複数のワード線ＷＬ、および選択ゲート線ＳＧＤを含む積層体を貫通して延在する。ここで、メモリピラーＭＰの構造例について説明する。図７は、メモリピラーＭＰの構造例を示す断面模式図である。図７は、導電層２４１と、絶縁層２４２と、ブロック絶縁膜２５１と、電荷蓄積膜２５２と、トンネル絶縁膜２５３と、半導体層２５４と、コア絶縁層２５５と、キャップ層２５６と、導電層２３１と、を図示する。
【0071】
導電層２４１および絶縁層２４２は、図７に示すように、交互に積層されて積層体を構成する。複数の導電層２４１は、選択ゲート線ＳＧＳ、ワード線ＷＬ、選択ゲート線ＳＧＤをそれぞれ構成する。導電層２４１は、金属材料を含む。絶縁層２４２は、例えば酸化シリコンを含む。
【0072】
ブロック絶縁膜２５１、電荷蓄積膜２５２、トンネル絶縁膜２５３、半導体層２５４、およびコア絶縁層２５５は、図４に示すように、メモリピラーＭＰを構成する。メモリピラーＭＰの各構成要素は、Ｚ軸方向に沿って延伸する。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。また、ブロック絶縁膜２５１、電荷蓄積膜２５２、およびトンネル絶縁膜２５３は、導電層２４１と絶縁層２４２との積層体と半導体層２５４との間にメモリ層を構成する。
【0073】
ブロック絶縁膜２５１、トンネル絶縁膜２５３、およびコア絶縁層２５５は、例えば酸化シリコンを含む。電荷蓄積膜２５２は、例えば窒化シリコンを含む。半導体層２５４およびキャップ層２５６は、例えばポリシリコンを含む。
【0074】
より具体的には、複数の導電層２４１を貫通してメモリピラーＭＰに対応するホールが形成される。ホールの側面にはブロック絶縁膜２５１、電荷蓄積膜２５２、及びトンネル絶縁膜２５３が順次積層されている。そして、側面がトンネル絶縁膜２５３に接するように半導体層２５４が形成される。
【0075】
半導体層２５４は、Ｚ軸方向に沿って導電層２４１と絶縁層２４２との積層体を貫通する。半導体層２５４は、選択トランジスタＳＴ１、選択トランジスタＳＴ２、メモリトランジスタＭＴのチャネル領域を有する。よって、半導体層２５４は、選択トランジスタＳＴ１、選択トランジスタＳＴ２、メモリトランジスタＭＴの電流経路を接続する信号線として機能する。
【0076】
コア絶縁層２５５は、半導体層２５４の内側に設けられる。コア絶縁層２５５は、半導体層２５４に沿って延在する。
【0077】
キャップ層２５６は、半導体層２５４およびコア絶縁層２５５の上に設けられるとともに、トンネル絶縁膜２５３に接する。
【0078】
導電層２３１の一つは、コンタクトプラグを介してキャップ層２５６に接する。導電層２３１の一つは、ビット線ＢＬを構成する。導電層２３１は、金属材料を含む。
【0079】
メモリピラーＭＰおよび各ワード線ＷＬを構成する導電層２４１は、メモリトランジスタＭＴを構成する。メモリピラーＭＰおよび選択ゲート線ＳＧＤを構成する導電層２４１は、選択トランジスタＳＴ１を構成する。メモリピラーＭＰおよび各選択ゲート線ＳＧＳを構成する導電層２４１は、選択トランジスタＳＴ２を構成する。
【0080】
次に、半導体記憶装置の製造方法例について図８ないし図１２を参照して説明する。図８ないし図１２は、半導体記憶装置の製造方法例を説明するための断面模式図であり、Ｘ－Ｚ断面を示す。なお、ここでは、電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰを形成するまでの製造工程について説明する。
【0081】
まず、図８に示すように、半導体基板２００にｐ型ディープウェル領域２０３およびｎ型ディープウェル領域２０４を形成する。ｐ型ディープウェル領域２０３は、パターンを有するマスクを用いて表面２００ａ側からボロン等のアクセプタ不純物のイオンを注入することにより形成される。ｎ型ディープウェル領域２０４は、パターンを有するマスクを用いて表面２００ａ側からリン、ヒ素等のドナー不純物のイオンを注入することにより形成される。表面２００ａに対するｐ型ディープウェル領域２０３の深さおよびｎ型ディープウェル領域２０４の深さは、例えば不純物イオンの加速電圧を調整することにより制御できる。不純物濃度は、例えば不純物イオンのドーズ量を調整することにより制御できる。
【0082】
次に、図９に示すように、半導体基板２００を部分的に除去して表面２００ａに開口Ｓを形成する。開口Ｓは、導電体２０５および絶縁体２０６を形成するための溝であり、図６に示す形状を有する導電体２０５および絶縁体２０６を形成するため、表面２００ａに沿ってループ状に設けられる。開口Ｓは、表面２００ａと交差する方向（Ｚ軸方向）に沿って表面２００ａからｎ型ディープウェル領域２０４まで延在する。半導体基板２００は、例えばパターンを有するマスクを用いた反応性イオンエッチング（ＲＩＥ）により部分的に除去可能である。
【0083】
次に、図１０に示すように、表面２００ａの上に絶縁体２０６を形成する。絶縁体２０６は、開口Ｓの内壁面および内底面に延在する。絶縁体２０６は、例えば化学気相成長法（ＣＶＤ）を用いて酸化シリコン膜等の絶縁膜を成膜することにより形成可能である。絶縁体２０６の厚さは、開口Ｓの全てが絶縁体２０６により埋められなければ特に限定されない。
【0084】
次に、図１１に示すように、絶縁体２０６を部分的に除去することにより、表面２００ａを露出させるとともに、開口Ｓの内底面においてｎ型ディープウェル領域２０４を部分的に露出させる。絶縁体２０６は、例えば反応性イオンエッチングを用いて部分的に除去可能である。
【0085】
次に、図１２に示すように、開口Ｓに導電体２０５を形成する。導電体２０５は、例えば開口Ｓを埋める多結晶半導体層を形成することにより形成可能である。多結晶半導体層は、ドープされたリン、ヒ素等のドナー不純物を含む。なお、非晶質半導体層を形成し、ドナー不純物を非晶質半導体層にドープした後、熱処理により非晶質半導体層を結晶化させることにより上記多結晶半導体層を形成してもよい。これに限定されず、金属材料を含む層を開口を埋めるように形成することにより、導電体２０５を形成してもよい。
【0086】
その後、図５に示す素子分離体２０７と、不純物領域２０８ａ、２０８ｂと、ゲート絶縁膜２０９ａ、２０９ｂと、ゲート電極２１０ａ、２１０ａと、絶縁膜２１１ａ、２１１ｂと、絶縁層２１２ａ、２１２ｂと、コンタクトプラグ２１３ａ、２１３ｂと、を形成することにより、電界効果トランジスタＴＲＰおよび電界効果トランジスタＴＲＮを形成できる。各構成要素の形成方法については、既知の方法を用いることができる。以上が半導体記憶装置の製造方法例の説明である。
【0087】
（メモリチップ２ａの第２の構造例）
図１３は、メモリチップ２ａの第２の構造例を示す断面模式図であり、Ｘ－Ｚ断面を示す。なお、メモリチップ２ａの第１の構造例と同じ構成要素については、第１の構造例の説明を適宜援用できる。
図１３は、メモリチップ２ａの第２の構造例を示す断面模式図であり、Ｘ－Ｚ断面を示す。なお、メモリチップ２ａの第１の構造例と同じ構成要素については、第１の構造例の説明を適宜援用できる。
【0088】
図１３に示すメモリチップ２ａは、図２に示すメモリセルアレイ２０を含む第１の領域Ｒ１と、メモリセルアレイ２０の隣に並置され、図２に示すコマンドレジスタ２１、アドレスレジスタ２２、シーケンサ２３、ドライバ２４、ローデコーダ２５、センスアンプ２６等の周辺回路を含む第２の領域Ｒ２と、を具備する。
【0089】
図１３は、半導体基板２００に設けられた電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰと、導電層２２１と、メモリピラーＭＰと、選択ゲート線ＳＧＳと、ワード線ＷＬ（ワード線ＷＬ０～ワード線ＷＬ（Ｍ－１）と、選択ゲート線ＳＧＤと、ビット線ＢＬと、導電層２３１と、を図示する。
【0090】
半導体基板２００は、ｐ型半導体領域２１９ｐをさらに含む。ｐ型半導体領域２１９ｐは、メモリセルアレイ２０の下方に設けられ、表面２００ａに設けられる。ｐ型半導体領域２１９ｐは、例えばボロン等のアクセプタ不純物を含む。ｐ型半導体領域２１９ｐは、半導体領域２０１よりもアクセプタ濃度が高い。ｐ型半導体領域２１９ｐは、コンタクトプラグを介して図示しないソース線ＳＬに接続される。半導体基板２００のその他の構造は、図５および図６に示す構造と同じであるため、ここでは説明を省略する。
【0091】
【0092】
メモリピラーＭＰは、選択ゲート線ＳＧＳ、複数のワード線ＷＬ、および選択ゲート線ＳＧＤを含む積層体を貫通してｐ型半導体領域２１９ｐに接続される。メモリピラーＭＰの構造例は、図７に示す構造と同じであるため、ここでは説明を省略する。
【0093】
（メモリチップ２ａの第３の構造例）
図１４は、メモリチップ２ａの第１の構造例を示す断面模式図であり、Ｘ－Ｚ断面を示す。なお、メモリチップ２ａの第１の構造例と同じ構成要素については、第１の構造例の説明を適宜援用できる。
図１４は、メモリチップ２ａの第１の構造例を示す断面模式図であり、Ｘ－Ｚ断面を示す。なお、メモリチップ２ａの第１の構造例と同じ構成要素については、第１の構造例の説明を適宜援用できる。
【0094】
図１４に示すメモリチップ２ａは、メモリセルアレイ２０を含む第１の領域Ｒ１と、メモリセルアレイ２０の隣に並置され、コマンドレジスタ２１、アドレスレジスタ２２、シーケンサ２３、ドライバ２４、ローデコーダ２５、センスアンプ２６等の周辺回路を含む第２の領域Ｒ２と、を具備する。第１の領域Ｒ１および第２の領域Ｒ２は、別々の基板に設けられ、基板同士を貼り合わせることにより接合されている。
【0095】
図１４は、半導体基板２００に設けられた電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰと、導電層２２１と、導電層２２４と、導電層２２５と、基板３００に設けられたメモリピラーＭＰと、選択ゲート線ＳＧＳと、ワード線ＷＬ（ワード線ＷＬ０～ワード線ＷＬ（Ｍ－１）と、選択ゲート線ＳＧＤと、ビット線ＢＬと、導電層２３１と、導電層２３４と、接続パッド２６１と、接続パッド２６２と、を図示する。
【0096】
【0097】
【0098】
メモリピラーＭＰは、選択ゲート線ＳＧＳ、複数のワード線ＷＬ、および選択ゲート線ＳＧＤを含む積層体を貫通して基板３００に接続され、基板３００を介して図示しないソース線ＳＬに接続される。その他のメモリピラーＭＰの構造例は、図７に示す構造と同じであるため、ここでは説明を省略する。
【0099】
導電層２２５の一つは、コンタクトプラグ並びに導電層２２１および導電層２２４を介して電界効果トランジスタＴＲＮ、電界効果トランジスタＴＲＰ等の電界効果トランジスタのソースまたはドレインに接続される。
【0100】
導電層２３４の一つは、コンタクトプラグおよび導電層２３１を介して基板３００に接続される。導電層２３４の他の一つは、コンタクトプラグを介してビット線ＢＬに接続される。導電層２３４の別の他の一つは、コンタクトプラグおよび導電層２３１を介して選択ゲート線ＳＧＳ、複数のワード線ＷＬ、または選択ゲート線ＳＧＤに接続される。
【0101】
接続パッド２６１は、半導体基板２００側の接続パッドである。接続パッド２６１は、コンタクトプラグを介して導電層２２５に接続される。接続パッド２６１は、例えば銅や銅合金等の金属材料を含む。
【0102】
接続パッド２６２は、基板３００側の接続パッドである。接続パッド２６２は、コンタクトプラグを介して導電層２３４に接続される。接続パッド２６２は、例えば銅や銅合金等の金属材料を含む。
【0103】
接続パッド２６１および接続パッド２６２は、例えば金属間の元素拡散、ファンデルワールス力、体積膨張や溶融による再結晶化等により直接接合される。さらに、絶縁物同士の元素拡散、ファンデルワールス力、脱水縮合やポリマー化等の化学反応等により直接接合することにより、別々の基板に設けられた第１の領域Ｒ１および第２の領域Ｒ２を貼り合わせることができる。
【0104】
基板３００は、特に限定されないが、例えば配線基板を用いてもよい。基板３００は、例えば表面に複数の電極パッドを有する。複数の電極パッドは、メモリピラーＭＰやコンタクトプラグに接続される。
【0105】
次に、これらの半導体記憶装置における電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰの適用例について説明する。電界効果トランジスタＴＲＮおよび電界効果トランジスタＴＲＰは、例えばセンスアンプ２６に適用可能である。
【0106】
半導体記憶装置の一つとして、１つのメモリセルに複数ビットのデータを記憶する多値メモリが知られている。１つのメモリセルに複数ビットのデータを記憶するためには、読み出し動作時に非選択セルのメモリトランジスタＭＴのゲートに印加される電圧よりも低い電圧範囲において、メモリトランジスタＭＴの複数の閾値電圧（Ｖｔｈ）の分布を形成する。図１５は、多値メモリの閾値電圧分布の例を示す模式図である。横軸は、閾値電圧を表し、縦軸は、メモリセルの数（セル数）を表す。
【0107】
多値メモリでは、データのビット数を増やすために高い書き込み電圧を必要とする。また、多値メモリでは、メモリセルの微細化に伴い、各閾値電圧の分布幅が広がり誤書き込み等の問題が発生する。そこで、複数の閾値電圧分布をマイナス側にシフトさせることにより、各閾値電圧分布を広げる場合であっても誤書き込みを抑制でき、また。閾値電圧分布の数を増やしてデータのビット数を増やすことができる。図１６は、多値メモリのシフトさせた閾値電圧分布の例を示す模式図である。横軸は、閾値電圧を表し、縦軸は、メモリセルの数（セル数）を表す。
【0108】
複数の閾値電圧分布をマイナス側にシフトさせる場合、例えばセンスアンプ２６の電界効果トランジスタＴＲＮが形成される半導体基板２００のｐ型ウェル領域２０２ｐに負電圧を印加する必要がある。このため、ｐ型ディープウェル領域２０３およびｎ型ディープウェル領域２０４を用いてトリプルウェル構造を形成してｐ型ウェル領域２０２ｐに負電圧である電圧ＶＰｗｅｌｌを印加する。また、導電体２０５を介してｎ型ディープウェル領域２０４に電圧ＶＤＮｗｅｌｌを供給する。これにより、例えばｐ型ウェル領域２０２ｐに電圧ＶＰｗｅｌｌを印加した際に、同一基板上におけるトリプルウェル構造以外の他の素子領域のウェル領域に電圧ＶＰｗｅｌｌが印加されることを抑制できる。また、ｐ型ディープウェル領域２０３は、電圧ＶＤＮｗｅｌｌがトリプルウェル構造内の領域に影響を及ぼすことを抑制するために設けられる。
【0109】
しかしながら、ｐ型ディープウェル領域２０３およびｎ型ディープウェル領域２０４を用いてトリプルウェル構造を形成する場合、表面２００ａにｎ型ディープウェル領域２０４へのコンタクトを形成する必要がある。ｎ型ディープウェル領域２０４へのコンタクトの形成方法は、例えば表面２００ａからリンやヒ素等の不純物を注入する方法が考えられるが、この場合、ｐ型ディープウェル領域２０３を介してｎ型ディープウェル領域２０４へのコンタクトを形成する必要があるため、コンタクトの接続抵抗が大きい。
【0110】
これに対し、導電体２０５および絶縁体２０６を用いてｎ型ディープウェル領域２０４へのコンタクトを形成することにより、導電体２０５とｐ型ディープウェル領域２０３とを物理的に分離させつつ導電体２０５をｎ型ディープウェル領域２０４に接続できるため、コンタクトの接続抵抗を小さくできる。よって、高い信頼性を有する半導体装置を提供できる。
【0111】
また、ｐ型ディープウェル領域２０３およびｎ型ディープウェル領域２０４の形成のために不純物を注入する際、マスクを用いるが、表面２００ａのマスクに隣接する領域では、マスクの側面において不純物イオンが反射して当該隣接領域に注入される。上記隣接領域は、表面２００ａの他の領域よりも不純物濃度が高い。よって、電界効果トランジスタは、上記隣接領域を避けて形成されることが好ましい。このため、例えば表面２００ａからリンやヒ素等の不純物を注入してｎ型ディープウェル領域２０４へのコンタクトを形成する場合、上記隣接領域を避けてコンタクトを形成する必要があり、周辺回路の形成領域を大きく設計する必要がある。
【0112】
これに対し、導電体２０５および絶縁体２０６を用いてｎ型ディープウェル領域２０４へのコンタクトを形成することにより、導電体２０５と上記隣接領域とを物理的に分離させつつ導電体２０５をｎ型ディープウェル領域２０４に接続できる。よって、例えば上記隣接領域に導電体２０５を形成することにより周辺回路の形成領域を小さく設計できる。
【0113】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0114】
１…配線基板、１ａ…表面、１ｂ…表面、１ｃ…外部接続端子、１ｄ…ボンディングパッド、２…チップ積層体、２ａ…メモリチップ、２ｂ…接続パッド、３…ボンディングワイヤ、４…絶縁樹脂層、２０…メモリセルアレイ、２１…コマンドレジスタ、２２…アドレスレジスタ、２３…シーケンサ、２４…ドライバ、２５…ローデコーダ、２６…センスアンプ、２００…半導体基板、２００ａ…表面、２００ｂ…表面、２０１…半導体領域、２０２ｎ…ｎ型ウェル領域、２０２ｐ…ｐ型ウェル領域、２０３…ｐ型ディープウェル領域、２０４…ｎ型ディープウェル領域、２０５…導電体、２０６…絶縁体、２０７…素子分離体、２０８ａ…不純物領域、２０８ｂ…不純物領域、２０９ａ…ゲート絶縁膜、２０９ｂ…ゲート絶縁膜、２１０ａ…ゲート電極、２１０ｂ…ゲート電極、２１１ａ…絶縁膜、２１１ｂ…絶縁膜、２１２ａ…絶縁層、２１２ｂ…絶縁層、２１３ａ…コンタクトプラグ、１３ｂ…コンタクトプラグ、２１９ｐ…ｐ型半導体領域、２２１…導電層、２２２…導電層、２２３…導電層、２２４…導電層、２２５…導電層、２３１…導電層、２３２…導電層、２３３…導電層、２３４…導電層、２４１…導電層、２４２…絶縁層、２５１…ブロック絶縁膜、２５２…電荷蓄積膜、２５３…トンネル絶縁膜、２５４…半導体層、２５５…コア絶縁層、２５６…キャップ層、２６１…接続パッド、２６２…接続パッド、３００…基板。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】