特開 2022-118652 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022118652

(43)【公開日】2022-08-15

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 27/11582 20170101AFI20220805BHJP

   H01L 21/336 20060101ALI20220805BHJP

【ＦＩ】

H01L27/11582

H01L29/78 371

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2021015333

(22)【出願日】2021-02-02

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】内田 佳祐

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP23

5F083EP33

5F083EP34

5F083EP76

5F083GA09

5F083GA10

5F083JA02

5F083JA03

5F083JA04

5F083JA19

5F083KA01

5F083LA21

5F083PR05

5F083PR21

5F101BA45

5F101BB05

5F101BD16

5F101BD30

5F101BD32

5F101BD34

5F101BH02

5F101BH15

(57)【要約】

【目的】３次元ＮＡＮＤ型フラッシュメモリ装置のワード線となる導電層に生じるボイドを低減可能な半導体装置を提供する。
【構成】実施形態の半導体装置は、複数の導電層１０と、複数のチャネルボディ２１と、メモリ膜２０と、を備える。複数の導電層１０は、互いに離間して積層され、その積層方向と交差する第１方向に延びる板状を有し、前記第１方向に延びる両側面の一方が他方よりも表面粗さが大きくなるように形成される。複数のチャネルボディ２１は、半導体を含み、前記積層方向に前記複数の導電層を貫通する。メモリ膜２０は、電荷蓄積膜を含み、前記複数のチャネルボディのそれぞれと前記複数の導電層との間を前記積層方向に延びる。
【選択図】図２

【特許請求の範囲】

【請求項1】

互いに離間して積層され、その積層方向と交差する第１方向に延びる板状を有し、前記第１方向に延びる両側面の一方が他方よりも表面粗さが大きくなるように形成された複数の導電層と、
前記積層方向に前記複数の導電層を貫通する、半導体を含む複数のチャネルボディと、
前記複数のチャネルボディのそれぞれと前記複数の導電層との間を前記積層方向に延び、電荷蓄積膜を含むメモリ膜と、
を備えたことを特徴とする半導体装置。

【請求項2】

前記複数の導電層は、ボイドレスに形成されることを特徴とする請求項１記載の半導体装置。

【請求項3】

前記複数の導電層の各導電層と交互に積層され、隣接する導電層と直接接触するように配置される複数の絶縁層をさらに備えたことを特徴とする請求項１又は２記載の半導体装置。

【請求項4】

前記メモリ膜は、前記電荷蓄積膜と前記複数の導電層との間を前記積層方向に延びるブロック絶縁膜をさらに含むことを特徴とする請求項１～３のいずれかに記載の半導体装置。

【請求項5】

前記複数のチャネルボディは、千鳥格子状に配置され、
前記複数の導電層の前記一方の各側面は、前記複数のチャネルボディの前記第１方向に沿った配置ピッチの２倍の周期で凹凸を繰り返すことを特徴とする請求項１～４のいずれかに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

半導体装置、特に、半導体記憶装置の開発において、大容量化、低コスト化等を達成すべく、メモリセルの微細化が進められている。例えば、メモリセルを３次元的に配置した３次元ＮＡＮＤ型フラッシュメモリ装置の開発が進められている。３次元ＮＡＮＤ型フラッシュメモリ装置では、絶縁層を介して積層されたワード線層に、ワード線層面に垂直な方向（いわゆる積層方向）にメモリセルを繋げたＮＡＮＤストリングが形成される。これにより、２次元状にメモリセルを配置する場合に比べて高集積化を達成している。３次元ＮＡＮＤ型フラッシュメモリ装置において、絶縁層で挟まれた空間にワード線となる導電層を埋め込む場合に導電層内にボイド（空隙）が形成されてしまう場合があるといった問題がある。ボイドが形成されてしまうことによりワード線の抵抗が劣化してしまう。これにより歩留まりが劣化してしまう。そのため、ワード線となる導電層の埋め込み性の改善が求められる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－００９９０４号公報

【特許文献2】特開２０２０－０４３２７３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態は、３次元ＮＡＮＤ型フラッシュメモリ装置のワード線となる導電層に生じるボイドを低減可能な半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態の半導体装置は、複数の導電層と、複数のチャネルボディと、メモリ膜と、を備える。複数の導電層は、互いに離間して積層され、その積層方向と交差する第１方向に延びる板状を有し、前記第１方向に延びる両側面の一方が他方よりも表面粗さが大きくなるように形成される。複数のチャネルボディは、半導体を含み、前記積層方向に前記複数の導電層を貫通する。メモリ膜は、電荷蓄積膜を含み、前記複数のチャネルボディのそれぞれと前記複数の導電層との間を前記積層方向に延びる。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態における半導体装置の構成の一例を示す断面図である。

【図2】第１の実施形態における各層の導電層の構成の一例を示す上面図である。

【図3】第１の実施形態における１つのワード線の一例の拡大上面図である。

【図4】第１の実施形態における１つのワード線の他の一例の拡大上面図である。

【図5】第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。

【図6】第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。

【図7】第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。

【図8】第１の実施形態におけるメモリセル領域の構成の一例を示す断面図である。

【図9】第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。

【図10】第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。

【図11】第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。

【図12】第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。

【図13】第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。

【図14】第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。

【図15】第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。

【図16】第１の実施形態の比較例における積層膜の断面を説明するための図である。

【図17】第１の実施形態における積層膜の断面を説明するための図である。

【図18】第１の実施形態の比較例における選択ゲートの分断層を配置した積層膜の断面の一例を説明するための図である。

【図19】第１の実施形態における選択ゲートの分断層を配置した積層膜の断面の一例を説明するための図である。

【発明を実施するための形態】

【0007】

以下、実施形態では、半導体装置の一例として、３次元ＮＡＮＤ型フラッシュメモリ装置について説明する。以下、図面を用いて説明する。なお、各図において、ｘ、ｙ、ｚ方向は、相互に直交し、ｚ方向を上方或いは上層方向、その反対方向を下方或いは下層方向として説明する場合がある。

【0008】

（第１の実施形態）
図１は、第１の実施形態における半導体装置の構成の一例を示す断面図である。図１において、第１の実施形態における半導体装置では、半導体基板２００（基板）上に、半導体記憶装置におけるワード線（ＷＬ）となる互いに離間して積層された複数の導電層１０の各層の導電層１０と、隣接する導電層１０同士間を絶縁する複数の絶縁層１２の各層の絶縁層１２とが交互に積層されている。第１の実施形態では、複数の絶縁層１２は、複数の導電層１０の各導電層１０と交互に積層され、隣接する導電層１０と直接接触するように配置される。各絶縁層１２は、隣接する導電層１０との間に、例えば、後述する酸化アルミニウム等のブロック絶縁膜を介在させずに配置される。また、各導電層１０は、隣接する絶縁層１２との間に、例えば窒化チタン（ＴｉＮ）等のバリアメタル膜を介在させずに配置される。

【0009】

各層の導電層１０は、ワード線コンタクト領域とメモリセル領域とに跨がるように、複数の導電層１０の積層方向（ｚ方向）と交差する第１方向（ｙ方向）に延びる板状の層である。図１の例では、各導電層１０は紙面奥に向かって板状に延びる場合を示している。また、図１の例では、メモリセル領域について示している。以下、各図において、ワード線コンタクト領域の図示は省略している。図１の例では、半導体基板２００上に、まず絶縁層１２が配置され、最上層の導電層１０上は絶縁膜１９で覆われる。各層の導電層１０は、板状の導電層１０の長手方向である第１方向に直交する方向（ｘ方向）について、開口部１５０，１５２（溝）により隣接する導電層１０と分離される。図１の例では、開口部１５０，１５２が形成された状態が示されているが、かかる開口部１５０，１５２には、側壁に絶縁スペーサを有する図示しない導電体が配置されて半導体記憶装置が構成される。或いは、開口部１５０，１５２が絶縁体によって埋め込まれても構わない。

【0010】

また、メモリセル領域内で、複数の導電層１０と複数の絶縁層１２との積層体を積層方向に貫通する柱状のチャネルボディ２１が配置される。チャネルボディ２１の材料として、半導体材料が用いられる。そして、メモリセル領域内で、各導電層１０と、チャネルボディ２１の間に、電荷蓄積膜を含むメモリ膜２０が配置される。メモリ膜２０は、チャネルボディ２１側面全体を取り囲むように、複数の導電層１０と複数の絶縁層１２との積層体を積層方向に貫通する筒状に配置される。ワード線となる導電層１０と、メモリ膜２０と、メモリ膜２０に囲まれるチャネルボディ２１と、の組合せによって、１つのメモリセルを構成する。同じチャネルボディ２１とメモリ膜２０が貫通する各層の導電層１０におけるメモリセルを繋げた複数のメモリセルにより１つのＮＡＮＤストリングを構成する。また、１層の導電層１０には、複数のチャネルボディ２１と、各チャネルボディ２１を取り囲むメモリ膜２０とが配置される。図１の例では、ワード線の幅方向にチャネルボディ２１とメモリ膜２０とによる４つのメモリセルが並ぶ場合が示されている。

【0011】

各チャネルボディ２１の一端は、例えば、積層体より上層で、図示しないそれぞれ別のビット線コンタクト及びビット線に接続される。各チャネルボディ２１の他端は、例えば、積層体より下層で、図示しない共通のソース線に接続される。なお、柱状の各チャネルボディ２１は、半導体材料を用いて底部を有する筒状の構造が形成され、その内部に絶縁材料を用いたコア部が配置されたものであっても良い。

【0012】

図２は、第１の実施形態における各層の導電層の構成の一例を示す上面図である。図２において、各層の複数の導電層１０ａ，１０ｂ，１０ｃ，１０ｄは、紙面上方（ｙ方向）に向かって板状に延びる。各層の複数の導電層１０ａ，１０ｂ，１０ｃ，１０ｄの各々には、複数のチャネルボディ２１とメモリ膜２０とによる複数のメモリセルが配置される。図２の例では、各導電層１０に、複数のチャネルボディ２１とメモリ膜２０（メモリセル）が千鳥格子状に配置される場合を示している。
第１の実施形態において、互いに離間して積層され、積層方向（ｚ方向）と交差する第１方向（ｙ方向）に延びる板状の複数の導電層１０は、第１方向（ｙ方向）に延びる両側面の一方が他方よりも表面粗さが大きくなるように形成される。図２の例では、各層のｘ方向に並ぶ複数の導電層１０ａ，１０ｂ，１０ｃ，１０ｄの一方の側面１３は、他方の側面１１よりも表面粗さが大きくなるように形成される場合を示している。また、各層のｘ方向に並ぶ複数の導電層１０ａ，１０ｂ，１０ｃ，１０ｄにおいて、隣接する導電層１０同士は、表面粗さが大きい側面１３同士、或いは表面粗さが小さい側面１１同士が対向するように並ぶ。例えば、ワード線ＷＬａとなる導電層１０ａとワード線ＷＬｂとなる導電層１０ｂでは、表面粗さが大きい側面１３同士（側面１３ａ，１３ｂ）が対向する。１つ隣の導電層１０ｂとワード線ＷＬｃとなる導電層１０ｃでは、表面粗さが小さい側面１１同士（側面１１ｂ，１１ｃ）が対向する。さらに１つ隣の導電層１０ｃとワード線ＷＬｄとなる導電層１０ｄでは、表面粗さが大きい側面１３同士（側面１３ｃ，１３ｄ）が対向する。以降、対向する面同士が側面１１同士の場合と側面１３同士の場合とが交互に繰り返される。

【0013】

図３は、第１の実施形態における１つのワード線の一例の拡大上面図である。図３において、複数のメモリ膜２０（及びチャネルボディ２１）が千鳥格子に配置された各導電層１０の一方の側面１３は、複数のメモリ膜２０（及びチャネルボディ２１）の導電層１０が延びる第１方向（ｙ方向）に沿った配置ピッチＰの２倍の周期（２Ｐ）で凹凸を繰り返す。なお、複数のメモリ膜２０（及びチャネルボディ２１）の配置の仕方は、千鳥格子に限るものではない。

【0014】

図４は、第１の実施形態における１つのワード線の他の一例の拡大上面図である。図４では、各導電層１０に複数のメモリ膜２０（及びチャネルボディ２１）が正方格子に配置された場合を示している。このように、複数のメモリ膜２０（及びチャネルボディ２１）が正方格子に配置されても良い。複数のメモリ膜２０（及びチャネルボディ２１）が正方格子に配置された各導電層１０の一方の側面１３は、複数のメモリ膜２０（及びチャネルボディ２１）の導電層１０が延びる第１方向（ｙ方向）に沿った配置ピッチＰと同様の周期（１Ｐ）で凹凸を繰り返す。

【0015】

図５は、第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図５において、第１の実施形態における半導体装置の製造方法では、積層膜形成工程（Ｓ１０２）と、メモリ膜形成工程（Ｓ１０４）と、チャネル膜形成工程（Ｓ１０６）と、絶縁膜形成工程（Ｓ１０８）と、溝形成工程（Ｓ１１０）と、導電膜形成工程（Ｓ１１２）と、成長阻害膜形成工程（Ｓ１１４）と、レジストパターン形成工程（Ｓ１１６）と、エッチング工程（Ｓ１１８）と、置換（リプレース）工程（Ｓ１２０）と、エッチング工程（Ｓ１２２）と、いう一連の工程を実施する。

【0016】

図６は、第１の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図６では、図５の積層膜形成工程（Ｓ１０２）を示している。それ以降の工程は後述する。

【0017】

図６において、積層膜形成工程（Ｓ１０２）として、まず、半導体基板２００上に、例えば、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ）法若しくは化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を用いて、絶縁層１２と犠牲膜層３０とを交互に積層する。図６の例では、まず、半導体基板２００上に絶縁層１２を形成した後、犠牲膜層３０と絶縁層１２とを交互に積層する場合を示している。かかる工程により、複数の犠牲膜層３０の各層の犠牲膜層３０と、複数の絶縁層１２の各層の絶縁層１２とが交互に積層された積層膜（積層体）が形成される。犠牲膜層３０に用いる犠牲膜として、例えば、シリコン窒化膜（ＳｉＮ膜）を用いると好適である。また、絶縁層１２に用いる絶縁膜として、例えば、シリコン酸化膜（ＳｉＯ_２膜）を用いると好適である。また、半導体基板２００として、例えば、直径３００ミリのシリコンウェハが用いられる。なお、犠牲膜層３０と絶縁層１２とが交互に積層される半導体基板上或いは半導体基板内には、図示しないその他の絶縁膜、配線、コンタクト及び／或いはトランジスタ等の半導体素子が形成されていても構わない。

【0018】

図７は、第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。図７では、図５のメモリ膜形成工程（Ｓ１０４）と、チャネル膜形成工程（Ｓ１０６）と、を示している。それ以降の工程は後述する。

【0019】

図７において、メモリ膜形成工程（Ｓ１０４）として、まず、積層膜の最上層の例えば犠牲膜層３０上から積層膜を貫通する例えば断面円形の複数の開口部（メモリホール）を形成する。

【0020】

具体的には、図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て犠牲膜層３０の上にレジスト膜が形成された状態に対し、露出した犠牲膜層３０とその下層に位置する犠牲膜層３０と絶縁層１２との積層膜を異方性エッチング法により除去することで、犠牲膜層３０の表面に対し、略垂直にメモリホールを形成することができる。例えば、一例として、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法によりメモリホールを形成すればよい。なお、第１の実施形態では、犠牲膜層３０と絶縁層１２とのうち、犠牲膜層３０が露出面になるように積層体を形成しているが、これに限るものではない。絶縁層１２が露出面になるように積層体を形成しても好適である。

【0021】

そして、形成された各メモリホール内にそれぞれメモリ膜２０を形成する。

【0022】

図８は、第１の実施形態におけるメモリセル領域の構成の一例を示す断面図である。図８では、犠牲膜層３０が導電層１０に置換された後の状態を示している。メモリ膜２０は、ブロック絶縁膜２８と、電荷蓄積膜２６と、トンネル絶縁膜２４と、を有する。言い換えれば、メモリ膜２０は、電荷蓄積膜２６と複数の導電層１０との間に、積層方向に延びるように配置されたブロック絶縁膜２８を有する。以下、具体的に、内部工程を説明する。

【0023】

ブロック膜形成工程として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各メモリホールの側壁面に沿ってブロック絶縁膜２８を形成する。ブロック絶縁膜２８は、電荷蓄積膜２６と導電層１０との間に電荷が流れることを抑制する膜である。ブロック絶縁膜２８の材料として、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）、或いはＳｉＯ_２膜を用いると好適である。これにより、メモリ膜２０の一部として、メモリホールの側壁面に沿って筒状に配置されたブロック絶縁膜２８が形成できる。

【0024】

次に、電荷蓄積膜形成工程として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各メモリホール内のブロック絶縁膜２８の側壁面に沿って電荷蓄積膜２６を形成する。電荷蓄積膜２６は、電荷を蓄積することが出来る材料を含む膜である。電荷蓄積膜２６の材料として、例えば、ＳｉＮを用いると好適である。これにより、メモリ膜２０の一部として、ブロック絶縁膜２８の内側壁面に沿って筒状に配置された電荷蓄積膜２６が形成できる。

【0025】

次に、トンネル絶縁膜形成工程として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各メモリホール内の電荷蓄積膜２６の側壁面に沿ってトンネル絶縁膜２４を形成する。トンネル絶縁膜２４は、絶縁性であるが、所定の電圧の印加により電流を流す絶縁膜である。トンネル絶縁膜２４の材料として、例えば、ＳｉＯ_２を用いると好適である。これにより、メモリ膜２０の一部として、電荷蓄積膜２６の内側壁面に沿って筒状に配置されたトンネル絶縁膜２４が形成できる。

【0026】

次に、チャネル膜形成工程（Ｓ１０６）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、各メモリホール内のトンネル絶縁膜２４の内側壁面に沿って柱状にチャネルボディ２１となるチャネル膜を形成する。チャネル膜の材料として、半導体材料が用いられる。例えば不純物がドーピングされたシリコン（Ｓｉ）を用いると好適である。これにより、トンネル絶縁膜２４の内側壁面全周に沿って柱状にチャネルボディ２１が形成できる。

【0027】

図９は、第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。図９では、図５の絶縁膜形成工程（Ｓ１０８）を示している。それ以降の工程は後述する。

【0028】

図９において、絶縁膜形成工程（Ｓ１０８）として、例えば、ＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法を用いて、メモリ膜２０とチャネルボディ２１が形成された積層体上に絶縁膜１９を形成する。絶縁膜１９の材料として、例えば、ＳｉＯ_２を用いると好適である。

【0029】

図１０は、第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。図１０では、図５の溝形成工程（Ｓ１１０）を示している。それ以降の工程は後述する。

【0030】

図１０において、溝形成工程（Ｓ１１０）として、各層に複数のワード線を形成するべくワード線同士の間を分離するための複数の開口部１５０，１５２（溝）を形成する。複数の開口部１５０，１５２は、ワード線が延びる第１方向（ｙ方向）にワード線と並行して延びる溝となる。そして、２つの開口部１５０，１５２間の幅が、ワード線が延びる第１方向（ｙ方向）と直交する方向（ｘ方向）の各ワード線の幅となる。ここでは、開口部１５０と開口部１５２が交互に繰り返し形成される。但し、各開口部１５０，１５２は、同じ幅の溝で構わない。

【0031】

具体的には、図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て絶縁膜１９上にレジスト膜が形成された状態に対し、露出した絶縁膜１９とその下層に位置する犠牲膜層３０と絶縁層１２との積層膜を異方性エッチング法により除去することで、絶縁膜１９の表面に対し、略垂直に開口溝を形成することができる。例えば、一例として、反応性イオンエッチング法により複数の開口部１５０，１５２を形成すればよい。

【0032】

図１１は、第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。図１１では、図５の導電膜形成工程（Ｓ１１２）を示している。それ以降の工程は後述する。

【0033】

図１１において、導電膜形成工程（Ｓ１１２）として、少なくとも複数の開口部１５０，１５２の側壁にワード線として用いる材料と同じ材料を用いた導電膜３２を形成する。導電膜３２の材料として、例えば、タングステン（Ｗ）を用いる。具体的には、例えば、ＣＶＤ法を用いて、絶縁膜１９上と、複数の開口部１５０，１５２の側壁及び底面上とに導電膜３２を形成する。

【0034】

図１２は、第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。図１２では、図５の成長阻害膜形成工程（Ｓ１１４）を示している。それ以降の工程は後述する。

【0035】

図１２において、成長阻害膜形成工程（Ｓ１１４）として、少なくとも複数の開口部１５０，１５２の側壁に、後述する置換（リプレース）工程（Ｓ１２０）時に導電膜３２の成長を阻害する成長阻害膜３４を形成する。成長阻害膜３４の材料として、例えば、ＳｉＯ_２を用いる。具体的には、例えば、ＣＶＤ法を用いて、複数の開口部１５０，１５２の側壁及び底面を含む導電膜３２上に成長阻害膜３４を形成する。成長阻害膜３４は、後に除去するので除去時間の短縮の観点から複数の開口部１５０，１５２を完全に埋め込まないように膜厚を調整すると好適である。

【0036】

図１３は、第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。図１３では、図５のレジストパターン形成工程（Ｓ１１６）を示している。それ以降の工程は後述する。

【0037】

図１３において、レジストパターン形成工程（Ｓ１１６）として、まず、複数の開口部１５０，１５２上方が覆われるように、成長阻害膜３４上にレジスト膜を形成する。そして、交互に並ぶ開口部１５０，１５２のうち、開口部１５２上が覆われたまま、開口部１５０が露出するように、レジストパターン３６を形成する。言い換えれば、ｘ方向に連続して並ぶ複数の溝（開口部１５０，１５２）を１つ置きに覆うようにレジストパターン３６を形成する。

【0038】

具体的には、図示していないレジスト塗布工程を経て、開口部１５２がラインパターンの略中心位置に、そして開口部１５０がスペースパターンの略中心位置になるように、１：１のラインアンドスペースパターンをレジスト膜に露光するリソグラフィ工程によりレジストパターン３６を形成する。

【0039】

図１４は、第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。図１４では、図５のエッチング工程（Ｓ１１８）を示している。それ以降の工程は後述する。

【0040】

図１４において、エッチング工程（Ｓ１１８）として、レジストパターン３６をマスクにして、露出された成長阻害膜３４をエッチングにより除去し、これにより露出された導電膜３２をエッチングにより除去する。その結果、図１４に示すように、隣接する開口部１５０，１５２のうち、開口部１５０では積層された各層の犠牲膜層３０を側壁に露出させることができる一方で、隣接する開口部１５２では側壁に導電膜３２の壁を残し、導電膜３２を成長阻害膜３４で覆った状態にできる。残ったレジストパターン３６は、導電膜３２をエッチングにより除去した後にアッシングにより除去すればよい。或いはレジストパターン３６を残したままでも構わない。或いは導電膜３２をエッチングする際に一緒に除去されても構わない。

【0041】

図１５は、第１の実施形態における半導体装置の製造方法の工程の他の一部を示す断面図である。図１５では、図５の置換（リプレース）工程（Ｓ１２０）を示している。それ以降の工程は後述する。

【0042】

図１５において、置換（リプレース）工程（Ｓ１２０）として、積層された犠牲膜層３０を導電層１０に置換する。具体的には、以下のように実施する。まず、ウェットエッチング法（例えばホットリン酸処理）により、置換用溝となる開口部１５０を介して、各層の犠牲膜層３０をエッチングにより除去する。これにより、各層の絶縁層１２間に空間が形成される。メモリセル領域では、各層の絶縁層１２と交差して積層方向に延びるメモリ膜２０とチャネルボディ２１とが支持部材（ピラー）となって、崩れないように各層の絶縁層１２を支持することができる。

【0043】

そして、ＣＶＤ法を用いて、置換用溝となる開口部１５０を介して、ＣＶＤ法を用いて、かかる各層の絶縁層１２間の空間内にワード線となる導電性材料を埋め込み、導電層１０を形成する。第１の実施形態では導電層１０と絶縁層１２間にバリアメタル膜を配置せずに隣接する導電層１０と絶縁層１２を接触させる。また、導電層１０の導電性材料として、Ｗを用いると好適である。

【0044】

図１６は、第１の実施形態の比較例における積層膜の断面を説明するための図である。図１６（ａ）では、開口部１５０，１５２の両方を置換用溝として導電性材料を埋め込んだ積層断面の一例を示している。比較例では、Ｗ膜が存在しない状態から絶縁層１２上にＷ膜を成長させることで導電層１０を形成する。或いは、Ｗ膜が存在しない状態から図示しないバリアメタル膜上にＷ膜を成長させることでＷ膜の導電層１０を形成する。その結果、図１６（ａ）に示すように、導電層１０内にボイド１７が形成されてしまう場合がある。例えば、図１６（ｂ）に示すように、メモリ膜２０同士の間の領域にボイド１７が形成され易い。
具体的には、メモリホールの加工特性に起因して、メモリ膜２０及びチャネルボディ２１により構成される柱状の構造は上層側では太く、下層側では細くなる傾向がある。これにより、犠牲膜層３０が除去された状態では、図１６（ｃ）に示すように上層側ではメモリ膜２０同士間の距離が短い。そのため、隣接する２層の絶縁層１２間の距離よりもメモリ膜２０同士間の距離が短くなる。その結果、空間全体が導電性材料で完全に埋め込まれる前にメモリ膜２０同士間が導電性材料で繋がりボイドを残したまま閉塞してしまう。また、図１６（ｄ）に示すように下層側ではメモリ膜２０同士間の隙間が長い。そのため、隣接する２層の絶縁層１２間の距離よりもメモリ膜２０同士間の距離が長くなる。その結果、空間全体が導電性材料で完全に埋め込まれる前に隣接する２層の絶縁層１２間が導電性材料で繋がりボイドを残したまま閉塞してしまう。

【0045】

図１７は、第１の実施形態における積層膜の断面を説明するための図である。図１７（ａ）では、交互に形成された開口部１５０，１５２のうち開口部１５２の側壁に導電膜３２の壁を配置した状態で、開口部１５０を置換用溝として導電性材料を埋め込んだ積層断面の一例を示している。図１７（ｂ）は、導電層の成長の仕方を示す１つの導電層面の上面図である。図１７（ａ）及び図１７（ｂ）に示すように、第１の実施形態では、ワード線の幅方向の両端のうち一方端に導電膜３２の壁を配置している。

【0046】

ここで、比較例のように絶縁層１２上にＷ膜を成長させる場合、膜付きが悪いためインキュベーションタイムが長くなる。これに対して、第１の実施形態では、同じＷ膜の導電膜３２上にＷ膜を成長させるので、比較例のような絶縁層１２上にＷ膜を成長させる場合に比べて、インキュベーションタイムを短くできる。これにより、第１の実施形態では、一方端の導電膜３２を起点にして他端側の開口部１５０側に向かう方向に導電層１０となるＷ膜を選択成長させることができる。その結果、図１７（ｃ）に示すように、各層の複数の導電層１０をボイドレスに形成できる。

【0047】

そして、エッチング工程（Ｓ１２２）として、開口部１５２内に残った成長阻害膜３４と導電膜３２とを順にエッチングにより除去する。ここで、置換（リプレース）工程（Ｓ１２０）においてＷ膜の成長が開口部１５０内まで進行した場合に、開口部１５０の側壁において複数の導電層１０間の短絡を生じさせないように、開口部１５０内の余剰のＷ膜が同時に除去されても良い。その結果、図１に示す断面を有する半導体装置を形成できる。

【0048】

また、第１の実施形態では、図２に示すように、置換（リプレース）工程（Ｓ１２０）において導電膜３２が配置されていた開口部１５２側では、ワード線となる導電層１０の幅方向の側面が略平面の状態となり、開放端となっていた開口部１５０側では、ワード線の幅方向の側面に凹凸が形成される。よって、上述したように、ワード線の両側面の一方が他方よりも表面粗さが大きくなるように形成される。なお、開口部１５０内まで成長した余剰のＷ膜がエッチングされる場合であっても、開口部１５０側の側面の凹凸は、小さくなることはあっても完全には消失せずに残存する。また、図２に示すように、各層に並ぶ複数のワード線では、表面粗さが大きい側面１３同士が隣接すると共に、表面粗さが小さい側面１１同士が隣接するように形成される。言い換えれば、表面粗さが大きい側面１３と表面粗さが小さい側面１１の配置位置が交互に入れ替わるように配列された複数のワード線が各層に配置される。

【0049】

ここで、積層された複数の導電層１０のうちの上層側の導電層は、ＮＡＮＤストリングのドレイン側の選択ゲートとして使用されることがある。そして、ドレイン側の選択ゲートとして使用される導電層１０は、隣接する開口部１５０，１５２間で、幅方向（ｘ方向）に２つ以上の導電層１０に分断される場合がある。かかる場合、導電層１０を幅方向（ｘ方向）に２つ以上の領域に分断するための分断層ＳＨＥが、ドレイン側の選択ゲートとして使用する上層側の導電層１０を貫通するように形成される。

【0050】

図１８は、第１の実施形態の比較例における選択ゲートの分断層を配置した積層膜の断面の一例を説明するための図である。図１９は、第１の実施形態における選択ゲートの分断層を配置した積層膜の断面の一例を説明するための図である。図１８及び図１９の例では、上層側の２層の導電層１０を選択ゲートとして用いる場合を示している。例えば、図１８及び図１９において、選択ゲートとして使用する上層側の導電層１０以外の各導電層１０を、ｘ方向に並ぶ８つのメモリ膜２０が貫通している。そして、上層側の導電層１０をｘ方向に４つずつのメモリ膜２０を有する２つの選択ゲートに分断している。
開口部１５０，１５２の両方を置換用溝として用いて導電性材料を埋め込む比較例では、置換（リプレース）工程（Ｓ１２０）よりも先に分断層３７が形成される。そして、図１８に示すように、置換（リプレース）工程（Ｓ１２０）では、分断層３７の両側の開口部１５０，１５２を介して犠牲膜層の除去とＷ膜の成膜が行われる。これに対して、第１の実施形態では、開口部１５０，１５２のうち、開口部１５２側に導電膜３２による壁が形成されているので、置換（リプレース）工程（Ｓ１２０）よりも先に分断層３７を形成してしまうと、分断層３７と導電膜３２との間の領域は閉じた領域になってしまうので犠牲膜層からＷ膜への置換が困難となる。そのため、第１の実施形態では、図１９に示すように、置換（リプレース）工程（Ｓ１２０）よりも後に分断層３７を形成する。これにより、隣接する開口部１５０，１５２間の導電層１０を２つの選択ゲートに分断できる。分断層３７の材料として、例えば、ＳｉＯ_２を用いる。

【0051】

以上のように第１の実施形態によれば、３次元ＮＡＮＤ型フラッシュメモリ装置のワード線となる導電層に生じるボイドを低減或いは回避できる。

【0052】

以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。

【0053】

また、各膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。

【0054】

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及びその製造方法は、本発明の範囲に包含される。

【0055】

また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。

【符号の説明】

【0056】

１０ 導電層、１１，１３ 側面、１２ 絶縁層、２０ メモリ膜、２１ チャネルボディ、２４ トンネル絶縁膜、２６ 電荷蓄積膜、２８ ブロック絶縁膜、３２ 導電膜、１５０，１５２ 開口部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】