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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022118667
(43)【公開日】2022-08-15
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H01L 27/11582 20170101AFI20220805BHJP
H01L 27/11556 20170101ALI20220805BHJP
H01L 27/11548 20170101ALI20220805BHJP
H01L 27/11575 20170101ALI20220805BHJP
H01L 21/336 20060101ALI20220805BHJP
【ＦＩ】
H01L27/11582
H01L27/11556
H01L27/11548
H01L27/11575
H01L29/78 371
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2021015362
(22)【出願日】2021-02-02
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】竹中 博幸
(72)【発明者】
【氏名】千葉 明彦
(72)【発明者】
【氏名】東辻 哲平
(72)【発明者】
【氏名】櫻井 清史
(72)【発明者】
【氏名】中佐 広章
(72)【発明者】
【氏名】馬込 陽一
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA09
5F083GA10
5F083GA27
5F083JA03
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083JA56
5F083KA01
5F083KA05
5F083MA06
5F083MA16
5F083MA19
5F083PR41
5F101BA02
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH21
(57)【要約】
【課題】高集積化の容易な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１半導体基板と、第２半導体基板と、第１半導体基板と第２半導体基板との間に設けられた第１メモリセル及び第２メモリセルと、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、第１半導体基板に設けられ第１ワード線に電気的に接続された第１トランジスタと、第２半導体基板に設けられ第２ワード線に電気的に接続された第２トランジスタと、を備える。
【選択図】図２６
【解決手段】半導体記憶装置は、第１半導体基板と、第２半導体基板と、第１半導体基板と第２半導体基板との間に設けられた第１メモリセル及び第２メモリセルと、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、第１半導体基板に設けられ第１ワード線に電気的に接続された第１トランジスタと、第２半導体基板に設けられ第２ワード線に電気的に接続された第２トランジスタと、を備える。
【選択図】図２６
【特許請求の範囲】
【請求項1】
第１半導体基板と、
第２半導体基板と、
前記第１半導体基板と、前記第２半導体基板と、の間に設けられた第１メモリセル及び第２メモリセルと、
前記第１メモリセルに接続された第１ワード線と、
前記第２メモリセルに接続された第２ワード線と、
前記第１半導体基板に設けられ、前記第１ワード線に電気的に接続された第１トランジスタと、
前記第２半導体基板に設けられ、前記第２ワード線に電気的に接続された第２トランジスタと
を備える半導体記憶装置。
第２半導体基板と、
前記第１半導体基板と、前記第２半導体基板と、の間に設けられた第１メモリセル及び第２メモリセルと、
前記第１メモリセルに接続された第１ワード線と、
前記第２メモリセルに接続された第２ワード線と、
前記第１半導体基板に設けられ、前記第１ワード線に電気的に接続された第１トランジスタと、
前記第２半導体基板に設けられ、前記第２ワード線に電気的に接続された第２トランジスタと
を備える半導体記憶装置。
【請求項2】
第１チップ及び第２チップを備え、
前記第１チップは、
前記第１半導体基板と、
前記第１メモリセル及び前記第２メモリセルと、
前記第１ワード線と、
前記第２ワード線と、
前記第１トランジスタと、
前記第２ワード線に電気的に接続された第１貼合電極と
を備え、
前記第２チップは、
前記第２半導体基板と、
前記第２トランジスタと、
前記第２トランジスタに電気的に接続された第２貼合電極と
を備え、
前記第２チップは、前記第１貼合電極及び前記第２貼合電極を介して、前記第１チップに貼合されている
請求項１記載の半導体記憶装置。
前記第１チップは、
前記第１半導体基板と、
前記第１メモリセル及び前記第２メモリセルと、
前記第１ワード線と、
前記第２ワード線と、
前記第１トランジスタと、
前記第２ワード線に電気的に接続された第１貼合電極と
を備え、
前記第２チップは、
前記第２半導体基板と、
前記第２トランジスタと、
前記第２トランジスタに電気的に接続された第２貼合電極と
を備え、
前記第２チップは、前記第１貼合電極及び前記第２貼合電極を介して、前記第１チップに貼合されている
請求項１記載の半導体記憶装置。
【請求項3】
前記第１半導体基板は、前記第１トランジスタの一部として機能する第１アクティブ領域を備え、
前記第２半導体基板は、前記第２トランジスタの一部として機能する第２アクティブ領域を備え、
前記第１ワード線の延伸方向を第１方向とし、
前記第１アクティブ領域の前記第１方向における幅を第１の幅とし、
前記第２アクティブ領域の前記第１方向における幅を第２の幅とすると、
前記第１の幅は、前記第２の幅よりも大きい
請求項１又は２記載の半導体記憶装置。
前記第２半導体基板は、前記第２トランジスタの一部として機能する第２アクティブ領域を備え、
前記第１ワード線の延伸方向を第１方向とし、
前記第１アクティブ領域の前記第１方向における幅を第１の幅とし、
前記第２アクティブ領域の前記第１方向における幅を第２の幅とすると、
前記第１の幅は、前記第２の幅よりも大きい
請求項１又は２記載の半導体記憶装置。
【請求項4】
第１チップ、第２チップ及び第３チップを備え、
前記第１チップは、
前記第１メモリセル及び前記第２メモリセルと、
前記第１ワード線と、
前記第２ワード線と、
前記第１ワード線に電気的に接続された第１貼合電極と、
前記第２ワード線に電気的に接続された第２貼合電極と
を備え、
前記第２チップは、
前記第１半導体基板と、
前記第１トランジスタと、
前記第１トランジスタに電気的に接続された第３貼合電極と
を備え、
前記第３チップは、
前記第２半導体基板と、
前記第２トランジスタと、
前記第２トランジスタに電気的に接続された第４貼合電極と
を備え、
前記第２チップは、前記第１貼合電極及び前記第３貼合電極を介して、前記第１チップに貼合され、
前記第３チップは、前記第２貼合電極及び前記第４貼合電極を介して、前記第１チップに貼合されている
請求項１記載の半導体記憶装置。
前記第１チップは、
前記第１メモリセル及び前記第２メモリセルと、
前記第１ワード線と、
前記第２ワード線と、
前記第１ワード線に電気的に接続された第１貼合電極と、
前記第２ワード線に電気的に接続された第２貼合電極と
を備え、
前記第２チップは、
前記第１半導体基板と、
前記第１トランジスタと、
前記第１トランジスタに電気的に接続された第３貼合電極と
を備え、
前記第３チップは、
前記第２半導体基板と、
前記第２トランジスタと、
前記第２トランジスタに電気的に接続された第４貼合電極と
を備え、
前記第２チップは、前記第１貼合電極及び前記第３貼合電極を介して、前記第１チップに貼合され、
前記第３チップは、前記第２貼合電極及び前記第４貼合電極を介して、前記第１チップに貼合されている
請求項１記載の半導体記憶装置。
【請求項5】
前記第１半導体基板の表面と交差する第２方向に延伸する第１コンタクトを備え、
前記第１ワード線及び前記第２ワード線は、前記第２方向に並び、
前記第１コンタクトの前記第２方向における一端は、前記第１ワード線及び前記第２ワード線よりも前記第１半導体基板に近く、
前記第１コンタクトの前記第２方向における他端は、前記第１ワード線及び前記第２ワード線よりも前記第２半導体基板に近く、
前記第１ワード線は、前記第１コンタクトを介して、前記第１トランジスタに電気的に接続されている
請求項１～４のいずれか１項記載の半導体記憶装置。
前記第１ワード線及び前記第２ワード線は、前記第２方向に並び、
前記第１コンタクトの前記第２方向における一端は、前記第１ワード線及び前記第２ワード線よりも前記第１半導体基板に近く、
前記第１コンタクトの前記第２方向における他端は、前記第１ワード線及び前記第２ワード線よりも前記第２半導体基板に近く、
前記第１ワード線は、前記第１コンタクトを介して、前記第１トランジスタに電気的に接続されている
請求項１～４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
第１半導体基板と、第２半導体基板と、これらの間に設けられた第１メモリセル及び第２メモリセルと、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、第１ワード線に電気的に接続された第１トランジスタと、第２ワード線に電気的に接続された第２トランジスタと、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－０２６５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
高集積化の容易な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１半導体基板と、第２半導体基板と、第１半導体基板と第２半導体基板との間に設けられた第１メモリセル及び第２メモリセルと、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、第１半導体基板に設けられ第１ワード線に電気的に接続された第１トランジスタと、第２半導体基板に設けられ第２ワード線に電気的に接続された第２トランジスタと、を備える。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
【図2】同メモリシステム１０の構成例を示す模式的な側面図である。
【図3】同構成例を示す模式的な平面図である。
【図4】メモリダイＭＤの構成を示す模式的なブロック図である。
【図5】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図6】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図7】メモリダイＭＤの構成例を示す模式的な分解斜視図である。
【図8】メモリダイＭＤの構成例を示す模式的な分解斜視図である。
【図9】チップＣＭの模式的な断面図である。
【図11】チップＣＭの模式的な下面図である。
【図16】チップＣＰの模式的な断面図である。
【図17】メモリダイＭＤの構成を示す模式的な断面図である。
【図18】チップＣＭのメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２における構成を示す模式的な下面図である。
【図19】チップＣＭのトランジスタ層ＬＴＲにおける構成を示す模式的な下面図である。
【図20】チップＣＰの構成を示す模式的な平面図である。
【図21】チップＣＭのトランジスタ層ＬＴＲの模式的な下面図である。
【図22】チップＣＰの一部の構成を示す模式的な平面図である。
【図23】第２実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
【図24】第３実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
【図25】第４実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
【図26】その他の実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
【図27】その他の実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書においては、半導体基板の上面に対して平行な所定の方向をＸ方向、半導体基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、半導体基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0013】
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
【0014】
また、本明細書において「上」や「下」等の表現を使用した場合、例えば、メモリダイに含まれる２枚の半導体基板のうち、ボンディングパッド電極が設けられた方を上側の半導体基板とし、ボンディングパッド電極が設けられていない方を下側の半導体基板としても良い。更に、メモリダイに含まれる構成について言及する場合には、例えば、上記Ｚ方向に沿って上側の半導体基板に近づく向きを上と、Ｚ方向に沿って下側の半導体基板に近付く向きを下と呼んでも良い。また、ある構成について下面や下端と言う場合には、この構成の下側の半導体基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の上側の半導体基板側の面や端部を意味する事としても良い。また、Ｘ方向又はＹ方向と交差する面を側面等と呼んでも良い。
【0015】
【0016】
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、複数のメモリダイＭＤと、コントローラダイＣＤと、を備える。メモリダイＭＤは、ユーザデータを記憶する。コントローラダイＣＤは、複数のメモリダイＭＤ及びホストコンピュータ２０に接続される。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備える。コントローラダイＣＤは、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
【0017】
【0018】
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、複数のメモリダイＭＤと、コントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられる。実装基板ＭＳＢの上面のうち、Ｙ方向の端部以外の領域は、接着剤等を介してメモリダイＭＤの下面に接着される。複数のメモリダイＭＤは、実装基板ＭＳＢに積層される。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられる。メモリダイＭＤの上面のうち、Ｙ方向の端部以外の領域は、接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着される。コントローラダイＣＤは、メモリダイＭＤに積層される。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられる。
【0019】
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のボンディングパッド電極ＰＸを備える。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のボンディングパッド電極ＰＸは、それぞれ、ボンディングワイヤＢを介してお互いに接続される。
【0020】
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層される。また、メモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢによって接続される。また、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれても良い。
【0021】
【0022】
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含む。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含む。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0023】
図４に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
【0024】
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0025】
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、ソース側選択トランジスタＳＴＳｂと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
【0026】
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0027】
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳｂは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0028】
［電圧生成回路ＶＧの回路構成］
電圧生成回路ＶＧ（図４）は、例えば、降圧回路及び昇圧回路を含む。降圧回路は、例えばレギュレータ等である。昇圧回路は、例えばチャージポンプ回路等である。これら降圧回路及び昇圧回路は、それぞれ、電源電圧供給線に接続される。電源電圧供給線には、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される。電源電圧供給線は、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸに接続される。電圧生成回路ＶＧは、複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。これら複数通りの動作電圧は、例えば、メモリセルアレイＭＣＡに対する読出動作、書込動作、及び、消去動作に際して、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に供給される。動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
電圧生成回路ＶＧ（図４）は、例えば、降圧回路及び昇圧回路を含む。降圧回路は、例えばレギュレータ等である。昇圧回路は、例えばチャージポンプ回路等である。これら降圧回路及び昇圧回路は、それぞれ、電源電圧供給線に接続される。電源電圧供給線には、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される。電源電圧供給線は、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸに接続される。電圧生成回路ＶＧは、複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。これら複数通りの動作電圧は、例えば、メモリセルアレイＭＣＡに対する読出動作、書込動作、及び、消去動作に際して、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に供給される。動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0029】
［ロウデコーダＲＤの回路構成］
ロウデコーダＲＤは、例えば図６に示す様に、ブロックデコーダＢＬＫＤを備える。
ロウデコーダＲＤは、例えば図６に示す様に、ブロックデコーダＢＬＫＤを備える。
【0030】
ブロックデコーダＢＬＫＤは、複数のブロックデコードユニットｂｌｋｄを備える。複数のブロックデコードユニットｂｌｋｄは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応して設けられる。ブロックデコードユニットｂｌｋｄは、複数のトランジスタＴＢＬＫを備える。複数のトランジスタＴＢＬＫは、メモリブロックＢＬＫ中の複数のワード線ＷＬに対応して設けられる。トランジスタＴＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＢＬＫのドレイン電極は、ワード線ＷＬに接続される。トランジスタＴＢＬＫのソース電極は、配線ＣＧに接続される。配線ＣＧは、ブロックデコーダＢＬＫＤ中の複数のブロックデコードユニットｂｌｋｄに接続される。例えば、配線ＣＧは、ブロックデコーダＢＬＫＤ中の全てのブロックデコードユニットｂｌｋｄに接続されても良い。トランジスタＴＢＬＫのゲート電極は、信号供給線ＢＬＫＳＥＬに接続される。信号供給線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄに対応して複数設けられる。また、信号供給線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄ中の全てのトランジスタＴＢＬＫに接続される。
【0031】
読出動作、書込動作等においては、例えば、アドレスレジスタＡＤＲ（図４）に保持されたアドレスデータＤＡＤＤに含まれるロウアドレスＲＡに対応する一つの信号供給線ＢＬＫＳＥＬが“Ｈ”状態となり、その他の信号供給線ＢＬＫＳＥＬが“Ｌ”状態となる。例えば、一つの信号供給線ＢＬＫＳＥＬに正の大きさを有する所定の駆動電圧が供給され、その他の信号供給線ＢＬＫＳＥＬに接地電圧ＶＳＳ等が供給される。これにより、このロウアドレスＲＡに対応する一つのメモリブロックＢＬＫ中の全てのワード線ＷＬが全ての配線ＣＧと導通する。また、その他のメモリブロックＢＬＫ中の全てのワード線ＷＬがフローティング状態となる。
【0032】
また、ロウデコーダＲＤは、図示しないデコード回路と、図示しないスイッチ回路と、を備える。
【0033】
図示しないデコード回路は、例えば、シーケンサＳＱＣ（図４）からの制御信号に従って順次ロウアドレスＲＡをデコードして、複数の信号供給線ＢＬＫＳＥＬのうちの一つを選択的に“Ｈ”状態とし、残りを“Ｌ”状態とする。スイッチ回路は、デコード回路及びシーケンサＳＱＣの出力信号に応じて、電圧生成回路ＶＧから出力された複数の電圧を所望の配線ＣＧに供給する。
【0034】
［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭ（図４）は、例えば、複数のセンスアンプを備える。センスアンプは、センストランジスタと、データ配線と、ラッチ回路と、電圧転送回路と、を備える。センストランジスタのゲート電極は、ビット線ＢＬに接続されている。センストランジスタのドレイン電極は、データ配線に接続されている。センストランジスタは、ビット線ＢＬの電圧又は電流に応じてＯＮ状態となる。データ配線は、センストランジスタのＯＮ／ＯＦＦ状態に応じて充電又は放電される。ラッチ回路は、データ配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、ラッチ回路にラッチされたデータに応じてビット線ＢＬを２つの電圧供給線のいずれかと導通させる。
センスアンプモジュールＳＡＭ（図４）は、例えば、複数のセンスアンプを備える。センスアンプは、センストランジスタと、データ配線と、ラッチ回路と、電圧転送回路と、を備える。センストランジスタのゲート電極は、ビット線ＢＬに接続されている。センストランジスタのドレイン電極は、データ配線に接続されている。センストランジスタは、ビット線ＢＬの電圧又は電流に応じてＯＮ状態となる。データ配線は、センストランジスタのＯＮ／ＯＦＦ状態に応じて充電又は放電される。ラッチ回路は、データ配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、ラッチ回路にラッチされたデータに応じてビット線ＢＬを２つの電圧供給線のいずれかと導通させる。
【0035】
［キャッシュメモリＣＭの回路構成］
キャッシュメモリＣＭ（図４）は、複数のラッチ回路を備える。複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
キャッシュメモリＣＭ（図４）は、複数のラッチ回路を備える。複数のラッチ回路は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
【0036】
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続される。デコード回路は、アドレスレジスタＡＤＲ（図４）に保持されたアドレスデータＤＡＤＤに含まれるカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢと導通させる。
【0037】
［シーケンサＳＱＣの回路構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。
【0038】
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸによって実現される。
【0039】
［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続される。
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。複数の入力回路、複数の出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続される。
【0040】
データ信号入出力端子ＤＱ０～ＤＱ７、トグル信号入出力端子ＤＱＳ，／ＤＱＳ及び電源電圧ＶＣＣＱが供給される端子は、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
【0041】
［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥは、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸによって実現される。
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥは、例えば、図２、図３を参照して説明したボンディングパッド電極ＰＸによって実現される。
【0042】
［メモリダイＭＤの構造］
図７及び図８は、メモリダイＭＤの構成例を示す模式的な分解斜視図である。尚、図８においては、半導体基板１５０上面の一部の領域において、トランジスタ等の構成が省略されている。この領域には、トランジスタ等の構成が複雑なパターンで配置される場合がある。
図７及び図８は、メモリダイＭＤの構成例を示す模式的な分解斜視図である。尚、図８においては、半導体基板１５０上面の一部の領域において、トランジスタ等の構成が省略されている。この領域には、トランジスタ等の構成が複雑なパターンで配置される場合がある。
【0043】
図７に示す通り、メモリダイＭＤは、チップＣＭと、チップＣＰと、を備える。チップＣＭの上面には、複数のボンディングパッド電極ＰＸが設けられている。また、図８に示す様に、チップＣＭは、半導体基板１００と、半導体基板１００の下面に設けられた複数のトランジスタＴｒと、これらの下方に設けられたメモリセルアレイＭＣＡと、チップＣＭの下面に設けられた複数の第１貼合電極ＰＩ１と、を備える。チップＣＰは、半導体基板１５０と、半導体基板１５０の上面に設けられた複数のトランジスタＴｒと、チップＣＰの上面に設けられた複数の第２貼合電極ＰＩ２と、を備える。チップＣＭ中のメモリセルアレイＭＣＡ及び複数のトランジスタＴｒは、複数の第１貼合電極ＰＩ１及び複数の第２貼合電極ＰＩ２を介して、チップＣＰ中の複数のトランジスタＴｒに電気的に接続されている。チップＣＭ及びチップＣＰに設けられた複数のトランジスタＴｒは、それぞれ、周辺回路ＰＣ（図４）の一部として機能する。
【0044】
以下、チップＣＭ，ＣＰについては、複数の第１貼合電極ＰＩ１又は複数の第２貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。
【0045】
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の第１貼合電極ＰＩ１は、複数の第２貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の第２貼合電極ＰＩ２に貼合可能な位置に配置される。第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。
【0046】
尚、図７の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
【0047】
［チップＣＭの構造］
図９は、チップＣＭの模式的な断面図である。図１０は、図９のＡで示した部分の模式的な拡大図である。図１１は、チップＣＭの模式的な下面図である。図１２は、図１１のＢで示した部分の模式的な拡大図である。図１３は、図１１のＣで示した部分の模式的な拡大図である。図１４は、図１３のＤで示した部分の模式的な拡大図である。図１５は、図１４のＥで示した部分の模式的な拡大図である。尚、図１２においては、一部の領域（後述する第１フックアップ領域ＲＨＵ１）が省略されている。
図９は、チップＣＭの模式的な断面図である。図１０は、図９のＡで示した部分の模式的な拡大図である。図１１は、チップＣＭの模式的な下面図である。図１２は、図１１のＢで示した部分の模式的な拡大図である。図１３は、図１１のＣで示した部分の模式的な拡大図である。図１４は、図１３のＤで示した部分の模式的な拡大図である。図１５は、図１４のＥで示した部分の模式的な拡大図である。尚、図１２においては、一部の領域（後述する第１フックアップ領域ＲＨＵ１）が省略されている。
【0048】
チップＣＭは、例えば図９に示す様に、半導体基板１００の下面に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの下方に設けられた配線層Ｄ０と、配線層Ｄ０の下方に設けられた配線層Ｄ１と、配線層Ｄ１の下方に設けられた配線層Ｄ２と、を備える。また、チップＣＭは、配線層Ｄ２の下方に設けられたメモリセルアレイ層ＬＭＣＡ１と、メモリセルアレイ層ＬＭＣＡ１の下方に設けられたメモリセルアレイ層ＬＭＣＡ２と、メモリセルアレイ層ＬＭＣＡ２の下方に設けられた配線層Ｍ０と、を備える。また、図８に示す様に、チップＣＭは、配線層Ｍ０の下方に設けられた配線層Ｍ１と、配線層Ｍ１の下方に設けられた配線層Ｍ２と、配線層Ｍ２の下方に設けられた配線層Ｍ３と、を備える。
【0049】
例えば図１１に示す様に、半導体基板１００には、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、メモリセルアレイ領域ＲＭＣＡは、Ｘ方向に並ぶ２つのメモリホール領域ＲＭＨを備える。また、これら２つのメモリホール領域ＲＭＨの間には、Ｘ方向に並ぶ２つの第１フックアップ領域ＲＨＵ１と、これらの間に設けられた第２フックアップ領域ＲＨＵ２と、が設けられている。また、半導体基板１００のＹ方向の端部には、周辺領域ＲＰが設けられている。
【0050】
尚、以下の説明において「メモリセルアレイ領域ＲＭＣＡ」、「メモリホール領域ＲＭＨ」、「第１フックアップ領域ＲＨＵ１」、「第２フックアップ領域ＲＨＵ２Ａ」又は「周辺領域ＲＰ」と言った場合には、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２中の領域だけでなく、チップＣＭに含まれる他の階層（半導体基板１００、トランジスタ層ＬＴＲ、及び、配線層Ｄ０，Ｄ１，Ｄ２，Ｍ０，Ｍ１，Ｍ２）中の対応する領域、並びに、チップＣＰに含まれる階層中の対応する領域も含まれるものとする。
【0051】
［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば図９に示す様に、半導体基板１００の表面には、アクティブ領域１００Ａと、酸化シリコン（ＳｉＯ２）等の絶縁領域１００Ｉと、が設けられている。アクティブ領域１００Ａは、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域でも良いし、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域でも良いし、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域でも良い。
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば図９に示す様に、半導体基板１００の表面には、アクティブ領域１００Ａと、酸化シリコン（ＳｉＯ２）等の絶縁領域１００Ｉと、が設けられている。アクティブ領域１００Ａは、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域でも良いし、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域でも良いし、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域でも良い。
【0052】
［トランジスタ層ＬＴＲの構造］
例えば図９に示す様に、半導体基板１００の下面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
例えば図９に示す様に、半導体基板１００の下面には、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
【0053】
半導体基板１００のアクティブ領域１００Ａは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタＣａｐの一方の電極等として機能する。
【0054】
配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタＣａｐの他方の電極等として機能する。
【0055】
コンタクトＣＳは、Ｚ方向に延伸し、上端において半導体基板１００又は電極ｇｃの下面に接続されている。コンタクトＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0056】
［配線層Ｄ０，Ｄ１，Ｄ２の構造］
例えば図９に示す様に、配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線は、メモリセルアレイ層ＬＭＣＡ中の構成、トランジスタ層ＬＴＲ中の構成及び半導体基板１００の少なくとも一つに、電気的に接続される。
例えば図９に示す様に、配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線は、メモリセルアレイ層ＬＭＣＡ中の構成、トランジスタ層ＬＴＲ中の構成及び半導体基板１００の少なくとも一つに、電気的に接続される。
【0057】
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及びタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属膜の積層膜等を含んでいても良い。
【0058】
［メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のメモリホール領域ＲＭＨにおける構造］
例えば図１２に示す様に、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２には、Ｙ方向に並ぶ複数のメモリブロックＢＬＫ（図１２の例では、メモリブロックＢＬＫＡ～メモリブロックＢＬＫＨ）が設けられている。
例えば図１２に示す様に、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２には、Ｙ方向に並ぶ複数のメモリブロックＢＬＫ（図１２の例では、メモリブロックＢＬＫＡ～メモリブロックＢＬＫＨ）が設けられている。
【0059】
尚、以下の説明では、Ｙ方向の一方側（例えば、図１２のＹ方向負側）から数えて、１番目、４ｎＢ（ｎＢは１以上の正の整数）番目及び４ｎＢ＋１番目のメモリブロックＢＬＫを、メモリブロックＢＬＫａと呼ぶ場合がある。図１２には、メモリブロックＢＬＫａとして、メモリブロックＢＬＫＡ，ＢＬＫＤ，ＢＬＫＥ，ＢＬＫＨが例示されている。また、以下の説明では、Ｙ方向の一方側（例えば、図１２のＹ方向負側）から数えて、２番目、３番目、４ｎＢ＋２番目及び４ｎＢ＋３番目のメモリブロックＢＬＫを、メモリブロックＢＬＫｆと呼ぶ場合がある。図１２には、メモリブロックＢＬＫｆとして、メモリブロックＢＬＫＢ，ＢＬＫＣ，ＢＬＫＦ，ＢＬＫＧが例示されている。
【0060】
メモリブロックＢＬＫは、例えば図１４に示す様に、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。また、例えば図１５に示す様に、Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
【0061】
メモリブロックＢＬＫは、例えば図９に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、を備える。また、メモリブロックＢＬＫは、例えば図１０に示す様に、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０を備える。
【0062】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、半導体柱１２０（図９）に対応して設けられた複数の貫通孔を備える。これら複数の貫通孔の内周面は、それぞれ、ゲート絶縁膜１３０を介して半導体柱１２０の外周面と対向する。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１（図１０）が設けられている。
【0063】
導電層１１０の上方には、図９に示す様に、導電層１１１が設けられている。導電層１１１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層が設けられている。
【0064】
導電層１１１の上方には、導電層１１２が設けられている。導電層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層が設けられている。
【0065】
【0066】
導電層１１１は、ソース側選択ゲート線ＳＧＳｂ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳｂのゲート電極として機能する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。
【0067】
また、複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0068】
また、これよりも下方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0069】
また、これよりも下方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥ（図１５）が設けられている。ドレイン側選択ゲート線ＳＧＤとして機能する複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
【0070】
半導体柱１２０は、例えば図１５に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５（図１０）が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
【0071】
半導体柱１２０は、図９に示す様に、メモリセルアレイ層ＬＭＣＡ１に設けられた半導体部１２０Ｕと、メモリセルアレイ層ＬＭＣＡ２に設けられた半導体部１２０Ｌと、を備える。
【0072】
半導体部１２０Ｕは、メモリセルアレイ層ＬＭＣＡ１に設けられた複数の導電層１１０と対向する。半導体部１２０Ｕの上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域が設けられている。この不純物領域は、導電層１１２（図９）に接続される。
【0073】
半導体部１２０Ｌは、メモリセルアレイ層ＬＭＣＡ２に設けられた複数の導電層１１０と対向する。半導体部１２０Ｌの下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域が設けられている。この不純物領域は、コンタクトＣｈ及びコンタクトＶｙを介してビット線ＢＬに接続される。
【0074】
ゲート絶縁膜１３０（図１０）は、半導体柱１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図１０に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。
【0075】
尚、図１０には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0076】
［メモリセルアレイ層ＬＭＣＡ２の第１フックアップ領域ＲＨＵ１における構造］
図１３に示す様に、第１フックアップ領域ＲＨＵ１には、それぞれ、メモリブロックＢＬＫに対応して設けられたコンタクト接続小領域ｒＣＣ１が設けられている。また、第１フックアップ領域ＲＨＵ１には、メモリブロックＢＬＫｆに対応して設けられたコンタクト接続小領域ｒＣ４Ｔが設けられている。
図１３に示す様に、第１フックアップ領域ＲＨＵ１には、それぞれ、メモリブロックＢＬＫに対応して設けられたコンタクト接続小領域ｒＣＣ１が設けられている。また、第１フックアップ領域ＲＨＵ１には、メモリブロックＢＬＫｆに対応して設けられたコンタクト接続小領域ｒＣ４Ｔが設けられている。
【0077】
コンタクト接続小領域ｒＣＣ１には、図１４に示す様に、ドレイン側選択ゲート線ＳＧＤとして機能する複数の導電層１１０のＸ方向における端部が設けられている。また、コンタクト接続小領域ｒＣＣ１には、Ｚ方向から見てマトリクス状に並ぶ複数のコンタクトＣＣが設けられている。これら複数のコンタクトＣＣは、Ｚ方向に延伸し、上端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0078】
Ｘ方向に並ぶ複数のコンタクトＣＣのうち、メモリホール領域ＲＭＨに最も近いものは、下方から数えて１番目の導電層１１０に接続されている。また、メモリホール領域ＲＭＨに２番目に近いものは、下方から数えて２番目の導電層１１０に接続されている。以下同様に、メモリホール領域ＲＭＨにａ（ａは１以上の正の整数）番目に近いものは、下方から数えてａ番目の導電層１１０に接続されている。これら複数のコンタクトＣＣのうちの一部は、配線層Ｍ０中の配線ｍ０等を介して、チップＣＭ又はチップＣＰ中のトランジスタＴｒのドレイン電極に接続されている。
【0079】
また、これら複数のコンタクトＣＣのうち、メモリブロックＢＬＫｆ（図１３）に対応するものは、それぞれ、このメモリブロックＢＬＫｆに対応する上記コンタクト接続小領域ｒＣ４Ｔ中のコンタクトＣ４に接続され、このコンタクトＣ４を介して、チップＣＭの半導体基板１００に設けられたトランジスタＴｒに電気的に接続されている。また、これら複数のコンタクトＣＣのうち、メモリブロックＢＬＫａ（図１３）に対応するものは、それぞれ、このメモリブロックＢＬＫａと隣り合うメモリブロックＢＬＫｆに対応する上記コンタクト接続小領域ｒＣ４Ｔ中のコンタクトＣ４に接続され、このコンタクトＣ４を介して、チップＣＭの半導体基板１００に設けられたトランジスタＴｒに電気的に接続されている。
【0080】
また、例えば図１４に示す様に、第１フックアップ領域ＲＨＵ１には、コンタクトＣＣの近傍に設けられた支持構造ＨＲが設けられている。支持構造ＨＲは、Ｚ方向に延伸し、上端において導電層１１２に接続されている。支持構造ＨＲは、例えば酸化シリコン（ＳｉＯ２）等の絶縁層を含む。
【0081】
コンタクト接続小領域ｒＣ４Ｔには、Ｙ方向に並ぶ２つの絶縁層ＳＴＯが設けられている。これら２つの絶縁層ＳＴＯは、Ｙ方向に並ぶ２つのブロック間絶縁層ＳＴの間に設けられている。また、これら２つの絶縁層ＳＴＯの間には、例えば図９に示す様に、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、Ｚ方向に延伸する複数のコンタクトＣ４と、が設けられている。
【0082】
絶縁層ＳＴＯ（図１４）は、Ｘ方向及びＺ方向に延伸し、上端において導電層１１２に接続されている。絶縁層ＳＴＯは、例えば酸化シリコン（ＳｉＯ２）を含む。
【0083】
絶縁層１１０Ａは、Ｘ方向に延伸する略板状の絶縁層である。絶縁層１１０Ａは、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層を含んでいても良い。Ｚ方向に並ぶ複数の絶縁層１１０Ａの間には、酸化シリコン（ＳｉＯ２）等の絶縁層が設けられている。
【0084】
コンタクトＣ４は、Ｘ方向に複数並んでいる。コンタクトＣ４は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。例えば図９に示す様に、コンタクトＣ４の外周面は、それぞれ絶縁層１１０Ａによって囲われており、絶縁層１１０Ａに接続されている。尚、例えば図９に示す様に、コンタクトＣ４はＺ方向に延伸し、下端において配線層Ｍ０中の配線ｍ０と接続され、上端において配線層Ｄ２中の配線ｄ２と接続されている。
【0085】
尚、ドレイン側選択ゲート線ＳＧＤとして機能する複数の導電層１１０は、チップＣＭ中のトランジスタＴｒではなく、チップＣＰ中のトランジスタＴｒに接続することも可能である。この場合、これら複数の導電層１１０は、コンタクトＣＣ、第１貼合電極ＰＩ１及び第２貼合電極ＰＩ２を介して、チップＣＰの半導体基板１５０に設けられたトランジスタＴｒに電気的に接続される。また、この場合、第１フックアップ領域ＲＨＵ１中のコンタクト接続小領域ｒＣ４Ｔを省略することも可能である。
【0086】
［メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の第２フックアップ領域ＲＨＵ２における構造］
図１２に示す様に、第２フックアップ領域ＲＨＵ２のＸ方向の一方側（例えば、図１２のＸ方向負側）の領域には、複数のコンタクト接続小領域ｒＣＣ２と、複数のコンタクト接続小領域ｒＣ４Ｔと、が設けられている。複数のコンタクト接続小領域ｒＣＣ２は、メモリブロックＢＬＫａに対応する位置に設けられている。複数のコンタクト接続小領域ｒＣ４Ｔは、メモリブロックＢＬＫｆに対応する位置に設けられている。
図１２に示す様に、第２フックアップ領域ＲＨＵ２のＸ方向の一方側（例えば、図１２のＸ方向負側）の領域には、複数のコンタクト接続小領域ｒＣＣ２と、複数のコンタクト接続小領域ｒＣ４Ｔと、が設けられている。複数のコンタクト接続小領域ｒＣＣ２は、メモリブロックＢＬＫａに対応する位置に設けられている。複数のコンタクト接続小領域ｒＣ４Ｔは、メモリブロックＢＬＫｆに対応する位置に設けられている。
【0087】
また、図１２に示す様に、第２フックアップ領域ＲＨＵ２のＸ方向の他方側（例えば、図１２のＸ方向正側）の領域にも、複数のコンタクト接続小領域ｒＣＣ２と、複数のコンタクト接続小領域ｒＣ４Ｔと、が設けられている。複数のコンタクト接続小領域ｒＣＣ２は、メモリブロックＢＬＫｆに対応する位置に設けられている。複数のコンタクト接続小領域ｒＣ４Ｔは、メモリブロックＢＬＫａに対応する位置に設けられている。
【0088】
コンタクト接続小領域ｒＣＣ２には、ワード線ＷＬ又はソース側選択ゲート線ＳＧＳとして機能する複数の導電層１１０の一部が設けられている。また、コンタクト接続小領域ｒＣＣ２には、Ｘ方向に並ぶ複数のコンタクトＣＣが設けられている。例えば図９に示す様に、これら複数のコンタクトＣＣはＺ方向に延伸し、上端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0089】
Ｘ方向に並ぶ複数のコンタクトＣＣのうち、メモリホール領域ＲＭＨに最も近いものは、上方から数えて１番目の導電層１１０に接続されている。また、メモリホール領域ＲＭＨに２番目に近いものは、上方から数えて２番目の導電層１１０に接続されている。以下同様に、メモリホール領域ＲＭＨにｂ（ｂは１以下の正の整数）番目に近いものは、上方から数えてｂ番目の導電層１１０に接続されている。
【0090】
また、例えば図８及び図１２に示す様に、これら複数のコンタクトＣＣのうちの一部は、それぞれ、Ｙ方向に延伸する配線ｍ０を介して、このメモリブロックＢＬＫと隣り合うメモリブロックＢＬＫに対応するコンタクト接続小領域ｒＣ４Ｔ中のコンタクトＣ４に接続され、このコンタクトＣ４を介して、チップＣＭの半導体基板１００に設けられたトランジスタＴｒに電気的に接続されている。また、これら複数のコンタクトＣＣのうちの一部は、それぞれ、第１貼合電極ＰＩ１及び第２貼合電極ＰＩ２を介して、チップＣＰの半導体基板１５０に設けられたトランジスタＴｒに電気的に接続されている。
【0091】
［配線層Ｍ０，Ｍ１，Ｍ２，Ｍ３の構造］
図８に示す様に、配線層Ｍ０，Ｍ１，Ｍ２，Ｍ３に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２中の構成、トランジスタ層ＬＴＲ中の構成、及び、チップＣＰ中の構成の少なくとも一つに、電気的に接続される。
図８に示す様に、配線層Ｍ０，Ｍ１，Ｍ２，Ｍ３に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２中の構成、トランジスタ層ＬＴＲ中の構成、及び、チップＣＰ中の構成の少なくとも一つに、電気的に接続される。
【0092】
配線層Ｍ０，Ｍ１，Ｍ２は、それぞれ、複数の配線ｍ０，ｍ１，ｍ２を含む。これら複数の配線ｍ０，ｍ１，ｍ２は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜、及び、タングステン（Ｗ）、銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬ（図５）として機能する。ビット線ＢＬは、例えば図１５に示す様に、Ｘ方向に並びＹ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、各ストリングユニットＳＵに含まれる１の半導体柱１２０に接続されている。
【0093】
配線層Ｍ３は、例えば図８に示す様に、複数の第１貼合電極ＰＩ１を含む。これら複数の第１貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜、及び、銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0094】
［チップＣＰの構造］
図１６は、チップＣＰの模式的な断面図である。チップＣＰは、例えば、半導体基板１５０の上面に設けられたトランジスタ層ＬＴＲ´と、トランジスタ層ＬＴＲ´の上方に設けられた配線層Ｍ７と、配線層Ｍ７の上方に設けられた配線層Ｍ６と、配線層Ｍ６の上方に設けられた配線層Ｍ５と、配線層Ｍ５の上方に設けられた配線層Ｍ４と、を備える。
図１６は、チップＣＰの模式的な断面図である。チップＣＰは、例えば、半導体基板１５０の上面に設けられたトランジスタ層ＬＴＲ´と、トランジスタ層ＬＴＲ´の上方に設けられた配線層Ｍ７と、配線層Ｍ７の上方に設けられた配線層Ｍ６と、配線層Ｍ６の上方に設けられた配線層Ｍ５と、配線層Ｍ５の上方に設けられた配線層Ｍ４と、を備える。
【0095】
半導体基板１５０は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１５０の表面には、アクティブ領域１５０Ａと、酸化シリコン（ＳｉＯ２）等の絶縁領域１５０Ｉと、が設けられている。アクティブ領域１５０Ａは、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域でも良いし、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域でも良いし、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域でも良い。
【0096】
［トランジスタ層ＬＴＲ´の構造］
例えば図１６に示す様に、半導体基板１５０の上面には、図示しない絶縁層を介して、配線層ＧＣ´が設けられている。配線層ＧＣ´は、半導体基板１５０の表面と対向する複数の電極ｇｃ´を含む。また、半導体基板１５０の各領域及び配線層ＧＣ´に含まれる複数の電極ｇｃ´は、それぞれ、コンタクトＣＳ´に接続されている。
例えば図１６に示す様に、半導体基板１５０の上面には、図示しない絶縁層を介して、配線層ＧＣ´が設けられている。配線層ＧＣ´は、半導体基板１５０の表面と対向する複数の電極ｇｃ´を含む。また、半導体基板１５０の各領域及び配線層ＧＣ´に含まれる複数の電極ｇｃ´は、それぞれ、コンタクトＣＳ´に接続されている。
【0097】
半導体基板１５０のアクティブ領域１５０Ａは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
【0098】
配線層ＧＣ´に含まれる複数の電極ｇｃ´は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
【0099】
コンタクトＣＳ´は、Ｚ方向に延伸し、下端において半導体基板１５０又は電極ｇｃ´の上面に接続されている。コンタクトＣＳ´と半導体基板１５０との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＳ´は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0100】
［配線層Ｍ７，Ｍ６，Ｍ５の構造］
配線層Ｍ７，Ｍ６，Ｍ５に含まれる複数の配線は、トランジスタ層ＬＴＲ´中の構成及び半導体基板１５０の少なくとも一方に、電気的に接続される。
配線層Ｍ７，Ｍ６，Ｍ５に含まれる複数の配線は、トランジスタ層ＬＴＲ´中の構成及び半導体基板１５０の少なくとも一方に、電気的に接続される。
【0101】
配線層Ｍ７，Ｍ６，Ｍ５は、それぞれ、複数の配線ｍ７，ｍ６，ｍ５を含む。これら複数の配線ｍ７，ｍ６，ｍ５は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜及びタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属膜の積層膜等を含んでいても良い。
【0102】
配線層Ｍ４は、複数の第２貼合電極ＰＩ２を含む。これら複数の第２貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のバリア導電膜、及び、銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
【0103】
［周辺回路ＰＣを構成する各トランジスタＴｒの配置］
次に、図１７～図２２を参照して、周辺回路ＰＣを構成する各トランジスタＴｒの配置について説明する。図１７は、メモリダイＭＤの構成を示す模式的な断面図である。図１８は、チップＣＭのメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２における構成を示す模式的な下面図である。図１９は、チップＣＭのトランジスタ層ＬＴＲにおける構成を示す模式的な下面図である。図２０は、チップＣＰの構成を示す模式的な平面図である。図２１は、チップＣＭのトランジスタ層ＬＴＲの模式的な下面図である。図２２は、チップＣＰの一部の構成を示す模式的な平面図である。図２１及び図２２は、Ｚ方向から見て図１２中の構成と重なる位置に設けられた構成を示している。
次に、図１７～図２２を参照して、周辺回路ＰＣを構成する各トランジスタＴｒの配置について説明する。図１７は、メモリダイＭＤの構成を示す模式的な断面図である。図１８は、チップＣＭのメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２における構成を示す模式的な下面図である。図１９は、チップＣＭのトランジスタ層ＬＴＲにおける構成を示す模式的な下面図である。図２０は、チップＣＰの構成を示す模式的な平面図である。図２１は、チップＣＭのトランジスタ層ＬＴＲの模式的な下面図である。図２２は、チップＣＰの一部の構成を示す模式的な平面図である。図２１及び図２２は、Ｚ方向から見て図１２中の構成と重なる位置に設けられた構成を示している。
【0104】
尚、図１８には、図１１において説明を省略したメモリセルアレイ領域ＲＭＣＡ中の領域ＲＢＬＴを図示している。領域ＲＢＬＴには、例えば、ビット線ＢＬ（図９）と、チップＣＰ中のトランジスタＴｒと、を接続するための構成が設けられている。また、図１７～図２２においては、図１２と同様に、第１フックアップ領域ＲＨＵ１が省略されている。
【0105】
［チップＣＭ中のトランジスタＴｒの配置］
上述の通り、チップＣＭのトランジスタ層ＬＴＲには複数のトランジスタＴｒが設けられている。図１８及び図１９に示す様に、これら複数のトランジスタＴｒのうち、第２フックアップ領域ＲＨＵ２に設けられたものは、図６を参照して説明したブロックデコーダＢＬＫＤの一部（トランジスタＴＢＬＫ）として機能する。それ以外の領域には、例えば、トランジスタＴｒのかわりにキャパシタＣａｐ（図１７）が設けられても良い。キャパシタＣａｐは、例えば図９に示す様に、トランジスタＴｒと同様に、アクティブ領域１００Ａと、電極ｇｃと、これらの間に設けられたゲート絶縁膜と、を備えていても良い。また、キャパシタＣａｐを構成する電極ｇｃ及びゲート絶縁膜の膜厚（Ｚ方向における厚み）は、トランジスタＴｒを構成する電極ｇｃ及びゲート絶縁膜の膜厚（Ｚ方向における厚み）と同程度であっても良い。また、キャパシタＣａｐは、電源電圧ＶＣＣ又は電源電圧ＶＣＣＱが供給されるボンディングパッド電極ＰＸと、接地電圧ＶＳＳが供給されるボンディングパッド電極ＰＸと、の間に接続されていても良い。
上述の通り、チップＣＭのトランジスタ層ＬＴＲには複数のトランジスタＴｒが設けられている。図１８及び図１９に示す様に、これら複数のトランジスタＴｒのうち、第２フックアップ領域ＲＨＵ２に設けられたものは、図６を参照して説明したブロックデコーダＢＬＫＤの一部（トランジスタＴＢＬＫ）として機能する。それ以外の領域には、例えば、トランジスタＴｒのかわりにキャパシタＣａｐ（図１７）が設けられても良い。キャパシタＣａｐは、例えば図９に示す様に、トランジスタＴｒと同様に、アクティブ領域１００Ａと、電極ｇｃと、これらの間に設けられたゲート絶縁膜と、を備えていても良い。また、キャパシタＣａｐを構成する電極ｇｃ及びゲート絶縁膜の膜厚（Ｚ方向における厚み）は、トランジスタＴｒを構成する電極ｇｃ及びゲート絶縁膜の膜厚（Ｚ方向における厚み）と同程度であっても良い。また、キャパシタＣａｐは、電源電圧ＶＣＣ又は電源電圧ＶＣＣＱが供給されるボンディングパッド電極ＰＸと、接地電圧ＶＳＳが供給されるボンディングパッド電極ＰＸと、の間に接続されていても良い。
【0106】
図２１の例では、第２フックアップ領域ＲＨＵ２に、Ｙ方向に並ぶ複数のメモリブロックＢＬＫに対応して、Ｙ方向に並ぶ複数のトランジスタ列が設けられている。各トランジスタ列は、それぞれ、Ｘ方向に並ぶ複数のトランジスタＴｒを備える。
【0107】
また、図２１の例では、メモリブロックＢＬＫＡに接続されたコンタクトＣＣを含むコンタクト接続小領域ｒＣＣ２（図１２参照）に対応する位置に、複数のトランジスタＴｒが設けられている。また、ＢＬＫBに対応する位置であって、メモリブロックＢＬＫＡに接続されたコンタクトＣ４を含むコンタクト接続小領域ｒＣ４Ｔ（図１２参照）に対応する位置に、複数のトランジスタＴｒが設けられている。これら複数のトランジスタＴｒのドレイン電極は、それぞれ、コンタクトＣ４を介して、メモリブロックＢＬＫＡ中のワード線ＷＬ等に電気的に接続される。また、これら複数のトランジスタＴｒのドレイン電極は、それぞれ、第２フックアップ領域ＲＨＵ２中のコンタクトＣ４、配線ｍ０，ｍ１，ｍ２、第１貼合電極ＰＩ１、及び、第２貼合電極ＰＩ２を介して、配線ＣＧ（図６）として機能する配線ｍ７，ｍ６，ｍ５のいずれかに電気的に接続される。
【0108】
同様に、図２１の例では、いずれかのメモリブロックＢＬＫに接続されたコンタクトＣＣを含むコンタクト接続小領域ｒＣＣ２に対応する位置に、複数のトランジスタＴｒが設けられている。また、このメモリブロックＢＬＫと隣り合うメモリブロックＢＬＫに対応する位置であって、このメモリブロックＢＬＫに接続されたコンタクトＣ４を含むコンタクト接続小領域ｒＣ４Ｔに対応する位置に、複数のトランジスタＴｒが設けられている。これら複数のトランジスタＴｒのドレイン電極は、それぞれ、コンタクトＣ４を介して、対応するメモリブロックＢＬＫ中のワード線ＷＬ等に電気的に接続される。また、これら複数のトランジスタＴｒのドレイン電極は、それぞれ、第２フックアップ領域ＲＨＵ２中のコンタクトＣ４、配線ｍ０，ｍ１，ｍ２、第１貼合電極ＰＩ１、及び、第２貼合電極ＰＩ２を介して、配線ＣＧ（図６）として機能する配線ｍ７，ｍ６，ｍ５のいずれかに電気的に接続される。
【0109】
尚、図２１の例では、トランジスタＴＢＬＫに対応するアクティブ領域１００ＡのＸ方向の幅を幅ＸＴＡＭ、Ｙ方向の幅をＹＴＡＭとして示している。また、図２１の例では、Ｘ方向において隣り合う２つのアクティブ領域１００Ａの間の距離を距離ＸＴＩＭ、Ｙ方向において隣り合う２つのアクティブ領域１００Ａの間の距離を距離ＹＴＩＭとして示している。
【0110】
［チップＣＰ中のトランジスタＴｒの配置］
上述の通り、チップＣＰの半導体基板１５０の表面には複数のトランジスタＴｒが設けられている。図１８及び図２０に示す様に、これら複数のトランジスタＴｒのうち、第２フックアップ領域ＲＨＵ２に設けられたものは、図６を参照して説明したブロックデコーダＢＬＫＤの一部（トランジスタＴＢＬＫ）として機能する。また、メモリホール領域ＲＭＨに設けられたものは、センスアンプモジュールＳＡＭ又はキャッシュメモリＣＭ（図４）の一部として機能する。
上述の通り、チップＣＰの半導体基板１５０の表面には複数のトランジスタＴｒが設けられている。図１８及び図２０に示す様に、これら複数のトランジスタＴｒのうち、第２フックアップ領域ＲＨＵ２に設けられたものは、図６を参照して説明したブロックデコーダＢＬＫＤの一部（トランジスタＴＢＬＫ）として機能する。また、メモリホール領域ＲＭＨに設けられたものは、センスアンプモジュールＳＡＭ又はキャッシュメモリＣＭ（図４）の一部として機能する。
【0111】
図２２の例では、第２フックアップ領域ＲＨＵ２に、Ｙ方向に並ぶ複数のメモリブロックＢＬＫに対応して、Ｙ方向に並ぶ複数のトランジスタ列が設けられている。各トランジスタ列は、それぞれ、Ｘ方向に並ぶ複数のトランジスタＴｒを備える。
【0112】
また、図２２の例では、メモリブロックＢＬＫＡに接続されたコンタクトＣＣを含むコンタクト接続小領域ｒＣＣ２（図１２参照）に対応する位置に、複数のトランジスタＴｒが設けられている。また、ＢＬＫBに対応する位置であって、メモリブロックＢＬＫＡに接続されたコンタクトＣ４を含むコンタクト接続小領域ｒＣ４Ｔ（図１２参照）に対応する位置に、複数のトランジスタＴｒが設けられている。これら複数のトランジスタＴｒは、それぞれ、第１貼合電極ＰＩ１及び第２貼合電極ＰＩ２を介して、メモリブロックＢＬＫＡ中のワード線ＷＬ等に電気的に接続される。
【0113】
同様に、図２２の例では、いずれかのメモリブロックＢＬＫに接続されたコンタクトＣＣを含むコンタクト接続小領域ｒＣＣ２に対応する位置に、複数のトランジスタＴｒが設けられている。また、このメモリブロックＢＬＫと隣り合うメモリブロックＢＬＫに対応する位置であって、このメモリブロックＢＬＫに接続されたコンタクトＣ４を含むコンタクト接続小領域ｒＣ４Ｔに対応する位置に、複数のトランジスタＴｒが設けられている。これら複数のトランジスタＴｒは、それぞれ、第１貼合電極ＰＩ１及び第２貼合電極ＰＩ２を介して、対応するメモリブロックＢＬＫ中のワード線ＷＬ等に電気的に接続される。
【0114】
尚、図２２の例では、トランジスタＴＢＬＫに対応するアクティブ領域１００ＡのＸ方向の幅を幅ＸＴＡＰ、Ｙ方向の幅をＹＴＡＰとして示している。また、図２２の例では、Ｘ方向において隣り合う２つのアクティブ領域１００Ａの間の距離を距離ＸＴＩＰ、Ｙ方向において隣り合う２つのアクティブ領域１００Ａの間の距離を距離ＹＴＩＰとして示している。
【0115】
図２１及び図２２の例では、幅ＸＴＡＰは幅ＸＴＡＭよりも小さい。また、距離ＸＴＩＰは距離ＸＴＩＭよりも小さい。また、幅ＹＴＡＰは幅ＹＴＡＭと等しい。また、距離ＹＴＩＰは距離ＹＴＩＭと等しい。また、例えば、半導体基板１００表面においてトランジスタＴＢＬＫが設けられる領域全体のＸ方向における幅は、半導体基板１５０表面においてトランジスタＴＢＬＫが設けられる領域全体のＸ方向における幅より大きくても良い。この様な場合には、例えば、チップＣＰに含まれるトランジスタＴＢＬＫが全て第２フックアップ領域ＲＨＵ２の範囲内に設けられており、且つ、チップＣＰに含まれるトランジスタＴＢＬＫが第２フックアップ領域ＲＨＵ２、第１フックアップ領域ＲＨＵ１及びメモリホール領域ＲＭＨの一部にわたって設けられていても良い。
【0116】
［第１実施形態の効果］
上述の通り、複数の導電層１１０は、複数のトランジスタＴＢＬＫに電気的に接続されている。また、トランジスタＴＢＬＫは、導電層１１０に対応して設けられている。即ち、トランジスタＴＢＬＫの数は、導電層１１０の数と同数である。ここで、半導体記憶装置のＺ方向における高集積化を進める場合、Ｚ方向に積層された導電層１１０の数が増大する。この場合、トランジスタＴＢＬＫの数も、導電層１１０の数に応じて増大する。ここで、トランジスタＴＢＬＫの回路に接続する配線レイアウトを考慮すると、トランジスタＴＢＬＫの回路は、第２フックアップ領域ＲＨＵ２からＸ方向に延伸し配置することが配線面積の縮小化に寄与し好ましい。しかしながら、トランジスタＴＢＬＫの回路面積がＸ方向に大きくなってしまうと、半導体記憶装置のＸ方向における高集積化が困難となってしまい、高集積化の妨げとなってしまう恐れがある。
上述の通り、複数の導電層１１０は、複数のトランジスタＴＢＬＫに電気的に接続されている。また、トランジスタＴＢＬＫは、導電層１１０に対応して設けられている。即ち、トランジスタＴＢＬＫの数は、導電層１１０の数と同数である。ここで、半導体記憶装置のＺ方向における高集積化を進める場合、Ｚ方向に積層された導電層１１０の数が増大する。この場合、トランジスタＴＢＬＫの数も、導電層１１０の数に応じて増大する。ここで、トランジスタＴＢＬＫの回路に接続する配線レイアウトを考慮すると、トランジスタＴＢＬＫの回路は、第２フックアップ領域ＲＨＵ２からＸ方向に延伸し配置することが配線面積の縮小化に寄与し好ましい。しかしながら、トランジスタＴＢＬＫの回路面積がＸ方向に大きくなってしまうと、半導体記憶装置のＸ方向における高集積化が困難となってしまい、高集積化の妨げとなってしまう恐れがある。
【0117】
そこで、本実施形態においては、チップＣＰ中のトランジスタＴｒと、チップＣＭ中のトランジスタＴｒと、の双方をトランジスタＴＢＬＫとして利用する。この様な構成によれば、トランジスタＴＢＬＫの回路を好適にＺ方向に分割配置して、Ｘ方向における高集積化の容易な半導体記憶装置を実現することが可能である。
【0118】
また、製造工程上の理由から、チップＣＭ中のトランジスタＴｒは、チップＣＰ中のトランジスタＴｒと比較して、動作速度が遅い場合がある。ここで、トランジスタＴＢＬＫは、例えば入出力制御回路Ｉ／Ｏ（図４）等と比較して、高速動作の必要性が低い。従って、トランジスタＴＢＬＫとして使用する場合、チップＣＭ中のトランジスタＴｒとチップＣＰ中のトランジスタＴｒとを併用しても、半導体記憶装置の動作速度への影響は小さいものと考えられる。従って、本実施形態においては、動作速度への影響を抑制しつつ、半導体記憶装置の高集積化を図ることが可能である。
【0119】
また、製造工程上の理由から、チップＣＭ中のトランジスタＴｒは、チップＣＰ中のトランジスタＴｒと比較して、高集積化が難しい場合がある。そこで、本実施形態においては、チップＣＭ中のトランジスタＴＢＬＫを構成するアクティブ領域１００ＡのＸ方向における幅ＸＴＡＭ（図２１）を、チップＣＰ中のトランジスタＴＢＬＫを構成するアクティブ領域１５０ＡのＸ方向における幅ＸＴＡＰ（図２２）よりも大きくしている。これにより、本実施形態においては、歩留まりの低下を抑制しつつ、半導体記憶装置の高集積化を図ることが可能である。
【0120】
【0121】
例えば図１７等に示す様に、第１実施形態に係るメモリダイＭＤは、メモリセルアレイＭＣＡを含むチップＣＭと、チップＣＭに貼合されたチップＣＰと、を備えていた。また、周辺回路ＰＣは、主としてチップＣＰに含まれるトランジスタＴｒによって構成されており、メモリセルアレイＭＣＡに含まれるトランジスタＴｒは、複数のトランジスタＴＢＬＫのうちの一部のみに使用されていた。他方、例えば図２３に示す様に、第２実施形態に係るメモリダイＭＤ２は、メモリセルアレイＭＣＡを含むチップＣＭ２と、チップＣＭ２に貼合されたチップＣＰ２と、を備える。
【0122】
チップＣＭ２は、基本的にはチップＣＭと同様に構成されている。ただし、チップＣＭ２は、半導体基板１００のかわりに、半導体基板２００を備える。半導体基板２００は、基本的には半導体基板１００と同様に構成されている。ただし、半導体基板２００の表面に設けられた複数のトランジスタＴｒのうち、メモリホール領域ＲＭＨに設けられたものは、センスアンプモジュールＳＡＭ又はキャッシュメモリＣＭ（図４）の一部として機能する。
【0123】
チップＣＰ２は、基本的にはチップＣＰと同様に構成されている。ただし、チップＣＰ２は、半導体基板１５０のかわりに、半導体基板２５０を備える。半導体基板２５０は、基本的には半導体基板１５０と同様に構成されている。ただし、チップＣＰ２の半導体基板２５０の表面のうち、第２フックアップ領域ＲＨＵ２以外の領域には、上述したキャパシタＣａｐが設けられている。
【0124】
【0125】
例えば図１７等に示す様に、第１実施形態に係るメモリダイＭＤは、メモリセルアレイＭＣＡを含むチップＣＭを備えており、このチップＣＭにはトランジスタＴｒが設けられていた。同様に、例えば図２３を参照して説明した様に、第２実施形態に係るメモリダイＭＤ２は、メモリセルアレイＭＣＡを含むチップＣＭ２を備えており、このチップＣＭ２にはトランジスタＴｒが設けられていた。他方、例えば図２４に示す様に、第３実施形態に係るメモリダイＭＤ３は、メモリセルアレイＭＣＡを含むチップＣＭ３と、チップＣＭ３の表面（下面）に貼合されたチップＣＰ２と、チップＣＭ３の裏面（上面）に貼合されたチップＣＰ３と、を備える。
【0126】
チップＣＭ３は、基本的にはチップＣＭと同様に構成されている。ただし、チップＣＭ３は、半導体基板１００及びトランジスタ層ＬＴＲを備えていない。また、チップＣＭ３の裏面（上面）には、複数の第３貼合電極ＰＩ３が設けられている。これら複数の第３貼合電極ＰＩ３は、基本的には複数の第１貼合電極ＰＩ１と同様に構成されている。
【0127】
チップＣＰ３は、基本的にはチップＣＰと同様に構成されている。ただし、チップＣＰ３の表面（下面）には、複数の第２貼合電極ＰＩ２のかわりに、複数の第４貼合電極ＰＩ４が設けられている。これら複数の第４貼合電極ＰＩ４は、基本的には複数の第２貼合電極ＰＩ２と同様に構成されている。ただし、複数の第４貼合電極ＰＩ４は、複数の第１貼合電極ＰＩ１ではなく、複数の第３貼合電極ＰＩ３に接続されている。また、図示は省略するものの、チップＣＰ３の裏面（上面）には、ボンディングパッド電極ＰＸが設けられている。
【0128】
【0129】
例えば図１７等に示す様に、第１実施形態に係るメモリダイＭＤは、チップＣＭ及びチップＣＰを備えていた。また、このチップＣＭは、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２と、トランジスタ層ＬＴＲと、を備えていた。また、トランジスタ層ＬＴＲは、Ｚ方向において、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２から離間していた。他方、例えば図２５に示す様に、第４実施形態に係るメモリダイＭＤ４は、メモリセルアレイＭＣＡを含むチップＣＭ４と、チップＣＭ４に貼合されたチップＣＰ４と、を備える。
【0130】
チップＣＭ４は、基本的にはチップＣＭと同様に構成されている。ただし、チップＣＭ４は、半導体基板１００のかわりに、半導体基板４００を備える。また、チップＣＭ４は、トランジスタ層ＬＴＲを備えていない。半導体基板４００は、基本的には半導体基板１００と同様に構成されている。ただし、半導体基板４００には、メモリセルアレイ領域ＲＭＣＡのかわりにメモリセルアレイ領域ＲＭＣＡ´が設けられている。メモリセルアレイ領域ＲＭＣＡ´は、メモリホール領域ＲＭＨ´と、メモリホール領域ＲＭＨ´と隣り合う２つのフックアップ領域ＲＨＵ´と、を備える。また、Ｘ方向においてメモリセルアレイ領域ＲＭＣＡ´と隣り合う位置には、トランジスタ領域ＲＴＲが設けられている。
【0131】
メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のメモリホール領域ＲＭＨ´の構成は、基本的には、チップＣＭのメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のメモリホール領域ＲＭＨの構成と同様である。ただし、メモリホール領域ＲＭＨ´には、導電層１１２が設けられていない。また、メモリホール領域ＲＭＨ中の半導体柱１２０の上端は、導電層１１２ではなく、半導体基板４００に接続されている。
【0132】
フックアップ領域ＲＨＵ´は、基本的には第１フックアップ領域ＲＨＵ１及び第２フックアップ領域ＲＨＵ２と同様に構成されている。ただし、フックアップ領域ＲＨＵ´は、コンタクト接続小領域ｒＣ４Ｔが設けられていない。
【0133】
トランジスタ領域ＲＴＲにおいては、半導体基板４００の表面（下面）に、複数のトランジスタＴｒが設けられている。これら複数のトランジスタＴｒは、ブロックデコーダＢＬＫＤの一部を構成する。これら複数のトランジスタＴｒは、コンタクトＣＣ等を介してメモリセルアレイ層ＬＭＣＡ１中の構成に接続されている。
【0134】
チップＣＰ４は、基本的にはチップＣＰと同様に構成されている。ただし、チップＣＰ４は、半導体基板１５０のかわりに、半導体基板４５０を備える。半導体基板４５０は、基本的には半導体基板１５０と同様に構成されている。ただし、半導体基板４５０の表面（上面）に設けられた複数のトランジスタＴｒのうち、フックアップ領域ＲＨＵ´、及び、トランジスタ領域ＲＴＲに設けられたものは、ブロックデコーダＢＬＫＤの一部を構成する。これら複数のトランジスタＴｒは、コンタクトＣＣ、第１貼合電極ＰＩ１，第２貼合電極ＰＩ２などを介して、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２中の構成に接続されている。
【0135】
［その他の実施形態］
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
【0136】
例えば、図１７、図２３及び図２４に示す様に、第１実施形態～第３実施形態に係る半導体記憶装置においては、メモリセルアレイ領域ＲＭＣＡに、Ｘ方向に並ぶ２つのメモリホール領域ＲＭＨが設けられており、これら２つのメモリホール領域ＲＭＨの間に第２フックアップ領域ＲＨＵ２が設けられていた。他方、例えば、図２６に例示するチップＣＭ´及びチップＣＰ´は、基本的には第１実施形態に係るチップＣＭ及びチップＣＰと同様に構成されている。ただし、チップＣＭ´においては、メモリセルアレイ領域ＲＭＣＡに、Ｘ方向に並ぶ２つの第２フックアップ領域ＲＨＵ２が設けられており、これら２つの第２フックアップ領域ＲＨＵ２の間にメモリホール領域ＲＭＨが設けられている。また、チップＣＭ´及びチップＣＰ´の表面に設けられた複数のトランジスタＴｒのうち、第２フックアップ領域ＲＨＵ２に設けられたものが、ブロックデコーダＢＬＫＤの一部として機能する。
【0137】
この様な構成は、第２実施形態又は第３実施形態に係る半導体記憶装置にも適用可能である。
【0138】
また、例えば、図２４に示す様に、第３実施形態に係る半導体記憶装置においては、チップＣＭ３が半導体基板を備えていなかった。また、チップＣＭ３の裏面（上面）には、複数の第３貼合電極ＰＩ３が設けられていた。他方、例えば図２７に例示するチップＣＭ３´は、半導体基板５００を備えている。また、チップＣＭ３´は、半導体基板５００を貫通する複数の貫通電極ＴＳＶと、これら複数の貫通電極ＴＳＶの上端に設けられた電極Ｅと、を備える。この様な構成においては、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２中の一部の導電層１１０が、コンタクトＣＣ、コンタクトＣ４、第３貼合電極ＰＩ３、貫通電極ＴＳＶ、電極Ｅ、及び、第４貼合電極ＰＩ４を介して、チップＣＰ３中のブロックデコーダＢＬＫＤに含まれるトランジスタＴｒに接続される。
【0139】
また、以上の例において、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２に設けられた複数の導電層１１０のうち、どの導電層１１０をチップＣＭ，ＣＭ２，ＣＭ４，ＣＭ´（以下、「チップＣＭ等」と呼ぶ。）のトランジスタＴｒに接続し、どの導電層１１０をチップＣＰ，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ´（以下、「チップＣＰ等」と呼ぶ。）のトランジスタＴｒに接続するかは、適宜調整可能である。
【0140】
例えば、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の、一方に含まれる複数の導電層１１０をチップＣＭ等のトランジスタＴｒに接続し、他方に含まれる複数の導電層１１０をチップＣＰ等のトランジスタＴｒに接続しても良い。
【0141】
また、例えば、チップＣＰ等のトランジスタＴｒに接続される導電層１１０の数が、チップＣＭ等のトランジスタＴｒに接続される導電層１１０の数より多くても良い。上述の通り、製造工程上の理由から、チップＣＭ中のトランジスタＴｒは、チップＣＰ中のトランジスタＴｒと比較して、高集積化が難しい場合がある。従って、チップＣＰ等のトランジスタＴｒに接続される導電層１１０の数を、チップＣＭ等のトランジスタＴｒに接続される導電層１１０の数より多くすることにより、回路面積を削減可能な場合がある。
【0142】
また、例えば、上方から数えて偶数番目又は奇数番目の導電層１１０をチップＣＰ等のトランジスタＴｒに接続し、上方から数えて奇数番目又は偶数番目の導電層１１０をチップＣＭ等のトランジスタＴｒに接続しても良い。また、例えば、Ｙ方向の一方側（例えば、Ｙ方向負側。図１２参照。）から数えて偶数番目又は奇数番目のメモリブロックＢＬＫに含まれる導電層１１０をチップＣＰ等のトランジスタＴｒに接続し、Ｙ方向の一方側から数えて奇数番目又は偶数番目のメモリブロックＢＬＫに含まれる導電層１１０をチップＣＭ等のトランジスタＴｒに接続しても良い。また、例えば、図１２等を参照して説明したメモリブロックＢＬＫａ，ＢＬＫｆの一方に含まれる導電層１１０をチップＣＰ等のトランジスタＴｒに接続し、メモリブロックＢＬＫａ，ＢＬＫｆの他方に含まれる導電層１１０をチップＣＭ等のトランジスタＴｒに接続しても良い。
【0143】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0144】
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＷＬ…ワード線、Ｔｒ…トランジスタ、ＰＣ…周辺回路、ＰＸ…ボンディングパッド電極、ＰＩ１…第１貼合電極、ＰＩ２…第２貼合電極、１００，１５０…半導体基板、１１０…導電層、１２０…半導体柱、１３０…ゲート絶縁膜。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】